WO2008069141A1 - 半導体測距素子及び固体撮像装置 - Google Patents

半導体測距素子及び固体撮像装置 Download PDF

Info

Publication number
WO2008069141A1
WO2008069141A1 PCT/JP2007/073215 JP2007073215W WO2008069141A1 WO 2008069141 A1 WO2008069141 A1 WO 2008069141A1 JP 2007073215 W JP2007073215 W JP 2007073215W WO 2008069141 A1 WO2008069141 A1 WO 2008069141A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
charge
light receiving
receiving surface
signal
Prior art date
Application number
PCT/JP2007/073215
Other languages
English (en)
French (fr)
Inventor
Shoji Kawahito
Original Assignee
National University Corporation Shizuoka University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University Corporation Shizuoka University filed Critical National University Corporation Shizuoka University
Priority to US12/516,635 priority Critical patent/US8289427B2/en
Priority to JP2008548264A priority patent/JP5105549B2/ja
Publication of WO2008069141A1 publication Critical patent/WO2008069141A1/ja

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • G01S7/4913—Circuits for detection, sampling, integration or read-out
    • G01S7/4914—Circuits for detection, sampling, integration or read-out of detector arrays, e.g. charge-transfer gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14654—Blooming suppression
    • H01L27/14656—Overflow drain structures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/02—Systems using the reflection of electromagnetic waves other than radio waves
    • G01S17/06—Systems determining position data of a target
    • G01S17/08—Systems determining position data of a target for measuring distance only
    • G01S17/32—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated
    • G01S17/36—Systems determining position data of a target for measuring distance only using transmission of continuous waves, whether amplitude-, frequency-, or phase-modulated, or unmodulated with phase comparison between the received signal and the contemporaneously transmitted signal
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a semiconductor distance measuring element, and more particularly to a solid-state imaging device in which a plurality of semiconductor distance measuring elements are arranged.
  • time-of-flight (TOF) type distance sensor that uses a time-of-flight light as a starting point is a one-dimensional distance image sensor that uses a CCD that was announced around 1995. Is going on.
  • the resolution of the TOF type distance sensor that is currently realized remains within about 20,000 pixels.
  • one of the present inventors has already proposed a technique based on CMOS technology that is effective for high sensitivity and performs charge transfer at high speed.
  • the conventional TOF type distance image sensor should be improved in terms of distance resolution and spatial resolution. Therefore, there is a need for a low-cost TOF type distance image sensor with high distance resolution and spatial resolution!
  • the present invention provides a semiconductor distance measuring element capable of performing high-speed charge transfer, and furthermore, a plurality of semiconductor distance measuring elements are arranged as pixels to achieve high distance resolution and spatial resolution at low cost.
  • An object of the present invention is to provide a solid-state imaging device having the above-described structure.
  • the first potential control means for transferring the signal charge from the buried region to the charge accumulation region, and (-) controlling the potential of the channel formed above the semiconductor region between the charge accumulation region and the charge readout region.
  • a third potential control means for controlling the potential of a channel formed above the semiconductor region between the drain region and the drain region and transferring the signal charge from the light receiving surface buried region, 1st repeat lap
  • the signal charge that depends on the delay time of the reflected light during the period is repeatedly transferred from the light receiving surface buried region and accumulated as the first signal charge in the charge accumulation region, and is reflected at the second repetition period different from the first repetition period. All of the signal charge generated by light is repeatedly transferred from the light receiving surface buried region and accumulated as the second signal charge in the charge accumulation region, and the ratio of the total amount of the accumulated first and second signal charges is obtained.
  • the gist is that it is a semiconductor distance measuring element that measures the distance to an object.
  • the “first repetition period” can be selected, for example, as an odd frame period, and the “second repetition period” can be selected as an even frame period. I do not care.
  • the first conductivity type and the second conductivity type are opposite to each other. That is, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type.
  • the second aspect of the present invention is: (i) a first conductivity type semiconductor region and (mouth) a second conductivity type light-receiving device that is embedded in a part of the upper portion of the semiconductor region and receives light reflected by an object. And (c) a portion of the upper portion of the semiconductor region that is buried away from the light receiving surface buried region and has a deeper potential well than the light receiving surface buried region.
  • FIG. 1 is a schematic plan view for explaining a layout on a semiconductor chip of a solid-state imaging device (two-dimensional image sensor) according to a first embodiment of the present invention.
  • FIG. 2 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element that is part of a pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 3 (a) is a schematic cross-sectional view seen from the AA plane of FIG. Figure 3 (b) is a potential diagram that explains how signal charges are transferred.
  • FIG. 4 (a) is a potential diagram illustrating how signal charges are transferred.
  • Fig. 4 (b) is a potential diagram illustrating how signal charges are transferred.
  • Fig. 4 (c) is a potential diagram illustrating how signal charges are transferred.
  • FIG. 5 is a timing chart for explaining the operation of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart for explaining the TOF measurement method according to the first embodiment of the invention.
  • FIG. 7 (a), FIG. 7 (b), and FIG. 7 (c) are steps for explaining a method for manufacturing the semiconductor distance measuring element and the solid-state imaging device according to the first embodiment of the present invention. It is sectional drawing.
  • FIG. 8 shows the semiconductor distance measuring element according to the first embodiment of the present invention. It is process sectional drawing explaining the manufacturing method of a child and a solid-state imaging device.
  • FIG. 9 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to a modification of the first embodiment of the present invention.
  • FIG. 10 (a) is a schematic cross-sectional view illustrating the configuration of a semiconductor distance measuring element that is a part of pixels of a solid-state imaging device according to a modification of the first embodiment of the present invention. It is.
  • Fig. 10 (b) is a schematic cross-sectional view seen from the BB plane of Fig. 10 (a).
  • FIG. 11 is a schematic plan view illustrating a configuration of a semiconductor distance measuring element that is a part of a pixel of a solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 12 (a) is a schematic cross-sectional view as seen from the CC plane of FIG. Fig. 12 (b) is a potential diagram for explaining how signal charges are transferred.
  • Fig. 12 (c) is a potential diagram illustrating how signal charges are transferred.
  • FIG. 13 (a) is a potential diagram illustrating a state of signal charge transfer.
  • FIG. 13 (b) is a potential diagram for explaining how signal charges are transferred.
  • FIG. 14 (a) is a schematic cross-sectional view as seen from the DD plane of FIG. Fig. 14 (b) is a potential diagram for explaining how signal charges are transferred.
  • Fig. 14 (c) is a potential diagram illustrating how signal charges are transferred.
  • FIG. 15 (a) is another schematic cross-sectional view seen from the CC plane of FIG.
  • FIG. 15 (b) is a potential diagram for explaining the state of signal charge transfer.
  • FIG. 16 is a potential diagram illustrating a state of signal charge transfer.
  • FIG. 17 is a schematic plan view illustrating the configuration of a semiconductor distance measuring element according to a solid-state imaging device according to another embodiment of the present invention.
  • first and second embodiments of the present invention will be described with reference to the drawings.
  • the same or similar parts are given the same or similar reference numerals.
  • the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following explanation.
  • the drawings include portions having different dimensional relationships and ratios.
  • the following first and second embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is The material, shape, structure, arrangement, etc. of the component parts are not specified below.
  • the technical idea of the present invention can be variously modified within the technical scope described in the claims.
  • the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention includes a pixel array unit (X X; X X;; X X) and a peripheral circuit unit (104
  • Pixel array pixel array
  • Is a number. ) are arranged to form a rectangular imaging region. In the lower side of the pixel array section, along the pixel row X x; x x;
  • a horizontal shift register 106 is provided, and the pixel array X X; X
  • a timing generation circuit 104 is connected to the vertical shift register 105 and the horizontal shift register 106.
  • the timing generation circuit 104, the horizontal shift register 106, and the vertical shift register 105 sequentially scan the pixels X in the pixel array unit, and read out pixel signals and perform electronic shirter operations. That is, in the solid-state imaging device according to the first embodiment of the present invention, the pixel array unit is scanned in the vertical direction in units of pixel rows X x; x x;; x.
  • Fig. 2 shows the corresponding cross-sectional view in Fig. 3 ⁇ .
  • FIG. 3 (a) is a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 2 viewed from the AA plane, and FIG. 3 (a) will be described first.
  • the semiconductor distance measuring element is of the first conductivity type (p-type).
  • the semiconductor region (semiconductor substrate) 1 For receiving light of the second conductivity type (n-type) that is embedded in the semiconductor region (semiconductor substrate) 1 and part of the top of the semiconductor region 1 and receives reflected light from the object as an optical signal and converts it into a signal charge Embedded in the surface embedded region (light receiving sword region) 11a and part of the upper portion of the semiconductor region 1 is embedded away from the light receiving power sword region 11a and has a higher impurity density than the light receiving sword region 11a.
  • n-type the second conductivity type
  • the second conductivity type (n + type) charge storage region 12a that stores the signal charge generated by the light receiving power sword region 11a, the charge readout region 13 that receives the signal charge stored by the charge storage region 12a, and the light receiving A discharge drain region 14 for discharging the signal charge generated by the force sword region 11a is provided.
  • the first conductivity type semiconductor substrate is illustrated as the “first conductivity type semiconductor region”, but this semiconductor formed on the first conductivity type semiconductor substrate instead of the semiconductor substrate.
  • a first conductive type silicon epitaxial growth layer having a lower impurity density than the substrate may be employed.
  • the light receiving power sword region 11a and the semiconductor substrate (anode region) 1 immediately below the light receiving power sword region 11a constitute a photodiode D1.
  • a charge storage diode D2 is composed of the charge storage region (force sword region) 12a and the semiconductor substrate 1 (anode region) immediately below the charge storage region 12a.
  • a p + -type pinning layer l ib is disposed on the light receiving power sword region 11a.
  • a p + type pinning layer 12b is disposed on the charge storage region 12a.
  • the p + -type pinning layer l ib and the p + -type pinning layer 12b are layers that suppress the generation of carriers on the dark surface, and are used as preferred layers for reducing the dark current. In applications (applications) where dark current is not a problem, the p + -type pinning layer l ib and the p + -type pinning layer 12b may be omitted from the structure.
  • Insulating film 2 is formed on the semiconductor substrate 1 between the charge readout region 13 and on the light-receiving power sword region 11a and the discharge drain region 14.
  • Insulating film 2 has an insulating gate structure of an insulated gate transistor (MIS transistor) using various insulating films other than silicon oxide film (SiO film). You can do it.
  • MIS transistor insulated gate transistor
  • the insulating film consists of a three-layered film of silicon oxide film (SiO film) / silicon nitride film (SiN film) / silicon oxide film (SiO film)
  • An ONO film may be used.
  • at least one element of strontium (Sr), aluminum (A1), magnesium (Mg), yttrium (Y), hafnium (Hf), zirconium (Zr), tantalum (Ta), and bismuth (Bi) is contained.
  • An oxide containing silicon nitride or silicon nitride containing these elements can be used as the insulating film 2.
  • the potential of the first transfer channel defined on the surface (upper part) of the semiconductor substrate 1 between the light receiving power sword region 11a and the charge storage region 12a is controlled, and the light receiving power sword A transfer gate electrode 31 for transferring the signal charge from the region 1 la to the charge storage region 12a is arranged to constitute a first potential control means. Further, on the insulating film 2, the potential of the second transfer channel defined on the surface (upper part) of the semiconductor substrate 1 between the charge storage region 12 a and the charge readout region 13 is controlled, so that the charge storage region 12 a Charge read region 13 A read gate electrode 32 for transferring signal charges is disposed, and constitutes a second potential control means.
  • the potential of the third transfer channel defined on the surface (upper part) of the semiconductor substrate 1 between the light-receiving power sword region 11 a and the discharge drain region 14 is controlled, so that the light-receiving power sword region 1 drain drain region 14 from 1 la
  • a discharge gate electrode 33 for discharging signal charges is arranged, and constitutes a third potential control means V.
  • FIG. 3 (a) In the plan view of FIG. 2, as can be seen from FIG. 3 (a), a rectangular p + type of pinning layer 1 lb disposed on the light receiving power sword region 1 la is illustrated! / The force S and the light receiving power sword region 1 la are also rectangular as a planar pattern.
  • a transfer gate electrode 31 extends between the light-receiving power sword region 11a and the p + -type pinning layer 12b disposed on the charge storage region 12a. Below the p + type pinning layer 12b, there is a charge storage region 12a with a plane pattern substantially similar to that of the p + type pinning layer 12b.
  • a read gate electrode 32 extends between the p + -type pinning layer 12b and the n + -type charge read region 13. Further, a discharge gate electrode 33 extends between the p + -type pinning layer l ib and the discharge drain region 14.
  • FIG. 3 (b) is a potential diagram in a cross section that cuts the light-receiving power sword region l la, the charge accumulation region 12a, and the charge readout region 13 on the PP plane indicated by the alternate long and short dash line in FIG. 3 (a). Yes, charges (electrons) are indicated by black circles.
  • the left side of Fig. 3 (a) shows the potential well (first potential well) PW1 at the conduction band edge of the light-receiving sword region 11a. Furthermore, the potential well (second potential well) PW2 at the conduction band edge of the charge storage region 12a is shown on the right side of the first potential well PW1.
  • the potential barrier between the first potential well PW1 and the second potential well PW2 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the transfer gate electrode 31. Furthermore, on the right side of the second potential well PW2, the potential well in the charge readout region 13 is indicated by a right-up hatching.
  • the potential barrier between the second potential well PW2 and the potential well in the charge readout region 13 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the readout gate electrode 32.
  • the impurity density of the charge storage region 12a is higher than the impurity density of the light receiving power sword region 11a
  • the depth force of the second potential well PW2 and the depth of the first potential well PW1 are larger. deep.
  • the force S can be controlled by the discharge gate electrode 35 and the transfer gate electrode 31 without the signal charge being accumulated in the light-receiving power sword region 11a and the charge accumulation region 12a. Therefore, since it is not necessary to accumulate signal charges in the light receiving power sword region 11a and the charge storage region 12a, the signal charge can be increased even if the depth of the potential in the light receiving power sword region 11a and the charge storage region 12a is reduced. Easy to make structure to move to.
  • the charge readout region 13 is connected to the gate electrode of a signal readout transistor (amplification transistor) MA constituting the readout buffer amplifier 108.
  • the drain electrode of MA is the power supply VD
  • the source electrode is connected to D and the drain electrode of the switching transistor MS for pixel selection
  • the control signal S for selecting the horizontal line is connected to the direct signal line B and the vertical shift is applied to the gate electrode.
  • a current corresponding to the potential of the charge readout region 13 amplified by MA is applied to the vertical signal line B.
  • the electrode is connected to the power supply VDD, and the reset signal R is given to the gate electrode.
  • the reset signal is set to high (H) level, the signal charge accumulated in the light receiving power sword region 11a and the charge storage region 12a is discharged, and the light receiving power sword region 11a and the charge storage region 12a are reset.
  • the semiconductor substrate 1 preferably has an impurity density of about 5 ⁇ 10 12 cm ⁇ 3 or more and about 5 ⁇ 10 16 cm ⁇ 3 or less.
  • the semiconductor substrate 1 is a silicon substrate having an impurity density of about 4 ⁇ 10 14 cm ⁇ 3 or more and about 3 ⁇ 10 16 cm ⁇ 3 or less, a normal CMOS process can be adopted.
  • An insulating film (field oxide film) formed by a selective oxidation method called a LOCOS (Local oxidation of silicon) method used for isolation can be used.
  • the impurity density of the light-receiving power sword region 1 1 a is about 1 X 10 17 cm—about 3 or more, 8 X 10 18 cm—about 3 or less, preferably about 2 X 10 17 cm—about 3 or more, 1 X 10
  • the impurity density in the charge storage region 12a is about 1 X 10 19 cm— 3 or more, 1 X 10 21 cm—about 3 or less, preferably 2 X 10 19 cm—about 3 or more, 5 X 10 2 ° cm 3 and less, typically, for example, 3 X 10 19 cm- 3 about values are possible employed, its thickness is 0.5 about 1 to 3 111, preferably 0.5 5 to 1. 5 m approximately Is possible.
  • the impurity density of the charge storage region 12a may be set to 5 to 1000 times, preferably about 10 to 300 times the impurity density of the light receiving power source region 11a.
  • the thickness of the thermal oxide film may be about 150 nm or more and 1 OOOnm or less, preferably about 200 nm or more and about 400 nm or less.
  • a thickness multiplied by 8 1.84 should be adopted.
  • an oxide film SiO film
  • CMOS technology Using a field oxide film in CMOS technology is suitable for simplifying the manufacturing process.
  • the opening 42 of the light-shielding film 41 is formed on the semiconductor substrate 1 immediately below the light-receiving power sword region 1 1a in which the generation of photocharges constitutes the photodiode D1. It is selectively provided to occur.
  • the force S showing only the insulating film 2 and the light shielding film 41 are provided on any one of the plurality of interlayer insulating films having a multilayer wiring structure which is not shown. It can be composed of a thin metal film such as aluminum (A1).
  • the pulses of the signals R (1) to R (N) are input, and the signal charges in the light receiving power sword region 11a and the charge storage region 12a are simultaneously discharged and reset.
  • the pulsed light reflected by the object 102 is converted into each pixel X X; X X;; X
  • the incident light enters each light receiving power sword region 11a through the opening 42 of the X light shielding film 41.
  • the light-receiving power sword region 11a accumulates signal charges generated by incident Norse light.
  • the electronic shirt time T can be set arbitrarily.
  • control signal GS is given to transfer the signal charge from the charge sword region 11 a to the charge accumulation region 12 a.
  • a readout operation is performed in synchronization with the charge transfer in the pixel for the pixel signal of one row selected by the force. That is, for each horizontal line, the signal depends on the signal charge accumulated in the charge readout region 13 in the noise canceling cell circuit NC NC of the corresponding column.
  • the signal charge is transferred from the light receiving power sword region 11a to the charge reading region 13 through the charge storage region 12a.
  • the signal level at that time is sampled and stored in another capacitor C2 of the noise canceling circuit NC (i> S pulse).
  • the signal for one line of the noise cancellation circuit NC NC is stored simultaneously.
  • Noise cancel circuit NC The signal stored in NC is used as the horizontal selection control signal S.
  • the fixed pattern noise generated by the amplification transistor and the reset noise generated in the floating diffusion layer are canceled by calculating the difference from the signal.
  • the image signal from the differential amplifier 107 is sequentially read out to the outside by horizontal scanning. By performing such processing from the first line to the last line, all image signals are read out. Selection of one horizontal line is accomplished by selecting the control signal S from the buffer amplifier for voltage readout 108 in the pixel X ⁇ ; ⁇ ⁇ ;;
  • a distance image acquisition method using the optical flight time will be described with reference to the timing chart of FIG. .
  • Fig. 6 when the target part is irradiated with nore light (transmitted light) using a repetitively pulsed light source and the reflected light (received light) is captured by each pixel, the light depends on the distance to the object.
  • Delay time T changes.
  • the distance image is acquired separately for the first repetition period and the second repetition period.
  • the “first repetition period” may be an odd frame period
  • the “second repetition period” may be an even frame period.
  • a pulse of the control signal GS (A) is applied to the transfer gate electrode (first potential control means) 31 immediately after the pulse of the transmitted light, and the charge from the light-receiving power sword region 11a is charged.
  • the signal charge is transferred to the accumulation region 12a.
  • the control signal TX is applied to the read gate electrode (second potential control means) 32, and the signal charge accumulated in the charge storage region 12a is read by the read gate electrode (second potential control means) 32. .
  • the control signal CD (A) has a node opposite to the control signal GS (A), and the discharge gate electrode (third potential control means).
  • the signal charge when not transferred from the light receiving power sword region 11a to the charge storage region 12a is discharged from the light receiving power sword region 1la to the discharge drain region 14 by the discharge gate electrode (third potential control means) 33. .
  • the signal charge (first signal charge) Q transferred from the light-receiving power sword area 11a to the charge accumulation area 12a ⁇ is the first repetition period (odd frame). (1) where N is the number of repetitions of the light pulse and I is the photocurrent.
  • the signal charge (second signal charge) Q transferred from the light receiving power sword region 11a to the charge accumulation region 12a ⁇ is the second repetition period (even number frame).
  • N is the number of repetitions of the optical pulse in (1) and I is the photocurrent.
  • Equation (3) 1 XTXN ⁇ ⁇ ⁇ (2) From Equation (1) and Equation (2), the delay time T can be obtained as in Equation (3).
  • T T X (Q / Q) ⁇ ' ⁇ (3)
  • the distance D to the object is calculated as shown in Equation (4), where c is the speed of light.
  • the semiconductor distance measuring element and the solid-state imaging device (two-dimensional image sensor) according to the first embodiment of the present invention low cost and high distance resolution can be obtained, and the structure is simple.
  • a high-resolution TOF range image sensor with a large number of pixels can be realized.
  • the portion of the thermal oxide film where the well is formed is etched away.
  • the photoresist film is also removed, and after a predetermined cleaning process is completed, boron implanted with ions at about 1200 ° C. is thermally diffused to form a p-well.
  • a p-well is formed in amplifier 108.
  • n-channel is also formed in the peripheral circuit section.
  • all the thermal oxide film on the main surface of the p-type semiconductor substrate is removed and peeled off. From to, formed by thermal oxidation film thickness lOOnm about the pad oxide film (Si_ ⁇ 2 film) on the main surface of the semiconductor substrate again. After that, a CVD film is used to form a nitride film (Si N 2
  • nitride film mask for selective oxidation LOCOS
  • RIE reactive ion etching
  • LOCOS selective oxidation
  • a field oxide film having a thickness of about 150 nm or more, about lOOOnm or less, about 200 nm or more and about 400 nm or less is formed in the opening 42 of the nitride film using the LOCOS method.
  • the nitride film covering the element formation region is used as an anti-oxidation film because its oxidation rate is significantly slower than that of silicon.
  • a dummy oxide film having a thickness of several 1 Onm is formed in the element formation region.
  • gate threshold voltage control (Vth control) ion implantation is performed. First, the p-well of the peripheral circuit is covered with a photoresist film by photolithography, and then an impurity for controlling the gate threshold voltage of the pMOS is ion-implanted.
  • a pattern of the photoresist film is formed on the region other than the p-well by photolithography technique, and at the same time as the p-well of the peripheral circuit and the read buffer amplifier 108, An impurity for controlling the gate threshold voltage of nMOS is ion-implanted into pwell. Thereafter, the photoresist film is removed. Furthermore, the dummy oxide film used as a protective film at the time of Vth control ion implantation ion implantation is peeled off.
  • FIG. 7 (C) the surface of the semiconductor substrate 1 is thermally oxidized to form a gate oxide film 2 as shown in FIG. 7 (a). Further, a polysilicon film 3 is deposited to a thickness of about 200 to 400 nm on the entire surface of the gate oxide film 2 by the CVD method. Then, a photoresist film 51 patterned by the photolithography technique is formed on the polysilicon film 3 as shown in FIG. 7B. Then, using this photoresist film 51 as a mask, polysilicon film 3 is etched by RIE or the like. Thereafter, if the photoresist film 51 is removed, patterns of the transfer gate electrode 31, the read gate electrode 32, and the discharge gate electrode 33 are formed as shown in FIG. 7 (c).
  • a photoresist film 52 is coated on the semiconductor substrate 1 by using a photolithography technique. Then, the transfer gate electrode 31 as shown in FIG. 8 (a), a read gate electrode 32 and the discharge gate electrode 33 as a mask, in a self-aligned manner, 1 phosphorus (31 P +) in the semiconductor substrate 1 0 15 cm- Ion implantation in order of 2 . At the same time, peripheral circuit and read buffer Similarly, the p-well of the amplifier 108 is also ion-implanted in a self-aligned manner using the polysilicon gate electrode as a mask.
  • phosphorus ( 31 P + ) ions are also implanted into the polysilicon transfer gate electrode 31, the readout gate electrode 32, the discharge gate electrode 33, and the polysilicon gate electrode on the p-well of the peripheral circuit (not shown). Is done. Thereafter, the photoresist film 52 is removed.
  • a photoresist film 53 is coated on the semiconductor substrate 1 by using a photolithography technique.
  • arsenic ( 75 As + ) is applied to the semiconductor substrate 1 in a self-aligning manner by using 8 X 10 15 ⁇ Ion implantation on the order of 5 X 10 16 cm— 2 .
  • ions are implanted in a self-aligned manner using the polysilicon gate electrode as a mask in the peripheral circuit and the p-hole of the voltage reading buffer amplifier 108 as well.
  • arsenic ( 75 As + ) is also ionized on the polysilicon gate electrode on the transfer gate electrode 31, the read gate electrode 32, the discharge gate electrode 33 made of polysilicon and the P-well of the peripheral circuit (not shown). Injected. Thereafter, the photoresist film 53 is removed.
  • the semiconductor substrate 1 has an n-type light-receiving sword region l la, a p + -type coupling layer as shown in FIG. Impurity density higher than 1 lb, light-receiving power sword region 1 la!
  • N + -type charge storage region 12 a, p + -type semiconductor region 12 b, n-type charge readout region 13 and discharge drain region 14 are formed .
  • n-type source / drain regions are formed in p-wells and the like of peripheral circuits not shown.
  • This interlayer insulating film consists of an oxide film (CVD—SiO) with a thickness of approximately 0 ⁇ ⁇ ⁇ deposited by the CVD method, and a film deposited by the CVD method on this oxide film (CVD—SiO). Thickness 0 ⁇ 5 about 111? 30 membranes or 8-30 membranes
  • Various dielectric films such as a composite film composed of a two-layer structure can be used.
  • the upper BPSG film of the composite film is reflowed to flatten the surface of the interlayer insulation film.
  • the interlayer insulating film is etched by RIE or ECR ion etching to form a contour outer hole connecting the metal wiring layer and the transistor. .
  • the photoresist film used for forming the contact hole is removed.
  • an aluminum alloy film (Al—Si, Al—Cu—Si) containing silicon or the like is formed by a sputtering method or an electron beam vacuum deposition method.
  • a photoresist film mask is formed using photolithography technology.
  • this mask is used to pattern an aluminum alloy film by RIE, a series of processes V are repeated in sequence to connect each pixel.
  • a vertical signal line, a horizontal scanning line, or a metal wiring layer that connects each transistor of the peripheral circuit is formed.
  • another interlayer insulating film is deposited on the metal wiring layer, and a metal film having an opening 42 is formed immediately above the semiconductor region of each pixel by using a photolithography technique to form a light shielding film 41. .
  • the formation of the charge accumulation region 12a, the p + type semiconductor region 12b, and the charge readout region 13 is performed by ion implantation or the like as an additional step shown in FIG. This can be realized simply by adding a simple process. Therefore, a TOF type distance image sensor capable of high-speed signal transfer similar to a CCD, based on the standard CMOS process, can be realized with the standard CMOS process.
  • each pixel X x is a pixel X x
  • X X;; X X shows the planar structure of the semiconductor distance measuring element in Fig. 10 (a).
  • a plurality of patterns of the n + -type light-receiving power sword region 11a may be formed in a stripe shape (stripe shape).
  • Figure 10 (b) shows the cross-sectional structure seen from the BB plane in Fig. 10 (a).
  • the p + -type pinning layer 1 lb may be a plurality of stripe-like patterns as in the light-receiving power sword region 1 la, or may be a continuous pattern.
  • the overall configuration of the solid-state imaging device (two-dimensional image sensor) according to the second embodiment of the present invention is the same as the block diagram shown in FIG.
  • FIG. 11 An example of the planar structure of a semiconductor distance measuring element that functions as a TOF pixel circuit within 11 lm 21 2m nl is shown in Fig. 11, and the corresponding cross section is shown in Fig. 12 (a).
  • FIG. 12 (a) shows a cross-sectional structure of the semiconductor distance measuring element shown in FIG. 11 as viewed from the CC plane, which will be described first.
  • the semiconductor ranging element is embedded in the first conductive type (p-type) semiconductor substrate (semiconductor region) 1 and a part of the upper portion of the semiconductor substrate 1,
  • the second conductivity type (n-type) light receiving surface buried region (light receiving power sword region) 11a that receives the reflected light from the light as an optical signal and converts it into a signal charge, and light received by a part of the top of the semiconductor substrate 1
  • Force sword A second conductivity type (n + type) first charge accumulation region 12a and a second charge accumulation, which are embedded so as to face each other apart from the region 11a and accumulate the signal charges generated by the light receiving power sword region 11a, respectively.
  • the light receiving power sword region 11a and the semiconductor substrate (anode region) 1 immediately below the light receiving power sword region 11a constitute a photodiode D1.
  • the first charge accumulation diode D2 is composed of the first charge accumulation region (force sword region) 12a and the semiconductor substrate 1 (anode region) immediately below the first charge accumulation region 12a.
  • a second charge storage diode D3 is constituted by the second charge storage region (force sword region) 14a and the semiconductor substrate 1 (anode region) immediately below the second charge storage region 14a.
  • a p + type pinning layer l ib is arranged on the light receiving power sword region 11a.
  • a p + -type pinning layer 12b is disposed on the first charge storage region 12a.
  • a p + -type pinning layer 14b is disposed on the second charge storage region 14a.
  • the p + -type pinning layers l ib, 12b, and 14b may be omitted from the structure.
  • An insulating film 2 is formed on the p + type pinning layers l ib, 12b and 14b. On the insulating film 2, the potential of the transfer channel formed on the surface (upper part) of the semiconductor substrate 1 between the light-receiving power sword region 11a and the first charge storage region 12a is controlled to First charge storage region 12a ⁇ A first transfer gate electrode 31 for transferring a signal charge is arranged to constitute a first charge storage region potential control means.
  • the potential of the transfer channel formed on the surface (upper part) of the semiconductor substrate 1 between the first charge storage region 12a and the first charge readout region 13 is controlled to A first read gate electrode 32 for transferring a signal charge from the charge storage region 12a to the first charge read region 13 is arranged to constitute a first charge read region potential control means. Further, on the insulating film 2, the potential of the transfer channel formed on the surface (upper part) of the semiconductor substrate 1 between the light-receiving power sword region 1la and the second charge storage region 14a is controlled, and the light-receiving power is controlled.
  • a second transfer gate electrode 33 for transferring a signal charge from the sword region 11a to the second charge storage region 14a is arranged to constitute a second charge storage region potential control means. Furthermore, on the insulating film 2, the second charge storage region 14a and the second charge reading Controlling the potential of the transfer channel formed on the surface (upper part) of the semiconductor substrate 1 between the lead-out region 15 and the second charge readout region 15 for transferring the signal charge from the second charge storage region 14a
  • the electrode 34 is disposed and constitutes a second charge readout region potential control means.
  • FIG. 14 (a) shows a cross-sectional structure viewed from the DD direction shown in FIG.
  • a first discharge drain region 16a and a second discharge drain region 16b are arranged on a part of the upper portion of the semiconductor substrate 1 apart from the light receiving power sword region 11a.
  • the first discharge gate electrode 33a extends between the light receiving power sword region 11a and the first discharge drain region 16a.
  • the second discharge gate electrode 33b extends between the light receiving power sword region 11a and the second discharge drain region 16b.
  • the second charge readout region 15 is short-circuited with the first charge readout region 13 by the surface wiring, and the first charge readout region 13 and the second charge readout region 15 are shared.
  • the signal readout transistor (amplification transistor) is connected to the gate electrode of MA. 1st electric
  • the potential of the load readout region 13 and the second charge readout region 15 is read out by a common signal readout transistor (amplification transistor).
  • the first transfer gate electrode 31 extends between the p + -type pinning layer l ib disposed on the storage region 12a.
  • a first read gate electrode 32 extends between the p + -type pinning layer 12b disposed on the first charge storage region 12a and the first charge read region 13.
  • a second readout gate electrode 34 extends between the p + -type pinning layer 14b disposed on the second charge storage region 14a and the second charge readout region 15.
  • FIG. 12 (b) is a PP plane indicated by a one-dot chain line in FIG. 12 (a), and shows a second charge readout region 15, a second charge storage region 14a, a light-receiving power sword region l la
  • FIG. 6 is a potential diagram in a cross section that cuts the one charge accumulation region 12a and the first charge readout region 13, and the charge (electrons) is indicated by black circles.
  • the potential well (second potential well) PW2 at the conduction band edge of the first charge storage region 12a is shown on the right side of the first potential well PW1.
  • the potential barrier between the first potential well PW1 and the second potential well PW2 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the first transfer gate electrode 31. Furthermore, on the right side of the second potential well PW2, the potential well in the first charge readout region 13 is indicated by a right-up hatching. The potential barrier between the second potential well PW2 and the potential well of the first charge readout region 13 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the first readout gate electrode 32.
  • a potential well (third potential well) PW3 at the conduction band edge of the second charge storage region 14a is shown.
  • the potential barrier between the first potential well PW1 and the third potential well PW3 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the second transfer gate electrode 33.
  • the potential well of the second charge readout region 15 is indicated by hatching with an upper right force S.
  • the potential barrier between the third potential well PW3 and the potential well of the second charge readout region 15 corresponds to the potential distribution at the conduction band edge of the semiconductor substrate 1 immediately below the second readout gate electrode 35.
  • the impurity density of the light receiving power sword region 11a is higher than the impurity density of the first charge storage region 12a and the second charge storage region 14a, the depth force of the second potential well PW2 and the third potential well PW3, 1 potential well deeper than the depth of PW1! /.
  • a low voltage (0 V or negative potential) is applied as the control signal TX to each of the first readout gate electrode 32 and the second readout gate electrode 34. Therefore, the signal charge is not transferred.
  • a high voltage (positive voltage) is applied as the control signal TX to each of the first read gate electrode 32 and the second read gate electrode 34.
  • the first charge accumulation by applying a high voltage (positive voltage) as the control signal TX to each of the first read gate electrode 32 and the second read gate electrode 34, the first charge accumulation.
  • the signal charges stored in the region 12a and the second charge storage region 14a can be transferred to the first charge read region 13 and the second charge read region 15, respectively.
  • control pulse signal TX is given to the first transfer gate electrode 31 and the second transfer gate electrode 33 to transfer the signal charges to the left and right.
  • a negative voltage is applied to the first discharge gate electrode 33a and the second discharge gate electrode 33b to form a potential barrier as shown in FIG. 14 (b), and the first discharge drain region 16a and the second discharge drain region The charge is not transferred to 16b.
  • the voltage application method shown in FIG. 14 (c) is an example, and the voltage CD applied to the left and right first discharge gate electrodes 33a and second discharge gate electrodes 33b in FIG. In particular, it is not necessary to have the same voltage. Also, as shown in Fig. 14 (c), the signal charge can be discharged even if the same positive voltage is applied. That is, the voltage CD applied to the left and right first discharge gate electrodes 33a and the second discharge gate electrode 33b in FIG. 14 (c) can be applied with various flexible voltages. By applying this voltage, the influence of the signal charge can be effectively removed.
  • the operation of the solid-state imaging device according to the second embodiment of the present invention is basically the same as the operation of the solid-state imaging device according to the first embodiment of the present invention. Omitted.
  • the first transfer gate electrode 31 is used for the first repetition period (odd frame) and the second transfer gate electrode 33 is used for the second repetition period (even frame).
  • 031 03 (eight)
  • GS (A) and GS (B) are the control signals shown in FIG. If the control signals GS1 and GS2 are applied to the first transfer gate electrode 31 and the second transfer gate electrode 33 with different values, the first charge accumulation region 12a has a first value in the first repetition period (odd frame). In two repetition periods (even frames), signal charges can be transferred independently to the second charge storage region 14a.
  • a low voltage OV or negative potential
  • a high voltage positive
  • the signal charge in the light receiving power sword region 1 la can be transferred only to the first charge accumulation region 12a.
  • the first charge readout region 13 and the second charge readout region 15 are short-circuited by a surface wiring, and the first charge readout region 13 and the second charge readout region 15 are shared by a common signal readout transistor (amplification transistor) MA. If connected to the gate electrode, the number of transistors in one pixel is reduced.
  • amplification transistor amplification transistor
  • FIG. 12A shows a configuration in which the potentials of the first charge readout region 13 and the second charge readout region 15 are read out by a common signal readout transistor (amplification transistor).
  • the first voltage readout buffer amplifier 108a is independent of each other in each of the first charge readout region 13 and the second charge readout region 15, as shown in Fig. 15 (a).
  • the second voltage read buffer amplifier 108b may be connected.
  • a gate electrode of a signal readout transistor (amplifying transistor) MA constituting the voltage readout buffer amplifier 108 is connected to the first charge readout region 13.
  • the Signal readout transistor (amplification transistor)
  • the drain electrode of MA is connected to the power supply VDD.
  • the source electrode is connected to the drain electrode of the switching transistor MS for pixel selection. It is connected.
  • the control signal S for selecting the horizontal line is connected to the signal line B and the vertical shift register is applied to the gate electrode.
  • a gate electrode of a signal read transistor (amplifier transistor) MA of the voltage read buffer amplifier 108 is connected to the second charge read region 15.
  • Signal read transistor (amplification transistor) The drain electrode of MA is connected to the power supply VDD, and the source electrode is connected to the drain electrode of switching transistor MS for pixel selection.
  • the source electrode of the pixel selection switching transistor MS is connected to the vertical signal line B, and the horizontal line selection control signal S is supplied from the vertical shift register 105 to the gate electrode.
  • the first transfer gate electrode 31 is used for the first repetition period (odd frame), and the second transfer gate electrode 33 is used in the second repetition period (even frame).
  • Control signals TX1 and TX2 that are independent from each other are applied to the gate electrode.
  • a low voltage (0V or negative potential) is applied to the second transfer gate electrode 33 as the control signal GS2.
  • a high voltage positive voltage
  • a low! / Voltage (0 V or negative potential) is applied to the second read gate electrode 34 as the control signal TX2.
  • a high voltage (positive voltage) as the control signal TX1 is applied to the first read gate electrode 32, the signal charge of the first charge accumulation region 12a can be transferred only to the first charge read region 15. I'll do it.
  • the “first repetition period” has been described as an odd frame period
  • the “second repetition period” has been described as an even frame period.
  • first repetition period and “second repetition period” by selecting every few frames.
  • the first conductivity type is described as ⁇ type
  • the second conductivity type is described as ⁇ type, it is only an example, and even if the first conductivity type is ⁇ type and the second conductivity type is ⁇ type, the electrical polarity It can be easily understood that the same effect can be obtained by reversing.
  • the TOF type distance image sensor as a two-dimensional solid-state imaging device (area sensor) has been described as an example, but the semiconductor distance measuring element of the present invention Should not be construed as limited to being used only for pixels in 2D solid-state imaging devices.
  • a positive bias is applied to the transfer gate electrode (first potential control means) 31 as the control signal GS, and the light receiving power sword region 11a and Force that explains the case where a transfer means is realized by a normally off-type (enhancement type) nMOSFET that forms an inversion layer between the charge storage region 12a and transfers signal charges.
  • the transfer means may be realized by a normally on-type (depletion type) nMOSFET in which the buried region 17 is formed as an n-type channel region.
  • the state force when 0V (ground potential) is applied as the control signal GS to the transfer gate electrode 31 is the potential diagram shown in FIG. 4 (a) described in the first embodiment. Charge accumulation from force sword region 11a The signal charge is transferred to the region 12a.
  • Fig. 17 the state force when 0V (ground potential) is applied as the control signal GS to the transfer gate electrode 31 is the potential diagram shown in FIG. 4 (a) described in the first embodiment.
  • a potential barrier against electrons is formed between the first potential well PW1 and the second potential well PW2, and signal charges are transferred from the light receiving power source region 11a to the charge storage region 12a.
  • a negative voltage may be applied to the transfer gate electrode 31 as the control signal GS. That is, in the case of the structure shown in FIG. 17, the control signal GS applied to the gate electrode 31 uses a node having a polarity opposite to that of the structure described in the first and second embodiments. Become.
  • a second conductivity type surface buried region is provided directly below the transfer gate electrode 31 to provide a normally-on type.
  • the depth of the surface-embedded region 17 is exaggerated and described deeply for the convenience of showing the PP plane showing the potential diagrams of FIG. 3 (b) and FIG. 4 (a), etc. In reality, however, the depth of the surface buried region 17 may be formed as shallow as the depth of the p + -type pinning layer l ib and the p + -type pinning layer 12 b.
  • the number of processes is increased, but the n-type impurity is added to the semiconductor substrate 1 as in the case of forming the light-receiving power sword region 1 la and the charge storage region 12a. This can be formed by heat treatment after ion implantation.
  • an n-type channel region may be formed between the charge storage region 12a and the charge readout region 13, and between the light receiving power sword region 11a and the discharge drain region 14, respectively.
  • a semiconductor distance measuring element capable of performing high-speed charge transfer. Further, a plurality of the semiconductor distance measuring elements are arranged as pixels to achieve high distance resolution and spatial resolution at low cost. This can be applied to the field of automotive distance sensors and the field of 3D image acquisition and generation. Using 3D images It can also be used in the field of motion analysis and game consoles.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Optical Radar Systems And Details Thereof (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

　半導体領域（１）、受光用表面埋込領域（１１ａ）、第１の電荷蓄積領域（１２ａ）と、第１の電荷読み出し領域（１３）、第１の電位制御手段（３１）、第２の電位制御手段（３２）、第１の排出ドレイン領域（１４）と、及び第３の電位制御手段（３３）とを備え、第１繰り返し周期において反射光の遅れ時間に依存する信号電荷を、受光用表面埋込領域（１１ａ）から繰り返し転送して第１の電荷蓄積領域（１２ａ）に第１信号電荷として蓄積し、第２繰り返し周期において反射光により発生した信号電荷のすべてを受光用表面埋込領域（１１ａ）から繰り返し転送して第１の電荷蓄積領域（１２ａ）に第２信号電荷として蓄積し、蓄積された第１及び第２信号電荷の総量の比を求めて、対象物までの距離を測定する半導体測距素子である。

Description

明 細 書
半導体測距素子及び固体撮像装置
技術分野
[0001] 本発明は、半導体測距素子に係り、更には半導体測距素子を複数個配列した固 体撮像装置に関する。
背景技術
[0002] 1995年頃に発表された CCDを用いた 1次元の距離画像センサを発端とし、光の 飛行時間を用いて距離画像を取得する光飛行時間型 (TOF)型距離センサの開発 が多方面で進んでいる。
[0003] しかしながら、現在実現されている TOF型距離センサの解像度は、 2万画素以内 程度に留まっている。又、 CCDを用いた方式の場合、画素数が大きくなると画素の 駆動が難しくなり、 CMOSと CCDの混在プロセスを用いた方式では、製作コストが高 くなる。
[0004] 一方、本発明者の一人は、高感度化に有効で且つ電荷転送を高速に行う CMOS 技術に基づく手法を既に提案している。
[0005] しかし、従来の TOF型距離画像センサは、距離分解能や空間解像度の点で改善 すべき点もある。したがって、低コストで、且つ高い距離分解能と空間解像度を有す る TOF型距離画像センサが待望されて!/、る。
発明の開示
[0006] 本発明は、高速電荷転送を行える半導体測距素子を提供し、更にはこの半導体測 距素子を画素として複数個配列して、低コストで、且つ高い距離分解能と空間解像 度を有する固体撮像装置を提供することを目的とする。
[0007] 本発明の第 1の態様は、（ィ）第 1導電型の半導体領域と、（口）半導体領域の上部 の一部に埋め込まれ、対象物が反射した光を入射する第 2導電型の受光用表面埋 込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込 まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深ぐ受光用表面埋込 領域から光による信号電荷が転送される第 2導電型の電荷蓄積領域と、（二)電荷蓄 積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ)受光用表面 埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位 を制御して、受光用表面埋込領域から電荷蓄積領域 信号電荷を転送する第 1の 電位制御手段と、 (-)電荷蓄積領域と電荷読み出し領域との間の半導体領域の上 部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域 信号電荷を転送する第 2の電位制御手段と、（ト)受光用表面埋込領域から電荷を排 出する排出ドレイン領域と、（チ）受光用表面埋込領域と排出ドレイン領域との間の半 導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から 排出ドレイン領域 信号電荷を転送する第 3の電位制御手段とを備え、第 1繰り返し 周期において反射光の遅れ時間に依存する信号電荷を、受光用表面埋込領域から 繰り返し転送して電荷蓄積領域に第 1信号電荷として蓄積し、第 1繰り返し周期とは 異なる第 2繰り返し周期において反射光により発生した信号電荷のすべてを受光用 表面埋込領域から繰り返し転送して電荷蓄積領域に第 2信号電荷として蓄積し、蓄 積された第 1及び第 2信号電荷の総量の比を求めて、対象物までの距離を測定する 半導体測距素子であることを要旨とする。ここで、「第 1繰り返し周期」とは、例えば奇 数フレームの周期、「第 2繰り返し周期」とは、偶数フレームの周期のように選択可能 であるが、数フレーム毎飛び飛びに選択しても構わない。又、第 1導電型と第 2導電 型とは互いに反対導電型である。即ち、第 1導電型が n型であれば、第 2導電型は p 型であり、第 1導電型が p型であれば、第 2導電型は n型である。
本発明の第 2の態様は、（ィ）第 1導電型の半導体領域と、（口）半導体領域の上部 の一部に埋め込まれ、対象物が反射した光を入射する第 2導電型の受光用表面埋 込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込 まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深ぐ受光用表面埋込 領域から光による信号電荷が転送される第 2導電型の電荷蓄積領域と、（二)電荷蓄 積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ)受光用表面 埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位 を制御して、受光用表面埋込領域から電荷蓄積領域 信号電荷を転送する第 1の 電位制御手段と、 (-)電荷蓄積領域と電荷読み出し領域との間の半導体領域の上 部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域 信号電荷を転送する第 2の電位制御手段と、（ト)受光用表面埋込領域から電荷を排 出する排出ドレイン領域と、（チ）受光用表面埋込領域と排出ドレイン領域との間の半 導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から 排出ドレイン領域 信号電荷を転送する第 3の電位制御手段とを備える画素を複数 個配列し、第 1繰り返し周期において反射光の遅れ時間に依存する信号電荷を、受 光用表面埋込領域から繰り返し転送して電荷蓄積領域に第 1信号電荷として蓄積し 、第 2繰り返し周期において反射光により発生した信号電荷のすべてを受光用表面 埋込領域から繰り返し転送して電荷蓄積領域に第 2信号電荷として蓄積し、蓄積され た第 1及び第 2信号電荷の総量の比を求めて、対象物までの距離を測定する固体撮 像装置であることを要旨とする。
図面の簡単な説明
[図 1]図 1は、本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ )の半導体チップ上のレイアウトを説明する模式的平面図である。
[図 2]図 2は、本発明の第 1の実施の形態に係る固体撮像装置の画素の一部となる半 導体測距素子の構成を説明する概略的な平面図である。
[図 3]図 3 (a)は、図 2の A— A面から見た模式的な断面図である。図 3 (b)は、信号電 荷の転送の様子を説明するポテンシャル図である。
[図 4]図 4 (a)は、信号電荷の転送の様子を説明するポテンシャル図である。図 4 (b) は、信号電荷の転送の様子を説明するポテンシャル図である。図 4 (c)は、信号電荷 の転送の様子を説明するポテンシャル図である。
[図 5]図 5は、本発明の第 1の実施の形態に係る固体撮像装置の動作を説明するタイ ミングチャートである。
[図 6]図 6は、発明の第 1の実施の形態に係る TOF測定方法を説明するタイミングチ ヤートでめる。
[図 7]図 7 (a)、図 7 (b)、図 7 (c)は、本発明の第 1の実施の形態に係る半導体測距素 子及び固体撮像装置の製造方法を説明する工程断面図である。
[図 8]図 8 (a)、図 8 (b)、図 8 (c)は、本発明の第 1の実施の形態に係る半導体測距素 子及び固体撮像装置の製造方法を説明する工程断面図である。
[図 9]図 9は、本発明の第 1の実施の形態の変形例に係る固体撮像装置の画素の一 部となる半導体測距素子の構成を説明する概略的な平面図である。
[図 10]図 10 (a)は、本発明の第 1の実施の形態の変形例に係る固体撮像装置の画 素の一部となる半導体測距素子の構成を説明する模式的な断面図である。図 10 (b) は、図 10 (a)の B— B面から見た模式的な断面図である。
[図 11]図 11は、本発明の第 2の実施の形態に係る固体撮像装置の画素の一部とな る半導体測距素子の構成を説明する概略的な平面図である。
[図 12]図 12 (a)は、図 11の C— C面から見た模式的な断面図である。図 12 (b)は、 信号電荷の転送の様子を説明するポテンシャル図である。図 12 (c)は、信号電荷の 転送の様子を説明するポテンシャル図である。
[図 13]図 13 (a)は、信号電荷の転送の様子を説明するポテンシャル図である。図 13 (b)は、信号電荷の転送の様子を説明するポテンシャル図である。
[図 14]図 14 (a)は、図 11の D— D面から見た模式的な断面図である。図 14 (b)は、 信号電荷の転送の様子を説明するポテンシャル図である。図 14 (c)は、信号電荷の 転送の様子を説明するポテンシャル図である。
[図 15]図 15 (a)は、図 11の C— C面から見た模式的な他の断面図である。図 15 (b) は、信号電荷の転送の様子を説明するポテンシャル図である。
[図 16]図 16は、信号電荷の転送の様子を説明するポテンシャル図である。
[図 17]図 17は、本発明の他の実施の形態に係る固体撮像装置に係る半導体測距素 子の構成を説明する概略的な平面図である。
発明を実施するための最良の形態
次に、図面を参照して、本発明の第 1及び第 2の実施の形態を説明する。以下の図 面の記載にぉレ、て、同一又は類似の部分には同一又は類似の符号を付して!/、る。 但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等 は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法 は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの 寸法の関係や比率が異なる部分が含まれていることは勿論である。 [0011] 又、以下に示す第 1及び第 2の実施の形態は、本発明の技術的思想を具体化する ための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材 質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想 は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えること ができる。
[0012] (第 1の実施の形態）
本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ）は、図 1に 示すように、画素アレイ部（X X ;X X ； ;X X )と周辺回路部（104
11 lm 21 2m nl
, 105, 106, NC NC )とを同一の半導体チップ上に集積化している。画素アレイ
1 m
部には、 2次元マトリクス状に多数の画素 X (i=l m;j = l n:m, nはそれぞれ整
ij
数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素 アレイ部の下辺部には、画素行 X x ;x x ； ;x x方向に沿って
11 lm 21 2 m nl
水平シフトレジスタ 106が設けられ、画素アレイ部の左辺部には画素列 X X ;X
11 nl 12 X ； ;X X ； ;X X 方向に沿って垂直シフトレジスタ 105が設け n2 lj nj lm
られている。垂直シフトレジスタ 105及び水平シフトレジスタ 106には、タイミング発生 回路 104が接続されている。
[0013] タイミング発生回路 104、水平シフトレジスタ 106及び垂直シフトレジスタ 105によつ て画素アレイ部内の画素 Xが順次走査され、画素信号の読み出しや電子シャツタ動 作が実行される。即ち、本発明の第 1の実施の形態に係る固体撮像装置では、画素 アレイ部を各画素行 X x ;x x ； ;x 単位で垂直方向に走査す
11 lm 21 2m nl x
ることにより、各画素行 x 11 x lm ;x ；
21 x 2m ;x nl x の画素信号を各画素列
X X ;X x ； ；
n2 ;x lj x nj ;X lm X 毎に設けられた垂直信号/線に
11 nl 12
よって画素信号を読み出す構成となっている。
[0014] 第 1の実施の形態に係る固体撮像装置のそれぞれの画素 X 11 x lm ;x 21 x ；
2m ···
•·;Χ X 内の TOF画素回路として機能する半導体測距素子の平面構造の一例 nl
を、図 2に、対応する断面図を図 3 ωに示す。
[0015] 図 3 (a)は、図 2に示した半導体測距素子の A— A面から見た断面構造であり、先に 図 3(a)を説明する。図 3(a)に示すように、半導体測距素子は、第 1導電型 (p型)の 半導体領域（半導体基板） 1と、半導体領域 1の上部の一部に埋め込まれ、対象物か らの反射光を光信号として受光し信号電荷に変換する第 2導電型 (n型)の受光用表 面埋め込み領域 (受光力ソード領域） 11aと、半導体領域 1の上部の一部に受光力ソ ード領域 11aと離間して埋め込まれ、受光力ソード領域 11aよりも高不純物密度であ り、受光力ソード領域 11aにより生成した信号電荷を蓄積する第 2導電型 (n+型）の電 荷蓄積領域 12aと、電荷蓄積領域 12aにより蓄積した信号電荷を受け入れる電荷読 み出し領域 13と、受光力ソード領域 11aにより生成した信号電荷を排出する排出ドレ イン領域 14を備える。図 3 (a)では「第 1導電型の半導体領域」として、第 1導電型の 半導体基板を例示しているが、半導体基板の代わりに、第 1導電型の半導体基板上 に形成したこの半導体基板よりも低不純物密度の第 1導電型のシリコンェピタキシャ ル成長層を採用しても良い。
[0016] 受光力ソード領域 11aと、受光力ソード領域 11 aの直下の半導体基板（アノード領域 ) 1とでフォトダイオード D1を構成している。電荷蓄積領域 (力ソード領域） 12aと、電 荷蓄積領域 12a直下の半導体基板 1 (アノード領域）とで電荷蓄積ダイオード D2を構 成している。
[0017] 受光力ソード領域 11aの上には、 p+型ピユング層 l ibが配置されている。電荷蓄積 領域 12aの上には、 p+型ピユング層 12bが配置されている。 p+型ピユング層 l ib及び p+型ピユング層 12bは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダ ーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない用 途 (応用）等では、構造上、 p+型ピユング層 l ib及び p+型ピユング層 12bを省略しても 構わない。
[0018] p+型ピユング層 l ib及び p+型ピユング層 12b上、更には p+型ピユング層 l ibと p+型 ピユング層 12bとの間の半導体基板 1上、受光力ソード領域 11aと電荷読み出し領域 13との間の半導体基板 1上、及び受光力ソード領域 11aと排出ドレイン領域 14上に は絶縁膜 2が形成されている。絶縁膜 2としては、シリコン酸化膜（SiO膜）が好適で ある力 S、シリコン酸化膜（SiO膜)以外の種々の絶縁膜を用いた絶縁ゲート型トランジ スタ（MISトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（Si O膜) /シリコン窒化膜 (Si N膜) /シリコン酸化膜 (SiO膜)の 3層積層膜からなる ONO膜でもよい。更には、ストロンチウム（Sr)、アルミニウム（A1)、マグネシウム（Mg )、イットリウム（Y)、ハフニウム（Hf)、ジルコニウム（Zr)、タンタル（Ta)、ビスマス（Bi )のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン 窒化物等が絶縁膜 2として使用可能である。
[0019] 絶縁膜 2上には、受光力ソード領域 11aと電荷蓄積領域 12aとの間の半導体基板 1 の表面（上部）に定義される第 1転送チャネルの電位を制御して、受光力ソード領域 1 laから電荷蓄積領域 12a 信号電荷を転送する転送ゲート電極 31が配置され、第 1の電位制御手段を構成している。更に、絶縁膜 2上には、電荷蓄積領域 12aと電荷 読み出し領域 13との間の半導体基板 1の表面（上部）に定義される第 2転送チャネル の電位を制御して、電荷蓄積領域 12aから電荷読み出し領域 13 信号電荷を転送 する読み出しゲート電極 32が配置され、第 2の電位制御手段を構成している。更に、 絶縁膜 2上には、受光力ソード領域 11aと排出ドレイン領域 14との間の半導体基板 1 の表面（上部）に定義される第 3転送チャネルの電位を制御して、受光力ソード領域 1 laから排出ドレイン領域 14 信号電荷を吐き出す排出ゲート電極 33が配置され、 第 3の電位制御手段を構成して V、る。
[0020] 図 2の平面図では、図 3 (a)から分かるように、受光力ソード領域 1 laの上に配置さ れた矩形の p+型ピユング層 1 lbを図示して!/、る力 S、受光力ソード領域 1 laも平面パタ ーンとしては矩形である。この受光力ソード領域 11aと電荷蓄積領域 12aの上に配置 された p+型ピユング層 12bとの間に転送ゲート電極 31が延伸している。 p+型ピユング 層 12bの下方には、 p+型ピユング層 12bとほぼ同様な平面パターンで電荷蓄積領域 12aが存在している。更に、 p+型ピユング層 12bと n+型電荷読み出し領域 13との間に は読み出しゲート電極 32が延伸している。更に、 p+型ピユング層 l ibと排出ドレイン 領域 14との間には排出ゲート電極 33が延伸している。
[0021] 図 1に示した光源 101から繰り返しパルス信号として照射された光は、対象物 102 で反射され、レンズ 103を介して、それぞれの画素 X X ;X X ； ;X
11 lm 21 2m nl
X に入射する。即ち、図 2に示したように、それぞれの画素 X X ;X X ； · · · ·
11 lm 21 2m
•;X X の遮光膜 41の開口部 42を介して、それぞれの画素 X X ;X X ； nl 11 lm 21 2m ;X X のフォトダイオード Dlに入射する。フォトダイオード Dlは、遮光膜の 開口部 42を介して入射したパルス光を光信号として受光し、この光信号を信号電荷 に変換する。
[0022] 図 3 (b)は、図 3 (a)において一点鎖線で示した P— P面で、受光力ソード領域 l la、 電荷蓄積領域 12a、電荷読み出し領域 13を切る断面におけるポテンシャル図であり 、電荷（電子）を黒丸で示している。図 3 (a)の左側に受光力ソード領域 11aの伝導帯 端のポテンシャル井戸（第 1のポテンシャル井戸） PW1を示す。更に、第 1のポテンシ ャル井戸 PW1の右側に、電荷蓄積領域 12aの伝導帯端のポテンシャル井戸（第 2の ポテンシャル井戸） PW2を示す。第 1のポテンシャル井戸 PW1と、第 2のポテンシャ ル井戸 PW2との間の電位障壁は、転送ゲート電極 31直下の半導体基板 1の伝導帯 端のポテンシャル分布に相当する。更に、第 2のポテンシャル井戸 PW2の右側に、 電荷読み出し領域 13のポテンシャル井戸を右上がりのハッチングで示す。第 2のポ テンシャル井戸 PW2と、電荷読み出し領域 13のポテンシャル井戸との間の電位障 壁は、読み出しゲート電極 32直下の半導体基板 1の伝導帯端のポテンシャル分布に 相当する。ここで、電荷蓄積領域 12aの不純物密度が、受光力ソード領域 11 aの不 純物密度よりも高いので、第 2のポテンシャル井戸 PW2の深さ力、第 1のポテンシャ ル井戸 PW1の深さよりも深い。
[0023] 図 3 (b)に示すように、転送ゲート電極 31に制御信号 GSとして低い電圧（0V、又は 負電圧）を与えると、第 1ポテンシャル井戸 PW1と第 2ポテンシャル井戸 PW2との間 に電子に対する電位障壁が形成され、受光力ソード領域 11aから電荷蓄積領域 12a には信号電荷は転送されなレ、。
[0024] 図 4 (a)に示すように、転送ゲート電極 31に制御信号 GSとして高い電圧（正の電圧 )を与えると、受光力ソード領域 11aと電荷蓄積領域 12aとの間の電位障壁の高さが 減少、もしくは消滅し、受光力ソード領域 11aから電荷蓄積領域 12aへ信号電荷が転 送される。既に説明したように、第 2のポテンシャル井戸 PW2の深さ力 第 1のポテン シャル井戸 PW1の深さよりも深くなるように設定されているので、受光力ソード領域 1 laから電荷蓄積領域 12aにすベての信号電荷を転送する完全転送が実現できる。 この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止でき [0025] 図 4 (b)に示すように、排出ゲート電極 33に制御信号 CDとして高い電圧（正の電圧 )を印加したとき、受光力ソード領域 11aから排出ドレイン領域 14との間に電子に対 する電位障壁の高さが減少、もしくは消滅し、受光力ソード領域 11aから排出ドレイン 領域 14に信号電荷を排出する。
[0026] 図 4 (c)に示すように、読み出しゲート電極 32に制御信号 TXとして高い電圧（正の 電圧）を与えると、電荷蓄積領域 12aと電荷読み出し領域 13との間の電位障壁の高 さが減少、もしくは消滅し、電荷蓄積領域 12aから電荷読み出し領域 13^信号電荷 が転送される。
[0027] このように、受光力ソード領域 11a及び電荷蓄積領域 12aにおいて信号電荷を蓄積 することなぐ信号電荷の流れの方向を排出ゲート電極 35と転送ゲート電極 31で制 御すること力 Sできる。したがって、受光力ソード領域 11a及び電荷蓄積領域 12aで信 号電荷をためる必要がないため、受光力ソード領域 11a及び電荷蓄積領域 12aの電 位の深さを浅くしてもよぐ信号電荷を高速に移動させる構造を作りやすい。
[0028] 図 3 (a)に示すように、電荷読み出し領域 13には、読み出し用バッファアンプ 108を 構成する信号読み出しトランジスタ（増幅トランジスタ） MAのゲート電極が接続され
1
ている。信号読み出しトランジスタ（増幅トランジスタ） MAのドレイン電極は電源 VD
1
Dに接続され、ソース電極は画素選択用のスイッチングトランジスタ MSのドレイン電
1
極に接続されている。画素選択用のスイッチングトランジスタ MSのソース電極は、垂
1
直信号線 Bに接続され、ゲート電極には水平ラインの選択用制御信号 Sが垂直シフ
1
トレジスタ 105から与えられる。選択用制御信号 Sをハイ (H)レベルにすることにより、 スイッチングトランジスタ MSが導通し、信号読み出しトランジスタ（増幅トランジスタ）
1
MAで増幅された電荷読み出し領域 13の電位に対応する電流が垂直信号線 Bに
1 1 流れる。更に、電荷読み出し領域 13には、読み出し用バッファアンプ 108を構成する リセットトランジスタ Tのソース電極が接続されている。リセットトランジスタ Tのドレイン
R R
電極は電源 VDDに接続され、ゲート電極にはリセット信号 Rが与えられる。リセット信 号をハイ（H)レベルにして、受光力ソード領域 11a及び電荷蓄積領域 12aに蓄積さ れた信号電荷を吐き出し、受光力ソード領域 11a及び電荷蓄積領域 12aをリセットす [0029] 半導体基板 1は、不純物密度 5 X 1012cm— 3程度以上、 5 X 1016cm— 3程度以下程度 が好ましい。特に、半導体基板 1を不純物密度 4 X 1014cm— 3程度以上、 3 X 1016cm— 3 程度以下のシリコン基板とすれば、通常の CMOSプロセスが採用でき、絶縁膜 2とし ては、素子分離に用いられる LOCOS (Local oxidation of silicon)法と称される選択 酸化法により形成された絶縁膜 (フィールド酸化膜)が利用可能である。
[0030] 受光力ソード領域 1 1 aの不純物密度は、 1 X 1017cm— 3程度以上、 8 X 1018cm— 3程度 以下、好ましくは 2 X 1017cm— 3程度以上、 1 X 1018cm— 3程度以下、代表的には、例え ば 8 X 1017cm 3程度の比較的空乏化が容易な値が採用可能であり、その厚さは 0. 1 〜3 111程度、好ましくは 0. 5〜； ! · 5 m程度とすることが可能である。一方、電荷蓄 積領域 12aの不純物密度は、 1 X 1019cm— 3程度以上、 1 X 1021cm— 3程度以下、好ま しくは 2 X 1019cm— 3程度以上、 5 X 102°cm 3程度以下、代表的には、例えば 3 X 1019 cm— 3程度の値が採用可能であり、その厚さは 0. 1〜3 111程度、好ましくは0. 5〜1 . 5 m程度とすることが可能である。電荷蓄積領域 12aの不純物密度は、受光力ソ ード領域 1 1 aの不純物密度の 5〜； 1000倍、好ましくは 10〜300倍程度に設定して おけば良い。
[0031] 絶縁膜 2を熱酸化膜で形成する場合は、熱酸化膜の厚さは、 150nm程度以上、 1 OOOnm程度以下、好ましくは 200nm程度以上、 400nm程度以下とすれば良い。絶 縁膜 2を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率 ε ( 1MHz で ε = 3. 8)で換算した等価な厚さとすれば良い。例えば、比誘電率 ε = 4. 4であ る CVD酸化膜を用いるのであれば上記厚さを 4. 4/3. 8 = 1. 16倍した厚さを、比 誘電率 ε = 7であるシリコン窒化物（Si N )膜を用いるのであれば上記厚さを 7/3.
r 3 4
8 = 1 . 84倍した厚さを採用すれば良い。但し、標準的な CMOS技術で形成される 酸化膜（SiO膜)を用いるのが好ましぐ CMOS技術におけるフィールド酸化膜を用 V、るのが製造工程の簡略化に適して!/、る。
[0032] 図 3 (a)に示すように、遮光膜 41の開口部 42は、光電荷の発生が、フォトダイォー ド D1を構成している受光力ソード領域 1 1 aの直下の半導体基板 1で生じるように選択 的に設けられている。図 3 (a)では、絶縁膜 2のみを示している力 S、遮光膜 41は、図 示を省略した多層配線構造をなす複数の層間絶縁膜のうちのいずれかの上部に設 けられたアルミニウム (A1)等の金属薄膜で構成すれば良!/、。
[0033] <固体撮像装置の動作〉
図 1に概略構成を示した本発明の第 1の実施の形態に係る固体撮像装置（2次元ィ メージセンサ）の動作を図 5に示したタイミングチャートを用いて説明する。
[0034] (ィ）先ず、電子シャツタ時間 T の前に、図 1に示した画素 X X ;X X ； · · .
SH 11 lm 21 2 m
• · ;X X のそれぞれに制御信号 GS、制御信号 TX (1) ΤΧ(Ν)、及びリセット nl
信号 R (1)〜R(N)のパルスを投入して、受光力ソード領域 11a及び電荷蓄積領域 1 2aの信号電荷を同時に排出してリセットしておく。
[0035] (口）その後、電子シャツタ時間 T において光源 101からパルス光を出射し、対象
SH
物 102で反射されたパルス光は、それぞれの画素 X X ;X X ； ;X
11 lm 21 2m nl
X の遮光膜 41の開口部 42を介して、それぞれの受光力ソード領域 11aに入射する
。受光力ソード領域 11aは、入射したノ ルス光により生成された信号電荷を蓄積する 。なお、電子シャツタ時間 T は任意に設定することができる。
SH
[0036] (ハ）電子シャツタ時間 T が終了するときに、すべての画素
SH X 11 x lm ;x 21 x 2m ; · ·
•••;X X のそれぞれに制御信号 TX(;！)〜 TX (N)及びリセット信号のパルスを、 nl
図 5に示すようなタイミングで一斉に与え、電荷蓄積領域 12aに漏れこんだ光等によ り発生する電荷等、不要な電荷をすベての画素において排出する。なお、この漏れ こみ光等による電子の排出は、省略することも可能である。
[0037] (二）電子シャツタ時間 T の終了後、すべての画素 X X ;X X ； ;X
SH 11 lm 21 2m n X において、制御信号 GSを与えて受光力ソード領域 11 aから電荷蓄積領域 12a 信号電荷を転送する。
[0038] (ホ）その後、信号読み出し時間 τ H(l) , τ Η(2) , · ' ·τ では、垂直シフトレジスタの出
Η(Ν)
力によって選択されたある 1行分の画素信号に対して、画素内での電荷転送と同期 して、読み出し動作が行われる。即ち、 1水平ライン毎に、対応するカラムのノイズキ ヤンセル回路 NC NC に電荷読み出し領域 13の蓄積した信号電荷に依存したレ
1 m
ベルを読み出し、それぞれのノイズキャンセル回路 NC NC においてノイズキャン
1 m
セルを行った後、水平走査を行う。先ず、リセット信号 R(l)のパルスを与えて、電荷 読み出し領域 13をリセットしたときのリセットレベルを φ Rパルスによってノイズキャン セル回路 NC内のキャパシタ CIにサンプルし、記憶する。次いで、制御信号 TX(1)
1
を与え、受光力ソード領域 11aから電荷蓄積領域 12aを経て電荷読み出し領域 13に 信号電荷の転送を行う。そのときの信号レベルを、 （i> Sパルスによってノイズキャンセ ル回路 NCの別のキャパシタ C2にサンプルし、記憶する。この動作は、 1行分の画
1
素に対して同時に行われ、ノイズキャンセル回路 NC NCの 1行分の信号が記憶
1 m
される。ノイズキャンセル回路 NC NC に記憶された信号を、水平選択制御信号 S
1 m
H (1)〜SH (M)を与えることで、順次読み出し、差動アンプ 107に入力する。差動ァ ンプ 107力 ノイズキャンセル回路 NC NC に記憶されたリセットレベルと信号レべ
1 m
ルとの差分を求めることにより、増幅トランジスタ等が発生する固定パターンノイズと、 浮遊拡散層で発生するリセットノイズをキャンセルする。差動アンプ 107からの画像信 号を順次水平走査により外部に読み出す。このような処理を、 1行目から、最終行ま で行うことで、すべての画像信号が読み出される。 1水平ラインの選択は、制御信号 S を画素 X χ ;χ χ ； ;Χ Χ 内の電圧読み出し用バッファアンプ 108
11 lm 21 2m nl
の画素選択用のスイッチングトランジスタ MSに与えることで行い、垂直信号に対応
1
する水平ラインの信号が現れる。
[0039] 〈光飛行時間を用いた距離画像の取得方法〉
次に、本発明の第 1の実施の形態に係る固体撮像装置（2次元イメージセンサ）の 応用例として、光飛行時間を用いた距離画像の取得方法を図 6のタイミングチャート を用いて説明する。図 6に示すように、繰り返しパルス光源を用いて対象部にノ レス 光 (送信光)を照射し、その反射光 (受信光)を各画素で捕らえたとき、対象物までの 距離によって光の遅れ時間 Tが変化する。
d
[0040] (ィ)ここでは、第 1繰り返し周期と第 2繰り返し周期とに分けて距離画像を取得する
[0041] 例えば、「第 1繰り返し周期」を奇数フレームの周期、「第 2繰り返し周期」を偶数フレ ームの周期とすれば良い。第 1繰り返し周期（奇数フレーム）では、送信光のパルスの 直後に転送ゲート電極（第 1の電位制御手段） 31に制御信号 GS (A)のパルスを与 え、受光力ソード領域 11 aから電荷蓄積領域 12aへ信号電荷を転送する。このため、 遅れ時間 Tの範囲の受信光の一部により構成される信号電荷が転送ゲート電極 (第 1の電位制御手段） 31により繰り返し転送される。その後、読み出しゲート電極（第 2 の電位制御手段） 32に制御信号 TXを印加して、電荷蓄積領域 12aに蓄積された信 号電荷が読み出しゲート電極（第 2の電位制御手段） 32により読み出される。
[0042] (口）更に、第 1繰り返し周期（奇数フレーム）では、制御信号 GS (A)と逆位相で制 御信号 CD (A)のノ レスを排出ゲート電極（第 3の電位制御手段） 33に与え、受光力 ソード領域 11 aから電荷蓄積領域 12aへ転送しないときの信号電荷を、受光力ソード 領域 1 laから排出ドレイン領域 14へ排出ゲート電極（第 3の電位制御手段） 33により 吐き出す。
[0043] (ハ）第 2繰り返し周期（偶数フレーム）では、光（送信光）のパルスの立ち上がりと同 時に制御信号 GS (B)のパルスを立ち上げ転送ゲート電極（第 1の電位制御手段） 31 に印加し、光（送信光）のノ ルス幅 Tよりも長い一定期間にわたって受光力ソード領
0
域 11 aから電荷蓄積領域 12aへ信号電荷を繰り返し転送する。このため、常に受信 光の全体による信号電荷が、電荷蓄積領域 12aに蓄積される。その後、読み出しゲ ート電極（第 2の電位制御手段） 32に制御信号 TXを印加して、電荷蓄積領域 12aに 蓄積された信号電荷が読み出しゲート電極（第 2の電位制御手段） 32により読み出さ れる。
[0044] (二）又、図示を省略するが、第 2繰り返し周期（偶数フレーム）では、制御信号 GS ( B)と逆位相の制御信号 CD (B)を与え、受光力ソード領域 11aから電荷蓄積領域 12 aへ転送しないときの信号電荷が、受光力ソード領域 11aから排出ドレイン領域 14へ 吐き出されるようにしてもよい。
[0045] 第 1繰り返し周期（奇数フレーム）において、受光力ソード領域 11aから電荷蓄積領 域 12a^転送される信号電荷 (第 1の信号電荷) Q は、第 1繰り返し周期（奇数フレ ーム）の光パルスの繰り返し数を N、光電流を I として、式（1)のように表される。
h
[0046] Q =1 X T X N · · · (1)
sl ph d
第 2繰り返し周期（偶数フレーム）において、受光力ソード領域 11aから電荷蓄積領 域 12a^転送される信号電荷 (第 2の信号電荷) Q は、第 2繰り返し周期（偶数フレ
s2
ーム）の光パルスの繰り返し数を N、光電流を I として、式（2)のように表される。
h
[0047] Q =1 X T X N · · · (2) 式（1)及び式（2)により、遅れ時間 Tは、式（3)のように求めることが出来る。
d
[0048] T =T X (Q /Q ) · ' · (3)
d 0 si s2
対象物までの距離 Dは、光速を cとして、式（4)のように求められる。
[0049] D=(c/2) X T =(c/2) X T X (Q /Q ) · · · (4)
d 0 si s2
したがって、第 1繰り返し周期（奇数フレーム）で電荷蓄積領域 12aに蓄積した信号 電荷 Qsl及び第 2繰り返し周期（偶数フレーム）で電荷蓄積領域 12aに蓄積した信号 電荷 Qs2の総量の比を求めることにより、対象物までの距離 Dを測定することが可能 となる。
[0050] 本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置（2次元ィメ ージセンサ）によれば、低コスト且つ高い距離分解能が得られ、構造も単純であるた め、多数の画素を配置した空間解像度の高い TOF型距離画像センサが実現できる
[0051] <半導体測距素子及び固体撮像装置の製造方法〉
次に、本発明の第 1の実施の形態に係る半導体測距素子及び固体撮像装置の製 造方法を図 7 (a)〜図 9を用いて説明する。尚、以下に述べる半導体測距素子及び 固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の 製造方法により、実現可能であることは勿論である。
[0052] (ィ）先ず、図示を省略するが、 30〜0. 65 0。111程度（不純物密度4 1014«11—3程 度以上、 3 X 1016cm 3程度以下）の（100)面を主表面とする p型半導体基板を用意 する。この p型半導体基板の主表面に 150nm程度の熱酸化膜（SiO膜)を形成後、 フォトレジスト膜を塗布し、これをフォトリソグラフィ技術によりパターユングして pゥエル 形成領域を開口する。次に、 pゥエル形成領域に熱酸化膜を通して 1012〜； 1013cm— 2 程度のドーズ量でボロン (UB+)をイオン注入する。次に、熱酸化膜のゥエル形成領域 の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終 えてから、約 1200°Cでイオン注入されたボロンを熱拡散して pゥエルを形成する。こ のとき周辺回路部及びそれぞれの画素 Xの内部に配置される読み出し用バッファァ
ij
ンプ 108にも、同時に pゥエルが形成される。又、周辺回路部には、同様にして nゥェ ノレも形成される。更に、 p型半導体基板の主表面の熱酸化膜をすベて除去して剥離 してから、再び膜厚 lOOnm程度のパッド酸化膜（Si〇2膜)を半導体基板の主表面に 熱酸化法で形成する。その後、 CVD法を用いて膜厚 200nm程度の窒化膜（Si N
3 4 膜)を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターユングされた フォトレジスト膜を形成し、これをマスクに反応性イオンエッチング (RIE)を行って、選 択酸化（LOCOS)用の窒化膜のマスクを形成する。そして、 LOCOS法を用いて窒 化膜の開口部 42に、厚さ 150nm程度以上、 lOOOnm程度以下、 200nm程度以上 、 400nm程度以下のフィールド酸化膜を形成する。素子形成領域を覆う窒化膜は、 シリコンに比較して酸化速度が著しく遅いので酸化防止膜として用いられる。
[0053] (口）次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数 1 Onmのダミー酸化膜を形成する。次に、ゲートしきい値電圧制御 (Vth制御)イオン注 入を行う。先ずフォトリソグラフィ技術により、周辺回路の pゥエルをフォトレジスト膜で 被覆してから pMOSのゲートしきい値電圧制御用の不純物をイオン注入する。次に、 フォトレジスト膜を除去してから pゥエル以外の領域上に、フォトリソグラフィ技術により 、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアン プ 108の pウエノレと同時に、 pゥエルに nMOSのゲートしきい値電圧制御用の不純物 をイオン注入する。その後、フォトレジスト膜を除去する。更に、 Vth制御イオン注入ィ オン注入時の保護膜として使用されたダミー酸化膜を剥離する。
[0054] (ハ）次に、半導体基板 1の表面を熱酸化し、図 7 (a)に示すようにゲート酸化膜 2を 形成する。更に、ゲート酸化膜 2の上の全面に CVD法によりポリシリコン膜 3を 200〜 400nm程度堆積する。そして、フォトリソグラフィ技術によりパターユングされたフォト レジスト膜 51をポリシリコン膜 3上に、図 7 (b)に示すように形成する。そして、このフォ トレジスト膜 51をマスクとして、 RIE等によりポリシリコン膜 3をエッチングする。その後 、フォトレジスト膜 51を除去すれば、図 7 (c)に示すように、転送ゲート電極 31、読み 出しゲート電極 32及び排出ゲート電極 33のパターンが形成される。
[0055] (二）次に、フォトリソグラフィ技術を用いて、半導体基板 1上にフォトレジスト膜 52を 被覆する。そして、図 8 (a)に示すように転送ゲート電極 31、読み出しゲート電極 32 及び排出ゲート電極 33をマスクとして、自己整合的に、半導体基板 1に燐 (31P+)を 1 015cm— 2のオーダーでイオン注入する。同時に、周辺回路及び読み出し用バッファァ ンプ 108の pゥエルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的に イオン注入する。このとき、ポリシリコンからなる転送ゲート電極 31、読み出しゲート電 極 32及び排出ゲート電極 33や図示を省略した周辺回路の pゥエル等の上のポリシリ コンゲート電極にも燐 (31P+)がイオン注入される。その後、フォトレジスト膜 52を除去 する。
[0056] (ホ）次に、フォトリソグラフィ技術を用いて、半導体基板 1上にフォトレジスト膜 53を 被覆する。そして、図 8 (b)に示すように転送ゲート電極 31、読み出しゲート電極 32 及び排出ゲート電極 33をマスクとして、自己整合的に、半導体基板 1に砒素（75As+) を 8 X 1015〜5 X 1016cm— 2のオーダーでイオン注入する。同時に、必要に応じて、周 辺回路及び電圧読み出し用バッファアンプ 108の pゥヱルにも同様に、ポリシリコンゲ ート電極をマスクとして、 自己整合的にイオン注入する。このとき、ポリシリコンからなる 転送ゲート電極 31、読み出しゲート電極 32及び排出ゲート電極 33や図示を省略し た周辺回路の Pゥエル等の上のポリシリコンゲート電極にも砒素（75As+)がイオン注入 される。その後、フォトレジスト膜 53を除去する。
[0057] (へ）次に、フォトリソグラフィ技術を用いて、半導体基板 1上に他のフォトレジスト膜 5 4を被覆する。そして、図 8 (c)に示すように転送ゲート電極 31、読み出しゲート電極 32及び排出ゲート電極 33をマスクとして、 自己整合的に、半導体基板 1にホウ素（U 8+)を3 1015〜1 101 111—2のォーダーでィォン注入する。同時に、必要に応じて、 周辺回路及び電圧読み出し用バッファアンプ 108の nゥヱルにも同様に、ポリシリコン ゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンから なる転送ゲート電極 31、読み出しゲート電極 32及び排出ゲート電極 33や図示を省 略した周辺回路の pゥエル等の上のポリシリコンゲート電極にもホウ素（UB+)がイオン 注入される。その後、フォトレジスト膜 54を除去して、半導体基板 1を活性化熱処理 すれば、半導体基板 1には、図 9に示すように、 n型の受光力ソード領域 l la、 p+型ピ ユング層 1 lb、受光力ソード領域 1 laより不純物密度が高!/、n+型の電荷蓄積領域 12 a、 p+型半導体領域 12b、 n型の電荷読み出し領域 13、排出ドレイン領域 14が形成 される。同様に、図示を省略した周辺回路の pゥエル等に n型ソース/ドレイン領域が 形成される。このとき、転送ゲート電極 31、読み出しゲート電極 32及び排出ゲート電 極 33に注入された燐 (31P+)、砒素（75As+)及びホウ素（UB+)も活性化されるので、転 送ゲート電極 31、読み出しゲート電極 32及び排出ゲート電極 33が低抵抗化する。
[0058] (ト）次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或い は周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシ リコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、 CVD法に より堆積された膜厚 0· δ ΐη程度の酸化膜 (CVD— SiO )と、この酸化膜 (CVD— S iO )の上に、 CVD法により堆積された膜厚 0· 5 111程度の？30膜又は8?30膜の
2層構造から構成された複合膜等種々の誘電体膜が使用可能である。 CVD法で堆 積後、熱処理することにより、この複合膜の上層の BPSG膜は、リフローされて層間絶 縁膜の表面が平坦化される。この表面に、フォトリソグラフィ技術を用いてパターニン グされたフォトレジスト膜をマスクにして、 RIE若しくは ECRイオンエッチング等により 層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタ外孔を形成 する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、ス ノ クタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム 合金膜 (Al— Si, Al— Cu— Si)を形成する。この上に、フォトリソグラフィ技術を用い て、フォトレジスト膜のマスクを形成し、このマスクを用いて、 RIEにより、アルミニウム 合金膜をパターユングすると V、う一連の処理を順次繰り返し、各画素を接続する垂直 信号線や水平走査線、或レ、は周辺回路の各トランジスタ間を接続する金属配線層を 形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグラフィ技 術を用いて、各画素の半導体領域の直上に開口部 42を有する金属膜を形成し、遮 光膜 41とする。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とし た膜厚 1 μ m程度のパッシベーシヨン膜を遮光膜の上に CVD法により積層すれば、 本発明の第 1の実施の形態に係る固体撮像装置が完成する。ノ クシべーシヨン膜に は PSG膜や窒化膜等が利用される。
[0059] 以上説明したように、本発明の第 1の実施の形態に係る半導体測距素子及び固体 撮像装置の製造方法によれば、受光力ソード領域 l la、 p+型ピユング層 l lb、電荷蓄 積領域 12a、 p+型半導体領域 12b及び電荷読み出し領域 13の形成は、標準的な C MOSイメージセンサの製造工程に、図 8 (b)に示した追加工程として、イオン注入等 の簡単な工程を追加するだけで実現できる。したがって、標準 CMOSプロセスを基 本としながら、 CCDと同様に高速信号転送が可能な TOF型距離画像センサを標準 的な CMOSプロセスで実現可能となる。
[0060] 〈第 1の実施の形態の変形例〉
第 1の実施の形態の変形例に係る固体撮像装置では、それぞれの画素 X x ；
11 lm
X X ； ;X X 内の半導体測距素子の平面構造として、図 10 (a)に示す
21 2m nl
ように、縞状 (ストライプ状）に n+型受光力ソード領域 11aのパターンが複数形成され ていても良い。図 10 (a)の B— B面から見た断面構造を図 10 (b)に示す。 p+型ピニン グ層 1 lbは、受光力ソード領域 1 laと同様にストライプ状の複数のパターンとなって!/ヽ ても、連続したパターンとなっていても構わない。
[0061] 電荷蓄積領域 12aと受光力ソード領域 11aとを異なる不純物密度にする代わりに、 受光力ソード領域 11aの平面パターンを細くすることにより、受光力ソード領域 11a側 のみが容易に空乏化する。即ち、第 1のポテンシャル井戸 PW1の底（空乏化したとき の電位）を実効的に第 2のポテンシャル井戸 PW2の底よりも高くすることができ、信号 電荷の完全転送を行うことができる。
[0062] この場合は、受光力ソード領域 11aと電荷蓄積領域 12aとの不純物密度は同一でよ いので、図 8 (b)に示したような追加の工程が不要で、工程が簡略化できる。
[0063] (第 2の実施の形態）
本発明の第 2の実施の形態に係る固体撮像装置（2次元イメージセンサ）の全体構 成は、図 1にしたブロック図と同一であるため、重複した説明を省略する。第 2の実施 の形態に係る固体撮像装置のそれぞれの画素 X X ;X X ； ;X X
11 lm 21 2m nl 内の TOF画素回路として機能する半導体測距素子の平面構造の一例を図 11に、 対応する断面を図 12 (a)に示す。
[0064] 図 12 (a)は、図 11に示した半導体測距素子の C C面から見た断面構造であり、 先に説明する。図 12 (a)に示すように、半導体測距素子は、第 1導電型 (p型）の半導 体基板（半導体領域） 1と、半導体基板 1の上部の一部に埋め込まれ、対象物からの 反射光を光信号として受光し信号電荷に変換する第 2導電型 (n型)の受光用表面埋 め込み領域 (受光力ソード領域） 11aと、半導体基板 1の上部の一部に受光力ソード 領域 11 aと離間して互いに対向するように埋め込まれ、受光力ソード領域 11aにより 生成した信号電荷をそれぞれ蓄積する第 2導電型 (n+型)の第 1電荷蓄積領域 12a 及び第 2電荷蓄積領域 14aと、第 1電荷蓄積領域 12aにより蓄積した信号電荷を受 け入れる第 1電荷読み出し領域 13と、第 2電荷蓄積領域 14aにより蓄積した信号電 荷を受け入れる第 2電荷読み出し領域 15とを備える。
[0065] 受光力ソード領域 11aと、受光力ソード領域 11 aの直下の半導体基板（アノード領域 ) 1とでフォトダイオード D1を構成している。第 1電荷蓄積領域 (力ソード領域） 12aと、 第 1電荷蓄積領域 12a直下の半導体基板 1 (アノード領域)とで第 1電荷蓄積ダイォ ード D2を構成している。第 2電荷蓄積領域 (力ソード領域） 14aと、第 2電荷蓄積領域 14a直下の半導体基板 1 (アノード領域）とで第 2電荷蓄積ダイオード D3を構成して いる。
[0066] 受光力ソード領域 11aの上には、 p+型ピユング層 l ibが配置されている。第 1電荷 蓄積領域 12aの上には、 p+型ピユング層 12bが配置されている。第 2電荷蓄積領域 1 4aの上には、 p+型ピユング層 14bが配置されている。ダーク電流が問題とならない用 途 (応用）等では、構造上、 p+型ピユング層 l ib, 12b, 14bを省略しても構わない。
[0067] p+型ピユング層 l ib, 12b, 14b上には絶縁膜 2が形成されている。絶縁膜 2上には 、受光力ソード領域 11aと第 1電荷蓄積領域 12aとの間の半導体基板 1の表面（上部 )に形成される転送チャネルの電位を制御して、受光力ソード領域 11aから第 1電荷 蓄積領域 12a^信号電荷を転送する第 1転送ゲート電極 31が配置され、第 1の電荷 蓄積領域用電位制御手段を構成している。更に、絶縁膜 2上には、第 1電荷蓄積領 域 12aと第 1電荷読み出し領域 13との間の半導体基板 1の表面（上部）に形成される 転送チャネルの電位を制御して、第 1電荷蓄積領域 12aから第 1電荷読み出し領域 1 3 信号電荷を転送する第 1読み出しゲート電極 32が配置され、第 1の電荷読み出 し領域用電位制御手段を構成している。更に、絶縁膜 2上には、受光力ソード領域 1 laと第 2電荷蓄積領域 14aとの間の半導体基板 1の表面（上部）に形成される転送チ ャネルの電位を制御して、受光力ソード領域 11aから第 2電荷蓄積領域 14aへ信号 電荷を転送する第 2転送ゲート電極 33が配置され、第 2の電荷蓄積領域用電位制御 手段を構成している。更に、絶縁膜 2上には、第 2電荷蓄積領域 14aと第 2電荷読み 出し領域 15との間の半導体基板 1の表面（上部）に形成される転送チャネルの電位 を制御して、第 2電荷蓄積領域 14aから第 2電荷読み出し領域 15 信号電荷を転送 する第 2読み出しゲート電極 34が配置され、第 2の電荷読み出し領域用電位制御手 段を構成している。
[0068] 図 11に示した D— D方向から見た断面構造を図 14 (a)に示す。図 14 (a)に示すよ うに、半導体基板 1の上部の一部に、受光力ソード領域 11 aと離間して、第 1排出ドレ イン領域 16a及び第 2排出ドレイン領域 16bがそれぞれ配置されている。図 11の平 面構造に示すように、図 12 (a)から分かるように、受光力ソード領域 11aと第 1排出ド レイン領域 16aとの間を第 1排出ゲート電極 33aが延伸している。また、受光力ソード 領域 11 aと第 2排出ドレイン領域 16bの間を第 2排出ゲート電極 33bが延伸している。
[0069] 図 12 (a)に示すように、第 2電荷読み出し領域 15は第 1電荷読み出し領域 13と表 面配線で短絡し、第 1電荷読み出し領域 13と第 2電荷読み出し領域 15とを共通の信 号読み出しトランジスタ（増幅トランジスタ） MAのゲート電極に接続している。第 1電
1
荷読み出し領域 13と第 2電荷読み出し領域 15の電位を共通の信号読み出しトラン ジスタ（増幅トランジスタ）で読み出す構成である。
[0070] 図 11の平面構造に示すように、図 12 (a)から分力、るように、受光力ソード領域 11a 上に配置された矩形の p+型ピユング層 l ibと、第 1電荷蓄積領域 12a上に配置され た p+型ピユング層 l ibとの間に第 1転送ゲート電極 31が延伸している。第 1電荷蓄積 領域 12a上に配置された p+型ピユング層 12bと、第 1電荷読み出し領域 13との間に 第 1読み出しゲート電極 32が延伸している。更に、受光力ソード領域 11a上に配置さ れた矩形の p+型ピユング層 l ibと、第 2電荷蓄積領域 14a上に配置された p+型ピニン グ層 14bとの間に第 2転送ゲート電極 33が延伸している。第 2電荷蓄積領域 14a上 に配置された p+型ピユング層 14bと、第 2電荷読み出し領域 15との間に第 2読み出し ゲート電極 34が延伸している。
[0071] 図 12 (b)は、図 12 (a)において一点鎖線で示した P— P面で、第 2電荷読み出し領 域 15、第 2電荷蓄積領域 14a、受光力ソード領域 l la、第 1電荷蓄積領域 12a及び 第 1電荷読み出し領域 13を切る断面におけるポテンシャル図であり、電荷（電子）を 黒丸で示している。図 12 (b)の左側に受光力ソード領域 1 1aの伝導帯端のポテンシ ャル井戸（第 1のポテンシャル井戸） PW1を示す。更に、第 1のポテンシャル井戸 PW 1の右側に、第 1電荷蓄積領域 12aの伝導帯端のポテンシャル井戸（第 2のポテンシ ャル井戸） PW2を示す。第 1のポテンシャル井戸 PW1と、第 2のポテンシャル井戸 P W2との間の電位障壁は、第 1転送ゲート電極 31直下の半導体基板 1の伝導帯端の ポテンシャル分布に相当する。更に、第 2のポテンシャル井戸 PW2の右側に、第 1電 荷読み出し領域 13のポテンシャル井戸を右上がりのハッチングで示す。第 2のポテ ンシャル井戸 PW2と、第 1電荷読み出し領域 13のポテンシャル井戸との間の電位障 壁は、第 1読み出しゲート電極 32直下の半導体基板 1の伝導帯端のポテンシャル分 布に相当する。
[0072] 更に、第 1のポテンシャル井戸 PW1の左側に、第 2電荷蓄積領域 14aの伝導帯端 のポテンシャル井戸（第 3のポテンシャル井戸） PW3を示す。第 1のポテンシャル井戸 PW1と、第 3のポテンシャル井戸 PW3との間の電位障壁は、第 2転送ゲート電極 33 直下の半導体基板 1の伝導帯端のポテンシャル分布に相当する。更に、第 3のポテ ンシャル井戸 PW3の右側に、第 2電荷読み出し領域 15のポテンシャル井戸を右上 力 Sりのハッチングで示す。第 3のポテンシャル井戸 PW3と、第 2電荷読み出し領域 15 のポテンシャル井戸との間の電位障壁は、第 2読み出しゲート電極 35直下の半導体 基板 1の伝導帯端のポテンシャル分布に相当する。受光力ソード領域 11aの不純物 密度が、第 1電荷蓄積領域 12a及び第 2電荷蓄積領域 14aの不純物密度よりも高い ので、第 2のポテンシャル井戸 PW2及び第 3のポテンシャル井戸 PW3の深さ力、第 1 のポテンシャル井戸 PW1の深さよりも深!/、。
[0073] 図 12 (b)に示すように、第 1転送ゲート電極 31及び第 2転送ゲート電極 33のそれ ぞれに制御信号 GSとして低い電圧（0V、又は負電位）を与えた場合、信号電荷は 転送されない。又、図 12 (c)に示すように、第 1転送ゲート電極 31及び第 2転送グー ト電極 33のそれぞれに制御信号 GSとして高い電圧（正の電圧）を与えた場合、受光 力ソード領域 11aの信号電荷を第 1電荷蓄積領域 12a及び第 2電荷蓄積領域 14aに それぞれ転送することができる。
[0074] 又、図 13 (a)に示すように、第 1読み出しゲート電極 32及び第 2読み出しゲート電 極 34のそれぞれに制御信号 TXとして低い電圧（0V、又は負電位）を印加することに より、信号電荷は転送されない。一方、図 13 (b)に示すように、第 1読み出しゲート電 極 32及び第 2読み出しゲート電極 34のそれぞれに制御信号 TXとして高い電圧（正 の電圧）を印加することにより、第 1電荷蓄積領域 12a及び第 2電荷蓄積領域 14aに 蓄積された信号電荷を第 1電荷読み出し領域 13及び第 2電荷読み出し領域 15のそ れぞれに転送することができる。
[0075] 本発明の第 2の実施の形態において、例えば、制御パルス信号 TXが第 1転送グー ト電極 31及び第 2転送ゲート電極 33に与えられて、左右に信号電荷の転送を行って いるときには、第 1排出ゲート電極 33a及び第 2排出ゲート電極 33bに負の電圧を与 えて、図 14 (b)に示すように電位障壁を形成し、第 1排出ドレイン領域 16a及び第 2 排出ドレイン領域 16bに電荷が転送されないようにしておく。
[0076] 一方、信号電荷を吐き出すときには、図 14 (c)に示すように、第 1排出ゲート電極 3 3a及び第 2排出ゲート電極 33bに高い電位を与えて、第 1排出ドレイン領域 16a及び 第 2排出ドレイン領域 16bに信号電荷を吐き出す。
[0077] 尚、図 14 (c)に示した電圧の印加方法は例示であり、図 14 (c)の左右の第 1排出 ゲート電極 33a及び第 2排出ゲート電極 33bに印加する電圧 CDは、特に同じ電圧で ある必要はなぐ互いに土の電圧を加えても排出できる。又、図 14 (c)のとおり同じプ ラスの電圧を加えても信号電荷を排出できる。即ち、図 14 (c)の左右の第 1排出グー ト電極 33a及び第 2排出ゲート電極 33bに印加する電圧 CDには、柔軟性を持った種 々の電圧の与え方が可能であり、種々の電圧を印加することにより、効果的に信号電 荷の影響を除去できる。
[0078] 本発明の第 2の実施の形態に係る固体撮像装置の動作は、本発明の第 1の実施の 形態に係る固体撮像装置の動作と基本的に同様であるので、重複した説明を省略 する。
[0079] 以上説明したように、第 2の実施の形態に係る半導体測距素子及び固体撮像装置 によれば、第 1の実施の形態と同様に、低コスト且つ高い距離分解能が得られ、構造 も単純であるため、多数の画素を配置した空間解像度の高 V、TOF型距離画像セン サが実現できる。
[0080] 〈第 2の実施の形態の第 1変形例〉 本発明の第 2の実施の形態の変形例に係る固体撮像装置のそれぞれの画素 X 11
X ;x x ；……；x x 内の半導体測距素子の制御信号の設定方法として、 lm 21 2m nl
図 12に示す構成において、第 1転送ゲート電極 31を第 1繰り返し周期（奇数フレー ム）用とし、第 2転送ゲート電極 33を第 2繰り返し周期（偶数フレーム）用として、互い に独立した制御信号031 =03 (八）， GS2 = GS (B)を与えても良い。 GS (A)及び GS (B)は、図 6に示した制御信号である。第 1転送ゲート電極 31及び第 2転送ゲート 電極 33のそれぞれに制御信号 GS1 , GS2を異なる値にして印加すれば、第 1繰り返 し周期（奇数フレーム）では第 1電荷蓄積領域 12aに、第 2繰り返し周期（偶数フレー ム）では第 2電荷蓄積領域 14aにそれぞれ独立して信号電荷を転送することができる 。例えば、第 2転送ゲート電極 33に制御信号 GS2として低い電圧（OV、又は負電位 )を印加した状態で、第 1転送ゲート電極 31に制御信号 GS 1 =GS (A)として高い電 圧（正の電圧）を印加することにより、受光力ソード領域 1 laの信号電荷を第 1電荷蓄 積領域 12aにのみ転送することができる。
[0081] 第 1電荷読み出し領域 13と第 2電荷読み出し領域 15とを表面配線で短絡し、第 1 電荷読み出し領域 13と第 2電荷読み出し領域 15とを共通の信号読み出しトランジス タ（増幅トランジスタ） MAのゲート電極に接続すれば、 1画素内のトランジスタ数を少
1
なくできるとともに、電位の共通した拡散層で電荷検出を行うことで、変換利得などの 特性を等しくすることができ、精度が向上する。このため、図 12 (a)では、第 1電荷読 み出し領域 13と第 2電荷読み出し領域 15の電位を共通の信号読み出しトランジスタ (増幅トランジスタ）で読み出す構成を示している。
[0082] 〈第 2の実施の形態の第 2変形例〉
画素の構造が複雑になる欠点はある力 図 15 (a)に示すように、第 1電荷読み出し 領域 13及び第 2電荷読み出し領域 15のそれぞれに、互いに独立した第 1電圧読み 出し用バッファアンプ 108a及び第 2電圧読み出し用バッファアンプ 108bが接続され ていても良い。第 1電荷読み出し領域 13には、電圧読み出し用バッファアンプ 108を 構成する信号読み出しトランジスタ（増幅トランジスタ） MAのゲート電極が接続され
1
る。信号読み出しトランジスタ（増幅トランジスタ） MAのドレイン電極は電源 VDDに
1
接続され、ソース電極は画素選択用のスイッチングトランジスタ MSのドレイン電極に 接続されている。画素選択用のスイッチングトランジスタ MSのソース電極は、垂直信
1
号線 Bに接続され、ゲート電極には水平ラインの選択用制御信号 Sが垂直シフトレジ
1
スタ 105から与えられる。
[0083] 一方、第 2電荷読み出し領域 15には、電圧読み出し用バッファアンプ 108の信号 読み出しトランジスタ（増幅トランジスタ） MAのゲート電極が接続されている。信号読 み出しトランジスタ（増幅トランジスタ） MAのドレイン電極は電源 VDDに接続され、ソ ース電極は画素選択用のスイッチングトランジスタ MSのドレイン電極に接続されて いる。画素選択用のスイッチングトランジスタ MSのソース電極は、垂直信号線 Bに 接続され、ゲート電極には水平ラインの選択用制御信号 Sが垂直シフトレジスタ 105 から与えられる。
[0084] 第 2変形例では、第 1変形例と同様に、第 1転送ゲート電極 31を第 1繰り返し周期（ 奇数フレーム）用とし、第 2転送ゲート電極 33を第 2繰り返し周期（偶数フレーム）用と して、互いに独立した制御信号 GS1 =GS, GS2を与え、更に第 1繰り返し周期（奇 数フレーム）では第 1読み出しゲート電極 32に、第 2繰り返し周期（偶数フレーム）で は第 2読み出しゲート電極 34に互いに独立した制御信号 TX1 , TX2を与える。
[0085] 例えば、図 15 (b)に示すように、第 1繰り返し周期（奇数フレーム）では第 2転送ゲ ート電極 33に制御信号 GS2として低い電圧（0V、又は負電位）を印加した状態で、 第 1転送ゲート電極 31に制御信号 GS1 =GS (A)として高!/、電圧（正の電圧）を印加 することにより、受光力ソード領域 11aの信号電荷を第 1電荷蓄積領域 12aにのみ転 送すること力 Sでさる。
[0086] 例えば、図 16に示すように、第 1繰り返し周期（奇数フレーム）では第 2読み出しゲ ート電極 34に制御信号 TX2として低!/、電圧（0V、又は負電位）を印加した状態で、 第 1読み出しゲート電極 32に制御信号 TX1として高い電圧（正の電圧）を印加するこ とにより、第 1電荷蓄積領域 12aの信号電荷を第 1電荷読み出し領域 15にのみ転送 すること力 Sでさる。
[0087] 選択用制御信号 Sをハイレベルにすることにより、スイッチングトランジスタ MS , M
1
Sが導通し、信号読み出しトランジスタ（増幅トランジスタ） MA , MAで増幅された 第 1電荷読み出し領域 13、第 2電荷読み出し領域 15の電位に対応する電流が垂直 信号線 B , Βに流れる。
1 2
[0088] (その他の実施の形態）
上記のように、本発明は第 1及び第 2の実施の形態によって記載した力 この開示 の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない 。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかと なろう。
[0089] 例えば、既に述べた第 1及び第 2の実施の形態の説明では、「第 1繰り返し周期」を 奇数フレームの周期、「第 2繰り返し周期」を偶数フレームの周期として説明したが、 これに限定されず、数フレーム毎に、飛び飛びに選択して、「第 1繰り返し周期」と「第 2繰り返し周期」とを定義しても構わない。又、第 1導電型を ρ型、第 2導電型を η型とし て説明したが、例示に過ぎず、第 1導電型が η型、第 2導電型を ρ型としても、電気的 な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
[0090] 又、第 1及び第 2の実施の形態の説明においては、 2次元固体撮像装置 (エリアセ ンサ）としての TOF型距離画像センサを例示的に説明したが、本発明の半導体測距 素子は 2次元固体撮像装置の画素のみに用いられるように限定して解釈するべきで はない。例えば、図 1に示した 2次元マトリクスにおいて、 j =m= lとした 1次元固体撮 像装置 (ラインセンサ）の画素として複数の半導体測距素子を 1次元に配列しても良 いことは、上記開示の内容から、容易に理解できるはずである。
[0091] 又、第 1及び第 2の実施の形態の説明においては、転送ゲート電極（第 1の電位制 御手段） 31に制御信号 GSとして正のバイアスを印加し、受光力ソード領域 11aと電 荷蓄積領域 12aとの間に反転層を形成して信号電荷を転送するノーマリ'オフ形 (ェ ンハンスメント形）の nMOSFETで転送手段を実現する場合を説明した力 図 17に 示すように、転送ゲート電極 31の直下の n型（第 2導電型）の受光力ソード領域 1 laと n型（第 2導電型）の電荷蓄積領域 12aとの間に n型（第 2導電型）の表面埋込領域 1 7を n型チャネル領域として形成したノーマリ 'オン形（ディプリーション形）の nMOSF ETで転送手段を実現するようにしても良い。図 17に示す構造の場合、転送ゲート電 極 31に制御信号 GSとして 0V (接地電位）を印加した状態力 第 1の実施の形態で 説明した図 4 (a)に示すポテンシャル図になり、受光力ソード領域 11aから電荷蓄積 領域 12aへ信号電荷が転送される。図 3 (b)に示すように、第 1ポテンシャル井戸 PW 1と第 2ポテンシャル井戸 PW2との間に電子に対する電位障壁が形成され、受光力ソ ード領域 11aから電荷蓄積領域 12aに信号電荷は転送されないようにするためには 、転送ゲート電極 31に制御信号 GSとして負の電圧を印加すれば良い。即ち、図 17 に示す構造の場合、ゲート電極 31に印加する制御信号 GSには、第 1及び第 2の実 施の形態で説明した構造の場合と逆の極性のノ^レスを用いることとなる。
[0092] 転送ゲート電極 31の直下に第 2導電型の表面埋込領域を設けて、ノーマリ'オン形
(ディプリーション形）の MOSFETを構成することにより、絶縁膜 2と半導体領域（半 導体基板） 1との界面順位、若しくは表面ポテンシャルの影響を抑制できるので、より 高速に信号電荷を移動させることができる。このより高速な電荷の転送により、残像を 防止でき、残電荷によるランダムノイズの発生をより有効に防止できる。なお、図 17で は図 3 (b)及び図 4 (a)等のポテンシャル図を示す P— P面を一点鎖線で示す都合上 、表面埋込領域 17の深さを誇張して深く記載しているが、現実には、表面埋込領域 17の深さは、 p+型ピユング層 l ib及び p+型ピユング層 12bの深さと同程度に浅く形成 すれば良い。
[0093] 図 17に示す n型の表面埋込領域 17は、工程数が増大するが、受光力ソード領域 1 la及び電荷蓄積領域 12aを形成する場合と同様に、半導体基板 1に n型不純物をィ オン注入した後、熱処理することで形成可能である。
[0094] 又、電荷蓄積領域 12aと電荷読み出し領域 13との間及び受光力ソード領域 11aと 排出ドレイン領域 14との間にそれぞれ n型のチャネル領域を形成しても良い。
[0095] このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿 論である。したがって、本発明の技術的範囲は上記の説明力、ら妥当な特許請求の範 囲に係る発明特定事項によってのみ定められるものである。
産業上の利用の可能性
[0096] 本発明によれば、高速電荷転送を行える半導体測距素子を提供でき、更にはこの 半導体測距素子を画素として複数個配列して、低コストで、且つ高い距離分解能と 空間解像度を有する固体撮像装置を提供できるので、自動車用の距離センサの分 野や 3次元画像の取得や生成の分野に応用可能である。更に 3次元画像を利用した 運動競技選手の動作解析やゲーム機の分野にも利用可能である。

Claims

請求の範囲
[1] 第 1導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第 2 導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテ ンシャル井戸の深さが深ぐ前記受光用表面埋込領域から前記光により生成された 信号電荷が転送される第 2導電型の第 1の電荷蓄積領域と、
前記第 1の電荷蓄積領域から前記信号電荷を受け入れる第 1の電荷読み出し領域 と、
前記受光用表面埋込領域と前記第 1の電荷蓄積領域との間の前記半導体領域の 上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 1の電荷蓄積領域 前記信号電荷を転送する第 1の電位制御手段と、
前記第 1の電荷蓄積領域と前記第 1の電荷読み出し領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記第 1の電荷蓄積領域から前記 第 1の電荷読み出し領域 前記信号電荷を転送する第 2の電位制御手段と、 前記受光用表面埋込領域力 電荷を排出する第 1の排出ドレイン領域と、 前記受光用表面埋込領域と前記第 1の排出ドレイン領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 1の排出ドレイン領域 前記信号電荷を転送する第 3の電位制御手段
とを備え、第 1繰り返し周期において前記反射光の遅れ時間に依存する前記信号 電荷を、前記受光用表面埋込領域から繰り返し転送して前記第 1の電荷蓄積領域に 第 1信号電荷として蓄積し、
第 2繰り返し周期において前記反射光により発生した前記信号電荷のすべてを前 記受光用表面埋込領域から繰り返し転送して前記第 1の電荷蓄積領域に第 2信号電 荷として蓄積し、
蓄積された前記第 1及び第 2信号電荷の総量の比を求めて、前記対象物までの距 離を測定することを特徴とする半導体測距素子。
[2] 前記受光用表面埋込領域が互いに前記半導体領域の上部に埋め込まれた複数 のストライプ状のパターンからなることを特徴とする請求項 1に記載の半導体測距素 子。
[3] 前記第 1の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるこ とを特徴とする請求項 1に記載の半導体測距素子。
[4] 前記第 1の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする 請求項 1に記載の半導体測距素子。
[5] 前記受光用表面埋込領域から前記第 1の電荷蓄積領域 前記信号電荷を転送し ないときに、前記受光用表面埋込領域から前記第 1の排出ドレイン領域 前記電荷 を排出することを特徴とする請求項 1に記載の半導体測距素子。
[6] 前記半導体領域の上部の一部に前記第 1の電荷蓄積領域と離間して埋め込まれ、 前記受光用表面埋込領域よりもポテンシャル井戸の深さが深ぐ前記受光用表面埋 込領域から前記光により生成された信号電荷が転送される第 2導電型の第 2の電荷 蓄積領域と、
前記第 2の電荷蓄積領域から前記信号電荷を受け入れる第 2の電荷読み出し領域 と、
前記受光用表面埋込領域と前記第 2の電荷蓄積領域との間の前記半導体領域の 上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 2の電荷蓄積領域 前記信号電荷を転送する第 4の電位制御手段と、
前記第 2の電荷蓄積領域と前記第 2の電荷読み出し領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記第 2の電荷蓄積領域から前記 第 2の電荷読み出し領域 前記信号電荷を転送する第 5の電位制御手段
とを更に備えることを特徴とする請求項 1に記載の半導体測距素子。
[7] 前記第 2の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか 、又は前記第 2の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴と する請求項 6に記載の固体撮像装置。
[8] 前記受光用表面埋込領域力 電荷を排出する第 2の排出ドレイン領域と、
前記受光用表面埋込領域と前記第 2の排出ドレイン領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 2の排出ドレイン領域 前記信号電荷を転送する第 6の電位制御手段
とを更に備えることを特徴とする請求項 6に記載の半導体測距素子。
第 1導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、対象物が反射した光を入射する第 2 導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテ ンシャル井戸の深さが深ぐ前記受光用表面埋込領域から前記光により生成された 信号電荷が転送される第 2導電型の第 1の電荷蓄積領域と、
前記第 1の電荷蓄積領域から前記信号電荷を受け入れる第 1の電荷読み出し領域 と、
前記受光用表面埋込領域と前記第 1の電荷蓄積領域との間の前記半導体領域の 上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 1の電荷蓄積領域 前記信号電荷を転送する第 1の電位制御手段と、
前記第 1の電荷蓄積領域と前記第 1の電荷読み出し領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記第 1の電荷蓄積領域から前記 第 1の電荷読み出し領域 前記信号電荷を転送する第 2の電位制御手段と、 前記受光用表面埋込領域力 電荷を排出する第 1の排出ドレイン領域と、 前記受光用表面埋込領域と前記第 1の排出ドレイン領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 1の排出ドレイン領域 前記信号電荷を転送する第 3の電位制御手段
とを備える画素を複数個配列し、第 1繰り返し周期において前記反射光の遅れ時 間に依存する前記信号電荷を、前記受光用表面埋込領域から繰り返し転送して前 記第 1の電荷蓄積領域に第 1信号電荷として蓄積し、
第 2繰り返し周期において前記反射光により発生した前記信号電荷のすべてを前 記受光用表面埋込領域から繰り返し転送して前記第 1の電荷蓄積領域に第 2信号電 荷として蓄積し、
蓄積された前記第 1及び第 2信号電荷の総量の比を求めて、前記対象物までの距 離を測定することを特徴とする固体撮像装置。 [10] 前記受光用表面埋込領域が互いに前記半導体領域の表面に埋め込まれた複数 のストライプ状のパターンからなることを特徴とする請求項 9に記載の固体撮像装置。
[11] 前記第 1の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるこ とを特徴とする請求項 9に記載の固体撮像装置。
[12] 前記第 1の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴とする請 求項 9に記載の固体撮像装置。
[13] 前記受光用表面埋込領域から前記第 1の電荷蓄積領域 前記信号電荷を転送し ないときに、前記受光用表面埋込領域から前記第 1の排出ドレイン領域 前記電荷 を排出することを特徴とする請求項 9に記載の固体撮像装置。
[14] 前記画素が、前記第 1の電荷読み出し領域に転送された前記信号電荷に依存した 電圧を読み出す電圧読み出し用バッファアンプを更に備えることを特徴とする請求項
9に記載の固体撮像装置。
[15] 前記受光用表面埋込領域から前記第 1の電荷蓄積領域 の前記信号電荷を前記 すべての画素で一斉に転送することを特徴とする請求項 9に記載の固体撮像装置。
[16] 前記半導体領域の上部の一部に前記第 1の電荷蓄積領域と離間して埋め込まれ、 前記受光用表面埋込領域よりもポテンシャル井戸の深さが深ぐ前記受光用表面埋 込領域から前記光により生成された信号電荷が転送される第 2導電型の第 2の電荷 蓄積領域と、
前記第 2の電荷蓄積領域から前記信号電荷を受け入れる第 2の電荷読み出し領域 と、
前記受光用表面埋込領域と前記第 2の電荷蓄積領域との間の前記半導体領域の 上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 2の電荷蓄積領域 前記信号電荷を転送する第 4の電位制御手段と、
前記第 2の電荷蓄積領域と前記第 2の電荷読み出し領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記第 2の電荷蓄積領域から前記 第 2の電荷読み出し領域 前記信号電荷を転送する第 5の電位制御手段
とを更に備えることを特徴とする請求項 9に記載の半導体測距素子。
[17] 前記第 2の電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか 、又は前記第 2の電荷蓄積領域が前記受光用表面埋込領域よりも深いことを特徴と する請求項 16に記載の固体撮像装置。
[18] 前記受光用表面埋込領域力 電荷を排出する第 2の排出ドレイン領域と、
前記受光用表面埋込領域と前記第 2の排出ドレイン領域との間の前記半導体領域 の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記 第 2の排出ドレイン領域 前記信号電荷を転送する第 6の電位制御手段
とを更に備えることを特徴とする請求項 16に記載の半導体測距素子。
[19] 前記画素が、前記第 1及び第 2の電荷読み出し領域にそれぞれ転送された前記 信号電荷に依存した電圧を読み出す共通の電圧読み出し用バッファアンプを更に 備えることを特徴とする 16に記載の固体撮像装置。
[20] 前記画素が、前記第 1及び第 2の電荷読み出し領域に転送された前記信号電荷 に依存した電圧をそれぞれ読み出す第 1及び第 2の電圧読み出し用バッファアンプ を更に備えることを特徴とする請求項 16に記載の固体撮像装置。
PCT/JP2007/073215 2006-11-30 2007-11-30 半導体測距素子及び固体撮像装置 WO2008069141A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/516,635 US8289427B2 (en) 2006-11-30 2007-11-30 Semiconductor range-finding element and solid-state imaging device
JP2008548264A JP5105549B2 (ja) 2006-11-30 2007-11-30 半導体測距素子及び固体撮像装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006324501 2006-11-30
JP2006-324501 2006-11-30

Publications (1)

Publication Number Publication Date
WO2008069141A1 true WO2008069141A1 (ja) 2008-06-12

Family

ID=39492036

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2007/073215 WO2008069141A1 (ja) 2006-11-30 2007-11-30 半導体測距素子及び固体撮像装置

Country Status (4)

Country Link
US (1) US8289427B2 (ja)
JP (1) JP5105549B2 (ja)
KR (1) KR101030263B1 (ja)
WO (1) WO2008069141A1 (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047662A (ja) * 2007-08-22 2009-03-05 Hamamatsu Photonics Kk 固体撮像装置及び距離画像測定装置
JP2010213231A (ja) * 2009-03-12 2010-09-24 Canon Inc 固体撮像素子、その駆動方法及び撮像システム
JP2010245142A (ja) * 2009-04-02 2010-10-28 Nikon Corp 固体撮像素子
GB2477083A (en) * 2010-01-13 2011-07-27 Cmosis Nv Pixel structure with multiple transfer gates to improve dynamic range
WO2012049885A1 (ja) * 2010-10-12 2012-04-19 浜松ホトニクス株式会社 距離センサ及び距離画像センサ
JP2012084697A (ja) * 2010-10-12 2012-04-26 Hamamatsu Photonics Kk 距離センサ及び距離画像センサ
CN102549748A (zh) * 2009-10-09 2012-07-04 佳能株式会社 固态图像拾取器件及其制造方法
CN102576719A (zh) * 2009-10-09 2012-07-11 佳能株式会社 固态图像拾取装置及其制造方法
US20130214126A1 (en) * 2012-02-17 2013-08-22 Canon Kabushiki Kaisha Image pickup apparatus
WO2014021417A1 (ja) * 2012-08-03 2014-02-06 国立大学法人 静岡大学 半導体素子及び固体撮像装置
WO2014181619A1 (ja) * 2013-05-10 2014-11-13 国立大学法人静岡大学 距離計測装置
WO2015118884A1 (ja) * 2014-02-07 2015-08-13 国立大学法人静岡大学 電荷変調素子及び固体撮像装置
US9147708B2 (en) 2012-01-18 2015-09-29 Canon Kabushiki Kaisha Solid-state image sensor and camera
JP2015211329A (ja) * 2014-04-25 2015-11-24 キヤノン株式会社 撮像装置及び撮像装置の駆動方法
JP2016115855A (ja) * 2014-12-16 2016-06-23 キヤノン株式会社 固体撮像装置
KR20160077055A (ko) 2013-10-23 2016-07-01 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
JP2017037907A (ja) * 2015-08-07 2017-02-16 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JPWO2016208214A1 (ja) * 2015-06-24 2017-10-26 株式会社村田製作所 距離センサ
JP2018120981A (ja) * 2017-01-26 2018-08-02 キヤノン株式会社 固体撮像装置、撮像システム、および固体撮像装置の製造方法
JP2021507584A (ja) * 2017-12-13 2021-02-22 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． コンピュータビジョンアプリケーションのためのグロバールシャッタピクセル回路および方法
JP6895595B1 (ja) * 2019-12-26 2021-06-30 浜松ホトニクス株式会社 測距装置、及び測距センサの駆動方法
WO2021131399A1 (ja) * 2019-12-26 2021-07-01 浜松ホトニクス株式会社 測距装置、及び測距センサの駆動方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910964B2 (en) 2005-08-30 2011-03-22 National University Corporation Shizuoka University Semiconductor range-finding element and solid-state imaging device
JP5356726B2 (ja) * 2008-05-15 2013-12-04 浜松ホトニクス株式会社 距離センサ及び距離画像センサ
US9231006B2 (en) * 2009-10-05 2016-01-05 National University Corporation Shizuoka University Semiconductor element and solid-state imaging device
JP2011114292A (ja) * 2009-11-30 2011-06-09 Sony Corp 固体撮像素子及びその製造方法、並びに撮像装置、並びに半導体素子及びその製造方法
KR101312083B1 (ko) * 2010-02-05 2013-09-26 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 광정보 취득 소자, 광정보 취득 소자 어레이 및 하이브리드형 고체 촬상 장치
KR101652933B1 (ko) * 2010-02-17 2016-09-02 삼성전자주식회사 센서, 이의 동작 방법, 및 이를 포함하는 거리 측정 장치
JP5651982B2 (ja) * 2010-03-31 2015-01-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
KR101688831B1 (ko) * 2010-04-07 2016-12-22 삼성전자 주식회사 반도체 집적회로 장치 및 그 제조방법
JP5876289B2 (ja) * 2011-12-28 2016-03-02 浜松ホトニクス株式会社 距離測定装置
JP6026755B2 (ja) * 2012-02-28 2016-11-16 浜松ホトニクス株式会社 距離センサ及び距離画像センサ
JP2015228388A (ja) * 2012-09-25 2015-12-17 ソニー株式会社 固体撮像装置、電子機器
US9729809B2 (en) 2014-07-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device or electronic device
FR3065836B1 (fr) 2017-04-28 2020-02-07 Commissariat A L'energie Atomique Et Aux Energies Alternatives Zone de stockage pour un pixel d'une matrice d'image
AU2019288394A1 (en) * 2018-06-22 2021-01-07 Quantum-Si Incorporated Integrated photodetector with charge storage bin of varied detection time
US11947050B2 (en) * 2021-07-07 2024-04-02 Beijing Voyager Technology Co., Ltd. Temperature control through thermal recycle

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01189158A (ja) * 1988-01-25 1989-07-28 Fujitsu Ltd 半導体装置
JPH04268764A (ja) * 1991-02-25 1992-09-24 Sony Corp 固体撮像装置
JP2001268445A (ja) * 2000-03-15 2001-09-28 Fuji Xerox Co Ltd 光センサおよび三次元形状計測装置
JP2002368205A (ja) * 2001-06-12 2002-12-20 Olympus Optical Co Ltd 距離情報入力装置
JP2004294420A (ja) * 2003-02-03 2004-10-21 Shoji Kawahito 距離画像センサ
JP2005235893A (ja) * 2004-02-18 2005-09-02 National Univ Corp Shizuoka Univ 光飛行時間型距離センサ
WO2007119626A1 (ja) * 2006-03-31 2007-10-25 National University Corporation Shizuoka University 半導体測距素子及び固体撮像装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4268764B2 (ja) 2001-02-09 2009-05-27 パイオニア株式会社 情報記録装置
TWI221730B (en) * 2002-07-15 2004-10-01 Matsushita Electric Works Ltd Light receiving device with controllable sensitivity and spatial information detecting apparatus using the same
US20040213463A1 (en) * 2003-04-22 2004-10-28 Morrison Rick Lee Multiplexed, spatially encoded illumination system for determining imaging and range estimation
US7362419B2 (en) * 2004-09-17 2008-04-22 Matsushita Electric Works, Ltd. Range image sensor
JP4613305B2 (ja) 2004-10-19 2011-01-19 国立大学法人静岡大学 埋め込みフォトダイオード構造による撮像装置
JP2006138775A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 光学式エンコーダ用受光素子及び光学式エンコーダ
JP5110520B2 (ja) 2005-08-30 2012-12-26 国立大学法人静岡大学 半導体測距素子及び固体撮像装置
US7910964B2 (en) * 2005-08-30 2011-03-22 National University Corporation Shizuoka University Semiconductor range-finding element and solid-state imaging device
JP4944579B2 (ja) 2005-11-14 2012-06-06 パナソニック株式会社 空間情報の検出装置
WO2007083704A1 (ja) * 2006-01-18 2007-07-26 National University Corporation Shizuoka University 固体撮像装置及びその画素信号の読みだし方法
KR100776146B1 (ko) * 2006-05-04 2007-11-15 매그나칩 반도체 유한회사 화소를 버스트 리셋 동작과 통합하여 개선된 성능을 갖는ｃｍｏｓ이미지 센서

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01189158A (ja) * 1988-01-25 1989-07-28 Fujitsu Ltd 半導体装置
JPH04268764A (ja) * 1991-02-25 1992-09-24 Sony Corp 固体撮像装置
JP2001268445A (ja) * 2000-03-15 2001-09-28 Fuji Xerox Co Ltd 光センサおよび三次元形状計測装置
JP2002368205A (ja) * 2001-06-12 2002-12-20 Olympus Optical Co Ltd 距離情報入力装置
JP2004294420A (ja) * 2003-02-03 2004-10-21 Shoji Kawahito 距離画像センサ
JP2005235893A (ja) * 2004-02-18 2005-09-02 National Univ Corp Shizuoka Univ 光飛行時間型距離センサ
WO2007119626A1 (ja) * 2006-03-31 2007-10-25 National University Corporation Shizuoka University 半導体測距素子及び固体撮像装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SAWADA T. ET AL.: "Kyori Gazo CMOS Sensor", ITE TECHNICAL REPORT, vol. 30, no. 52, 18 October 2006 (2006-10-18), pages 21 - 24 *

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047662A (ja) * 2007-08-22 2009-03-05 Hamamatsu Photonics Kk 固体撮像装置及び距離画像測定装置
US8767189B2 (en) 2007-08-22 2014-07-01 Hamamatsu Photonics K.K. Solid state imaging device and distance image measurement device
JP2010213231A (ja) * 2009-03-12 2010-09-24 Canon Inc 固体撮像素子、その駆動方法及び撮像システム
JP2010245142A (ja) * 2009-04-02 2010-10-28 Nikon Corp 固体撮像素子
US8823125B2 (en) 2009-10-09 2014-09-02 Canon Kabushiki Kaisha Solid-state image pickup device and method for manufacturing the same
CN102549748A (zh) * 2009-10-09 2012-07-04 佳能株式会社 固态图像拾取器件及其制造方法
CN102576719A (zh) * 2009-10-09 2012-07-11 佳能株式会社 固态图像拾取装置及其制造方法
EP2487713A1 (en) * 2009-10-09 2012-08-15 Canon Kabushiki Kaisha Solid-state image pickup device and method for manufacturing same
EP2487713A4 (en) * 2009-10-09 2013-02-27 Canon Kk SEMICONDUCTOR IMAGE SENSING DEVICE AND METHOD OF MANUFACTURING THE SAME
GB2477083A (en) * 2010-01-13 2011-07-27 Cmosis Nv Pixel structure with multiple transfer gates to improve dynamic range
US9001245B2 (en) 2010-01-13 2015-04-07 Cmosis Nv Pixel structure with multiple transfer gates
KR102052753B1 (ko) 2010-10-12 2019-12-05 하마마츠 포토닉스 가부시키가이샤 거리 센서 및 거리 화상 센서
KR20130121691A (ko) * 2010-10-12 2013-11-06 하마마츠 포토닉스 가부시키가이샤 거리 센서 및 거리 화상 센서
JP2012084697A (ja) * 2010-10-12 2012-04-26 Hamamatsu Photonics Kk 距離センサ及び距離画像センサ
WO2012049885A1 (ja) * 2010-10-12 2012-04-19 浜松ホトニクス株式会社 距離センサ及び距離画像センサ
US8976338B2 (en) 2010-10-12 2015-03-10 Hamamatsu Photonics K.K. Range sensor and range image sensor
JP2012083215A (ja) * 2010-10-12 2012-04-26 Hamamatsu Photonics Kk 距離センサ及び距離画像センサ
US9494688B2 (en) 2010-10-12 2016-11-15 Hamamatsu Photonics K.K. Range sensor and range image sensor
US9276027B2 (en) 2012-01-18 2016-03-01 Canon Kabushiki Kaisha Solid-state image sensor and camera
US9818794B2 (en) 2012-01-18 2017-11-14 Canon Kabushiki Kaisha Solid-state image sensor and camera
US9147708B2 (en) 2012-01-18 2015-09-29 Canon Kabushiki Kaisha Solid-state image sensor and camera
US20130214126A1 (en) * 2012-02-17 2013-08-22 Canon Kabushiki Kaisha Image pickup apparatus
US9190449B2 (en) * 2012-02-17 2015-11-17 Canon Kabushiki Kaisha Image pickup apparatus including signal holding units
US9202902B2 (en) 2012-08-03 2015-12-01 National University Corporation Shizuoka University Semiconductor element and solid-state imaging device
WO2014021417A1 (ja) * 2012-08-03 2014-02-06 国立大学法人 静岡大学 半導体素子及び固体撮像装置
JPWO2014021417A1 (ja) * 2012-08-03 2016-07-21 国立大学法人静岡大学 半導体素子及び固体撮像装置
JPWO2014181619A1 (ja) * 2013-05-10 2017-02-23 国立大学法人静岡大学 距離計測装置
US10132927B2 (en) 2013-05-10 2018-11-20 National University Corporation Shizuoka University Distance measurement device
WO2014181619A1 (ja) * 2013-05-10 2014-11-13 国立大学法人静岡大学 距離計測装置
KR20160077055A (ko) 2013-10-23 2016-07-01 소니 주식회사 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20210130248A (ko) 2013-10-23 2021-10-29 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20240023207A (ko) 2013-10-23 2024-02-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20230025932A (ko) 2013-10-23 2023-02-23 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
JPWO2015118884A1 (ja) * 2014-02-07 2017-03-23 国立大学法人静岡大学 電荷変調素子及び固体撮像装置
WO2015118884A1 (ja) * 2014-02-07 2015-08-13 国立大学法人静岡大学 電荷変調素子及び固体撮像装置
US10230914B2 (en) 2014-02-07 2019-03-12 National University Corporation Shizuoka University Charge modulation element and solid-state imaging device
JP2015211329A (ja) * 2014-04-25 2015-11-24 キヤノン株式会社 撮像装置及び撮像装置の駆動方法
JP2016115855A (ja) * 2014-12-16 2016-06-23 キヤノン株式会社 固体撮像装置
JPWO2016208214A1 (ja) * 2015-06-24 2017-10-26 株式会社村田製作所 距離センサ
JP2017037907A (ja) * 2015-08-07 2017-02-16 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JP2018120981A (ja) * 2017-01-26 2018-08-02 キヤノン株式会社 固体撮像装置、撮像システム、および固体撮像装置の製造方法
JP7308830B2 (ja) 2017-12-13 2023-07-14 マジック リープ， インコーポレイテッド コンピュータビジョンアプリケーションのためのグロバールシャッタピクセル回路および方法
US11894400B2 (en) 2017-12-13 2024-02-06 Magic Leap, Inc. Global shutter pixel circuit and method for computer vision applications
JP2021507584A (ja) * 2017-12-13 2021-02-22 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． コンピュータビジョンアプリケーションのためのグロバールシャッタピクセル回路および方法
WO2021131399A1 (ja) * 2019-12-26 2021-07-01 浜松ホトニクス株式会社 測距装置、及び測距センサの駆動方法
JP6895595B1 (ja) * 2019-12-26 2021-06-30 浜松ホトニクス株式会社 測距装置、及び測距センサの駆動方法

Also Published As

Publication number Publication date
KR101030263B1 (ko) 2011-04-22
KR20090085124A (ko) 2009-08-06
US8289427B2 (en) 2012-10-16
US20100073541A1 (en) 2010-03-25
JP5105549B2 (ja) 2012-12-26
JPWO2008069141A1 (ja) 2010-03-18

Similar Documents

Publication Publication Date Title
WO2008069141A1 (ja) 半導体測距素子及び固体撮像装置
US7781811B2 (en) Semiconductor range-finding element and solid-state imaging device
JP5110519B2 (ja) 半導体測距素子及び固体撮像装置
JP5110535B2 (ja) 半導体測距素子及び固体撮像装置
JP4710017B2 (ja) Ｃｍｏｓイメージセンサ
JP5688756B2 (ja) 半導体素子及び固体撮像装置
JP5648923B2 (ja) 半導体素子及び固体撮像装置
JP6210559B2 (ja) 半導体素子及び固体撮像装置
JP4304927B2 (ja) 固体撮像素子及びその製造方法
JP2010040594A (ja) 高速電荷転送フォトダイオード、ロックインピクセル及び固体撮像装置
TW201222802A (en) Solid-state imaging device, manufacturing method of solid-state imaging device, and electronic apparatus
JP7029037B2 (ja) 固体撮像装置
JP2009135349A (ja) Ｍｏｓ型固体撮像装置およびその製造方法
US11569279B2 (en) Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
JP6799739B2 (ja) 光検出素子及び固体撮像装置
WO2022104660A1 (en) Solid state imaging device with high signal-to-noise ratio
US20100270594A1 (en) Image sensor
CN114267693A (zh) 一种图像传感器结构及其制作方法和工作时序
KR100728644B1 (ko) Ｃｍｏｓ 이미지 센서의 제조방법
TW202218105A (zh) 感測器裝置及感測模組

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 07832880

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2008548264

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12516635

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 1020097013136

Country of ref document: KR

122 Ep: pct application non-entry in european phase

Ref document number: 07832880

Country of ref document: EP

Kind code of ref document: A1