JP7428133B2 - 測距装置、カメラ、及び測距装置の駆動調整方法 - Google Patents

Description

本発明は、測距素子及び３Ｄ撮像装置等の測距装置に関し、特にＣＭＯＳイメージセンサ（ＣＩＳ）又はこのＣＩＳの画素を用いた測距装置、この測距装置を搭載したカメラ及び測距装置の駆動調整方法に関する。

近年、固体撮像装置を用いた３Ｄイメージング素子の開発が活発に行われている。３Ｄイメージング素子においても、従来ＣＣＤイメージセンサ（ＣＣＤ）が主流であったが、現在は、ＣＩＳが主流となりつつある。

各種３Ｄイメージング手法の中でも、光飛行時間（ＴＯＦ）型は距離精度が高く、又測定可能距離範囲が広く且つ距離演算が比較的容易な手法である。ＴＯＦ型３Ｄイメージング素子は、主に連続波変調（ＣＷ）型と光パルス同期型とがある。ＣＷ型及び光パルス型のいずれもフォトダイオード（ＰＤ）等の光ディテクタに複数の電荷振分ゲートが付加された構造をなしており、この複数の電荷振分ゲートのオン／オフを繰り返すロックイン駆動を行っている。

ＴＯＦ型３Ｄイメージング素子は、信号光に赤外光を用い、環境光（背景光）を除去するために、バンドパスフィルタ等を用い信号光以外の光を出来るだけカットして使用するのが一般的である。しかし、環境光をすべて除去することは非常に困難である。３タップ(Ｔap) ロックインピクセルと称される３分岐型ロックインピクセルでは、３つの電荷振分ゲートの内の最初に電荷を振り分ける一つの電荷振分ゲートを環境光の除去専用に用いており、環境光除去能力が高いので、室外や明るい室内等、環境光の影響が大きい環境での使用に適している。

しかしながら、従来の３分岐型ロックインピクセルでは３つの電荷振分ゲートに電荷を振り分ける３分岐経路の１回当たりの電荷蓄積時間、即ち前のゲートオフから次のゲートオフまでの時間の長さがすべて同じ長さに設定されていた（特許文献１参照。）。このことにより、遠景の線形性が劣化し、測距範囲が狭くなるという課題があった。

図１０の破線は、特許文献１に記載された発明の手法にしたがって、撮像素子から被写体までの実際の距離と測距データとの関係を調べた結果である。従来の３分岐型ロックインピクセルでは、実際の距離が３ｍ程度の距離から線形性が崩れてきていることが分かる。

国際公開第２００７／０２６７７９号パンフレット

上記問題点を鑑み、本発明は、遠景の線形性が改善され、且つ測距範囲が拡大された測距装置、この測距装置を搭載したカメラ、及び測距装置の駆動調整方法を提供することを目的とする。

本発明の第１の態様は、(a)対象物に光パルスを投影する発光部と、(b)対象物からの光パルスの反射光を受光する受光領域と、 (c)Ｎを３以上の正の整数とし、受光領域で光電変換された信号電荷を、Ｎ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲートと、(d)信号電荷以外の電荷を受光領域から排出する電荷排出ゲートと、(e)Ｎ個の電荷振分ゲートに沿って転送された信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域と、(f)発光部に制御信号を供給し、且つＮ個の電荷振分ゲート及び電荷排出ゲートのそれぞれに順次駆動信号を供給する駆動回路と、(g)Ｎ個の電荷蓄積領域に蓄積された信号電荷をそれぞれ独立に読み出す読出増幅回路と、(h)読出増幅回路を経由した信号を入力し、対象物までの距離の算出を含む演算を実施する論理演算回路と、(i)論理演算回路が出力した値から、Ｎ個の電荷振分ゲートの内の特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、逐次伸張する信号を生成し、駆動回路に供給する制御演算回路を備える測距装置であることを要旨とする。

本発明の第２の態様は、(p)撮像光学系と、(q)対象物に光パルスを投影する発光部と、(r)撮像光学系を介し対象物からの光パルスの反射光を受光する受光領域、Ｎを３以上の正の整数とし受光領域で光電変換された信号電荷をＮ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲート、信号電荷以外の電荷を受光領域から排出する電荷排出ゲート、Ｎ個の電荷振分ゲートに沿って転送された信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域、発光部に制御信号を供給し且つＮ個の電荷振分ゲート及び電荷排出ゲートのそれぞれに順次駆動信号を供給する駆動回路を集積化した固体撮像装置と、(s)撮像光学系を制御し、且つ読出増幅回路を経由した信号を入力し対象物までの距離の算出を含む演算を実施する論理演算回路と、(ｔ) 論理演算回路が出力した値から、Ｎ個の電荷振分ゲートの内の特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、逐次伸張する信号を生成し、駆動回路に供給する制御演算回路を有するカメラであることを要旨とする。

本発明の第３の態様は、対象物に光パルスを投影する発光部、対象物からの光パルスの反射光を受光する受光領域、 Ｎを３以上の正の整数とし受光領域で光電変換された信号電荷をＮ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲート、信号電荷以外の電荷を受光領域から排出する電荷排出ゲート、Ｎ個の電荷振分ゲートに沿って転送された信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域、発光部に制御信号を供給し、且つＮ個の電荷振分ゲート及び電荷排出ゲートのそれぞれに順次駆動信号を供給する駆動回路、Ｎ個の電荷蓄積領域に蓄積された信号電荷をそれぞれ独立に読み出す読出増幅回路を備える測距装置の駆動調整方法に関する。本発明の第３の態様に係る駆動調整方法は、 (u)読出増幅回路を経由した信号を入力し、対象物までの距離の算出を含む演算をするステップと、(v)演算の結果から、Ｎ個の電荷振分ゲートの内の特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、逐次伸張する信号を生成し、駆動回路に供給するステップを含む。

本発明によれば、遠景の線形性が改善され、且つ測距範囲が拡大された測距装置、この測距装置を搭載したカメラ、及び測距装置の駆動調整方法を提供できる。

本発明の第１の実施形態に係る測距装置の主要部の一例の概略を説明する模式的なブロック図である。 第１の実施形態に係る測距装置の周辺回路に含まれる制御演算回路の内部構造をハードウェア資源として説明する論理的なブロック図である。 第１の実施形態に係る測距装置の３分岐型画素の構造の概略を説明する平面図である。 図３のIV－IV方向から見た断面図である。 図１に示した制御演算回路を中心とした、第１の実施形態に係る測距装置の周辺回路による調整動作の流れの概略を説明するフローチャートである。 第１の実施形態に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第１の実施形態に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 本発明に至る前に検討した参考技術に係る測距装置の周辺回路による調整動作の概略を説明するフローチャートである。 参考技術に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 参考技術に係る測距装置及び本発明の第１の実施形態に係る測距装置による実際の距離と測距値の関係を示すグラフである。 参考技術に係る測距装置の問題点を引き起こす光電子の挙動を説明する断面図である。 参考技術に係る測距装置の過渡応答の波形図である。 図１３（ａ）は第１の実施形態に係る測距装置による電荷蓄積時間に対するＧ₃の出力の変化を示すグラフで、図１３（ｂ）は、図１３（ａ）に対応する電荷蓄積時間に対するＧ₃の出力の変化量（微分）を示すグラフである。 第２の実施形態に係る測距装置を説明する波形図である。 図１に示した制御演算回路を中心とした、第２の実施形態に係る測距装置の周辺回路による調整動作の流れの概略を説明するフローチャートである。 第２の実施形態に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第３の実施形態に係る測距装置を説明する波形図である。 第３の実施形態に係る測距装置の周辺回路による調整動作の流れの概略を説明するフローチャートである。 第３の実施形態に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第４の実施形態に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第４の実施形態に係る測距装置の画素の光電変換転送部に着目した構造を示す断面図である。 図２２（ｂ）は、図２２（ａ）に示した第４の実施形態に係る駆動タイミング図と比較して、第４の実施形態の変形例に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第４の実施形態の変形例に係る測距装置の画素の光電変換転送部に着目した構造を示す断面図である。 図２４（ｂ）は、図２４（ａ）に示した参考技術に係る駆動タイミング図と比較して、第４の実施形態の変形例に係る測距装置を調整する際の動作を説明する駆動タイミング図である。 第５の実施形態に係る測距装置の画素の主要部の平面図である。 参考技術に係る測距装置の画素の主要部のレイアウト図である。 第６の実施形態に係る測距装置の画素の主要部のレイアウト図である。 本発明の第１～第６の実施形態に係る測距装置を利用分野としての一例であるカメラの構造の概略を説明するブロック図である。

次に、図面を参照して、本発明の第１～第６の実施の形態を説明する。第１～第６の実施形態に係る図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、第１～第６の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路素子や回路ブロックの構成や配置、或いは半導体チップ上でのレイアウト等を下記のものに特定するものでない。本発明の技術的思想は、請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

尚、以下の第１～第６の実施形態の説明では、第１伝導型をｐ型、第２伝導型をｎ型として説明するが、第１伝導型をｎ型、第２伝導型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。この場合、パルス波形のハイレベルとローレベルも、当業者の技術常識に応じて、適宜反転する必要が発生する場合もあることは勿論である。

例えば、以下の図１では、説明の便宜上、複数の画素（測距素子）が画素アレイ部に２次元マトリクス状に配置された３Ｄ撮像装置を基礎とする測距装置を示すが、単なる例示に過ぎない。画素アレイ部に１次元的に測距素子が画素として配列されたラインセンサのレイアウトでも構わない。又、画素アレイ部に単一の測距素子のみが配置された単純な構造の距離センサであっても構わない。

（第１の実施形態）
本発明の第１の実施形態に係る測距装置は、図１に示すように、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）と周辺回路部（７１,７２,７４～７７，９４～９６，ＮＣ１～ＮＣｍ）とを同一の半導体チップ上に集積化した２次元イメージセンサ（３Ｄ撮像装置）を基礎とする。画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）には、２次元マトリクス状に多数の画素Ｘ_ij（ｉ＝１～ｍ，ｊ＝１～ｎ；ｍ，ｎはそれぞれ２以上の正の整数である。）が配列されており、方形状の撮像領域を構成している。

そして、この画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の上辺部には駆動回路９４が、下辺部には水平シフトレジスタ９６が、それぞれ画素行Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm方向に沿って設けられ、画素アレイ部の右辺部には画素列Ｘ₁₁～Ｘ_n1；Ｘ₁₂～Ｘ_ｎ2；……；Ｘ_1j～Ｘ_nj；……；Ｘ_1m～Ｘ_nm方向に沿って垂直シフトレジスタ及び垂直走査回路９５が設けられている。駆動回路９４には各画素Ｘ_ijが測距素子として距離測定を行うに必要な光を繰り返しパルス信号として投影する発光部９１が接続されている。

この駆動回路９４にはインターフェイス７６を介して制御演算回路（ＣＰＵ）７４から駆動回路９４を制御する制御信号が伝達される。制御演算回路７４には、制御演算回路７４での一連の動作を命令するプログラムを記憶したプログラム記憶装置７７と、制御演算回路７４における論理演算に必要なデータやしきい値等を記憶するデータ記憶装置７２が接続される。制御演算回路７４には更に、制御演算回路７４における論理演算の結果を出力する出力部７５が接続されている。データ記憶装置７２には画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）からの出力信号を、出力バッファ９７，９８を介して入力し、距離画像の形成に必要な対象物までの距離の算出を含む演算を実施する論理演算回路７１が接続されている。尚、図１において、画素Ｘ_n1に内部構造をブロック図として模式的に例示したように、それぞれの画素Ｘ_ijは、光電変換素子と信号電荷転送部を備える信号生成部８１及びソースフォロア型の読出増幅回路８２等を含む。論理演算回路７１は、直前に測定した信号から暗時相当出力を算出する演算の他、後述する式（５）を用いて、図１に示した対象物９２と画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）との推定距離Ｌの算出等の演算処理を実施する。

駆動回路９４、水平シフトレジスタ９６、垂直シフトレジスタ及び垂直走査回路９５によって画素アレイ部内の画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施形態に係る測距装置では、画素アレイ部を各画素行Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nmの画素信号を各画素列Ｘ₁₁～Ｘ_n1；Ｘ₁₂～Ｘ_ｎ2；……；Ｘ_1j～Ｘ_nj；……；Ｘ_1m～Ｘ_nm毎に設けられた垂直出力信号線によって読み出す構成となっている。尚、図１では、論理演算回路７１、インターフェイス７６、制御演算回路７４、プログラム記憶装置７７、データ記憶装置７２及び出力部７５が同一半導体チップに集積された構造が示されているが、単なる例示に過ぎない。図１に示したトポロジやレイアウトに限定されず、論理演算回路７１、インターフェイス７６、制御演算回路７４、プログラム記憶装置７７、データ記憶装置７２及び出力部７５の少なくとも一部の回路等が別々のチップや基板に搭載される態様でも構わない。

測距素子としての各画素Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nmからの信号読み出しについては、概ね通常のＣＭＯＳイメージセンサと同様である。但し、各画素Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nmのそれぞれのフォトダイオードからの信号電荷転送させるための第１駆動信号Ｇ₁，第２駆動信号Ｇ₂，第３駆動信号Ｇ₃は、駆動回路９４から全画素Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nmに同時に与えられ、しかも高い周波数の信号であるので、その期間には、スイッチングノイズが発生する。したがって画素部からの信号読み出しは、ノイズ処理回路ＮＣ１～ＮＣｍによる処理が終了した後に読み出し期間を設けて行う。

制御演算回路７４は、図２に論理的に示すように、時間設定論理回路７４１、時間設定値出力制御回路７４２、距離画像出力制御回路７４３、設定値判定回路７４４及びシーケンス制御回路７４５をハードウェア資質として備える。時間設定論理回路７４１は、後述する図６に示す光投影時間Ｔ_o及び第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３の値等を設定し、或いは、設定値判定回路７４４の出力信号に応じて、時間設定論理回路７４１は、後述する図６に示す光投影時間Ｔ_o及び第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３の値等を適宜変更する論理回路である。この際、時間設定論理回路７４１は、転送ゲートに印加する第１駆動信号Ｇ₁，第２駆動信号Ｇ₂，第３駆動信号Ｇ₃が図６に示すように、オフセット時間を挟んだ異なるタイミングとなるように時間設定をする。

時間設定値出力制御回路７４２は、時間設定論理回路７４１が設定若しくは変更した繰り返し周期時間Ｔ_c、光投影時間Ｔ_o、第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ2、第３電荷蓄積時間Ｔ_ａ3、及び電荷転送時間Ｔ_on等をインターフェイス７６を介して駆動回路９４に制御信号として出力する論理回路である。

距離画像出力制御回路７４３は、設定値判定回路７４４がＯＫと判定した場合、論理演算回路７１が算出した距離の検出値を距離画像のデータとして合成し、出力部７５に出力する論理回路である。

設定値判定回路７４４は、論理演算回路７１が直前に測定し算出された暗時相当出力もしくは距離の検出値とその前のタイミングで測定され算出された暗時相当出力もしくは距離の検出値の差が、データ記憶装置７２に予め格納されたしきい値を下回るか否かを判定し、判定結果を時間設定論理回路７４１又は距離画像出力制御回路７４３に出力する論理回路である。

シーケンス制御回路７４５は時間設定論理回路７４１、時間設定値出力制御回路７４２、距離画像出力制御回路７４３、設定値判定回路７４４、インターフェイス７６、プログラム記憶装置７７及びデータ記憶装置７２のそれぞれの動作をクロック信号に依拠して順次シーケンス制御する論理回路である。時間設定論理回路７４１、時間設定値出力制御回路７４２、距離画像出力制御回路７４３、設定値判定回路７４４及びシーケンス制御回路７４５のそれぞれはバス７３６を介して情報の送受信が可能である。

図１の右側のブロック図に示した、ＣＰＵ７４を含むコンピュータシステムの構成に該当する部分において、データ記憶装置７２は、複数のレジスタ、複数のキャッシュメモリ、主記憶装置、補助記憶装置を含む一群の内から適宜選択された任意の組み合わせとすることも可能である。又、キャッシュメモリは１次キャッシュメモリと２次キャッシュメモリの組み合わせとしてもよく、更に３次キャッシュメモリを備えるヒエラルキーを有しても構わない。図示を省略しているが、データ記憶装置７２に複数のレジスタが含まれる場合等においては、バス７３６はインターフェイス７６、プログラム記憶装置７７及びデータ記憶装置７２等にまで延長されていても構わない。

図２に示した制御演算回路７４は、マイクロチップとして実装されたマイクロプロセッサ（ＭＰＵ）等を使用してコンピュータシステムを構成することが可能である。又、コンピュータシステムを構成する制御演算回路７４として、算術演算機能を強化し信号処理に特化したデジタルシグナルプロセッサ（ＤＳＰ）や、メモリや周辺回路を搭載し組込み機器制御を目的としたマイクロコントローラ（マイコン）等を用いてもよい。或いは、現在の汎用コンピュータのメインＣＰＵを制御演算回路７４に用いてもよい。

更に、制御演算回路７４の一部の構成又はすべての構成をフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラマブル・ロジック・デバイス（ＰＬＤ）で構成してもよい。ＰＬＤによって、制御演算回路７４の一部又はすべてを構成した場合は、データ記憶装置７２は、ＰＬＤを構成する論理ブロックの一部に含まれるメモリブロック等のメモリ要素として構成することができる。更に、制御演算回路７４は、ＣＰＵコア風のアレイとＰＬＤ風のプログラム可能なコアを同じチップに搭載した構造でもよい。このＣＰＵコア風のアレイは、予めＰＬＤ内部に搭載されたハードマクロＣＰＵと、ＰＬＤの論理ブロックを用いて構成したソフトマクロＣＰＵを含む。つまりＰＬＤの内部においてソフトウェア処理とハードウェア処理を混在させた構成でもよい。

第１の実施形態に係る測距装置のそれぞれの画素Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm内の信号生成部８１として機能する部分の平面構造の一例を図３に示す。又、図３に示す平面構造の断面構造の一例を図４に示す。図４は、図３のレイアウト図のIV－IV方向から見た断面図である。開口部４２以外を遮光された埋込フォトダイオードに、埋込フォトダイオードの受光領域で光電変換された信号電荷を転送する第１の電荷振分ゲート（３１ａ，３１ｂ）、第２の電荷振分ゲート（３２ａ，３２ｂ）、第３の電荷振分ゲート（３３ａ，３３ｂ）及び電荷排出ゲート（３４ａ，３４ｂ）が電界制御電極対として接続されている。

第１の電荷振分ゲート（３１ａ，３１ｂ）、第２の電荷振分ゲート（３２ａ，３２ｂ）、第３の電荷振分ゲート（３３ａ，３３ｂ）及び電荷排出ゲート（３４ａ，３４ｂ）は、受光領域を囲む位置において、ゲート絶縁膜３３上に受光領域の中心位置から第１電荷蓄積領域２３ａ、第２電荷蓄積領域２３ｂ、第３電荷蓄積領域２３ｃ及び電荷排出領域２３ｄのそれぞれに向かって対角線方向に伸びる電荷移動経路の両側に対をなす電界制御電極対として配置されている。図１の発光部９１から繰り返しパルス信号として投影（照射）された光は、対象物９２で反射され、図３の受光領域の周辺を覆う遮光膜４１の開口部４２を介して受光領域に入射する。即ち、光電変換素子の受光領域は、遮光膜４１の開口部４２を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換し、第１の電荷振分ゲート（３１ａ，３１ｂ）、第２の電荷振分ゲート（３２ａ，３２ｂ）、及び第３の電荷振分ゲート（３３ａ，３３ｂ）の３方向に信号電荷を振り分ける。

第１の実施形態に係る測距装置の画素内の信号生成部８１として機能する部分は、図３の平面図、及び図４の断面図に示すように、ｐ型の半導体からなる機能基体層２０、機能基体層２０の上部の一部に設けられたｎ型の表面埋込領域２２、及び表面埋込領域２２の表面に接して設けられた、ｐ^＋型のピニング層２９を含む光電変換領域（２９，２２）と、光電変換領域（２９，２２）上に設けられたゲート絶縁膜３３を含む。そして、光電変換領域（２９，２２）の中央部を受光領域としている。図３の平面図に示すように、受光領域を囲むように受光領域の中心位置に関して対称となる４つの位置のそれぞれに互いに離間して設けられた、機能基体層２０よりも高不純物密度でｎ^＋型の第１電荷蓄積領域２３ａ、第２電荷蓄積領域２３ｂ、第３電荷蓄積領域２３ｃ及び電荷排出領域２３ｄを備える。

各画素を構成している光電変換素子の第１の電荷振分ゲート（３１ａ，３１ｂ）は、フック状（鉤型）の第１静電誘導電極３１ａと、フック状の第２静電誘導電極３１ｂとを対角線方向に伸びる電荷移動経路を、互いに島状に挟んで互いに対峙させた電極ペア（電界制御電極対）である。第１静電誘導電極３１ａに所定の駆動電圧を印加した状態においては、左上に向かう対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下し、電荷移動経路の導通状態を補助する横方向電界制御による電位分布が実現できる。第２静電誘導電極３１ｂに所定の駆動電圧を印加した状態においても、対角線方向に伸びる電荷移動経路の信号電荷に対する電位障壁の高さが低下し、電荷移動経路の導通状態を補助する電位分布が実現できる。

第２の電荷振分ゲート（３２ａ，３２ｂ）は、フック状の第３静電誘導電極３２ａと、フック状の第４静電誘導電極３２ｂとを左下に向かう対角線方向に伸びる電荷移動経路を、互いに島状に挟んで互いに対峙させた電極ペアである。第３の電荷振分ゲート（３３ａ，３３ｂ）は、フック状の第５静電誘導電極３３ａと、フック状の第６静電誘導電極３３ｂとを右上方向に向かう対角線方向に伸びる電荷移動経路を、互いに島状に挟んで互いに対峙させた電極ペアである。電荷排出ゲート（３４ａ，３４ｂ）は、フック状の第７静電誘導電極３４ａと、フック状の第８静電誘導電極３４ｂとを右下に向かう対角線方向に伸びる電荷移動経路を、互いに島状に挟んで互いに対峙させた電極ペアである。

図３の平面図から分かるように、第１電荷蓄積領域２３ａ、第２電荷蓄積領域２３ｂ、第３電荷蓄積領域２３ｃ及び電荷排出領域２３ｄの配置トポロジは、受光領域の中心位置に関して４回回転対称である。図３に示すように、第１の実施形態に係る測距装置の画素は、更に、受光領域を囲む周辺部に、機能基体層２０よりも高不純物密度でｎ型の電荷排出補助領域２７ａ，２７ｂ，２７ｃ，２７ｄが、互いに離間して設けられている。

第１静電誘導電極３１ａと第２静電誘導電極３１ｂは、第１電荷蓄積領域２３ａに向かう電荷移動経路の両側に、鏡像関係で対向配置されている。第３静電誘導電極３２ａと第４静電誘導電極３２ｂは、第２電荷蓄積領域２３ｂに向かう電荷移動経路の両側に、鏡像関係で対向配置されている。第５静電誘導電極３３ａと第６静電誘導電極３３ｂは、第３電荷蓄積領域２３ｃに向かう電荷移動経路の両側に、鏡像関係で対向配置されている。第７静電誘導電極３４ａと第８静電誘導電極３４ｂは、電荷排出領域２３ｄに向かう電荷移動経路の両側に、鏡像関係で対向配置されている。

第１の実施形態に係る測距装置の画素は、図６に示すように、それぞれ電界制御電極対を構成する第１の電荷振分ゲート（３１ａ，３１ｂ）、第２の電荷振分ゲート（３２ａ，３２ｂ）、第３の電荷振分ゲート（３３ａ，３３ｂ）及び電荷排出ゲート（３４ａ，３４ｂ）に対し第１駆動信号Ｇ₁、第２駆動信号Ｇ₂、第３駆動信号Ｇ₃及び排出駆動信号Ｇ_Dを電界制御パルスとして、周期的に印加し、表面埋込領域２２の空乏化電位を交互に変化させることにより、電荷移動経路のいずれかに、電荷を輸送する方向に向かう電位勾配を交互に形成して、表面埋込領域２２中で発生及び収集された信号電荷の移動先を第１電荷蓄積領域２３ａ、第２電荷蓄積領域２３ｂ、第３電荷蓄積領域２３ｃ及び電荷排出領域２３ｄのいずれかに順次設定するように制御する。

又、図３に示すように周辺部に電荷排出補助領域２７ａ，２７ｂ，２７ｃ，２７ｄを設けてあるので、電荷移動経路を設定する際に用いる第１電位レベルの第１駆動信号Ｇ₁，第２駆動信号Ｇ₂，第３駆動信号Ｇ₃，排出駆動信号Ｇ_Dより大きな第２電位レベルの電荷排出パルスを第１の電荷振分ゲート（３１ａ，３１ｂ）に印加することにより、第１の電荷排出補助領域２７ａ及び第４の電荷排出補助領域２７ｄに、背景光（環境光）等に起因した測距に対するノイズ電流成分となる電荷を排出することができる。

同様に、第２電位レベルの電荷排出パルスを第２の電荷振分ゲート（３２ａ，３２ｂ）に印加することにより、第２の電荷排出補助領域２７ｂ及び第１の電荷排出補助領域２７ａに測距に対するノイズ電流成分となる電荷を排出することができる。又、第２電位レベルの電荷排出パルスを第３の電荷振分ゲート（３３ａ，３３ｂ）に印加することにより、第３の電荷排出補助領域２７ｃ及び第４の電荷排出補助領域２７ｄに測距に対するノイズ電流成分となる電荷を排出することができる。更に、第２電位レベルの電荷排出パルスを電荷排出ゲート（３４ａ，３４ｂ）に印加することにより、第２の電荷排出補助領域２７ｂ及び第３の電荷排出補助領域２７ｃに測距に対するノイズ電流成分となる電荷を排出することができる。例えば第１駆動信号Ｇ₁，第２駆動信号Ｇ₂，第３駆動信号Ｇ₃，排出駆動信号Ｇ_Dの電圧を２．０Ｖとした場合に、電荷排出パルスとしての第２電位レベルの電圧を５Ｖ程度に設定すればよい。

第１の実施形態に係る測距装置の画素では、受光領域の中心で互いにクロスするＸ型を構成するように電荷移動経路が設定される。それぞれの電荷移動経路を横断する方向に、静電誘導効果で電界制御を行う第１の電荷振分ゲート（３１ａ，３１ｂ）及び第２の電荷振分ゲート（３２ａ，３２ｂ），第３の電荷振分ゲート（３３ａ，３３ｂ），電荷排出ゲート（３４ａ，３４ｂ）によって、受光領域で発生した光電子を、Ｘ型を構成する電荷移動経路に沿って、Ｘ字の４つの方向に電界制御により高速に移動させて、電荷変調を行うことができる。

第１の実施形態に係る測距装置の画素において、受光領域で発生した電子を、Ｘ字をなす電荷移動経路に沿って、図３の左上方向に移動させ、第１の電荷振分ゲート（３１ａ，３１ｂ）の間を通過させる場合は、第２の電荷振分ゲート（３２ａ，３２ｂ）、第３の電荷振分ゲート（３３ａ，３３ｂ）及び電荷排出ゲート（３４ａ，３４ｂ）を、それぞれゼロバイアス（接地電位ＧND）として、第１の電荷振分ゲート（３１ａ，３１ｂ）に第１駆動信号Ｇ₁＝２．０Ｖの第１電界制御パルスを与えれば、表面埋め込み領域２２から第１電荷蓄積領域２３ａに向かう左上がりの対角方向に沿って電位勾配が形成される。

逆に、受光領域で発生した電子を、Ｘ字をなす電荷移動経路沿って、図３の右下方向に移動させ、電荷排出ゲート（３４ａ，３４ｂ）の間を通過させる場合は、第１の電荷振分ゲート（３１ａ，３１ｂ）、第２の電荷振分ゲート（３２ａ，３２ｂ）及び第３の電荷振分ゲート（３３ａ，３３ｂ）をゼロバイアス（接地電位ＧND）として、電荷排出ゲート（３４ａ，３４ｂ）に排出駆動信号Ｇ_D＝２．０Ｖのパルスを与えれば右下方向に向かう電位勾配が形成される。

図５は、図１に示した第１の実施形態に係る測距装置の制御演算回路７４に関連する動作の概略を示すフローチャートであり、図６及び図７は、図５に示したフローチャートの流れとなるプログラムに従って駆動方法が変化する駆動タイミング図を例示した図である。

図６は、第１の実施形態に係る測距装置の調整時の動作を説明する駆動タイミング図である。第１の電荷振分ゲート（３１ａ，３１ｂ）に与える第１駆動信号Ｇ₁、第２の電荷振分ゲート（３２ａ，３２ｂ）に与える第２駆動信号Ｇ₂、及び第３の電荷振分ゲート（３３ａ，３３ｂ）に与える第３駆動信号Ｇ₃のパルスのオン／オフ周期は初期状態(i=0)において同じであり、それぞれ互いに第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３の値に応じてずらしてある。電荷排出ゲート（３４ａ，３４ｂ）に与える排出駆動信号Ｇ_Dのオン時間は第１駆動信号Ｇ₁、第２駆動信号Ｇ₂、第３駆動信号Ｇ₃のパルスよりも長い。排出駆動信号Ｇ_Dのパルスが、オン／オフする期間が繰り返し周期時間(Ｔ_c)である。

図６に示すとおり投影光は、第１駆動信号Ｇ₁との関係で第２駆動信号Ｇ₂のパルスに割り当てられる第２電荷蓄積時間Ｔ_ａ２に同期している。第２駆動信号Ｇ₂のパルスに割り当てられる第２電荷蓄積時間Ｔ_ａ２及び第３駆動信号Ｇ₃のパルスに割り当てられる第３電荷蓄積時間Ｔ_ａ３の間に受信光が得られる領域で距離測定ができる。排出駆動信号Ｇ_Dは、第３駆動信号Ｇ₃のパルスに割り当てられる第３電荷蓄積時間Ｔ_ａ３以降の受信光が距離測定のノイズにならないように光電子を排出するための電荷排出ゲート（３４ａ，３４ｂ）に与えられるパルスである。第１駆動信号Ｇ₁は、背景光（環境光）や暗電流等を排除(オフセット)するためのパルスの電圧であり、排出駆動信号Ｇ_Dのパルス印加後の第１電荷蓄積時間Ｔ_ａ１が割り当てられている。

即ち、図３に示すような３方向振分構造を有する測距用光電変換素子において、第１の電荷振分ゲート（３１ａ，３１ｂ）を通り電荷蓄積領域２３ａに転送され蓄積された信号電荷Ｑ１、第２の電荷振分ゲート（３２ａ，３２ｂ）を通り電荷蓄積領域２３ｂに転送され蓄積された信号電荷Ｑ２と、第３の電荷振分ゲート（３３ａ，３３ｂ）を通り電荷蓄積領域２３ｃに転送され蓄積された信号電荷Ｑ３とすると、電荷蓄積領域２３ｂに蓄積されるべき真の信号電荷Ｑ２_real(a)は、図６に示す駆動タイミング図では、

Ｑ２_real(a) ＝ Ｑ２－Ｑ１ ……（１）

で与えられる。

又、電荷蓄積領域２３ｃに蓄積されるべき真の信号電荷Ｑ３_real(a)は、

Ｑ３_real(a) ＝ Ｑ３－Ｑ１_alpha-ef. ……（２）

で与えられる。ここで電荷蓄積領域２３ａに転送され蓄積される実効信号電荷Ｑ１_alpha-ef.は、αを第１駆動信号Ｇ_１との関係で第３駆動信号Ｇ_３のパルスに割り当てられる第３電荷蓄積時間Ｔ_ａ３の伸張割合を示す係数として、

Ｑ１_alpha-ef. ＝α×Ｑ１ ……（３）

で与えられる。

式（１）及び（２）から分かるように、図６の駆動タイミング図で、最初に電荷を振り分ける第１の電荷振分ゲート（３１ａ，３１ｂ）を環境光の除去専用に用いることにより、環境光除去能力が高くなる。よって第１の実施形態に係る測距装置は、室外や明るい室内等、環境光の影響が大きい環境での使用に適していることが分かる。

左右の２方向に信号を振り分けるＴＯＦ型の光電変換素子による推定距離Ｌは、以下の式（４）で与えられることが知られている。即ち、右側の第１転送電極を通り右側の電荷蓄積領域に転送され蓄積された信号電荷をＱ１、左側の第２転送電極を通り左側の電荷蓄積領域に転送され、蓄積された信号電荷をＱ２とすると、２方向振分型の光電変換素子の推定距離Ｌは、

Ｌ＝（ｃＴ_o／２）（Ｑ２／（Ｑ１＋Ｑ２）） ……（４）

で与えられる。ここで、ｃは光速、Ｔ_oは、パルス光の光投影時間（パルス幅）である。

一方、３方向振分構造を有する第１の実施形態に係る測距用光電変換素子による推定距離Ｌは、式（１）及び（２）を考慮すると、式（４）を変形し以下の式（５）で与えられることが分かる：

Ｌ＝（ｃＴ_o／２）（Ｑ３_real(a)／（Ｑ２_real(a)＋ Ｑ３_real(a)））…（５）

第１電荷蓄積領域２３ａには、図３に示すように、第１補助キャパシタＣ１と、図示されていないが、第１のソースフォロア増幅トランジスタＳＦ１とが表面配線等を介して接続されている。同様に、第２電荷蓄積領域２３ｂには第２補助キャパシタＣ２と、第２のソースフォロア増幅トランジスタＳＦ２とが、第３電荷蓄積領域２３ｃには第３補助キャパシタＣ３と、第３のソースフォロア増幅トランジスタＳＦ３とが接続されている。電荷排出領域２３ｄには電源ＶＤＤが接続されている。

図２に示した第１の実施形態に係る測距装置の制御演算回路７４の動作の概略は図５に示すようなフローチャートの流れの手順で説明できる。図５のステップＳ１０１において、制御演算回路７４の時間設定論理回路７４１が第１電荷蓄積時間Ｔ_ａ１＝第２電荷蓄積時間Ｔ_ａ２＝第３電荷蓄積時間Ｔ_ａ３に設定する。設定された第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３を、時間設定値出力制御回路７４２が図１に示したインターフェイス７６を介して駆動回路９４に制御信号として出力する。制御演算回路７４の時間設定値出力制御回路７４２から駆動回路９４を通して与えられた制御信号に応じて、発光部９１から、パルス発光がなされる。パルス発光は、例えば、近赤外ＬＤ（レーザダイオード）や近赤外ＬＥＤが用いられる。対象物９２を反射したパルス光が、レンズ９３やＢＰＦ（バンドパスフィルタ）などを通して図１に示した画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）に照射される。

引き続き、ステップＳ１０２において、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijは、受光により生成された電子（光電子）を、制御演算回路７４の時間設定論理回路７４１から駆動回路９４を通して与えられた制御信号に応じて動作し、出力信号を出力バッファ９７．９８を介して論理演算回路７１に送る。ステップＳ１０２では論理演算回路７１が、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijから出力された信号に応じて、式（５）を用いて距離を算出する演算を行い、距離測定をする。ステップＳ１０２では、論理演算回路７１が更に、距離算出及び付帯する演算結果を、制御演算回路７４の時間設定論理回路７４１に送る。

図５のステップＳ１０３において、制御演算回路７４の時間設定論理回路７４１が第３電荷蓄積時間Ｔ_ａ３を伸張する。設定された第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３を、時間設定値出力制御回路７４２が図１に示したインターフェイス７６を介して駆動回路９４に制御信号として再度出力する。制御演算回路７４の時間設定値出力制御回路７４２から駆動回路９４を通して与えられた制御信号に応じて、発光部９１から、パルス発光がなされる対象物９２を反射したパルス光が、レンズ９３やＢＰＦなどを通して図１に示した画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）に再度照射される。

そして、ステップＳ１０４において、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijは、受光により生成された電子を、制御演算回路７４の時間設定論理回路７４１から駆動回路９４を通して与えられた制御信号に応じて動作し、出力信号を出力バッファ９７．９８を介して論理演算回路７１に送る。ステップＳ１０４では論理演算回路７１が、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijから出力された信号に応じて、式（５）を用いて距離を算出する演算を行い、距離測定をし、距離算出及び付帯する演算結果を時間設定論理回路７４１に再度送る。

図５のステップＳ１０５において、設定値判定回路７４４は、ステップＳ１０４において論理演算回路７１が直前に測定し算出された暗時相当の第３信号電荷Ｑ３と、ステップＳ１０２等のステップＳ１０４よりも一つ前のタイミングで測定され算出された暗時相当の第３信号電荷Ｑ３の差が、データ記憶装置７２に予め格納されたしきい値を下回るか否かを判定する。若しくは、ステップＳ１０４において論理演算回路７１が直前に測定し算出された距離の検出値と、ステップＳ１０２等のステップＳ１０４よりも一つ前のタイミングで測定され算出された距離の検出値の差が、データ記憶装置７２に予め格納されたしきい値を下回るか否かを判定する。ここで、「暗時相当」とは、式（１）及び（２）を用いて計算することによって、環境光の影響を排除することを指す。

ステップＳ１０５において、設定値判定回路７４４がしきい値を下回らない(Ｙｅｓ)と判断した場合は、制御演算回路７４の時間設定論理回路７４１へデータを渡す。時間設定論理回路７４１は、図３のステップＳ１０６において、制御演算回路７４の時間設定論理回路７４１が第３電荷蓄積時間Ｔ_ａ３を伸張したのち、ステップＳ１０４に戻り、再度の距離測定をする。以下ステップＳ１０４からステップＳ１０５、ステップＳ１０６を経てステップＳ１０４に戻るループ処理が、ステップＳ１０５で設定値判定回路７４４がしきい値を下回る(No)と判断するまで、繰り返される。

図５のステップＳ１０４からステップＳ１０５、ステップＳ１０６を経てステップＳ１０４に戻るループ処理に伴い、第３電荷蓄積時間Ｔ_ａ３が逐次伸張される駆動タイミング図が図６に示されている。即ち、図６では、制御演算回路７４の内部で、シーケンス制御回路７４５の命令に従い、ｉ＝０～８まで第３電荷蓄積時間Ｔ_ａ３が逐次伸張されるループが繰り返され、ｉ＝８でしきい値を下回る暗時相当のＧ３出力となる第３電荷蓄積時間Ｔ_ａ３が得られた例を示している。

図７も同様に、ステップＳ１０４からステップＳ１０５、ステップＳ１０６を経てステップＳ１０４に戻るループ処理が、ｉ＝０～１１，１２、……とシーケンス制御回路７４５の命令で繰り返され、第３電荷蓄積時間Ｔ_ａ３が逐次伸張される様子を示している。図７も図５のフローチャートに基づいたタイミング図であるが、図６と同様、ｉ＝８でしきい値を下回る暗時相当の第３信号電荷Ｑ３となる第３電荷蓄積時間Ｔ_ａ３が得られている。しかし、第３電荷蓄積時間Ｔ_ａ３に対する暗時相当の第３信号電荷Ｑ３の変化を確認するために、第３電荷蓄積時間Ｔ_ａ３を伸張させる回数を８回に限定せず、距離測定を行っている。このときの第３電荷蓄積時間Ｔ_ａ３に対する暗時相当の第３信号電荷Ｑ３の変化を図１３（ａ）に示す。

図１３（ａ）に示すように、第３電荷蓄積時間Ｔ_ａ３の値が大きくなるにしたがって、暗時相当の第３信号電荷Ｑ３は、ある特定の漸近値に漸近的に近づくように増大している。例えば図１３（ａ）に示す漸近値に近いｉ＝８のときの第３信号電荷Ｑ３の値を「しきい値」に選定してもよい。一方、図１３（ｂ）に示すように、第３電荷蓄積時間Ｔ_ａ３の変化に対する、暗時相当の第３信号電荷Ｑ３の微分値（＝ΔＧ₃／Δｔ）をプロットして、しきい値を決定してもよい。

図１３（ｂ）の縦軸の微分値ΔＧ₃／Δｔを定義するΔｔは時間（第３電荷蓄積時間Ｔ_ａ３）の変化量である。即ち、図１３（ｂ）において、ｉ＝０とｉ＝８の間に位置する第３信号電荷Ｑ３の増加量（微分値）の特定の値を「しきい値」と定義することが可能である。図１３（ｂ）に示した微分値の変化でしきい値を決めた場合は、ｉ＝０のときの第３電荷蓄積時間Ｔ_ａ３に対する暗時相当の第３信号電荷Ｑ３の増加量はしきい値より大きい。ｉが８以上のとき、暗時相当の第３信号電荷Ｑ３の増加量はしきい値より小さくなっている。

そして、設定値判定回路７４４がしきい値を下回る(No)と判断すれば、制御演算回路７４の距離画像出力制御回路７４３が出力部７５へデータを渡し、出力部７５から出力信号が出力され図５に示した処理が終了する。

[参考技術]
図８に本発明に至る前の段階で本発明者が検討した参考技術に係る測距装置の動作の概略を示すフローチャートを示す。図８に示す参考技術は、特許文献１等に記載された従来の３分岐型ロックインピクセルの問題点を改善する目的の技術である。参考技術も図２に示したハードウェア資源と同様な各種の論理回路を有する構成の制御演算回路７４の処理に従う。図８に示すフローチャートの流れに対応する駆動タイミング図が、図９である。

図８のステップＳ９０１において、制御演算回路７４の時間設定論理回路７４１が光投影時間Ｔ_oを最大値に設定する。引き続き、ステップＳ９０２において、時間設定論理回路７４１が繰り返し周期時間Ｔ_cを最大値に設定する。設定された光投影時間Ｔ_o及び繰り返し周期時間Ｔ_cを、時間設定値出力制御回路７４２が図１に示したインターフェイス７６を介して駆動回路９４に制御信号として出力する。制御演算回路７４の時間設定値出力制御回路７４２から駆動回路９４を通して与えられた制御信号に応じて、発光部９１から、パルス発光がなされる。対象物９２を反射したパルス光が、レンズ９３やＢＰＦなどを通して図１に示した画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）に照射される。

図８のステップＳ９０３において、画素アレイ部の各画素Ｘ_ijは、受光により生成された電子（光電子）を、制御演算回路７４の時間設定論理回路７４１から駆動回路９４を通して与えられた制御信号に応じて動作し、出力信号を出力バッファ９７．９８を介して論理演算回路７１に送る。この際、図９に示すように、第１駆動信号Ｇ_１，第２駆動信号Ｇ_２，第３駆動信号Ｇ_３，排出駆動信号Ｇ_Ｄがオフセット時間を挟んだ異なるタイミングで、それぞれ印加される。ステップＳ９０３では論理演算回路７１が、各画素Ｘ_ijから出力された信号に応じて、式（３）のα＝１として式（５）を用いて距離を算出する演算を行い、距離測定をする。

それぞれが電界制御電極対である第１の電荷振分ゲート（３１ａ，３１ｂ）及び第２の電荷振分ゲート（３２ａ，３２ｂ），第３の電荷振分ゲート（３３ａ，３３ｂ），電荷排出ゲート（３４ａ，３４ｂ）間に定義される電荷移動経路を通る信号電荷の違いにより、論理演算回路７１が、式（３）のα＝１として式（５）を用いて距離を算出する演算を実行する。ステップＳ９０３では、論理演算回路７１が更に、距離算出の演算結果を、制御演算回路７４の時間設定論理回路７４１に送る。

図８のステップＳ９０４において、制御演算回路７４の設定値判定回路７４４が、論理演算回路７１から出力された距離算出の演算結果に対して、駆動設定が適切かどうかの判定を行う。ステップＳ９０４において、設定値判定回路７４４がイエス(Ｙｅｓ)と判断した場合は、制御演算回路７４の時間設定論理回路７４１へデータを渡す。時間設定論理回路７４１は、図８のステップＳ９０５において、光投影時間Ｔ_oを短縮する。引き続き、ステップＳ９０６において、時間設定論理回路７４１が繰り返し周期時間Ｔ_cを短縮する。

光投影時間Ｔ_o及び繰り返し周期時間Ｔ_cが短縮され、駆動方法が変更された制御信号が、図１に示した駆動回路９４を介し、発光部９１及び画素アレイ部に渡され、図８のステップＳ９０３において距離が測定される。以下ステップＳ９０３、ステップＳ９０４、ステップＳ９０５、ステップＳ９０６を経てステップＳ９０３に戻るループ処理が、ステップＳ９０４で設定値判定回路７４４が否（Ｎｏ）と判断するまで、繰り返される。そして、設定値判定回路７４４が否（Ｎｏ）と判断すれば、ステップＳ９０７において制御演算回路７４の距離画像出力制御回路７４３が出力部７５へデータを渡し、出力部７５から出力信号が出力される。

図８及び図９に示したように、参考技術に係る測距装置では測定距離に応じて、光投影時間Ｔ_o及び繰り返し周期時間Ｔ_cを変更して距離精度を向上させることができる。しかし、図８及び図９に示した参考技術に係る測距装置においては、第１電荷蓄積時間Ｔ_ａ１＝第２電荷蓄積時間Ｔ_ａ２＝第３電荷蓄積時間Ｔ_ａ３＝光投影時間Ｔ_o＝一定であるが、図１０の破線に示すような実際の距離に対する推定距離Ｌの線形性が崩れる問題がある。図１０は、光投影時間Ｔ_o＝第１電荷蓄積時間Ｔ_ａ１＝第２電荷蓄積時間Ｔ_ａ２＝第３電荷蓄積時間Ｔ_ａ３＝３４ｎｓ、片道光路長＝５．１ｍの設定条件の場合の実測例である。理想的には５ｍ程の線形性が得られる条件であるが、図１０の破線に示す実測結果では、実際の距離が３ｍ程度から対応する推定距離Ｌの線形性が崩れてきている。

図８及び９に示した参考技術に係る測距装置の駆動方法では、図６及び図７のｉ＝０のときの暗時相当の第３信号電荷Ｑ３を、距離算出の演算に用いており、その結果図１０の破線に示すように遠景の線形性が崩れる。第１の実施形態に係る測距装置の駆動方法によると、ｉ＝８のときの暗時相当の第３信号電荷Ｑ３を距離を算出する演算に用いており、図１０の太い実線に示すように、距離が３．５ｍでの測距データの線形性が図中の矢印のように回復していることが分かる。

図１１は、参考技術に係る測距装置で実際の距離に対する測定距離の線形性が崩れる理由となる光電子の挙動を説明する模式図である。図１１の遮光膜４１の開口部４２を通り過ぎた光（光子）は、機能基体層２０内で吸収されて、光電子（電子）を発生する。機能基体層２０内で、光（光子）は、表面から指数関数的に吸収され、１対１で光電子を発生するが、図１１では、説明を簡単にするために、比較的浅く、表面に近い表面埋込領域２２と、機能基体層２０の比較的深い（表面から遠い）ところで発生した２つの光電子とその挙動を示している。

機能基体層２０の比較的浅いところで発生した光電子は、機能基体層２０の該当箇所にかかる電界によってドリフト輸送される。光電子は、ｐ型の機能基体層２０とｎ型の表面埋込領域２２が生成する空乏層の電位最深部に瞬時に移動して待機する。そののち、図３に示した第１の電荷振分ゲート（３１ａ，３１ｂ）を構成する電界制御電極対間に定義される電荷移動経路の電位が下がれば、光電子は第１電荷蓄積領域２３ａへと移動し、第１電荷蓄積領域２３ａに貯まる信号となる。

又、機能基体層２０の比較的浅いところで発生した光電子はｐ型の機能基体層２０とｎ型の表面埋込領域２２が生成する空乏層の電位最深部に瞬時に移動して待機する。図３に示した電荷排出ゲート（３４ａ，３４ｂ）を構成する電界制御電極対間に定義される電荷移動経路の電位が下がれば、光電子は電荷排出領域２３ｄへと移動し、図示していない電源（ＶＤＤ）に排出される。

機能基体層２０の比較的深いところで発生した光電子は、機能基体層２０の比較的深いところに電界がかかっていないため、図１１に模式的に示したように、しばらくの間ランダムウォークする。その後、機能基体層２０の内部の電界がかかる位置に到達すると、電界ドリフトによって、ｐ型の機能基体層２０とｎ型の表面埋込領域２２が生成する空乏層の電位最深部に瞬時に移動して待機する。そののち、第１の電荷振分ゲート（３１ａ，３１ｂ）を構成する電界制御電極対間に定義される電荷移動経路の電位が下がれば、第１電荷蓄積領域２３ａへと移動し、第１電荷蓄積領域２３ａに貯まる信号となる。

又、機能基体層２０の比較的深いところで発生した光電子はしばらくの間ランダムウォークしたのち、ｐ型の機能基体層２０とｎ型の表面埋込領域２２が生成する空乏層の電位最深部に瞬時に移動して待機する。電荷排出ゲート（３４ａ，３４ｂ）を構成する電界制御電極対間に定義される電荷移動経路の電位が下がれば、光電子は電荷排出領域２３ｄへと移動し、図示していない電源（ＶＤＤ）に排出される。

図１２は、参考技術に係る測距装置の問題点を引き起こす主メカニズムのイメージを過渡応答波形の形でまとめた図である。図１２（ａ）が、理想状態を示している。図１２（ａ）で、Ｔ_oは光投影時間、Ｔ_ｄは受信光の遅延時間、Ｔ_ａｅｆｆは電荷蓄積に必要な時間である。理想的な矩形投影パルス光が出射されれば、距離に応じて遅延時間Ｔ_ｄだけ遅れて、投影パルス光と同じ形をした受信光が返ってくる。そして、返ってきた受信光が、遮光膜４１の開口部４２を介して参考技術に係る測距装置の受光部に照射されれば、やはり、同じ形をした矩形の光電子分布が得られる。

図１２（ｂ）は、図１１に示した機能基体層２０内の光電子の挙動を考慮した状態を示している。図１２（ｂ）においても、Ｔ_oは光投影時間、Ｔ_ｄは受信光の遅延時間、Ｔ_ａｅｆｆは電荷蓄積に必要な時間であり、Ｔ_oｅｆｆは実効的な光投影時間である。たとえ理想的な矩形投影パルス光が出射され、距離に応じて遅延時間Ｔ_ｄだけ遅れて、投影パルス光と同じ形をした受信光が返ってきても、返ってきた受信光が、参考技術に係る測距装置の受光部に照射されたのち、光電変換されると、その光電変換された位置の拡がりによって、第１電荷蓄積領域２３ａ、第２電荷蓄積領域２３ｂ、第３電荷蓄積領域２３ｃ等に収集される時間がバラツキ、遅れていくことを示している。

－第１の実施形態の変形例－
第１の実施形態に係る測距装置においては、第３電荷蓄積時間Ｔ_ａ３を伸張させ、環境光の時間線形補正を行うため、環境光による第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和が、蓄積時間に比例して大きくなる。これにより、第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和で、画素が飽和する場合が多くなる。このことを改善するためには、第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和を、第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和、並びに第２電荷蓄積領域２３ｂ及び第２補助キャパシタＣ２のそれぞれの電荷蓄積量の和よりも大きくなるように設計すればよい。

（第２の実施形態）
第２の実施形態に係る測距装置の構成の一例は、第１及び第１の実施形態の変形例に係る測距装置と同様、図１～４で示される。図１４は、第２の実施形態に係る測距装置における過渡応答の波形を模式的に示す図である。第１及び第１の実施形態の変形例に係る測距装置における図１４に対応する図は図１２（ｂ）に示される。第１及び第１の実施形態の変形例において、投影光の波形の歪みは考慮されていない。しかしながら実際は、図１４に示すように、投影光自体に遅れや、波形の歪みが生じる。受信光は、被写体までの距離の分だけ遅れて入射する。光電子は、第１及び第１の実施形態の変形例において述べた理由により、受信光波形よりも更に遅れ、波形の歪みが生じる。

図１５に、第２の実施形態に係る測距装置の制御演算回路７４の動作の概略をフローチャートで示す。フロー実施時の測距値は後述する式（６）～（９）による補正によって環境光の影響を排除できるが、フロー実施時は、環境光の影響を避ける方が簡便であり、精度を高めることができるので、暗時環境下で測定を行うことが望ましい。

図１５のステップＳ２０１において、制御演算回路７４の時間設定論理回路７４１が第１電荷蓄積時間Ｔ_ａ１＝第２電荷蓄積時間Ｔ_ａ２＝第３電荷蓄積時間Ｔ_ａ３に設定する。設定された第１電荷蓄積時間Ｔ_ａ１、第２電荷蓄積時間Ｔ_ａ２、第３電荷蓄積時間Ｔ_ａ３を、時間設定値出力制御回路７４２が図１に示したインターフェイス７６を介して駆動回路９４に制御信号として出力する。制御演算回路７４の時間設定値出力制御回路７４２から駆動回路９４を通して与えられた制御信号に応じて、発光部９１から、パルス発光がなされる。

引き続き、ステップＳ２０２において、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijは、受光により生成された電子（光電子）を、制御演算回路７４の時間設定論理回路７４１から駆動回路９４を通して与えられた制御信号に応じて動作し、出力信号を出力バッファ９７．９８を介して論理演算回路７１に送る。論理演算回路７１が、画素アレイ部（Ｘ₁₁～Ｘ_1m；Ｘ₂₁～Ｘ_2m；……；Ｘ_n1～Ｘ_nm）の各画素Ｘ_ijから出力された信号に応じて、後述する式（６）～（９）を用いて距離を算出する演算を行い、距離測定をする。ステップＳ２０２では、論理演算回路７１が更に、距離算出の演算結果を、制御演算回路７４の時間設定論理回路７４１に送る。

図１５のステップＳ２０３において、設定値判定回路７４４は、暗時相当の第１信号電荷Ｑ１が、データ記憶装置７２に予め格納されたしきい値を上回らないか否かを判定する。但し、１回目の測定で否(No)となることはない。図１６に示すように、第２電荷蓄積領域２３ｂに電荷を蓄積するタイミングに同期させて発光させており、発光時間が必ず第２電荷蓄積領域２３ｂに電荷を蓄積するタイミングから遅れ、更に受光時間は発光時間よりも遅れるため、初期設定において暗時相当の第１信号電荷Ｑ１がしきい値を超えることはない。

ステップＳ２０３において、設定値判定回路７４４がイエス(YES)と判断した場合は、制御演算回路７４の時間設定論理回路７４１へデータを渡す。時間設定論理回路７４１は、図１５のステップＳ２０４において、制御演算回路７４の時間設定論理回路７４１が第１電荷蓄積時間Ｔ_ａ１を伸張したのち、ステップＳ２０２において距離測定をする。以下ステップＳ２０２、ステップＳ２０３、ステップＳ２０４を経てステップＳ２０２に戻るループ処理が、ステップＳ２０３で設定値判定回路７４４が否(No)と判断するまで、繰り返される。そして、設定値判定回路７４４が否(No)と判断すれば、ステップＳ２０５において、制御演算回路７４の時間設定論理回路７４１が第１電荷蓄積時間Ｔ_ａ１を１サイクル以上前の、暗時相当の第１信号電荷Ｑ１がしきい値を超えなかったときの値まで縮小し、処理が終了する。

第２の実施形態に係る測距装置による推定距離Ｌは、以下の式（６）～（９）で表される：

Ｑ２_real(b)＝ Ｑ２－Ｑ１_beta-ef. ……（６）
Ｑ３_real(b)＝ Ｑ３－Ｑ１_beta-ef. ……（７）
Ｑ１_beta-ef.＝β×Ｑ１ ……（８）
Ｌ＝（ｃＴ_o／２）（Ｑ３_real(b)／（Ｑ２_real(b)＋ Ｑ３_real(b)）） …（９）

ここで、βは、第１電荷蓄積時間Ｔ_ａ１の伸張割合である。第２の実施形態に係る測距装置においては、図２に示した制御演算回路７４の時間設定論理回路７４１を用いて第１電荷蓄積時間Ｔ_ａ１を伸張させることができるので、式（６）～（９）に示すように、第１電荷蓄積時間Ｔ_ａ１の伸張割合βによる環境光の時間線形補正を行えばよい。

図１６は、図１５のフローチャートに基づいたタイミング図である。ｉ＝０からｉ＝４まで第１電荷蓄積時間Ｔ_ａ１を伸張し、ｉ＝４で暗時相当の第１信号電荷Ｑ１がしきい値を超えた例である。図１６に示す例では、図１５に示すフローチャートのステップＳ２０５のときに、第１電荷蓄積時間Ｔ_ａ１をｉ＝２のときの値に縮小している。ｉ＝２のときの値に縮小したのは、各種バラツキを考慮し、より安全な状況に向けてマージンを取っているためである。

このシーケンスで重要なことは、距離情報シグナルとなる受信光が環境光補正に用いる第１電荷蓄積時間Ｔ_ａ１には受信されないこと、及び第１電荷蓄積時間Ｔ_ａ１が終了する時間が出来るだけ受信光入射開始時期に近いことである。こうすることにより、短距離側の測距できる最短距離は変化しないが、第２電荷蓄積時間Ｔ_ａ２及びＴ_ａ３を十分使えるようになるため、測距範囲を拡大できる。

－第２の実施形態の変形例－
第２の実施形態に係る測距装置においては、第１電荷蓄積時間Ｔ_ａ１を伸張させ、環境光の時間線形補正を行うため、環境光による第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和が、蓄積時間に比例して大きくなる。これにより、第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和で、画素が飽和する場合が多くなる。このことを改善するためには、第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和を、第２電荷蓄積領域２３ｂ及び第２補助キャパシタＣ２のそれぞれの電荷蓄積量の和、並びに第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和よりも大きくなるように設計すればよい。

（第３の実施形態）
第３の実施形態に係る測距装置の構成の一例は、第１及び第２の実施形態に係る測距装置と同様、図１～４で示される。図１７は、第３の実施形態に係る測距装置における過渡応答の波形を模式的に示す図である。図１８は、第３の実施形態に係る測距装置の制御演算回路７４の動作の概略示すフローチャートである。図１９は、図１８のフローチャートに基づいたタイミング図である。図１７に示す波形は、測距したい被写体が最短距離にある状態を示している。図１８のフローチャートは、図１５のフローチャートに第２電荷蓄積時間Ｔ_ａ２を伸張するフローが追加されている。追加した第２電荷蓄積時間Ｔ_ａ２を伸張するフローは、第１の実施形態に係る測距装置の第３電荷蓄積時間Ｔ_ａ３を伸張するフローと概ね同様である。即ち、第３の実施形態は第１の実施形態と第２の実施形態を組み合わせたものであり、遠景の線形性の改善と、測距範囲の拡大を同時に実現することができる。

図１８のフローチャートの実施時の測距値は、以下の式（10）～（14）による補正によって環境光の影響を排除できる。しかし、図１８のフローチャートの実施時は、環境光の影響を避ける方が簡便であり、精度を高めることができるので、暗時環境下で測定を行うことが望ましい。第３の実施形態に係る測距装置による推定距離Ｌは、以下の式（10）～（14）で表される：

Ｑ２_real(c)＝ Ｑ２－Ｑ１_beta-ef. ……（10）
Ｑ３_real(c)＝ Ｑ３－Ｑ１_gamma-ef. ……（11）
Ｑ１_beta-ef.＝β×Ｑ１ ……（12）
Ｑ１_gamma-ef.＝γ×Ｑ１ ……（13）
Ｌ＝（ｃＴ_o／２）（Ｑ３_real(c)／（Ｑ２_real(c)＋ Ｑ３_real(c)））…（14）

ここで、βは第１電荷蓄積時間Ｔ_ａ１の伸張割合であり、γは第３電荷蓄積時間Ｔ_ａ3の伸張割合である。第３の実施形態に係る測距装置では、図２に示した制御演算回路７４の時間設定論理回路７４１を用いて第１電荷蓄積時間Ｔ_ａ１及び第３電荷蓄積時間Ｔ_ａ3を伸張させることができるので、式（10）～（14）に示すように、第１電荷蓄積時間Ｔ_ａ１の伸張割合β及び第３電荷蓄積時間Ｔ_ａ3の伸張割合γで環境光の時間線形補正を行えばよい。

従来、各々の電荷蓄積時間はすべて同じ長さにしていた。それに対して第３の実施形態においては、各々の電荷蓄積時間をすべて互いに異なる値にしており、測距演算式の修正は、各々の電荷蓄積時間に対して線形補正するのみでよい。即ち、本発明のイメージセンサ画素の駆動においては、各々の電荷蓄積時間を必ずしもすべて同じにする必要はなく、状況に応じて、各々の電荷蓄積時間を最適となるよう変化させてもよい。

－第３の実施形態の変形例－
第３の実施形態においては、第１電荷蓄積時間Ｔ_ａ１及び第３電荷蓄積時間Ｔ_ａ３を伸張させ、環境光の時間線形補正を行うため、環境光による第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和及び第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和が、蓄積時間に比例して大きくなる。これにより、第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和及び第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和で、画素が飽和する場合が多くなる。このことを改善するためには、第１電荷蓄積領域２３ａ及び第１補助キャパシタＣ１のそれぞれの電荷蓄積量の和及び第３電荷蓄積領域２３ｃ及び第３補助キャパシタＣ３のそれぞれの電荷蓄積量の和を、第２電荷蓄積領域２３ｂ及び第２補助キャパシタＣ２のそれぞれの電荷蓄積量の和よりも大きくなるように設計すればよい。

（第４の実施形態）
第４の実施形態に係る測距装置の画素の主要部の断面図を図２１に示す。画素の主要部は、ｐ型の半導体からなる機能基体層２０、機能基体層２０の上部の一部に設けられたｎ型の表面埋込領域２２、及び表面埋込領域２２の表面に接して設けられた、ｐ^＋型のピニング層２９を含む光電変換領域（２９，２２）と、光電変換領域（２９，２２）上に設けられたゲート絶縁膜３３を含む。そして、光電変換領域（２９，２２）の中央部を受光領域としている。光電変換領域（２９，２２）を囲むように光電変換領域（２９，２２）の中心位置に関して対称となる２つの位置のそれぞれに互いに離間して設けられた、機能基体層２０よりも高不純物密度でｎ^＋型の第１電荷蓄積領域２３ｐが第１浮遊ドレイン領域ＦＤ１として、第２電荷蓄積領域２３ｑが第２浮遊ドレイン領域ＦＤ２として配置されている。

遮光膜４１によって開口部以外を遮光された領域に２つの電荷振分ゲートである第１電荷振分ゲート５４ｐ（Ｇ１）、第２電荷振分ゲート５４ｑ（Ｇ２）がゲート絶縁膜３３を有する絶縁ゲート型トランジスタ構造の機構を構成するように接続されている。それぞれの電荷振分ゲートを構成する絶縁ゲート型トランジスタのドレイン領域として第１電荷蓄積領域２３ｐ及び第２電荷蓄積領域２３ｑが接続されている。第１電荷蓄積領域２３ｐ及び第２電荷蓄積領域２３ｑのそれぞれには、図示していないが第１補助キャパシタＣ１及び第２補助キャパシタＣ２と、ソースフォロア増幅トランジスタＳＦ１及びＳＦ２とが表面配線等を介して接続されている。

光電変換領域（２９，２２）の受光領域に収集された光電子は、第１電荷振分ゲート５４ｐ、第２電荷振分ゲート５４ｑの内の一つのチャネル（電荷移動経路）を導通状態にすると、チャネル（電荷移動経路）を導通状態にした転送ゲート電極側に接続された浮遊ドレイン領域に移動する。図２１に示す撮像素子とほぼ同じ位置からパルス光を出射し、対象物９２（図１参照。）からの反射光を撮像素子で受光する。受信光は、対象物９２と撮像素子との間の距離に応じて、投影光を出射した時間から遅延時間Ｔｄだけ遅れて撮像素子に入射する。投影光の光投影時間Ｔ_oと、第１電荷振分ゲート５４ｐ及び第２電荷振分ゲート５４ｑに印加する電圧パルスのオン／オフを同期させると、第１電荷振分ゲート５４ｐに印加するパルスに合わせて第１電荷蓄積領域２３ｐへ、第２電荷振分ゲート５４ｑに印加するパルスに合わせて第２電荷蓄積領域２３ｑへと、受信光の遅延時間Ｔd、即ち測距装置と対象物９２との間の距離に応じて、各々の転送ゲート電極に対応した蓄積電荷量に違いが生じ、対象物９２までの距離を求めることができる。

しかし、現実には、測距装置と対象物９２との間の距離に応じて生じる受信光の遅延時間Ｔd以外に、光電変換領域（２９，２２）の受光領域に入射した受信光に遅れが生じる。受信光の光子は、光電変換領域（２９，２２）内で、表面から指数関数的に吸収され、１対１で光電子を発生するため、比較的表面に近いところで発生する光電子が、光電変換領域（２９，２２）の受光領域、ゲートを経由して電荷蓄積領域に到達するまでの時間には時間差が生じる。即ち、光電変換された位置の拡がりによって、光電変換領域（２９，２２）に収集され、ゲートを経由して電荷蓄積領域に到達する時間にバラツキが生じるため、遅れが生じる。

従来、電荷蓄積時間の長さは同じであった。第４の実施形態に係る測距装置では、遅れる光電子による距離精度の低下を考慮して、図２に示した制御演算回路７４の時間設定論理回路７４１を用いて電荷蓄積時間を異なる長さに設定する。具体的には、第１の実施形態における駆動パルスのように、時間設定論理回路７４１が第２電荷蓄積領域２３ｑへ電荷が蓄積する第２電荷蓄積時間Ｔ_ａ２を第１電荷蓄積領域２３ｐへ電荷が蓄積する第１電荷蓄積時間Ｔ_ａ１よりも長くする。図２０（ｂ）は第４の実施形態に係る測距装置の駆動パルスを示すタイミング図であり、図２０（ａ）は参考技術に係る測距装置の駆動パルスを示すタイミング図である。

第４の実施形態に係る測距装置において、光電変換領域（２９，２２）の受光領域に到達した電荷は第１電荷蓄積領域２３ｐ又は第２電荷蓄積領域２３ｑのいずれかに転送され、蓄積している。図２０（ａ）に記載の、参考技術に係る測距装置の駆動パルスでは、遠くにある対象物９２の場合、第２電荷蓄積領域２３ｑに入るべき電子が次の周期の第１電荷蓄積領域２３ｐに入るため、距離精度が低下する。図２０（ａ）に記載の、参考技術に係る測距装置の駆動パルスの場合、次の周期の第１電荷蓄積領域２３ｐに入っていた、第２電荷蓄積領域２３ｑに入るべき電子は、図２０（ｂ）に記載の、第４の実施形態に係る測距装置の駆動パルスでは、次の周期の第１電荷蓄積領域２３ｐに入ることなく第２電荷蓄積領域２３ｑに入る。

このように、参考技術に係る測距装置では、対象物が遠くにある場合、第２電荷蓄積領域２３ｑに入るべき電子が次の周期の第１電荷蓄積領域２３ｐに入るため、距離精度が低下するが、第４の実施形態に係る測距装置においては、図２に示した制御演算回路７４の時間設定論理回路７４１を用いて、第２電荷蓄積時間Ｔ_ａ２を長くしているので、対象物が遠くにある場合でも、距離精度が低下することはない。

－第４の実施形態の変形例－
第４の実施形態の変形例に係る測距装置の画素の主要部の断面図を図２３に示す。図２３に示す画素主要部は、図２１に示す画素の主要部の光電変換領域（２９，２２）の受光領域に、第３電荷振分ゲート５４ｓ（Ｇ３）が接続された構造をなしている。第３電荷振分ゲート５４ｓには第３電荷蓄積領域２３ｓが接続され、図示していないが第３補助キャパシタＣ３と、ソースフォロア増幅トランジスタＳＦ３とが表面配線等を介して接続されている。第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｓには、更に、第１リセットトランジスタＲ１、第２リセットトランジスタＲ２及び第３リセットトランジスタＲ３がそれぞれ接続されている。

図２２（ｂ）は第４の実施形態の変形例に係る測距装置の駆動パルスを示すタイミング図であり、図２２（ａ）は第４の実施形態に係る測距装置の駆動パルスを示すタイミング図である。参考技術に係る測距装置では、対象物が遠くにある場合では、距離精度が低下する問題があった。このため、第４の実施形態の変形例において、第３電荷振分ゲート５４ｓの直下のチャネル（電荷移動経路）を導通状態にする際に、第３リセットトランジスタＲ３のチャネル（電荷移動経路）を導通状態にすることで、電荷を第３電荷蓄積領域２３ｓに貯めることなく、第３リセットトランジスタＲ３のリセットドレイン領域に接続された電源に電荷は排出される。従って、第２電荷蓄積領域２３ｑに入るべき電子が次の周期の第１電荷蓄積領域２３ｐに入ることがなくなり、距離精度を良好に確保することができる。

（第５の実施形態）
第５の実施形態に係る測距装置の画素の主要部の平面図を図２５に示す。透明電極をゲート電極としたＭＯＳ構造を用いた光電変換部を有するフォトゲート（ＰＧ）１１を囲むようにフォトゲート１１の中心位置に関して対称となる６つの位置のそれぞれに互いに離間して設けられた、第１電荷蓄積領域２３ｐが第１浮遊ドレイン領域ＦＤ１として、第２電荷蓄積領域２３ｑが第２浮遊ドレイン領域ＦＤ２として、第３電荷蓄積領域２３ｒが第３浮遊ドレイン領域ＦＤ３として、第４電荷蓄積領域２３ｓが浮遊ドレイン領域ＦＤ４として、第１電荷排出領域２３ｕと第２電荷排出領域２３ｖが電源VDDに接続されている。

図示していない遮光膜によって開口部以外を遮光して領域を定義されたフォトゲート１１の周りを囲むように、第１電荷振分ゲート３３ｐ（Ｇ１）、第２電荷振分ゲート３３ｑ（Ｇ２）、第３電荷振分ゲート３３ｒ（Ｇ３）、第４電荷振分ゲート３３ｓ（Ｇ４）、第１電荷排出ゲート３３ｕ（ＧＤ）及び第２電荷排出ゲート３３ｖ（ＧＤ）が、それぞれ絶縁ゲート型トランジスタ構造の機構を構成する６つの転送ゲート電極として接続されている。

図示を省略しているが、第１電荷振分ゲート３３ｐ、第２電荷振分ゲート３３ｑ、第３電荷振分ゲート３３ｒ、第４電荷振分ゲート３３ｓ、第１電荷排出ゲート３３ｕ及び第２電荷排出ゲート３３ｖの直下には、それぞれ絶縁ゲート型トランジスタを構成するゲート絶縁膜が配置されている。６つの電荷振分ゲートをそれぞれ構成する絶縁ゲート型トランジスタのドレイン領域として、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ、第３電荷蓄積領域２３ｒ、第４電荷蓄積領域２３ｓ、第１電荷排出領域２３ｕ及び第２電荷排出領域２３ｖが接続されている。

第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ、第３電荷蓄積領域２３ｒ及び第４電荷蓄積領域２３ｓのそれぞれには、図示していないが第１補助キャパシタＣ１、第２補助キャパシタＣ２、第３補助キャパシタＣ３及び第４補助キャパシタＣ４が表面配線等を介してそれぞれ接続されている。更に、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ、第３電荷蓄積領域２３ｒ及び第４電荷蓄積領域２３ｓのそれぞれには、第１ソースフォロア増幅トランジスタＳＦ１、第２ソースフォロア増幅トランジスタＳＦ２、第３ソースフォロア増幅トランジスタＳＦ３及び第４ソースフォロア増幅トランジスタＳＦ４が表面配線等を介して接続されている。第１電荷排出領域２３ｕ及び第２電荷排出領域２３ｖは表面配線等を介して電源に接続されている。

フォトゲート１１に収集された信号電荷等は、第１電荷振分ゲート３３ｐ、第２電荷振分ゲート３３ｑ、第３電荷振分ゲート３３ｒ又は第４電荷振分ゲート３３ｓの直下のいずれか一つのチャネル（電荷移動経路）を導通状態にすると、チャネル（電荷移動経路）が導通状態になった電荷振分ゲートに接続された浮遊ドレイン領域に移動する。一方、第１電荷排出ゲート３３ｕ又は第２電荷排出ゲート３３ｖの直下のいずれか一つ又は両方のチャネル（電荷移動経路）を導通状態にすると、背景光（環境光）に起因した電荷等はドレインを介して電源に排出される。

図２５に示す撮像素子とほぼ同じ位置からパルス光を出射し、対象物９２（図１参照。）からの反射光を撮像素子で受光する。受信光は、対象物９２と撮像素子との間の距離に応じて、投影光を出射した時間から遅延時間Ｔdだけ遅れて撮像素子に入射する。投影光の光投影時間Ｔ_oと、第１電荷振分ゲート３３ｐ、第２電荷振分ゲート３３ｑ、第３電荷振分ゲート３３ｒ又は第４電荷振分ゲート３３ｓに印加する電圧パルスのオン／オフを同期させると、第１電荷振分ゲート３３ｐに印加するパルスに合わせて第１電荷蓄積領域２３ｐへ、第２電荷振分ゲート３３ｑに印加するパルスに合わせて第２電荷蓄積領域２３ｑへ、第３電荷振分ゲート３３ｒに印加するパルスに合わせて第３電荷蓄積領域２３ｒへ、第４電荷振分ゲート３３ｓに印加するパルスに合わせて第４電荷蓄積領域２３ｓへと、受信光の遅延時間Ｔd、即ち測距装置と対象物９２との間の距離に応じて、各々の電荷振分ゲートに対応した蓄積電荷量に違いが生じ、対象物９２までの距離を求めることができる。

しかし、現実には、測距装置と対象物９２との間の距離に応じて生じる受信光の遅延時間Ｔd以外に、シリコン内部でも受光領域に入射した受信光に遅れが生じる。即ち、光電変換された位置の拡がりによって、フォトゲート１１に収集され、４つの電荷振分ゲートを経由して、対応するそれぞれの電荷蓄積領域に到達する時間にバラツキが生じるため、遅れが生じる。

図２４（ｂ）は第５の実施形態に係る測距装置の駆動パルスを示すタイミング図であり、図２４（ａ）は参考技術に係る測距装置の駆動パルスを示すタイミング図である。従来、電荷蓄積時間の長さは同じであったが、遅れる信号電荷等による距離精度の低下を考慮して、電荷蓄積時間を異なる長さに設定すればよい。具体的には、図２の制御演算回路７４の時間設定論理回路７４１を用いて、図２４（ｂ）のタイミング図に示すように、第４電荷蓄積領域２３ｓへ電荷を蓄積する時間として割り当てられる第４電荷蓄積時間Ｔ_ａ４を、第１電荷蓄積領域２３ｐへ電荷を蓄積する時間として割り当てられる第１電荷蓄積時間時間Ｔ_ａ１、第２電荷蓄積領域２３ｑへ電荷を蓄積する時間として割り当てられる第２電荷蓄積時間時間Ｔ_ａ２、第３電荷蓄積領域２３ｒへ電荷を蓄積する時間として割り当てられる第３電荷蓄積時間Ｔ_ａ３よりも長くすればよい。

第１～第５の実施形態に係る測距装置において、背景光（環境光）成分を含む信号電荷の経路となる電荷振分ゲートの数が３つの場合及び４つの場合について述べた。しかし、背景光（環境光）成分を含む信号電荷の経路となる電荷振分ゲートの数が５つより大きい場合にも、同様の議論が成り立つ。一般にはＮを３以上の正の整数としてＮ個の電荷振分ゲートであれば、例えばＮ番目の電荷振分ゲートに割り当てられる電荷蓄積時間を長くすれば、第１～第５の実施形態に係る測距装置において述べたのと同様の機能と効果が実現される。

（第６の実施形態）
第６の実施形態に係る測距装置の画素の主要部の平面図を図２７に、参考技術に係る測距装置の画素の主要部の平面図を図２６に示す。ｐｎ接合を用いた光電変換部を有するフォトダイオード１１の中心位置に関して対称となる４つの位置のそれぞれに、互いに離間して設けられた、ｎ^＋型の第１電荷蓄積領域２３ｐが第１浮遊ドレイン領域ＦＤ１として、ｎ^＋型の第２電荷蓄積領域２３ｑが第２浮遊ドレイン領域ＦＤ２として、ｎ^＋型の第３電荷蓄積領域２３ｒが第３浮遊ドレイン領域ＦＤ３として、ｎ^＋型の電荷排出領域２３ｓがドレインとして配置されている。

図示していない遮光膜によって開口部以外を遮光して領域を定義されたフォトダイオード１１の周りを囲むように、４つの電荷振分ゲートである第１電荷振分ゲート５４ｐ（Ｇ１）、第２電荷振分ゲート５４ｑ（Ｇ２）、第３電荷振分ゲート５４ｒ（Ｇ３）及び電荷排出ゲート５４ｓ（ＧＤ）が配置されている。第１電荷振分ゲート５４ｐ、第２電荷振分ゲート５４ｑ、第３電荷振分ゲート５４ｒ及び電荷排出ゲート５４ｓは、それぞれ絶縁ゲート型トランジスタ構造の機構を構成するように多結晶シリコン等の導電体薄膜でゲート電極を構成している。

それぞれの電荷振分ゲートを構成する絶縁ゲート型トランジスタのドレイン領域には、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ、第３電荷蓄積領域２３ｒ及び電荷排出領域２３ｓが接続されている。第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒのそれぞれには、第１補助キャパシタＣ１、第２補助キャパシタＣ２及び第３補助キャパシタＣ３が表面配線等を介して接続されている。図２６及び図２７の右上に示した第１補助キャパシタＣ１はｎ^＋型の拡散領域２５ｐと、拡散領域２５ｐの上に設けられたキャパシタ絶縁膜（図示省略）と、このキャパシタ絶縁膜の上に設けられた多結晶シリコン等の導電体薄膜からなる第１キャパシタ電極３８ｐで平行平板型のコンデンサを構成できる。

同様に、図２６及び図２７の右下に示した第２補助キャパシタＣ２はｎ^＋型の拡散領域２５ｑと、拡散領域２５ｑの上に設けられたキャパシタ絶縁膜（図示省略）と、このキャパシタ絶縁膜の上に設けられた多結晶シリコン等の導電体薄膜からなる第２キャパシタ電極３８ｑで平行平板型のコンデンサを構成できる。又、図２６の左上に示した第３補助キャパシタＣ３はｎ^＋型の拡散領域２５ｒと、拡散領域２５ｒの上に設けられたキャパシタ絶縁膜（図示省略）と、このキャパシタ絶縁膜の上に設けられた多結晶シリコン等の導電体薄膜からなる第３キャパシタ電極３８ｒで平行平板型のコンデンサを構成されている。

一方、図２７の左上に示した第３補助キャパシタＣ３は、図２６の拡散領域２５ｒより大きな面積のｎ^＋型の拡散領域２５Ｒと、拡散領域２５Ｒの上に設けられたキャパシタ絶縁膜（図示省略）と、このキャパシタ絶縁膜の上に設けられた多結晶シリコン等の導電体薄膜からなる第３キャパシタ電極３８ｒで平行平板型のコンデンサを構成している。このため、図２７に示した第３補助キャパシタＣ３は、図２６に示した第３補助キャパシタＣ３の容量よりも約１．４倍大きい。尚、図２６及び図２７において、第１補助キャパシタＣ１の容量と第２補助キャパシタＣ２の容量は等しい。図２６においては、第１補助キャパシタＣ１の容量＝第２補助キャパシタＣ２の容量＝第３補助キャパシタＣ３としているので、図２７においては、第３補助キャパシタＣ３の容量は、第１補助キャパシタＣ１の容量の約１．４倍の大きさになっている。

拡散領域２５ｐ、拡散領域２５ｑ及び拡散領域２５ｒの上に示した６個の白抜きの四角形は、それぞれコンタクトホールを模式的に示すものであり、コンタクトホールの上に延びる表面配線を介して、拡散領域２５ｐ、拡散領域２５ｑ及び拡散領域２５ｒは接地電位(GND)に接続される。

更に、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒをそれぞれのソース領域として、第１ゲート電極５３ｐを有する第１リセットトランジスタＲＴ、第２ゲート電極５３ｑを有する第２リセットトランジスタＲＴ及び第３ゲート電極５３ｒを有する３リセットトランジスタＲＴが構成されている。第１ゲート電極５３ｐ、第２ゲート電極５３ｑ及び第３ゲート電極５３ｒは、多結晶シリコン等の導電体薄膜で構成できる。第１リセットトランジスタＲＴは、第１ゲート電極５３ｐを介して第１電荷蓄積領域２３ｐに対向する第１リセットドレイン（ＲＤ）領域２６ｐを有する。第２リセットトランジスタＲＴは、第２ゲート電極５３ｑを介して第２電荷蓄積領域２３ｑに対向する第２リセットドレイン（ＲＤ）領域２６ｑを有する。第３リセットトランジスタＲＴは、第３ゲート電極５３ｒを介して第３電荷蓄積領域２３ｒに対向する第３リセットドレイン（ＲＤ）領域２６ｒを有する。

第１リセットドレイン領域２６ｐ、第２リセットドレイン領域２６ｑ及び第３リセットドレイン領域２６ｒの上に示した１個の白抜きの四角形は、それぞれコンタクトホールを模式的に示すものであり、コンタクトホールの上に延びる表面配線を介して、第１リセットドレイン領域２６ｐ、第２リセットドレイン領域２６ｑ及び第３リセットドレイン領域２６ｒは電源電位(Ｖ_DD)に接続される。

更に、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒの上に示した１個の白抜きの四角形も、それぞれコンタクトホールを模式的に示すものであり、コンタクトホールの上に延びる表面配線を介して、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒは、第１ソースフォロア増幅トランジスタＳＦ１の第１増幅ゲート電極５２ｐ、第２ソースフォロア増幅トランジスタＳＦ２の第２増幅ゲート電極５２ｑ及び第３ソースフォロア増幅トランジスタＳＦ３の第３増幅ゲート電極５２ｒに、表面配線等を介して接続されている。第４電荷蓄積領域２３ｓは、１個の白抜きの四角形で模式的に示したコンタクトホールの上を走る表面配線等を介して電源電位(Ｖ_DD)に接続されている。

又、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒのそれぞれコンタクトホールの上に延びる他の表面配線を介して、第１電荷蓄積領域２３ｐ、第２電荷蓄積領域２３ｑ及び第３電荷蓄積領域２３ｒは、第１補助キャパシタＣ１の第１キャパシタ電極３８ｐ、第２補助キャパシタＣ２の第２キャパシタ電極３８ｑ及び第３補助キャパシタＣ３の第３キャパシタ電極３８ｒに接続されている。

第１ソースフォロア増幅トランジスタＳＦ１の第１増幅ドレイン領域１８ｐ、第２ソースフォロア増幅トランジスタＳＦ２の第２増幅ドレイン領域１８ｑ及び第３ソースフォロア増幅トランジスタＳＦ３の第３増幅ドレイン領域１８ｒは、それぞれ図示を省略した電源ＶＤＤに接続される。第１ソースフォロア増幅トランジスタＳＦ１の第１増幅ソース領域２１ｐは、画素選択用の第１選択トランジスタＳＬ１の第１ドレイン電極に共通領域として接続されている。同様に、第２ソースフォロア増幅トランジスタＳＦ２の第２増幅ソース領域２１ｑは画素選択用の第２選択トランジスタＳＬ２の第２ドレイン電極に共通領域として接続され、第３ソースフォロア増幅トランジスタＳＦ３の第３増幅ソース領域２１ｒは、画素選択用の第３選択トランジスタＳＬ３の第３ドレイン電極に共通領域として接続されている。

図２６及び図２７に示すように、第１選択トランジスタＳＬ１の第１選択ソース領域１９ｐは、１個の白抜きの四角形で模式的に示したコンタクトホールを介して、第１の垂直出力信号線Sig１に接続され、第１選択トランジスタＳＬ１の第１選択ゲート電極５１ｐには水平ラインの選択用制御信号Ｓが図１に示した垂直シフトレジスタ及び垂直走査回路９５から与えられる。同様に、第２選択トランジスタＳＬ２の第２選択ソース領域１９ｑは、１個の白抜きの四角形で模式的に示したコンタクトホールを介して、第２の垂直出力信号線Sig２に接続され、第２選択トランジスタＳＬ２の第２選択ゲート電極５１ｑには水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。更に、第３選択トランジスタＳＬ３の第３選択ソース領域１９ｒは、１個の白抜きの四角形で模式的に示したコンタクトホールを介して、第３の垂直出力信号線Sig３に接続され、第３選択トランジスタＳＬ３の第３選択ゲート電極５１ｒには水平ラインの選択用制御信号Ｓが垂直シフトレジスタ及び垂直走査回路９５から与えられる。

選択用制御信号Ｓをハイレベルにすることにより、選択トランジスタＳＬ１，ＳＬ２，ＳＬ３が導通し、ソースフォロア増幅トランジスタＳＦ１，ＳＦ２、ＳＦ３で増幅された第１電荷蓄積領域２３ｐ，第２電荷蓄積領域２３ｑ，第３電荷蓄積領域２３ｒの電位に対応する電位に第１の垂直出力信号線Sig１、第２の垂直出力信号線Sig２及び第３の垂直出力信号線Sig３がそれぞれなる。

既に述べたとおり、図２６及び図２７に示した平面レイアウトの違いは、図２６に示す参考技術においては、第１補助キャパシタＣ１の容量＝第２補助キャパシタＣ２の容量＝第３補助キャパシタＣ３の容量であるが、図２７に示す第６の実施形態に係る測距装置においては、第３補助キャパシタＣ３の容量＞第１補助キャパシタＣ１の容量＝第２補助キャパシタＣ２であることである。第１～第５の実施形態に係る測距装置において、複数の電荷振分ゲートに割り当てられる電荷蓄積時間の内、最後に割り当てられる電荷蓄積時間を長くする例を説明した。このとき、環境光により、電荷蓄積時間を長くした最後の電荷振分ゲートに接続される電荷蓄積領域と補助キャパシタに蓄積される電荷蓄積量の和が大きくなる。

最後に割り当てられる電荷蓄積時間最後に割り当てられる電荷蓄積時間に対応する電荷振分ゲートに接続される電荷蓄積領域と補助キャパシタに蓄積される電荷蓄積量の和の増大によって測距装置の画素の飽和が決定する場合が多くなる。対策として、予め最後に割り当てられる電荷蓄積時間に対応する電荷振分ゲートに接続される電荷蓄積領域と補助キャパシタに蓄積される電荷の容量の和を他の電荷振分ゲートに接続される電荷蓄積領域と補助キャパシタに蓄積される電荷の容量の和より大きく設計すればよい。

電荷蓄積領域の電荷の容量を変更するよりもキャパシタの容量を変更する方が容易であるので、補助キャパシタの容量を大きくすればよい。図２７の場合、第３補助キャパシタＣ３は、第１補助キャパシタＣ１及び第２補助キャパシタＣ２よりも１．４倍の大きい場合を例示したが、１．４倍に限定されるものではなく、環境光の強さ等を考慮して適宜、所望の容量値に設計すればよい。

（その他の実施形態）
上記のように、本発明は第１～第６の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた第１～第６の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

本発明の第１の実施形態に係る測距装置の説明では、図３を用いて本発明の「電荷振分ゲート」が一対の横方向電界制御ゲート（ＬＥＦＭ）のセットで構成される例を示した。そして、又、本発明の第４～第６の実施形態に係る測距装置では、電荷振分ゲートの構造がＭＯＳ型若しくはＭＩＳ型のゲート電極構造の場合を例示した。しかし、電荷振分ゲートの構造や電荷排出電極は、第１～第６の実施形態で例示したＬＥＦＭや絶縁ゲートトランジスタの電極構造等に限定されるものではない。同様な信号電荷を輸送や転送ができる機能を備える構成であればよい。第１～第４及び第６の実施形態の記載では、光電変換部は、ｐｎ接合型のフォトダイオードを構成する受光領域を用いて説明してきた。第５の実施形態の記載では、光電変換部は、透明電極をゲート電極としたＭＯＳ構造を用いたフォトゲート構造にて説明してきた。しかし、光電変換部も、フォトダイオードや、フォトゲートの構造に限定されるものではなく、その他、同様な光電変換機能を備える構成であれば、構わない。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１～第６の実施形態に係る測距装置は、例えば図２８に例示的に示すカメラ等の技術分野における３Ｄ撮像装置として利用可能である。図２８に例示的に示すように、技術分野として利用可能性のあるビデオカメラ等のカメラは、単一の撮像光学系（４３，４４）と、撮像光学系（４３，４４）の光軸に沿って入射する対象物９２（図１参照。）の像を撮像する第１～第６の実施形態に係る測距装置の主要部を構成する３Ｄ撮像装置４５ａと、オートフォーカス（ＡＦ）に用いる第１～第６の実施形態に係る測距装置を用いた距離センサ（測距素子）１５を備える。

本発明を利用する可能性のあるカメラは、第１～第６の実施形態に係る測距装置の主要部を構成する３Ｄ撮像装置４５ａから出力された画像データをデジタルデータに変換するＡ／Ｄ変換回路４７と、Ａ／Ｄ変換回路４７がデジタルデータに変換した画像データを格納するメモリ（半導体記憶装置）４８と、メモリ４８から画像データを受信する中央処理制御部（ＣＰＵ）１３と、中央処理制御部１３を介して画像データを受信して画像データを処理する画像処理部１４とを備える。そして、画像処理部１４には、３Ｄ撮像装置４５ａ及び距離センサ（測距素子）１５の調整データを保存する調整データ記憶装置９９_extが接続され、図５，図８，図１５及び図１８に例示したようなフローチャートに従った調整を可能にしている。

尚、図２８は例示に過ぎず、３Ｄ撮像装置４５ａ又は距離センサ（測距素子）１５が搭載される半導体チップ上に中央処理制御部１３から送信された調整データを保存する調整データ記憶装置が接続され、半導体チップ上の駆動回路に調整データを供給するような構造でもよい。本発明を利用する可能性のあるカメラとしては、更に、中央処理制御部１３に接続された駆動部１２、メディアコントローラ等のメモリカード・インターフェイス１９、操作部１８、ＬＣＤ駆動回路１６、モータドライバ１３ｂ，１３ｃ，１３ｄ、ストロボ制御回路６１を備えることができる。ＬＣＤ駆動回路１６にはＬＣＤからなる表示部５７が接続され、ストロボ制御回路６１にはストロボ装置６２が接続されている。ストロボ装置６２は図１に示した発光部９１を構成することが可能である。

図２８に例示したカメラの中央処理制御部１３は、中央処理制御部１３に接続された画像処理部１４、駆動部１２、メモリ４８，メモリカード・インターフェイス１９、操作部１８、ＬＣＤ駆動回路１６、距離センサ（測距素子）１５、モータドライバ１３ｂ，１３ｃ，１３ｄ、ストロボ制御装置のそれぞれの動作や処理を制御する命令や電気信号を出力する。図示を省略しているが、中央処理制御部１３には、画像処理部１４、駆動部１２、メモリ４８，メモリカード・インターフェイス１９、操作部１８、ＬＣＤ駆動回路１６、距離センサ（測距素子）１５、モータドライバ１３ｂ，１３ｃ，１３ｄ、ストロボ制御装置のそれぞれの動作をそれぞれ実行させる命令出力回路の他、オートホワイトバランス（ＡＷＢ）調整を施すＷＢ調整命令出力回路等の種々の論理回路等が論理的なハードウェア資源として組込まれている。

撮像光学系（４３，４４）を構成する撮影レンズ４３は、図２８に示すように、例えば主レンズ４３ａと、主レンズ４３ａに隣接したズームレンズ４３ｂと、ズームレンズ４３ｂに隣接したフォーカスレンズ４３ｃ等を備えることができる。図２８に例示した構造では、ズームレンズ４３ｂにはズームモータ４９ｂが、フォーカスレンズ４３ｃにはフォーカスモータ４９ｃが接続されている。フォーカスレンズ４３ｃと３Ｄ撮像装置４５ａの間には撮像光学系（４３，４４）を構成する絞り４４が配置されている。例えば、５枚の絞り羽根からなる絞り４４には、絞り羽根を駆動するアイリスモータ５０が接続されている。ズームモータ４９ｂ、フォーカスモータ４９ｃ及びアイリスモータ５０はステッピングモータからなり、中央処理制御部１３に接続されたモータドライバ１３ｂ，１３ｃ，１３ｄから送信される駆動パルスにより動作制御され、レリーズボタン等の操作部１８からの信号により撮像準備処理を行う。

ズームモータ４９ｂは、ズームレンズ４３ｂを例えば２０～５０段階等でワイド側又はテレ側に移動させ、撮影レンズ４３のズーミングを行う。フォーカスモータ４９ｃは、対象物９２からの距離やズームレンズ４３ｂの変倍に応じてフォーカスレンズ４３ｃを移動させ、カメラの撮像条件が最適となるように撮影レンズ４３の焦点調整を行う。アイリスモータ５０は、絞り４４の絞り羽根を動作させて絞り４４の開口面積を変化し、所望の絞り値まで適宜撮影レンズ４３の露光調整を行う。

撮影レンズ４３は図２８に例示する構成に限定されるものではなく、例えば、カメラに対して着脱できる交換式レンズであっても構わない。撮影レンズ４３は、主レンズ４３ａ、ズームレンズ４３ｂ及びフォーカスレンズ４３ｃ等の複数の光学レンズ群から構成されることにより、対象物９２からの光束をその焦点面近傍に配置された３Ｄ撮像装置４５ａの表面に結像させる。

第１～第６の実施形態に係る測距装置の主要部を構成する３Ｄ撮像装置４５ａは、ガラスやセラミックからなるチップ搭載基板（パッケージ基板）４６に搭載されている。３Ｄ撮像装置４５ａには、タイミングジェネレータ（ＴＧ）６３が接続され、タイミングジェネレータ６３は駆動部１２を介して中央処理制御部１３に接続されている。中央処理制御部１３から駆動部１２を介して送られる信号により、タイミングジェネレータ６３がタイミング信号（クロックパルス）を発生し、タイミング信号はチップ搭載基板４６を介して３Ｄ撮像装置４５ａを構成する半導体チップ上に周辺回路として設けられた駆動回路からの電子シャッタ用信号として各行のピクセルに送られる。

即ち中央処理制御部１３は駆動部１２を介してタイミングジェネレータ６３を制御し、３Ｄ撮像装置４５ａの電子シャッタのシャッタ速度を制御する。尚、タイミングジェネレータ６３は、３Ｄ撮像装置４５ａを構成する半導体チップ上の周辺回路として、モノリシックに集積化しても構わない。

３Ｄ撮像装置４５ａを構成する半導体チップの中央の画素アレイ部から出力された撮像信号は、半導体チップの周辺部に周辺回路として設けられた相関二重サンプリング回路（ＣＤＳ）に入力され、３Ｄ撮像装置４５ａの各ピクセルの蓄積電荷量に正確に対応したＲ、Ｇ、Ｂの画像データとして３Ｄ撮像装置４５ａから出力される。３Ｄ撮像装置４５ａから出力された画像データは、図示を省略した増幅器で増幅され、Ａ／Ｄ変換回路４７でデジタルデータに変換される。３Ｄ撮像装置４５ａは、駆動部１２によりタイミング制御されて、３Ｄ撮像装置４５ａの受光面上に結像された対象物９２像を画像信号に変換してＡ／Ｄ変換回路４７へ出力する。

図示を省略しているが、図２８に例示したカメラの画像処理部１４は、ホワイトバランス調整に用いるＷＢ制御量を算出するＷＢ制御量演算回路、画面全体のＧ信号を積算し、又は画面中央部と周辺部とで異なる重みづけをしたＧ信号を積算し、その積算値を出力する自動露出（ＡＥ）検出用論理演算回路、ＡＥ検出用論理演算回路が出力した積算値からＡＥに必要な対象物９２の明るさ（撮影Ｅｖ値）を算出する撮影Ｅｖ値算出回路、更に、階調変換処理回路、ホワイトバランス補正処理回路、γ補正処理回路等の、各種画像処理や画像処理に伴う演算を画像データに対し施す種々の論理回路（ハードウェア・モジュール）を、論理構成上のハードウェア資源として備えることも可能である。

第１の実施の形態に係る画像処理部１４は、画像処理エンジン等があれば実現可能である。又、特徴量生成や識別処理に演算負荷が高い場合、ハードウェアに実装してもよい。例えば、マイクロチップとして実装されたＭＰＵ等を使用してコンピュータシステムで画像処理部１４を構成することも可能である。又、コンピュータシステムを構成する画像処理部１４として、算術演算機能を強化し信号処理に特化したＤＳＰや、メモリや周辺回路を搭載し組込み機器制御を目的としたマイコン等を用いてもよい。或いは、現在の汎用コンピュータのメインＣＰＵを画像処理部１４に用いてもよい。更に、画像処理部１４の一部の構成又はすべての構成をＦＰＧＡのようなＰＬＤで構成してもよい。

１１…フォトダイオード又はフォトゲート、１２…駆動部、１３…中央処理制御部、１３ｂ，１３ｃ，１３ｄ…モータドライバ、１４…画像処理部、１６…ＬＣＤ駆動回路、１８…操作部、１８ｐ…第１増幅ドレイン領域、１８ｑ…第２増幅ドレイン領域、１８ｒ…第３増幅ドレイン領域、１９…インターフェイス、１９ｐ…第１選択ソース領域、１９ｑ…第２選択ソース領域、１９ｒ…第３選択ソース領域、２０…機能基体層、２１ｐ…第１増幅ソース領域、２１ｑ…第２増幅ソース領域、２１ｒ…第３増幅ソース領域、２２…表面埋込領域、２３ａ…第１電荷蓄積領域、２３ｂ…第２電荷蓄積領域、２３ｃ…第３電荷蓄積領域、２３ｄ…電荷排出領域、２３ｐ…第１電荷蓄積領域、２３ｑ…第２電荷蓄積領域、２３ｒ…第３電荷蓄積領域、２３ｓ…第３電荷蓄積領域、２３ｓ…第４電荷蓄積領域、２３ｕ…第５電荷蓄積領域、２３ｖ…第６電荷蓄積領域、２５Ｒ，２５ｐ，２５ｑ，２５ｒ…拡散領域、２６ｐ…第１リセットドレイン領域、２６ｑ…第２リセットドレイン領域、２６ｒ…第３リセットドレイン領域、２７ａ…第１の電荷排出補助領域、２７ｂ…第２の電荷排出補助領域、２７ｃ…第３の電荷排出補助領域、２７ｄ…第４の電荷排出補助領域、２９…ピニング層、３１ａ…第１静電誘導電極、３１ｂ…第２静電誘導電極、３２ａ…第３静電誘導電極、３２ｂ…第４静電誘導電極、３３…ゲート絶縁膜、３３ａ…第５静電誘導電極、３３ｂ…第６静電誘導電極、３３ｐ…第１電荷振分ゲート、３３ｑ…第２電荷振分ゲート、３３ｒ…第３電荷振分ゲート、３３ｓ…第４電荷振分ゲート、３３ｕ…第１電荷排出ゲート、３３ｖ…第２電荷排出ゲート、３４ａ…第７静電誘導電極、３４ｂ…第８静電誘導電極、３８ｐ…第１キャパシタ電極、３８ｑ…第２キャパシタ電極、３８ｒ…第３キャパシタ電極、４１…遮光膜、４２…開口部、４３…撮影レンズ、４３ａ…主レンズ、４３ｂ…ズームレンズ、４３ｃ…フォーカスレンズ、４５ａ…３Ｄ撮像装置、４６…チップ搭載基板、４７…Ａ／Ｄ変換回路、４８…メモリ、４９ｂ…ズームモータ、４９ｃ…フォーカスモータ、５０…アイリスモータ、５１ｐ…第１選択ゲート電極、５１ｑ…第２選択ゲート電極、５１ｒ…第３選択ゲート電極、５２ｐ…第１増幅ゲート電極、５２ｑ…第２増幅ゲート電極、５２ｒ…第３増幅ゲート電極、５３ｐ…第１ゲート電極、５３ｑ…第２ゲート電極、５３ｒ…第３ゲート電極、５４ｐ…第１転送ゲート電極、５４ｐ…第１電荷振分ゲート、５４ｑ…第２電荷振分ゲート、５４ｒ…第３電荷振分ゲート、５４ｓ…電荷排出ゲート、５７…表示部、６１…ストロボ制御回路、６２…ストロボ装置、６３…タイミングジェネレータ、７１…論理演算回路、７２…データ記憶装置、７３６…バス、７４…制御演算回路、７４１…時間設定論理回路、７４２…時間設定値出力制御回路、７４３…距離画像出力制御回路、７４４…設定値判定回路、７４５…シーケンス制御回路、７５…出力部、７６…インターフェイス、７７…プログラム記憶装置、８１…信号生成部、８２…読出増幅回路、９１…発光部、９２…対象物、９３…レンズ、９４…駆動回路、９５…垂直走査回路、９６…水平シフトレジスタ、９７，９８…出力バッファ、９９_ext…調整データ記憶装置

Claims (14)

1. 対象物に光パルスを投影する発光部と、
   前記対象物からの前記光パルスの反射光を受光する受光領域と、
   Ｎを３以上の正の整数とし、前記受光領域で光電変換された信号電荷を、Ｎ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲートと、
   前記信号電荷以外の電荷を前記受光領域から排出する電荷排出ゲートと、
   Ｎ個の電荷振分ゲートに沿って転送された前記信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域と、
   前記発光部に制御信号を供給し、且つＮ個の電荷振分ゲート及び前記電荷排出ゲートのそれぞれに、オフセット時間を挟んだ異なるタイミングで、順次、駆動信号を供給し、特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、他の電荷振分ゲートに割り当てられる電荷蓄積時間よりも伸張して駆動する駆動回路と、
   Ｎ個の電荷蓄積領域に蓄積された信号電荷をそれぞれ独立に読み出す読出増幅回路と、
   前記読出増幅回路を経由した信号を入力し、前記対象物までの距離の算出を含む演算を実施する論理演算回路と、
   を備えることを特徴とする測距装置。
2. 前記論理演算回路が出力した値から、前記特定の電荷振分ゲートに割り当てられる前記電荷蓄積時間を、逐次伸張する信号を生成し、前記駆動回路に供給する制御演算回路を更に備えることを特徴とする請求項１に記載の測距装置。
3. 前記特定の電荷振分ゲートは、前記電荷排出ゲートに印加される駆動信号の繰り返し周期で定義される繰り返し周期時間の内の、最後に割り当てられる電荷蓄積時間に対応する電荷振分ゲートであることを特徴とする請求項２に記載の測距装置。
4. 前記制御演算回路は、前記論理演算回路が直前に測定し算出した暗時相当の信号電荷と、一つ前のタイミングで測定され算出された暗時相当の信号電荷の差が予め決めたしきい値を下回るか否かを判定し、前記しきい値を下回らない場合は、前記特定の電荷振分ゲートに割り当てられる電荷蓄積時間を更に伸張し、前記しきい値を下回る場合は、前記伸張を終了することを特徴とする請求項３に記載の測距装置。
5. 前記制御演算回路は、前記論理演算回路が直前に測定し算出された距離の検出値と、一つ前のタイミングで測定され算出された距離の検出値の差が、予め決めたしきい値を下回るか否かを判定し、前記しきい値を下回らない場合は、前記特定の電荷振分ゲートに割り当てられる電荷蓄積時間を更に伸張し、前記しきい値を下回る場合は、前記伸張を終了することを特徴とする請求項３に記載の測距装置。
6. 前記Ｎ個の電荷蓄積領域のそれぞれには補助キャパシタが設けられていることを特徴とする請求項１～５のいずれか１項に記載の測距装置。
7. 前記特定の電荷振分ゲートからの信号電荷を蓄積する電荷蓄積領域に接続された補助キャパシタの容量が、他の補助キャパシタの容量よりも大きいことを特徴とする請求項６に記載の測距装置。
8. 撮像光学系と、
   対象物に光パルスを投影する発光部と、
   前記撮像光学系を介し前記対象物からの前記光パルスの反射光を受光する受光領域、Ｎを３以上の正の整数とし前記受光領域で光電変換された信号電荷をＮ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲート、前記信号電荷以外の電荷を前記受光領域から排出する電荷排出ゲート、Ｎ個の電荷振分ゲートに沿って転送された前記信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域、前記発光部に制御信号を供給し且つＮ個の電荷振分ゲート及び前記電荷排出ゲートのそれぞれに順次、駆動信号を供給する駆動回路を集積化した固体撮像装置と、
   前記Ｎ個の電荷蓄積領域に蓄積された信号電荷をそれぞれ独立に読み出す読出増幅回路と、
   前記撮像光学系を制御し、且つ前記読出増幅回路を経由した信号を入力し前記対象物までの距離の算出を含む演算を実施する論理演算回路と、
   前記論理演算回路が出力した値から、Ｎ個の電荷振分ゲートの内の特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、逐次伸張する信号を生成し、前記駆動回路に供給する制御演算回路と
   を有することを特徴とするカメラ。
9. 前記駆動回路が、前記Ｎ個の電荷振分ゲート及び前記電荷排出ゲートのそれぞれに、オフセット時間を挟んだ異なるタイミングで、前記駆動信号を供給することを特徴とする請求項８に記載のカメラ。
10. 対象物に光パルスを投影する発光部、前記対象物からの前記光パルスの反射光を受光する受光領域、 Ｎを３以上の正の整数とし前記受光領域で光電変換された信号電荷をＮ個の電荷移動経路に沿って順に振り分け転送するＮ個の電荷振分ゲート、前記信号電荷以外の電荷を前記受光領域から排出する電荷排出ゲート、 Ｎ個の電荷振分ゲートに沿って転送された前記信号電荷をそれぞれ蓄積するＮ個の電荷蓄積領域、前記発光部に制御信号を供給し、且つＮ個の電荷振分ゲート及び前記電荷排出ゲートのそれぞれに順次、駆動信号を供給する駆動回路、Ｎ個の電荷蓄積領域に蓄積された信号電荷をそれぞれ独立に読み出す読出増幅回路を備える測距装置の駆動調整方法であって、
    前記読出増幅回路を経由した信号を入力し、前記対象物までの距離の算出を含む演算をするステップと、
    前記演算の結果から、Ｎ個の電荷振分ゲートの内の特定の電荷振分ゲートに割り当てられる電荷蓄積時間を、逐次伸張する信号を生成し、前記駆動回路に供給するステップと、
    を含む駆動調整方法。
11. 前記Ｎ個の電荷振分ゲート及び前記電荷排出ゲートのそれぞれに、オフセット時間を挟んだ異なるタイミングで前記駆動信号が供給されることを特徴とする請求項１０に記載の駆動調整方法。
12. 前記特定の電荷振分ゲートは、前記電荷排出ゲートに印加される駆動信号の繰り返し周期で定義される繰り返し周期時間の内の、最後に割り当てられる電荷蓄積時間に対応する電荷振分ゲートであることを特徴とする請求項１０又は１１に記載の駆動調整方法。
13. 前記伸張する信号の生成は、直前に測定し算出した暗時相当の信号電荷と、一つ前のタイミングで測定され算出された暗時相当の信号電荷の差が予め決めたしきい値を下回るか否かを判定し、前記しきい値を下回らない場合は、前記特定の電荷振分ゲートに割り当てられる電荷蓄積時間を更に伸張し、前記しきい値を下回る場合は、前記伸張を終了することを特徴とする請求項１０又は１１に記載の駆動調整方法。
14. 前記伸張する信号の生成は、直前に測定し算出された距離の検出値と、一つ前のタイミングで測定され算出された距離の検出値の差が、予め決めたしきい値を下回るか否かを判定し、前記しきい値を下回らない場合は、前記特定の電荷振分ゲートに割り当てられる電荷蓄積時間を更に伸張し、前記しきい値を下回る場合は、前記伸張を終了することを特徴とする請求項１０又は１１に記載の駆動調整方法。

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