JP6319426B2 - 検出装置、電子機器および製造方法 - Google Patents

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Description

本発明は、検出素子、ロックイン検出装置、基板、および検出素子の製造方法に関する。
フォトダイオードとロックイン増幅器とを組み合わせた固体撮像装置がある（例えば、特許文献１参照）。
［特許文献１］ 特開２０１０−０４０５９４号公報
画素毎に付加する回路が増加または拡大すると、開口率が低下して撮像装置としての性能が制限される。
本発明の第１態様においては、入射光に応じた電気信号を出力する複数の光電変換素子と、複数の光電変換素子のそれぞれ、または、複数の光電変換素子のうちの所定の個数の光電変換素子をそれぞれが含む複数の素子群のそれぞれに対応して設けられ、複数の光電変換素子から出力された電気信号から所定の周波数を有する信号を減衰させる複数のフィルタ回路とを備える検出素子が提供される。
本発明の第２態様においては、入射光に応じた電気信号を出力する光電変換素子と、光電変換素子から出力された電気信号から、入射光に含まれる背景光に対応した背景光成分を低減させる低減部と、低減部で背景光成分が低減された電気信号と強度変調した参照信号とを乗算する乗算部とを備える検出素子が提供される。
本発明の第３態様においては、入射光に応じた電気信号を出力する光電変換素子を有する第１の基板と、光電変換素子から出力された電気信号から入射光に含まれる背景光に対応した成分を低減する低減部を有し、第１の基板に積層された第２の基板とを備える検出素子が提供される。
本発明の第４態様においては、上記の検出素子を備えるロックイン検出装置が提供される。
本発明の第５態様においては、入射光に応じた電気信号を出力する複数の光電変換素子を形成する第１の段階と、複数の光電変換素子のそれぞれ、または、複数の光電変換素子のうちの所定の個数の光電変換素子をそれぞれが含む複数の素子群のそれぞれに対応して、複数の光電変換素子から出力された電気信号から所定の周波数を有する信号を減衰させる複数のフィルタ回路を形成する第２の段階とを含む検出素子の製造方法が提供される。
本発明の第６態様においては、第１の段階は、複数の光電変換素子を第１の基板に形成する段階を含み、第２の段階は、複数のフィルタ回路を第２の基板に形成する段階を含み、第１の基板と第２の基板とを互いに積層する第３の段階を含む請求項３０に記載の検出素子の製造方法が提供される。
本発明の第７態様においては、入射光に応じた電気信号を出力する光電変換素子を第１の基板に形成する段階と、光電変換素子から出力された電気信号から入射光に含まれる背景光に対応した成分を低減する低減部を第２の基板に形成する段階と、第１の基板と第２の基板とを互いに積層する段階とを含む検出素子の製造方法が提供される。
上記発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションもまた発明となり得る。
検出装置１００の動作を説明する模式図である。 検出装置１００のブロック図である。 直流成分除去部１４０の基本構成を示す図である。 直流成分除去部１４０の特性を示すグラフである。 直流成分除去部１４０の構造を示す模式的断面図である。 直流成分除去部１４０の詳細な回路図である。 抵抗ビア２２５の構造を示す模式図である。 抵抗ビア２２５の構造を示す模式図である。 抵抗ビア２２５の構造を示す模式図である。 抵抗ビア２２５の構造を示す模式図である。 容量素子１４４の構造を示す模式図である。 容量ビア２５０の構造を示す模式図である。 第１基板２１０の模式的断面図である。 第３基板２３０の模式的断面図である。 第２基板２２０の製造過程を示す図である。 第２基板２２０の製造過程を示す図である。 第２基板２２０の製造過程を示す図である。 第２基板２２０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 受光部２１３のレイアウトを説明する平面図である。 直流成分除去部３４０の回路図である。 第１基板３１０の模式的断面図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部１４０の製造過程を示す図である。 直流成分除去部３５０の回路図である。 トランジスタ部２４３の特性を示すグラフである。 第２基板２４０の製造過程を示す図である。 第２基板２４０の製造過程を示す図である。 第２基板２４０の製造過程を示す図である。 第２基板２４０の模式的断面図である。 直流成分除去部３５０の模式的断面図である。 直流成分除去部３５１の回路図である。 直流成分除去部３５１の動作を示すタイミングチャートである。 直流成分除去部３５２の回路図である。
以下、発明の実施の形態を通じて本発明を説明するが、下記の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、検出装置１００の動作を説明する模式図である。検出装置１００は、照明光源１１３が発生する変調照明光１１４により照明された検出対象物１１０の反射光１２０を受光して、変調照明光１１４と同期したロックイン増幅器で増幅する。これにより、照明光源１１３が発生する変調照明光１１４由来の反射光を検出して、反射光１２０の位相および振幅を反映した信号を検出して、検出対象物１１０までの距離情報等を算出する。照明光源１１３は、例えばＬＥＤやレーザであり、変調照明光１１４の周波数は、例えば１０ＫＨｚ〜１ＭＨｚ程度である。
ただし、検出対象物１１０に太陽等の自然光源１１１が発生する自然光１１２が照射されている場合、反射光１２０には、自然光１１２に由来する定常的な光から数ＫＨｚ程度の周波数を有する光まで含む背景光が含まれる。よって、検出装置１００による検出精度を向上させるには、検出対象物１１０の反射光１２０から、このような背景光成分を取り除くことが好ましい。
図２は、検出装置１００のブロック図である。検出装置１００は、光電変換素子１３０、直流成分除去部１４０、乗算器１５０およびローパスフィルタ１６０を備える。
光電変換素子１３０は、検出対象物１１０からの反射光１２０を受光して、光強度に対応した電気信号に変換する。直流成分除去部１４０は、光電変換素子１３０が出力する電気信号から、背景光に由来する直流成分を含む背景光成分を除去する。乗算器１５０は、照明光源１１３と同期した参照信号１２２を、背景光成分の除かれた電気信号と乗算した上で、ローパスフィルタ１６０により積分処理することにより、変調照明光１１４が検出対象物１１０により反射されたことで生じた反射光の位相および振幅を反映した信号１２４を出力する。
更に、光電変換素子１３０は、多数の受光部を画素として含み、反射光１２０を電気信号に変換する処理は、画素毎に実行される。よって、検出装置１００は、画素毎に距離情報が得られるイメージセンサとして、また、監視カメラ、自動操縦装置のセンサ等としても使用できる。このため、直流成分除去部１４０、乗算器１５０およびローパスフィルタ１６０等も、画素毎か、少なくとも一定数の画素を含む群毎に、検出装置１００全体としては複数設けられることが好ましい。
図３は、光電変換素子１３０の出力を受ける直流成分除去部１４０の基本構成を示す図である。直流成分除去部１４０は、フィルタ回路である濾波部１４１および出力部１４３を備える。
濾波部１４１は、抵抗素子１４２および容量素子１４４により形成されたハイパスフィルタを含む。これにより、光電変換素子１３０の出力信号から、カットオフ周波数よりも低い帯域を遮断する。これにより、背景光成分は光電変換素子１３０の出力信号から減衰される。
出力部は、抵抗素子１４８を介して出力と反転入力とを結合された演算増幅器１４６を備える。演算増幅器１４６の非反転入力は基準電圧に結合される。これにより、直流成分除去部１４０の出力インピーダンスを実質的に零にすることができる。
図４は、直流成分除去部１４０の特性を示すグラフである。直流成分除去部１４０においては、周波数帯域の上限よりも低い帯域の信号が演算増幅器１４６に入力されなければ有意な出力信号が得られない。カットオフ周波数は、背景光成分を出力信号から減衰でき且つ距離情報等の検出に充分な光量を得ることができる周波数が好ましく、１００Ｈｚ以上であり１００ＭＨｚ以下であることが好ましい。よって、濾波部１４１を形成する抵抗素子１４２の抵抗値および容量素子１４４の容量は、演算増幅器１４６の周波数特性に応じたカットオフ周波数が得られる値が選択される。
ただし、抵抗素子１４２の抵抗値および容量素子１４４の容量が大きくなるにつれて、これらの素子の寸法も大きくなる。このため、光電変換素子１３０の画素毎に直流成分除去部１４０を実装すると、個々の画素寸法が大きくなり、検出装置１００の実効的な開口率が低下してしまう。
図５は、集積回路として形成された検出装置１００における直流成分除去部１４０の構造を示す模式的断面図である。本実施例では、直流成分除去部１４０は、第１基板２１０、第２基板および第３基板２３０を積層して形成される。
第１基板２１０は、基板２１１および積層回路部２１２を有する。基板２１１は、シリコン単結晶等の半導体基板により形成され、フォトリソグラフィ技術により形成された受光部２１３および配線部２１８を含む。
受光部２１３は、例えば、ＮウェルにＰ型不純物を注入して形成されたフォトダイオードを有する。受光部２１３は、図中上方から基板２１１を透過して入射した入射光の光強度に応じて電気信号を出力する。このように、第１基板２１０は、裏面照射型の受光基板を形成する。
積層回路部２１２は、フォトリソグラフィ技術により形成された配線部２１８および接続部２１９を含む。配線部２１８は、基板２１１の他の領域に形成された回路および素子に結合されると共に、電圧源等にも結合される。接続部２１９は、第１基板２１０の表面に露出して、第１基板２１０に積層された第２基板２２０の接続部２２９に対して電気的に結合される。
第２基板２２０は、基板２２１および配線層である積層回路部２２２を有する。基板２２１は、シリコン単結晶等の半導体基板により形成され、フォトリソグラフィ技術により形成された導通ビア２２４、抵抗ビア２２５およびトランジスタ部２２３を有する。
導通ビア２２４は、基板２２１を厚さ方向に貫通して形成された貫通孔内に充填された金属等の電気抵抗が低い導電材料を有する。これにより、例えば、導電材料として銅を用いた場合に、１．５×１０−８（Ω・ｍ）程度の抵抗率ρを有する導通ビア２２４が、基板２２１の表裏を電気的に結合する。
抵抗ビア２２５は、基板２２１を厚さ方向に貫通して形成された貫通孔内に充填された、０．１（Ω・ｍ）程度の抵抗率ρを有するポリシリコンのように電気抵抗が高い材料を有する。これにより、抵抗ビア２２５は、基板２２１の表裏に間で抵抗素子１４２、１４８として使用できる。トランジスタ部２２３は、例えば、Ｎ型ウェルにＰ型不純物を注入して形成されたＰ型電界効果トランジスタを形成する。
第２基板２２０の積層回路部２２２は、フォトリソグラフィ技術により形成された配線部２３８および接続部２２９を含む。配線部２２８は、積層回路部２２２の厚さ方向に間隔をおいて２層に形成される。接続部２２９は、積層回路部２２２を貫通して設けられ、第２基板２２０の図中上側に積層された第１基板の接続部２１９に結合される。これにより、第２基板の抵抗ビア２２５が、第１基板２１０に電気的に結合される。抵抗素子１４２、１４８は、光電変換素子１３０から電気信号を受ける配線である接続部２２９よりも高い電気抵抗値を有する。また、抵抗素子１４２，１４８は、光電変換素子１３０から接続部２２９の径よりも大きい径を有する。
第３基板２３０は、基板２３１および積層回路部２３２を有する。基板２３１は、シリコン単結晶等の半導体基板により形成され、フォトリソグラフィ技術により形成された複数のトランジスタ部２３３等を有する。第３基板２３０において、トランジスタ部２３３は、例えば、Ｐ型ウェルにＮ型不純物を注入して形成されたＮ型電界効果トランジスタを形成する。
積層回路部２３２は、フォトリソグラフィ技術により形成された配線部２３８および接続部２３９を含む。配線部２３８は、基板２３１の他の領域に形成された回路および素子に結合されると共に、外部の基準電圧等にも結合される。接続部２３９は、第３基板２３０の表面に露出して、第２基板２２０の導通ビア２２４、抵抗ビア２２５等に電気的に結合される。換言すれば、第３基板２３０は、基板としての第２基板２２０を通じて、第１基板２１０に電気的に結合される。
上記のような直流成分除去部１４０においては、第２基板の配線部２２８により形成された容量素子１４４と、第２基板２２０に形成された抵抗ビア２２５とを組み合わせて、濾波部１４１を形成できる。また、第２基板に形成されたトランジスタ部２２３と、第３基板２３０に形成されたトランジスタ部２３３とを組み合わせて、出力部１４３の演算増幅器１４６を形成できる。
図６は、直流成分除去部１４０の詳細な回路図である。同図には、濾波部１４１を形成する抵抗素子１４２および容量素子１４４に加えて、出力部１４３の演算増幅器１４６を形成するトランジスタ部２２３および抵抗素子１４８が示される。
直流成分除去部１４０において、第１基板２１０の光電変換素子１３０が発生した電気信号は、第２基板２２０において抵抗素子１４２および容量素子１４４により形成された濾波部１４１を通じて出力部１４３に伝達される。第２基板２２０の積層回路部２２２においては、配線部２２８が多くの部分を占有する。換言すれば、積層回路部２２２には他の要素が少ないので、配線部２２８は、広い面積を使って容量の大きな容量素子１４４を形成できる。
上記のような直流成分除去部１４０においては、第２基板の配線部２２８により形成された容量素子１４４と、第２基板２２０に形成された抵抗ビア２２５とを組み合わせて、濾波部１４１が形成される。容量素子１４４および抵抗ビア２２５は、第１基板２１０に配された受光部２１３、および第１基板に形成された回路の存在により制約されることなく形成できるので、演算増幅器１４６の周波数特性に応じて決定されたカットオフ周波数を設定できる。
また、直流成分除去部１４０において、出力部１４３の演算増幅器１４６は、第２基板に第２基板２２０に形成されたＰ型のトランジスタ部２２３と、第３基板２３０に形成されたＮ型のトランジスタ部２３３とを組み合わせて形成できる。このように、第２基板２２０および第３基板２３０として極性の異なる半導体基板を用いることにより、ひとつの基板にＰ型トランジスタとＮ型トランジスタとを設ける場合に比較して、実装密度を向上することができる。
図７は、第２基板２２０における抵抗ビア２２５の構造を示す模式図である。同図は、第２基板２２０の面方向と平行な断面における第２基板２２０の形状を示す。
図示の断面において、抵抗ビア２２５は、環状の形状を有する。抵抗ビア２２５の中央には、抵抗ビア２２５を貫通するポスト２２６が配される。ポスト２２６は、例えば、基板２２１の材料と同じ誘電体材料により形成される。これにより、ポリシリコン等により形成された抵抗ビア２２５の実効的な断面積を減少させ、抵抗ビア２２５ビアを実効的に細くすることにより電気抵抗値を一層高くすることができる。よって、直流成分除去部１４０のカットオフ周波数の設定範囲を拡げることができる。また、抵抗ビア２２５における寄生容量を抑制するという観点からも、抵抗ビア２２５の径を小さくすることが好ましい。
図８は、第２基板２２０における抵抗ビア２２５の構造を示す模式図である。同図は、第２基板２２０の面方向と平行な断面における第２基板２２０の形状を示す。
図示の断面において、抵抗ビア２２５は、基板２２１を貫通する複数のポスト２２６を有する。ポスト２２６は、例えば、基板２２１の材料と同じ誘電体材料により形成される。これにより、ポリシリコン等により形成された抵抗ビア２２５の断面積が更に減少されて、抵抗ビア２２５ビアを実効的に細くするので、電気抵抗値が一層高くなる。よって、直流成分除去部１４０の濾波部１４１におけるカットオフ周波数の設定範囲を一層拡げることができる。
図９は、第２基板２２０における抵抗ビア２２５の構造を示す模式図である。同図は、第２基板２２０の面方向と平行な断面における第２基板２２０の形状を示す。
図示の抵抗ビア２２５は、基板２２１に形成された貫通ビアの内面に形成された酸化膜２２７の更に内側に充填されたポリシリコン等の高抵抗材料により形成される。これにより、ポリシリコン等により形成された抵抗ビア２２５の実効的な断面積を減少させて電気抵抗値を一層高くし、直流成分除去部１４０の濾波部１４１におけるカットオフ周波数の設定範囲を一層拡げることができる。
図１０は、集積回路として形成された検出装置１００における直流成分除去部１４０の構造を示す模式的断面図である。同図に示す直流成分除去部１４０は、次に説明する抵抗ビア２２５の構造を除くと、図５に示した直流成分除去部１４０と同じ構造を有する。よって、共通する要素には同じ参照番号を付して重複する説明を省く。
図示の直流成分除去部１４０は、それぞれが基板２２１を貫通する３本の抵抗ビア２２５を有する。３本の抵抗ビアは、積層回路部２２２の下面に形成された配線部２２８と、第３基板２３０の積層回路部２３２に形成された配線部２３８とによって、互いに直列に接続されている。
これにより、第２基板２２０の接続部２２９と第３基板２３０の接続部２３９とを結合する抵抗ビア２２５の長さが３倍になり、抵抗素子１４２としての抵抗値も３倍になる。よって、直流成分除去部１４０の濾波部１４１におけるカットオフ周波数の設定範囲を更に拡げることができる。
なお、結合する抵抗ビア２２５の本数が３本に限られないことはいうまでもない。更に多くの抵抗ビア２２５を結合してもよいし、結合する抵抗ビア２２５の太さを変化させて設定値を細かく変更できるようにしてもよい。
図１１は、集積回路として形成された検出装置１００における直流成分除去部１４０の構造を示す模式的断面図である。同図に示す直流成分除去部１４０は、次に説明する容量素子１４４の構造を除くと、図５に示した直流成分除去部１４０と同じ構造を有する。よって、共通する要素には同じ参照番号を付して重複する説明を省く。
図示の直流成分除去部１４０において、容量素子１４４は、第２基板２２０の接続部２２９から図中左方に延在する配線部２２８と、当該配線部２２８を図中上下に挟む一対の配線部２１８、２２８とにより形成される。一対の配線部２１８、２２８のうち、図中下側の配線部２２８は、他の直流成分除去部１４０における配線部２２８と同様に、第２基板２２０の積層回路部２２２に形成される。
図中上側に位置する他方の配線部２１８は、第１基板２１０の積層回路部２１２の図中下面に形成される。これら一対の配線部２１８、２２８は、第２基板の接続部２２９により相互に結合される。このような構造により、容量素子１４４の容量を増加させることができ、直流成分除去部１４０の濾波部１４１におけるカットオフ周波数の設定範囲を更に拡げることができる。
なお、容量素子１４４を形成する配線部２１８の本数が上記に限られないことはいうまでもない。また、他の素子との干渉を避ける目的で、一部の配線部２１８、２２８の寸法を、他の配線部２１８、２２８と異ならせてもよい。
図１２は、集積回路として形成された検出装置１００における直流成分除去部１４０の構造を示す模式的断面図である。同図に示す直流成分除去部１４０は、次に説明する容量ビア２５０の構造を除くと、図５等に示した他の直流成分除去部１４０と同じ構造を有する。よって、共通する要素には同じ参照番号を付して重複する説明を省く。
図示の直流成分除去部１４０において、容量素子１４４は、容量ビア２５０により形成される。容量ビア２５０は、基板２１１を貫通して形成された貫通孔内に配置され、基板２１１の厚さ方向の中心軸の回りに同軸状に形成された導通ビア２５２、誘電膜２５４および拡散層２５６を有する。
容量ビア２５０の中心に位置する導通ビア２５２は、他の直流成分除去部１４０における導通ビア２２４と同様に、金属等の電気抵抗が低い導電材料により形成される。誘電膜２５４は、導通ビア２２４の周面を覆う酸化膜等により形成される。拡散層２５６は、基板２２１にＮ型ウェルが形成されている場合に、Ｐ型の不純物を拡散させて導通が得られるように形成される。
また、容量ビア２５０の導通ビア２５２は、第２基板２２０の積層回路部２２２に形成された配線部２２８を通じて接続部２２９から第１基板２１０に結合される。一方、容量ビア２５０の拡散層２５６は、第３基板２３０の接続部２３９に結合される。これより、容量ビア２５０は、第１基板２１０および第３基板２３０を交流結合する。
容量ビア２５０は第２基板２２０に設けられる。よって、第１基板２１０に形成される受光部２１３との干渉を考慮することなく、濾波部１４１に対して決定されたカットオフ周波数を得られる容量を設定できる。
なお、上記の実施形態では、抵抗ビアおよび容量ビアを例にあげて説明したが、機能ビアの機能は、抵抗および容量に限られない。機能ビアの材料、形状等を選択することにより、例えば、インダクタ、振動子、アンテナ、遅延線、共振器、終端器等として動作する受動素子として機能ビアを形成できる。
図１３は、図５に示した直流成分除去部１４０を含む検出装置１００を製造する場合に用意する第１基板２１０を単独で示す模式的断面図である。図５と共通の要素には同じ参照番号を付す。なお、図示の第１基板２１０は、図５の表記と逆に、基板２１１が図中下側には、積層回路部２１２が図中上側に示される。
第１基板２１０においては、基板２１１に受光部２１３が形成されている。また、積層回路部２１２には、配線部２１８と接続部２１９とが形成されている。第１基板２１０は、当初は薄化されていない。よって、図５に示した第１基板２１０と比較すると、基板２１１が厚い。
図１４は、図５に示した直流成分除去部１４０を含む検出装置１００を製造する場合に用意する第３基板２３０を単独で示す模式的断面図である。図５と共通の要素には同じ参照番号を付す。
第３基板２３０においては、基板２３１に複数のトランジスタ部２３３が形成されている。また、積層回路部２３２には、配線部２３８と接続部２３９とが形成されている。
図１５は、図５に示した直流成分除去部１４０を含む検出装置１００を製造する場合に用意する第２基板２２０の製造過程を示す図である。図５と共通の要素には同じ参照番号を付す。
図示のように、まず、シリコン単結晶等により形成された基板２１１をエッチングしてビアホール２５１を形成する。この段階では、基板２２１はまだ薄化されていないので、ビアホール２５１は、基板２２１を貫通していない。
図１６は、第２基板２２０の次の製造過程を示す図である。基板２２１に形成されたビアホール２５１に、ポリシリコン等の電気抵抗が高い材料を充填する。これにより、抵抗ビア２２５が形成される。
図１７は、第２基板２２０の次の製造過程を示す図である。次に、Ｎ型ウェルを有する基板２２１にＰ型不純物を拡散することにより、Ｐ型電界効果トランジスタである複数のトランジスタ部２２３を形成する。なお、本実施例においては、第２基板２２０に、極性が異なるＮ型電界効果トランジスタを形成しない。これにより、第２基板２２０の製造工数を削減できると共に、第２基板２２０の利用効率を向上させることができる。
図１８は、第２基板２２０の次の製造過程を示す図である。次に、基板２２１の表面に、パターニングした導体材料と絶縁材料とを交互に積層することにより、積層回路部２２２を形成する。これにより、積層回路部２２２には、容量素子１４４が形成される。こうして用意された第２基板２２０を基板として用いることにより、図１３に示した第１基板２１０および図１４に示した第３基板２３０を積層して、直流成分除去部１４０を含む検出装置１００を製造できる。
なお、本実施例においては、積層する前の第２基板２２０に導通ビア２２４を形成しない。これにより、基板を汚染しやすい銅等により導通ビア２２４を形成できる。また、容量素子１４４を形成する導体材料として金属を用いることにより、ＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）構造の容量素子１４４を形成できる。これにより、容量素子の抵抗を低くして、積層回路部２２２の容量密度を向上させることができる。
図１９は、直流成分除去部１４０の製造過程を示す図である。図５、図１３、図１４および図１８と共通の要素には同じ参照番号を付す。
まず、第１基板２１０の積層回路部２１２と、第２基板２２０の積層回路部２２２とを対向させて、第１基板２１０および第２基板２２０を積層して接合する。これにより、接続部２１９、２２９が電気的に結合されて、第１基板２１０の受光部２１３が、抵抗ビア２２５により形成された抵抗素子１４２と、第２基板２２０の配線部２２８により形成された容量素子１４４とに結合される。
次に、図２０に示すように、接合された第１基板２１０および第２基板２２０において、第２基板２２０の基板２２１を化学機械研磨により薄化する。これにより、第２基板２２０における抵抗ビア２２５の一端が、基板２１１の表面に露出する。
次に、図２１に示すように、第２基板２２０の基板２２１を貫通するビアホールを形成した上で導体材料を充填して、第２基板２２０に導通ビア２２４を形成する。こうして、第２基板２２０には、導通ビア２２４および抵抗ビア２２５が完備する。
次に、図２２に示すように、第１基板２１０および第２基板２２０の積層体を、第３基板２３０に積層して接合する。ここで、第２基板２２０の基板２２１の表面に露出した導通ビア２２４および抵抗ビア２２５を、第３基板２３０の接続部２３９に対向させる。これにより、第３基板は、第２基板２２０を介して第１基板２１０に結合される。なお、図２２においては、第１基板２１０および第２基板２２０の積層体が、図２１に示した状態から反転されている。
次に、図２３に示すように、第１基板の基板２１１を化学機械研磨により薄化する。これにより、受光部２１３が、基板２１１の表面に接近する。このように、受光基板である第１基板２１０は、基板２１１側から光が入射する裏面照射型となる。こうして、図５に示した直流成分除去部１４０が完成する。なお、図示の受光部２１３は１画素分に相当し、検出装置１００においては、複数の図示の構造がマトリクス状に繰り返し形成される。
なお、上記の例では、第２基板２２０を第１基板２１０に接合した後に導通ビア２２４を形成した。しかしながら、タングステン、Ｓｎ−Ｂｉ系材料等のように、耐熱性が高く基板を汚染しにくい材料を導通ビア２２４の材料として用いる場合は、導通ビア２２４を、抵抗ビア２２５と共に、接合前に先に形成する手順としてもよい。
また、第１基板２１０、第２基板２２０および第３基板２３０は、複数のダイが形成されたウエハを一括して積層および接合した後にダイシングするウエハツーウエハで積層および接合しもよい。また、ウエハ上の複数のダイに対して、別途用意したダイを個別に積層して接合するチップツーウエハで、第１基板２１０、第２基板２２０および第３基板２３０を積層および接合してもよい。更に、一対のダイを積層するチップツーチップで第１基板２１０、第２基板２２０および第３基板２３０を接合してもよい。
図２４は、第１基板２１０の受光部２１３に関するレイアウトを説明する平面図である。図２３までに示した例では、配線部２１８が受光部２１３の縁部近傍に結合されている。しかしながら、図２４に示すように、配線部２１８、接続部２１９等を、受光部２１３の面方向について中央で接続してもよい。これにより、光電変換素子１３０において発生した電荷が等方的にバランスして伝達され、出力される信号強度が安定する。
図２５は、他の直流成分除去部３４０の回路図である。なお、直流成分除去部３４０は、次に説明する部分を除いて、濾波部１４１および出力部１４３の個々の構造は、直流成分除去部１４０と変わらない。よって、共通の要素には同じ参照番号を付して重複する説明を省く。
直流成分除去部３４０は、第１基板２１０に形成された複数の光電変換素子１３０に対して、単一の直流成分除去部３４０が結合されている点で、直流成分除去部１４０と異なる構造を有する。光電変換素子１３０の各々は、スイッチ素子３４２を介して、抵抗素子１４２および容量素子１４４に結合される。
スイッチ素子３４２は、互いに排他的に導通して、複数の光電変換素子１３０のいずれかを直流成分除去部１４０に結合する。これにより、回路規模の大きな直流成分除去部１４０、乗算器１５０およびローパスフィルタ１６０に対して多数の光電変換素子１３０を配置できるので、検出装置１００の開口率を向上させることができる。
図２６は、直流成分除去部１４０を含む検出装置１００を形成し得る他の第１基板３１０を単独で示す模式的断面図である。第１基板３１０は、基板２１１および積層回路部２１２を有する。
第１基板３１０において、基板２１１は、不純物を拡散して形成した受光部２１３を有する。また、積層回路部２１２は、配線部２１８を有する。受光部２１３は、配線部２１８の間において、積層回路部２１２を通じて入射光を受光する表面照射型の光電変換素子１３０を形成する。なお、図示の段階において、第１基板３１０は、接続部２１９を有していない。
図２７は、直流成分除去部１４０の製造過程を示す図である。第１基板３１０を用いて直流成分除去部１４０を含む検出装置１００を製造する場合は、まず、第１基板３１０の積層回路部２１２側、即ち、図２６においては図中上側、図２７においては図中下側に、ウエハサポート２１４を貼り付ける。
次に、図２８に示すように、ウエハサポート２１４側を固定した状態で第１基板３１０の基板２１１を化学機械研磨して第１基板３１０を薄化する。第１基板３１０は、ウエハサポート２１４により支持されているので、薄化されても安全に取り扱うことができる。
次に、図２９に示すように、第１基板３１０の基板２１１側からビアホールを穿孔して導電材料を充填し、接続部２１９を形成する。この段階に至って、第１基板３１０は、接続部２１９を完備する。
次に、図３０に示すように、第１基板３１０に対して第２基板２２０を積層して接合する。ここで積層する第２基板２２０は、図１８に単独で示し、図１９に示した段階において第１基板２１０に積層したものと同じ構造を有する。
第２基板２２０を第１基板３１０に積層する場合、第１基板３１０の接続部２１９と、第２基板の接続部２２９とが対向する向きに積層する。これにより、第１基板２１０の配線部２１８が、接続部２１９、２２９を通じて、第２基板の抵抗ビア２２５に電気的に結合される。
次に、図３１に示すように、第１基板３１０に貼り付けたウエハサポート２１４を固定して、第２基板２２０の基板２２１を化学機械研磨により薄化する。これにより、第２基板２２０における抵抗ビア２２５の一端が、基板２１１の表面に露出する。
次に、図３２に示すように、第２基板２２０の基板２２１を貫通するビアホールを穿孔して導体材料により充填する。これにより、第２基板２２０に導通ビア２２４が形成される。こうして、第２基板２２０には、導通ビア２２４および抵抗ビア２２５が完備する。
次に、図３３に示すように、第１基板３１０および第２基板２２０の積層体を、第３基板２３０に積層して接合する。ここで積層する第３基板２３０は、図１４に単独で示し、図２２に示した段階において第２基板２２０に積層したものと同じ構造を有する。
第３基板２３０を積層する場合は、第２基板２２０の基板２２１の表面に露出した導通ビア２２４および抵抗ビア２２５を、第３基板２３０の接続部２３９に対向させる。これにより、第３基板は、第２基板２２０を介して第１基板３１０に結合される。なお、図３３において、第１基板３１０および第２基板２２０の積層体は、図３２に示した状態から反転されている。
次に、図３４に示すように、第１基板３１０からウエハサポート２１４を剥離する。こうして、第１基板３１０の積層回路部２１２が外部に向かって露出し、表面照射型の受光部２１３を有する検出装置１００が完成する。なお、図示の受光部２１３は１画素分に相当し、検出装置１００においては、複数の図示の構造がマトリクス状に繰り返し形成される。
上記の実施形態では、機能ビアを用いて、ロックイン検出装置を形成することを例にあげて説明した。しかしながら、機能ビアを有する基板を用いた構造は、あらゆる積層半導体装置において使用できる。また、機能ビアを備えた基板は、他の半導体装置に積層する目的で、例えばインターポーザとして単体で供給してもよい。
図３５は、他の直流成分除去部３５０の回路図である。直流成分除去部３５０は、光電変換素子１３０を有する第１基板２１０に積層された第２基板２４０に形成される。第２基板２４０には、濾波部１４１および出力部１４３を有する。ここで、出力部１４３の構造は、図３に示した直流成分除去部１４０の出力部１４３と同じ構造を有する。よって、共通の要素に同じ参照番号を付して、重複する説明を省く。
直流成分除去部３５０において、濾波部１４１は、トランジスタ部２４３および容量素子２４４を有する。換言すれば、直流成分除去部３５０は、図３の直流成分除去部１４０において、抵抗素子１４２をトランジスタ部２４３に置き換えた構造を有する。
図３６は、ＭＯＳ−ＦＥＴ等の電界効果トランジスタにより形成したトランジスタ部２４３の特性を示すグラフである。トランジスタ部２４３において、ゲートおよびソースの間の電圧Ｖｇｓが低い場合、ドレイン電流Ｉｄｓは、ゲートソース電圧Ｖｇｓに依存して増加する。
一方、トランジスタ部２４３において、ソースおよびドレインの間の電圧Ｖｄｓが、ゲートおよびソースの間の電圧Ｖｇｓと閾値電圧ＶＴとの差（Ｖｇｓ−ＶＴ）より大きい領域では、ドレイン電流Ｉｄｓが飽和する飽和領域となる。飽和領域においては、ソースおよびドレインの間があたかも定電流素子として動作する。再び図３５を参照すると、直流成分除去部３５０においては、トランジスタ部２４３を飽和領域で動作させることにより、容量素子２４４と協働してハイパスフィルタを形成できる。
直流成分除去部３５０は、トランジスタ部２４３を用いることにより、素子の寸法に依存することなく、低いカットオフ周波数を有する濾波部１４１を形成できる。これにより、光電変換素子１３０の出力信号から、カットオフ周波数よりも低い帯域を遮断して、背景光成分を減衰すると共に、出力部１４３の演算増幅器１４６を、有効な利得を有する帯域で動作させることができる。
図３７は、図３５に示した直流成分除去部３５０を含む検出装置１００を製造する場合に用意する第２基板２４０の製造過程を示す模式的断面図である。
まず、シリコン単結晶により形成された下地基板２４１におけるＰ型ウェル領域２４７に、エッチングにより凹部であるトレンチ２４５を形成する。トレンチ２４５は、下地基板２４１の厚さ方向について、Ｐ型ウェル領域２４７内に閉じた底面を有する。よって、トレンチ２４５は、下地基板２４１を貫通しない。
図３８は、第２基板２４０の次の製造過程を示す図である。次に、下地基板２４１のＰ型ウェル領域２４７に、凹部を形成し、その凹部内にＮ型不純物を拡散させ複数の拡散層２４６を形成する。ここで、下地基板２４１の図中上側の表面に形成された拡散層２４６は、トランジスタ部２４３等のドレインまたはソースを形成する。また、トレンチ２４５の内面に形成された拡散層は、容量素子１４４の一端を形成する。
図３９は、第２基板２４０のまた次の製造過程を示す図である。次に、下地基板２４１のトレンチ２４５の内面に、酸化膜等の誘電膜２５４を堆積させる。更に、拡散層２４６の表面が誘電膜２５４により覆われた状態で、トレンチ２４５の内部を、導体により形成された導通ビア２５２で充填する。こうして、第２基板２４０には、下地基板２４１に埋設された容量素子２４４が形成される。
図４０は、第２基板２４０のまた次の製造過程を示す図である。次に、容量素子２４４および拡散層２４６が形成された下地基板２４１の図中上側の表面に、導体層と絶縁体層とを交互に堆積させて、積層回路部２４２が形成される。積層回路部２４２には、一対の拡散層２４６と共にトランジスタ部２４３を形成するゲート電極２４８も含まれる。また、積層回路部２４２の最表面には、第１基板２１０と接合する場合に電気的接続を担う接続部２２９も含まれる。こうして、第２基板２４０が形成される。
図４１は、上記の第２基板２４０と、図１３に示した第１基板２１０とを用いて形成された直流成分除去部３５０の模式的断面である。なお、図４１には、図３７から図４０までにおいて層構造の要素を示すために用いた参照番号と、図３５で素子を示すために用いた参照番号とを併せて示す。
図示のように、第１基板２１０および第２基板２４０が積層された場合、光電変換素子１３０の一端が、配線部２１８および接続部２１９を通じて、第２基板２２０の接続部２２９に接続される。第２基板２４０の接続部２２９は、積層回路部２４２の配線を通じて、トランジスタ部２４３の一端と、容量素子２４４の一端とにそれぞれ接続される。これにより、第２基板２４０には、濾波部１４１が形成される。
また、第２基板２４０においては、積層回路部２４２の他の領域の配線および素子により、出力部１４３等が形成される。こうして、第１基板２１０および第２基板２４０の２枚の基板を積層して、検出装置１００を形成できる。ここで、第１基板２１０には、専ら光電変換素子１３０が形成されるので、検出装置１００においては、高密度な受光部が形成される。また、第２基板２４０においては、抵抗素子として飽和領域で動作するトランジスタ部２４３と、下地基板２４１に埋設された容量素子２４４とを用いて濾波部１４１が形成されるので、濾波部１４１における下地基板２４１の利用効率が高い。
なお、トレンチ２４５を用いて形成した容量素子２４４は、図３に示した直流成分除去部１４０を形成する場合にも用いることができる。よって、直流成分除去部１４０を備えた検出装置１００も、光電変換素子１３０を形成された第１基板２１０と、トレンチにより形成され容量素子２４４を形成された第２基板２４０との２枚の基板で形成できる。
図４２は、他の構造を有する直流成分除去部３５１の回路図である。直流成分除去部３５１は、次に説明する部分を除くと、図３５に示した直流成分除去部３５０と同じ構造を有する。よって、共通の要素には、同じ参照番号を付して重複する説明を省く。
直流成分除去部３５１は、濾波部１４１に配された容量素子３４１およびスイッチ素子３４４を有する点において、直流成分除去部１４０と異なる。容量素子３４１は、飽和領域で能動抵抗素子として動作するトランジスタ部２４３の制御端子に接続される。スイッチ素子３４４は、容量素子３４１に対して、バイアス電源を接続または遮断する。
スイッチ素子３４４がバイアス電源を容量素子３４１に接続した場合、容量素子３４１は充電され、トランジスタ部２４３の制御端子に印加する電圧を生じる。スイッチ素子３４４がバイアス電源を容量素子３４１から遮断した場合も、容量素子３４１は、トランジスタ部２４３の制御端子に印加する電圧を維持する。また、バイアス電源は、容量素子３４１を充電しなくなるので、直流成分除去部３５１における消費電力が抑制される。
図４３は、直流成分除去部３５１の動作を示すタイミングチャートである。直流成分除去部３５１を含む検出装置１００が動作を開始した当初、光電変換素子１３０に接続されたスイッチ素子３４２は開き、トランジスタ部２４３および容量素子３４１に接続されたスイッチ素子３４４が閉じている。これにより、容量素子３４１は、バイアス電源から供給された電力により充電される。よって、容量素子３４１の両端の間には電位差が生じる。
図示のタイミングＰに、まず、スイッチ素子３４４が開放される。これにより、バイアス電源から容量素子２４４への電流は遮断されるが、容量素子３４１の両端の電位差は維持される。よっで、充電された容量素子３４１により生じた電圧が、トランジスタ部２４３の制御端子に印加される。この状態は、不可避な漏れ電流により容量素子３４１の充電量が低下するまで維持される。このように、直流成分除去部３５１は、トランジスタ部２４３の飽和領域の動作を、バイアス電流を流すことなく維持できる。
次に、図示のタイミングＱに、スイッチ素子３４３が閉じられ、光電変換素子１３０が、トランジスタ部２４３に接続される。これにより、トランジスタ部２４３および容量素子２４４が形成するハイパスフィルタにより濾波された信号が、出力部１４３に出力される。なお、直流成分除去部３５１におけるスイッチ素子３４３、３４４としては、電気的な制御により繰り返し開閉できるトランジスタ等を用いることができる。
図４４は、また他の構造を有する直流成分除去部３５２の回路図である。直流成分除去部３５２は、次に説明する部分を除くと、図３５に示した直流成分除去部３５０と同じ構造を有する。よって、共通の要素には同じ参照番号を付して重複する説明を省く。
直流成分除去部３５２は、複数のスイッチ素子３４５および複数のトランジスタ部２４３を有する。複数のトランジスタ部２４３の各々の一端は、スイッチ素子３４５を介して個別に容量素子１４４に接続される。複数のスイッチ素子３４５は個別に開閉して、閉じた場合に、対応するトランジスタ部２４３を容量素子１４４に接続する。
よって、直流成分除去部３５２は、接続するスイッチ素子３４５を選択することにより、濾波部１４１の特性を変化させることができる。これにより、製造公差による濾波部１４１特性のばらつきを、スイッチ素子３４５の設定により電気的に調整することができる。また、検出装置１００の用途に応じて、濾波部１４１において濾波すべき帯域を変化させることができる。
濾波部１４１におけるスイッチ素子３４５としては、開閉を外部から電気的に制御する場合は、トランジスタ等の制御素子を使用できる。また、製造誤差の調整のように１回限りの調整に用いる場合は、溶断フューズ等の使い切り素子を用いてもよい。
なお、図示の濾波部１４１は、４組のスイッチ素子３４５およびトランジスタ部２４３を備えるが、選択できるトランジスタ部２４３の数が４に限られないことはもちろんである。また、複数のトランジスタ部２４３の特性は、互いに同じであってもよいし、相互に異なっていてもよい。例えば、トランジスタ部２４３の特性が、ＪＩＳのＪＩＳＺ８６０１、Ｃ５０６３等で定められた標準数列をなすように組み合わせてもよい。これにより、濾波部１４１の特性を広い範囲で変化させることができる。更に、トランジスタ部２４３に加えて、小さな固定抵抗素子を加えて、濾波部１４１の特性を微調整してもよい。
また、図示の例では、接続するトランジスタ部２４３を変更することにより、濾波部１４１においてカットオフ周波数を決定する抵抗値を変化させているが、他の特性、例えば、Ｇｍ値および容量値の少なくとも一方を可変にしてもよい。更に、これらに抵抗値を加えたいくつかの特性値を調整可能にしてもよい。
更に、上記の例では、基板を貫通する受動素子を形成する場合と、基板を貫通しないで受動素子を形成する場合とをそれぞれ説明した。しかしながら、貫通する受動素子と貫通しない受動素子とを混在させてもよいことはもちろんであり、更に、基板の表面に形成した受動素子が更に混在し得ることはいうまでもない。
また、上記した例では、光電変換素子１３０と直流成分除去部１４０が互いに異なる基板に形成された例を示したが、これに代えて、光電変換素子１３０および直流成分除去部１４０を同一の基板に形成してもよい。この場合、前記したように、直流成分除去部１４０を、画素毎、もしくは、少なくとも一定数の画素を含む群毎に設ける。
また、濾波部１４１の抵抗素子１４２および容量素子１４４が互いに同一の基板に形成された例を示したが、これに代えて、抵抗素子１４２および容量素子１４４を互いに積層された異なる二つの基板に個別に形成してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 検出装置、１１０ 検出対象物、１１１ 自然光源、１１２ 自然光、１１３ 照明光源、１１４ 変調照明光、１２０ 反射光、１２２ 参照信号、１２４ 信号、１３０ 光電変換素子、１４０、３４０、３５０、３５１、３５２ 直流成分除去部、１４１ 濾波部、１４２ 抵抗素子、１４３ 出力部、１４４、２４４、３４１ 容量素子、１４６ 演算増幅器、１４８ 抵抗素子、１５０ 乗算器、１６０ ローパスフィルタ、２１０、３１０ 第１基板、２１１、２２１、２３１ 基板、２１２、２２２、２３２、２４２ 積層回路部、２１３ 受光部、２１４ ウエハサポート、２１８、２２８、２３８ 配線部、２１９、２２９、２３９ 接続部、２２０、２４０ 第２基板、２２３、２３３、２４３ トランジスタ部、２２４、２５２ 導通ビア、２２５ 抵抗ビア、２２６ ポスト、２２７ 酸化膜、２３０ 第３基板、２４１ 下地基板、２４５ トレンチ、２４６、２５６ 拡散層、２４７ Ｐ型ウェル領域 、２４８ ゲート電極、２５０ 容量ビア、２５４ 誘電膜、２５１ ビアホール、３４２、３４３、３４４、３４５ スイッチ素子

Claims (17)

  1. 入射光に応じた電気信号を出力する複数の光電変換素子と、
    前記複数の光電変換素子のそれぞれ、または、前記複数の光電変換素子のうちの所定の個数の光電変換素子をそれぞれが含む複数の素子群のそれぞれに対応して設けられ、
    前記複数の光電変換素子から出力された前記電気信号から所定の周波数よりも低い帯域を有する信号を遮断させる複数のフィルタ回路と、
    を備え、
    前記複数の光電変換素子は第１の基板に設けられ、
    前記複数のフィルタ回路は、前記第１の基板に積層された第２の基板に設けられ、飽和領域で動作する電界効果トランジスタを含む抵抗回路を有する検出装置。
  2. 前記抵抗回路は、前記光電変換素子が受光していない場合に、前記電界効果トランジスタのドレインおよびソースの間の電流を遮断する制御回路を含む請求項１に記載の検出装置。
  3. 前記抵抗回路は、前記電界効果トランジスタの制御端子に印加する制御電圧を保持する容量素子を有する請求項１または２に記載の検出装置。
  4. 前記抵抗回路は、個別に導通する複数の電界効果トランジスタを含む請求項１から３のいずれか一項に記載の検出装置。
  5. 前記抵抗回路において変化する電気的特性は、ｇｍ値、抵抗値、および容量値の少なくともひとつを含む請求項４に記載の検出装置。
  6. 前記複数の電界効果トランジスタは、互いに同じ特性を有する請求項４または５に記載の検出装置。
  7. 前記複数の電界効果トランジスタは、互いに異なる特性を有する請求項４または５に記載の検出装置。
  8. 前記抵抗回路は抵抗素子を有し、
    前記抵抗素子の少なくとも一部はポリシリコンにより形成される請求項１から７のいずれか一項に記載の検出装置。
  9. 前記第２の基板は、前記第２の基板を厚さ方向に貫通して電気的な接続を担う導通ビアを有し、前記抵抗素子は、前記導通ビアよりも高い電気抵抗値を有する請求項８に記載の検出装置。
  10. 前記複数のフィルタ回路のそれぞれは容量素子を有し、前記容量素子は前記第２の基板に形成された凹部または貫通孔内に設けられている請求項１から９のいずれか一項に記載の検出装置。
  11. 前記第２の基板は、前記第２の基板を厚さ方向に貫通して電気的な接続を担う導通ビアを有し、
    前記容量素子は、前記導通ビアよりも大きな電気容量を有する請求項１０に記載の検出装置。
  12. 前記容量素子は、前記第２の基板を貫通する中心軸に対して同軸状に形成された一対の電極と、前記一対の電極に挟まれた環状の誘電体とを含み、前記第２の基板の厚さ方向に延在する請求項１０または１１に記載の検出装置。
  13. 前記容量素子は、前記第１の基板に形成された電極と、前記第２の基板に形成された電極とを含む請求項１０から１２のいずれか一項に記載の検出装置。
  14. 前記第２の基板は複数の基板を有し、前記複数のフィルタ回路は抵抗素子および容量素子を有し、前記抵抗素子および前記容量素子は、前記複数の基板のうち互いに異なる基板にそれぞれ設けられている請求項１から１３のいずれか１項に記載の検出装置。
  15. 請求項１から１４のいずれか１項に記載された検出装置を有する電子機器。
  16. 入射光に応じた電気信号を出力する複数の光電変換素子を第１の基板に形成する第１の段階と、
    前記複数の光電変換素子のそれぞれ、または、前記複数の光電変換素子のうちの所定の個数の光電変換素子をそれぞれが含む複数の素子群のそれぞれに対応して、前記複数の光電変換素子から出力された前記電気信号から所定の周波数よりも低い帯域を有する信号を遮断させる複数のフィルタ回路、および、飽和領域で動作する電界効果トランジスタを含む抵抗回路を形成する第２の段階と、
    前記第１の基板を第２の基板に積層する第３の段階とを含む検出装置の製造方法。
  17. 請求項１６に記載された検出装置の製造方法であって、
    前記第２の段階において、前記光電変換素子から出力された前記電気信号から前記入射光に含まれる背景光に対応した成分を低減する低減部を第２の基板に形成する請求項１６に記載の製造方法。
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