JP2008135753A - マルチチップ電子回路モジュール及び製造方法 - Google Patents
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Abstract
【課題】マルチチップ電子回路パッケージモジュール及びその製造方法を提供する。
【解決手段】集積回路モジュールは、露出した表面を備えた基板を有している。集積回路ダイは、第1の表面と該第1の表面と反対側の第2の表面を有し、複数のボンディングパッドを第2の表面に有している。集積回路ダイは、基板の露出した表面上にその第1の表面をと共に位置決めされる。複数の誘電体層は、集積回路ダイの第2の表面を覆っている。少なくとも1つの導電性層は、複数の誘電性層の一対の間に挟み込まれており、複数の誘電性層の1つにおける1又は複数のホールを介して、集積回路ダイの複数のボンディングパッドに電気的に接続される1又は複数の受動素子を形成する。
【選択図】図1
【解決手段】集積回路モジュールは、露出した表面を備えた基板を有している。集積回路ダイは、第1の表面と該第1の表面と反対側の第2の表面を有し、複数のボンディングパッドを第2の表面に有している。集積回路ダイは、基板の露出した表面上にその第1の表面をと共に位置決めされる。複数の誘電体層は、集積回路ダイの第2の表面を覆っている。少なくとも1つの導電性層は、複数の誘電性層の一対の間に挟み込まれており、複数の誘電性層の1つにおける1又は複数のホールを介して、集積回路ダイの複数のボンディングパッドに電気的に接続される1又は複数の受動素子を形成する。
【選択図】図1
Description
本発明は、抵抗、コンデンサ、インダクタ又は分散マイクロ波構造などの受動素子及び回路が形成されるマルチチップ電子回路パッケージモジュールに関し、また、パネルスケールパッケージング(PSP)技術を用いて前記モジュールを形成する方法に関する。
単一の半導体ダイに形成される電子回路からなる集積回路ダイはまた、技術的に周知である。典型的には、これらの集積回路ダイは、能動素子、すなわち、単一の結晶基板内のトランジスタから形成され、アナログ回路又はデジタル回路又は2つの混合物であり得る。コンデンサとしてトランジスタの静電容量を用いることは従来から知られている。
トランジスタ、コンデンサ及びインダクタなどの受動素子はまた、技術的に周知である。これらの受動素子は、同じダイにおける集積回路ダイなどの能動素子と共に集積化されているが、問題は、高い金属損失から制限される品質因子及び費用対効果のために制限されるエリアである。
マルチチップパッケージ(MCP)モジュールはまた、技術的に周知である。MCPモジュールでは、多くの集積回路ダイは、電気的に接続され、その後、単一のモジュールに一緒にパッケージ化される。MCPモジュールの利点は、異なる集積回路が性能を最適化し可能な限りコストの節約を最適化するように製作され、その後、それらを全て一緒に単一のダイに形成する必要性なしに共にパッケージ化されることである。
ガラス、金属又はセラミック基板を用いたMCPもまた周知である。例えば、2003年7月3日に公開された特許文献1、及び2003年7月3日に公開された特許文献2を参照すべきである。しかしながら、以前は、MCPモジュールの形成は、分散マイクロ波構造などの広範な受動素子、回路、スパイラルインダクタ、多層インダクタ、MIMコンデンサ、積層のMIMコンデンサ、多層変圧器とバラン回路、フィルタ、バラン回路、位相シフタ、ダイプレクサ、及びマッチング回路を備え、MCPそれ自体の内部にパッケージ化され、特に、まだ仕上がっていない一対の誘電体層間に挟み込まれる。
本発明において、電子回路モジュールは、露出した表面を有する基板を備えている。集積回路ダイは、第1の表面と、第1の表面と反対側の第2の表面を有し、複数のボンディングパッドを第2の表面上に有しており、基板の露出した表面にその第1の表面と共に位置決めされる。複数の誘電体層は、集積回路ダイの第2の表面を覆っている。少なくとも1つの導電性層は、1又は複数の受動素子を形成している複数の誘電体層の一対の間に挟み込まれ、複数の誘電体層の1つにおける1又は複数のホールを介して形成される集積回路ダイの複数のボンディングパッドに電気的に接続される。
図1を参照すると、本発明のマルチチップモジュール(MCP)10が示されている。MCP10は、セラミック、ガラス又は金属などの基板12を含んでおり、その上に、2つの集積回路ダイ14及び16が配置されている。好ましい実施形態では、この集積回路ダイ14及び16は、電力増幅器(PA)14及び低ノイズ増幅器(LNA)16などのアナログ回路である。しかしながら、MCP10及び本発明に係る方法は、デジタル回路でも実施され得ることに注目すべきである。MCP10は、さらに、コンデンサ10、インダクタ30、及び抵抗器40などの受動素子を備えている。しかし、(図示されていない)他の受動素子は、本発明によって形成され、分散マイクロ波構造と回路、スパイラルインダクタ、多層インダクタ、MIMコンデンサ、積層MIMコンデンサ、多層変圧器とバラン回路、フィルタ、バラン回路、位相シフタ、ダイプレクサ、及びマッチング回路に限定されるものではないが、これらを含んでいる。したがって、この中及び特許請求の範囲で用いられるとき、用語“受動素子”は、“能動素子”ではない素子を意味しており、“能動素子”は、その意図した機能を実現するためにエネルギー源を必要とする電子的な素子を意味するものである。したがって、ダイオード又はトランジスタ又はサイリスタは、能動素子である。したがって、MCP10の1つの利用は、電力増幅器トランシーバである。RF信号などの電磁放射信号は、アンテナ50aによって受信され、コンデンサ20及びフィルタとして機能するインダクタ30に供給され、その後、LNA16の入力に供給される。LNA16の出力は、その一部としてトリム抵抗器40を有する伝送ラインに供給され、(図示されていない)他の電子素子にMCP10によって供給される。MCP10はまた、信号を他の素子から伝送ライン42を介して受信し、PA14の入力に供給する。PA14の出力は、コンデンサ20及びインダクタ30を含むフィルタに供給され、その後、伝送のためにアンテナ50bへ供給される。
図2aを参照すると、本発明に係る方法の第1のステップが示されている。本発明に係る方法の第1のステップでは、基板12が提供される。基盤12は、パネル形状で、ガラス、セラミック又はさらには金属などの任意の剛性タイプの材料で作成され得る。基板12は、露出した上面13を有している。好ましくは、基板12は、PSP技術に用いられるパネル材料で作られている。
図2bを参照すると、本発明に係る方法の次のステップが示されている。次のステップでは、接着剤が最初に基板パネル12に供給され、その後、集積回路ダイ14及び16がそれに対して確実に付着されるように基板パネル12に配置される。集積回路ダイ14及び16の各々は、周知であるピックアンドプレースプロセスを介して基板パネル12の露出された表面13に配置される。集積回路ダイ14及び16は、各グループが1つのダイ14及び1つのダイ16を含んでいる(回路内に示される)複数のグループに配置される。もちろん、各グループは1つのダイを含んでいてもよいし、3以上のダイ14及び16を含んでいてもよい。技術的に周知であるように、ダイ14及び16が製作されるとき、ダイ14及び16の各々は、第1の表面及びそれと反対側の第2の表面を有しており、第2の表面はボンディングパッド22を含んでいる。第1の表面は、パネル12の露出した表面13に面して下向きに配置される。このようにして、ボンディングパッド22は露出される。
図2cを参照すると、本発明のMCP10の製作において本発明に係る方法の次のステップが示されており、基板12のMCP10の部分がまさに示されている。図2cに示される次のステップでは、シリコンゴムなどの誘電性材料60が集積回路ダイ14及び16に隣接した基板12の露出した表面13に配置される。したがって、基板12の表面13は、シリコンゴム60によって覆われているか、又は、ダイ14及び16によって覆われているかのどちらかである。シリコンゴム60は、それが平坦化され得るように充填剤として機能する。
図2dを参照すると、本発明の方法の次のステップが示されている。第1の誘電材料62は、シリコンゴム60及びダイ14及び16を覆っている。ボンディングパッド22がダイ14及び16の第2の表面に形成される場合、バイア又はホール64がボンディングパッド22を露出するように第1の誘電体材料62を介して形成される。
図2eを参照すると、本発明の方法の次のステップが示されている。第1のメタライゼーション層66は、第1の誘電体層62上に配置され、パターン化される。第1のメタライゼーション層66は、コンデンサ20の底面プレートなどの受動素子を作成するためにパターン化される。パターン化は、従来のリソグラフィ/エッチングプロセスによって実現可能である。第1のメタライゼーション層66はまた、バイア64を満たし、相互接続を形成するためにボンディングパッド22をダイ14及び16の第2の表面で接触させる。
図2fを参照すると、本発明の方法の次のステップが示されている。第2の誘電体層68は、第1のメタライゼーション層66及び第1の誘電体層62の上に蒸着され又は形成される。第2の誘電体層68の厚さは、形成されるコンデンサ20の望まれる容量に依存する。第2の誘電体層68は、その後、再度、リフロー又はCMPなどの従来のプロセスによって平坦化される。第1の誘電体層62のために用いられるプロセスと同様に、バイア又はホール64は、その後、第2の誘電体68に形成され、ダイ14及び16のボンディングパッド22に接続するために接触ホール64で第1のメタライゼーション層66と接触する。その後、第2のメタライゼーション層70は、第2の誘電体層68上に形成される。第2のメタライゼーション層70は、接触ホール64を満たし、接触ホール64において第1のメタライゼーション層66に接続し、ダイ14及び16のボンディングパッド22に接続する。第2のメタライゼーション層70は、その後、コンデンサ20の上部プレートなどの受動素子の部分を形成してパターン化される。なお、第2のメタライゼーション層70は、ダイ14及び16のボンディングパッド22に又は第2の誘電体層68に形成されたコンデンサ20の上部プレートに接続される抵抗器40及びインダクタ30を形成するためにパターン化され得る。イベントにおいて、第2のメタライゼーション層70は、技術的に周知であるものとして、抵抗器を形成するのに用いられ、付加的な薄いフィルム材料が必要とされる。抵抗器40、インダクタ30及びコンデンサ20が形成される層の位置は任意である。それらは選ばれる層構造に依存し、望まれるならば、それらは、コンデンサ20及び抵抗器40を支持する幾つかの層であり得る。第2のメタライゼーション層70のパターン化は、従来のエッチングプロセスを用いて従来のリソグラフィによって再度なされ得る。
図2gを参照すると、本発明の方法の次のステップが示されている。第3の誘電体層80は、第2のメタライゼーション層及び第2の誘電体層68の上に蒸着され又は形成され得る。第3の誘電体層80は、その後、第2の誘電体層と同様に平坦化される。第3のメタライゼーション層82は、第3の誘電体層80の上に形成され得る。第3のメタライゼーション層82は、付加的なインダクタ30cなどの受動素子を形成するためにパターン化され得る。なお、バイア又は相互接続ホール76及び78は、第3の誘電体層80に形成され、第2のメタライゼーション層70にインダクタ30cを接続する。
BPSG90などの第4の誘電体層は、図2gに示される構造に置かれ得る。接地面92は、BPSG90上に形成され、相互接続部84は、BPSG層90においてバイア又はホールを介して作られ、BPSG層90の下の下位層に接続する。結果として生じる構造は、図2hに示される。
最後に、不活性化層96が図2hに示される構造に形成され、その構造を保護し、接地面92及び相互接続部94に対するアクセスを可能にする。結果として生じる構造は、図2iに示される。
本発明に係る装置及び方法には多くの利点が存在する。第1に、PSP技術を用いることによって、全ての受動素子を用いた複雑なRFシステムは、パッケージそれ自体の内部で形成される。これにより、低コストで、極端に薄く、コンパクトで、高性能なRFシステムを作成することができる。
第2に、MCPモジュールが大規模パネルベースのアセンブリから製作されるPSP技術を用いることによって、これは、低コストで大容量集積化の技術を量産に向けて提供する。現在、50パネルまで、フラットパネルディスプレイ業界で用いられており、したがって、本発明の方法の使用に対して可能性は同じである。
第3に、ルーティング及び受動素子は、薄い誘電体間に形成されるので、最終的なMCPパッケージの厚さは、パッケージのダイの厚さ及びダイが付着されるパネル材料によって制限されるだけである。全パッケージの厚さは、0.4mmの薄さであり得る。
第4に、装置はRFシステムを形成するMCP装置であるので、SiGe、CMOS、GaAsなどの異なる技術を用いている多くのダイが用いられ得る。これらのチップ技術のいずれかを集積する能力により、サブブロック性能が特定の技術で最適化されている状態で複雑なシステムのデザインが可能になる。
第5に、半導体製作からの製作技術を用いれば、10μmのオーダーの微細なライン形状は、高密度の相互接続及びユニット対ユニットの整合性のために高度に反復可能に実行することが可能となる。バイアホール及び相互接続の利用は、通常のボンドワイヤリング又はフリップチップ構成とは対照的に、チップボンドパッドに対して短い正確な矛盾のない接続を作成する。
最後に、システムの複雑さに依存して、任意数の金属層及び誘電体層が各々の異なる厚さ及び誘電率と共に用いられ得る。厚いメタルトレース(〜6μm)について多層を構成する能力は、これまで述べてきた高品質要素の受動素子の集積を可能にする。
Claims (19)
- 露出された表面を有する基板と、
第1の表面と該第1の表面と反対側の第2の表面とを有し、前記第2の表面に複数のボンディングパッドを有する集積回路ダイであって、前記基板の前記露出された表面にその第1の表面と共に位置決めされる集積回路ダイと、
前記集積回路ダイの前記第2の表面を覆っている複数の誘電体層と、
前記複数の誘電体層の1つで1又は複数のホールを介して形成される前記集積回路ダイの前記複数のボンディングパッドに電気的に接続される1又は複数の受動素子を形成する前記複数の誘電体層の一対の間に挟み込まれる少なくとも1つの導電性層と、を備えた集積回路モジュール。 - 前記集積回路ダイはアナログ回路であることを特徴とする請求項1に記載の集積回路モジュール。
- 前記集積回路ダイはRFアナログ回路であることを特徴とする請求項2に記載の集積回路モジュール。
- 前記集積回路ダイはデジタル回路であることを特徴とする請求項1に記載の集積回路モジュール。
- 前記集積回路ダイは第1の厚さを有していることを特徴とする請求項1に記載の集積回路モジュール。
- 前記集積回路ダイによって接触されない前記基板の前記露出した表面の部分を覆っている第1の層であって、前記第1の厚さと実質的に同じ厚さを有している第1の層をさらに備えており、
前記複数の誘電体層は、前記集積回路ダイ及び前記第1の層の前記第2の表面を覆っていることを特徴とする請求項5に記載の集積回路モジュール。 - 前記受動素子は、抵抗器、インダクタ及びコンデンサから選択される素子であることを特徴とする請求項1に記載の集積回路モジュール。
- 前記第1の層は、シリコンベースのゴムであることを特徴とする請求項6に記載の集積回路モジュール。
- 前記基板は、金属、ガラス又はセラミックから作られる材料であることを特徴とする請求項8に記載の集積回路モジュール。
- 露出した表面を有する基板と、
複数のアナログ集積回路ダイであって、各々が第1の表面と該第1の表面と反対側の第2の表面を有し、複数のボンディングパッドを前記第2の表面に有しており、集積回路ダイの各々が前記基板の前記露出した表面にその第1の表面と共に位置決めされる複数のアナログ集積回路ダイと、
複数の集積回路ダイの前記第2の表面を覆っている誘電体層と、
前記誘電体層に形成される1又は複数のホールを介して前記複数の集積回路ダイの前記ボンディングパッドに電気的に接続される前記誘電体層に形成される1又は複数の受動素子とを備えているマルチチップアナログモジュール。 - 前記アナログ集積回路ダイの各々はRFアナログ回路ダイであることを特徴とする請求項10に記載のモジュール。
- 前記1又は複数の受動素子は、抵抗器、コンデンサ又はインダクタであることを特徴とする請求項10に記載のモジュール。
- 前記複数の集積回路は、第1の増幅器及び第2の増幅器であり、前記第1の増幅器は、電磁放射信号を受信する第1の入力を有し、前記受動素子は、前記第1の入力に接続される第1のフィルタを備えており、
前記第2の増幅器は、電磁放射を生成する第1の出力を有し、前記受動素子は、前記第1の出力に接続される第2のフィルタを備えている請求項12に記載のモジュール。 - 前記第1の増幅器は、第2の出力を有しており、前記受動素子は、さらに、そこに接続される第1の伝送線を備えている請求項13に記載のモジュール。
- 前記第2の増幅器は、第2の入力を有しており、前記受動素子は、さらに、そこに接続される第1の伝送線を備えている請求項14に記載のモジュール。
- マルチチップモジュールを製造する方法であって、
複数の集積回路ダイを基板に配置するステップであって、前記基板は、露出された表面を有し、前記集積回路ダイの各々は第1の表面と該第1の表面と反対側の第2の表面とを有し、前記第2の表面は複数のボンディングパッドを有し、前記複数の集積回路ダイの各々は複数のグループに配置され、各グループは複数のダイを有し、各ダイの前記第1の表面は前記露出した表面にある、複数の集積回路ダイを基板に配置するステップと、
誘電性材料の第1の層によって前記複数の集積回路ダイを覆うステップであって、誘電性材料の前記第1の層は、前記集積回路ダイの第2の表面を覆っている、前記複数の集積回路ダイを覆うステップと、
誘電性材料の前記第1の層に集積回路ダイの各グループに対する1又は複数の受動素子を形成するステップと、
誘電性材料の前記第1の層に形成される少なくとも1つのホールを介して、集積回路ダイの各グループと関連する前記1又は複数の受動素子の各々を関連するボンディングパッドに接続するステップと、
前記受動素子を誘電性材料の第2の層で覆うステップと、を備えた方法。 - 集積回路ダイの各グループ及びそれらの関連する受動素子をカットするステップをさらに備えている請求項16に記載の方法。
- 誘電性材料の第1の層によって前記複数の集積回路ダイを覆うステップは、集積回路ダイが配置されていない基板の露出した表面をも覆うことを特徴とする請求項16に記載の方法。
- 少なくとも1つのホールが集積回路ダイの各グループと関連して、誘電性材料の前記第1の層を介して複数のホールを形成するステップをさらに備え、
集積回路ダイの各グループと関連する前記1又は複数の受動素子の各々は、集積回路ダイの各グループと関連する誘電性材料の前記第1の層に形成される少なくとも1つのホールを介して、関連するボンディングパッドに接続されることを特徴とする請求項16に記載の方法。
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