JP2015536569A - Ｃｍｏｓマルチピンド（ｍｐ）ピクセル - Google Patents

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Abstract

従来のＣＭＯＳピクセルより非常に低い暗電流及び非常に高い電荷転送性能を有するＣＭＯＳマルチピンドピクセルが開示される。そのＣＭＯＳピクセルはエピタキシャルシリコンと、エピタキシャルシリコン上に形成される少なくとも１つの転送ゲートとを含む。エピタキシャルシリコン内にピンドフォトダイオードが形成される。エピタキシャルシリコン内に、ピンドフォトダイオードにわたって少なくとも部分的に延在し、かつＣＭＯＳピクセルの少なくとも１つの転送ゲートの実質的に下にあるようにマルチピンド（ＭＰ）インプラント層を注入して、蓄積状態中の暗電流不動態化を助長し、転送状態中の電荷転送を助長する。【選択図】図２

Description

本発明の実施形態は包括的にはＣＭＯＳイメージセンサーのためのピクセル技術に関し、より詳細には、ＣＭＯＳマルチピンド（ＭＰ：multi-pinned）ピクセルに関する。
科学撮像装置（scientific imager）において使用され、普及しているＣＭＯＳピクセルは、いわゆる５Ｔ（すなわち、５トランジスタ）ピンドフォトダイオードピクセル（以降、「５ＴＰＰＤピクセル」）である。図１は、従来のＮＭＯＳ ５ＴＰＰＤピクセル１００の概略図を示す。５ＴＰＰＤピクセル１００は、光を生成し、電荷を収集するための感光素子としてピンドフォトダイオード（ＰＰＤ）１０２を含む。ＰＰＤ１０２の側方には、転送ゲート１（ＴＧ１）１０４及び転送ゲート２（ＴＧ２）１０６が位置する。センスノード１０８がＴＧ１ １０４に隣接して位置し、電荷を電圧に変換する。センスノード１０８は、３つの「読出し」ＭＯＳＦＥＴ１２０、１２２、１２４に結合される。これらのＭＯＳＦＥＴはそれぞれ、リセットトランジスタ、ソースフォロワートランジスタ及び行選択トランジスタとして知られる。それらのトランジスタは、まとめて、センスノード１０８上のビデオ電圧レベルを読み出す役割を果たす。
より具体的には、ＰＰＤ１０２は、ｐ型エピタキシャルシリコン１２８内に形成されるダイオード１２６（ＮＭＯＳ ５ＴＰＰＤピクセルの場合にはｎ型ドープ）を備える。ｐ型エピシリコン１２８は、高濃度にドープされたｐ型基板１３０の上方に存在する。ピクセルの動作中に、ｐ型エピシリコン１２８及び基板１３０は、接地電位（すなわち、０ボルト）又は外部の負のバイアス電位にあると仮定される。ｐ型ドープピンニング層１３２がダイオード１２６の真上に形成され、ダイオード１２６と位置合わせされる。ピンニング層１３２は、基板と同じ電位を帯びるのに対して、ダイオード１２６のドーピングは、ＰＰＤ１０２の電位を設定する。ｐウェル１３４がＰＰＤ１０２と、転送ゲート１０４及び１０６と、センスノード１０８とを包囲する。読出しＭＯＳＦＥＴ１２０、１２２及び１２４、並びに更なるサポート回路がｐウェル１３４内に形成される。
動作時に、センスノード１０８上の電荷が、ＶＲＥＦ電位１３６に結合されるリセットＭＯＳＦＥＴ１２０によって最初に除去される。電荷収集中に、ＴＧ２ １０６は「オフ」であり（すなわち、ＶＲＥＦ電位１３６をダイオード１２６から切り離し）、かつＴＧ１ １０４は「オフ」である（すなわち、センスノード１０８をＰＰＤ１０２から切り離す）。幾つかの実施態様では、ゲートＴＧ２ １０６は存在しない。光子がＰＰＤ１０２と相互作用するのに応じて、露光期間にわたって、電子が生成され、ダイオード１２６において収集される。露光後に、ＴＧ１ １０４を「オン」に切り替えて、ダイオード１２６からセンスノード１０８に信号電荷を転送する。ソースノード１０８上に存在する電子は、電圧に変換される（センスノード１０８に関連する容量値による）。結果として生じるこの電圧は、ソースフォロワーＭＯＳＦＥＴ１２２によってバッファリングされ、ＭＯＳＦＥＴ１２４によってピクセル行が選択されるときに、ピクセル値として出力される。列ビデオ出力にピクセル値が存在すると、ＰＰＤ１０２及びセンスノード１０８はリセットされ、撮像プロセスが繰り返される。
上記の事柄はＮＭＯＳ ５ＴＰＰＤピクセルの構造及び動作を説明する。ＰＭＯＳ ５ＴＰＰＤピクセルの場合、ｎ型ドーピング及びｐ型ドーピングが入れ替えられ（ｐ型はｎ型になり、ｎ型はｐ型になる）、ｐウェルはｎウェルになり、電圧ＶＲＥＦ、ＶＤＤは０ボルトに設定され、基板は３．３ボルトにバイアスをかけられる。ＰＭＯＳ ５ＴＰＰＤピクセルでは、キャリアは電子ではなく、正孔である。
ＰＰＤ１０２の場合、熱的に生成される暗電流は非常に低いが、転送ゲート１０４及び１０６から著しい量の暗電荷が生じる（通常、ＰＰＤによって生成される暗電流より２〜３桁高い）。極めて低い信号レベル、例えば、露光及び読出し期間当たり１０電子を測定しようとするとき、暗電流のレベルは、測定される信号レベルを覆い隠す可能性がある。さらに、転送ゲート１０４及び１０６において極めて一般的に見られる電荷トラップ及び再結合効果が測定される信号レベルを下げる可能性がある。これらの問題を改善しようとする以前の試みは、ピクセルの電荷転送効率（ＣＴＥ）に影響を及ぼした。
それゆえ、トラップ問題及び再結合問題を生じることなく、高いＣＴＥを維持しながら、低い暗電流を有する改善された５ＴＰＰＤピクセルが当該技術分野において必要とされている。
特許請求の範囲において更に完全に記載されるような、図面のうちの少なくとも１つの図に実質的に示され、及び／又はその図に関連して実質的に説明されるようなＣＭＯＳマルチピンドピクセル、及びＣＭＯＳマルチピンドピクセルを製造する方法。
本開示の種々の特徴及び利点は、全体を通して同じ参照番号が同じ部品を指している添付の図とともに、本開示の以下の詳細な説明を検討することから理解することができる。
本発明の実施形態は、同じ参照番号が類似の要素を指している添付の図面とともに検討される、以下に提示される例示的な実施形態の詳細な説明から、より容易に理解することができる。
背景技術による５Ｔ（すなわち、５トランジスタ）ｎ型ＣＭＯＳピンドフォトダイオードピクセルの断面図である。 本発明の一実施形態によるＮＭＯＳマルチピンド（ＭＰ）ピクセルの断面図である。 図２のＮＭＯＳ ＭＰピクセルにおいてＰＰＤに信号電荷が集まるときの電位条件を表す図である。 ＰＰＤ領域内に信号電荷が集まり、この時間中に、正孔がエピタキシャルシリコン／酸化物界面においてＴＧ１及びＴＧ２下のチャネルを「反転させる」ときの、ＮＭＯＳ ＭＰピクセル内の転送ゲート（ＴＧ）電位をエピタキシャルシリコンの中への距離の関数として表す図である。 図２のＮＭＯＳ ＣＭＯＳ ＭＰピクセルにおいて電荷が転送されるときの電位条件を示す図である。 信号電荷がＰＰＤ領域から移動し、この時間中に、ＴＧ１下の正孔が拡散してｐ型基板に戻るときの、ＮＭＯＳ ＭＰピクセル内の転送ゲート（ＴＧ）電位をエピタキシャルシリコンの中への距離の関数として表す図である。 図１８のＰＭＯＳ ＭＰピクセルにおいてＰＰＤ内に信号電荷が集まるときの電位条件を表す図である。 ＰＰＤ領域内に信号電荷が集まり、この時間中に、電子がエピタキシャルシリコン／酸化物表面においてＴＧ１及びＴＧ２下のチャネルを「反転させる」ときの、ＰＭＯＳ ＭＰピクセル内の転送ゲート（ＴＧ）電位をエピタキシャルシリコンの中への距離の関数として表す図である。 図１８のＰＭＯＳ ＭＰピクセルにおいて電荷が転送されるときの電位条件を示す図である。 信号電荷がＰＰＤ領域から移動し、この時間中に、ＴＧ１下の電子が拡散してｎ型基板に戻るときの、ＰＭＯＳ ＭＰピクセル内の転送ゲート（ＴＧ）電位をエピタキシャルシリコンの中への距離の関数として表す図である。 ＣＭＯＳピクセルにおいて多くの場合に用いられる２つのインプラント（ＴＧ障壁インプラント及びシールドインプラントと呼ばれる）を示す、ＮＭＯＳ ＣＭＯＳ ＭＰピクセルの断面図である。 ＰＰＤ領域内に信号電荷が集まるときの、図１１に示されるＴＧ障壁インプラントを備えるＮＭＯＳ ＭＰピクセルの電位プロットを示す図である。 電荷転送モードにおいて動作する図１１に示されるＴＧ障壁インプラントを備えるＮＭＯＳ ＭＰピクセルの電位プロットを示す図である。 ＭＰインプラントが、ＴＧ１に最も近いＰＰＤ領域の半分、及びセンスノード領域のみを覆う、大型高速ＮＭＯＳ ＭＰピクセルの断面図である。 電荷収集モードにおいて動作する図１４の大型高速ＮＭＯＳ ＭＰピクセルの電位プロットを示す図である。 電荷転送モードにおいて動作する図１４の大型高速ＮＭＯＳ ＭＰピクセルの電位プロットを示す図である。 本発明の一実施形態による、ＣＭＯＳ ＭＰピクセルの平面図である。 本発明の一実施形態による、ＰＭＯＳマルチピンド（ＭＰ）ピクセルの断面図である。
添付の図面は本発明の概念を例示することを目的としており、縮尺どおりでない場合があることは理解されたい。
本発明の実施形態は、マルチピンド（ＭＰ）ピクセルアーキテクチャを有する改善された５ＴＰＰＤピクセルを含む。その改善は、ＰＰＤ領域の中にダイオード及びピンニングインプラントとともにＭＰインプラントを配置することと、ＭＰインプラント層を、少なくとも１つの転送ゲート領域（ＴＧ１及び／又はＴＧ２）を少なくとも通って延長することとから生じる。しかしながら、満足のいく性能は、５ＴＰＰＤピクセル全体にＭＰインプラントが均一に注入されるときに達成される。実際に、作製プロセスの第１のステップとして、シリコンウェハー全体に大域的に注入を行うことができる。ＭＰインプラント層の使用は、ドレイン及びセンスノード遮蔽、更なるＰＰＤ障壁層、転送ゲートからセンスノードへのチャネル結合を改善するためのインプラント等の他の既知の５ＴＰＰＤ技法に適合する。代替形態が以下に論じられる。
図２は、本発明の一実施形態による、非常に低い暗電流を有するように動作可能なｎ型ＣＭＯＳ（ＮＭＯＳ）ＭＰピクセル２００の簡略化された断面図である。ＮＭＯＳ ＭＰ ５ＴＰＰＤピクセル２００は、エピタキシャルシリコン２０６（例えば、ｐ型エピ又はｐ型ＳＯＩ）上に形成される第１の転送ゲート（ＴＧ１）２０２とオプションの第２の転送ゲート（ＴＧ２）２０４とを含む。エピタキシャルシリコン２０６は、高濃度にドープされた基板２５０（例えば、ｐ型基板）上に存在する。ＮＭＯＳ ＭＰピクセル２００は、絶縁材料層２０８を含み、絶縁材料層は、例えば、エピタキシャルシリコン２０６の上にあり、かつ第１の転送ゲート２０２及び第２の転送ゲート２０４の下にあるシリコンの酸化物（例えば、ＳｉＯ２）とすることができる。ゲート２０４及び２０２は通常、ポリシリコンから作製される。センスノードコンタクトインプラント２２２（例えば、ｎ型のリン）がセンスノード２２４を形成する。センスノード２２４は「読出し」ＭＯＳＦＥＴ２５２に結合される。ドレインコンタクトインプラント２２６（例えば、ｎ型のリン）が表面ドレインコンタクト２３０に結合されるドレイン領域２２８を形成する。ゲート２０２と２０４との間のエピタキシャルシリコン２０６内にピンドフォトダイオード（ＰＰＤ）２１０が形成される。ＰＰＤ２１０は、ダイオード２１２（例えば、ｎ型のリン）と、ピンニング層２１４（例えば、ｐ型のホウ素）と、ＭＰインプラント層２１６（例えば、ｎ型ヒ素又はｎ型のリン）の一部（破線）とを備える。一実施形態では、ＭＰインプラント層２１６はＮＭＯＳ ＭＰピクセル２００を完全に覆い、エピタキシャルシリコン２０６の表面２５４の約４５０Ａ（オングストローム）だけ下方に延在することができる。ＭＰインプラント２１６は、ＰＰＤ２１０の電位をわずかに変更する。ＰＰＤ２１０内の破線は、ピンニング層２１４及びＭＰインプラント層２１６の混合を示すことを意図している。
電荷収集露光期間中に、図２Ａに示される制御回路２６０が転送ゲート（ＴＧ１及びＴＧ２）に負のバイアスをかけ、ｐウェル１３４及びｐ型基板領域２５０からもたらされる、エピタキシャル／酸化物（例えば、Ｓｉ−ＳｉＯ２）界面にある正孔の、非常に薄いが、濃度が高い反転層を生成する。いかに更なる負のバイアスがかけられても、正孔があるため、ゲート２０２及び２０４下の電位は基板電位までしか降下することができない。このため、これが生じるときに、転送ゲート２０２及び２０４は基板電位（０Ｖ）に「ピンニング」される。この特殊な条件は通常、ゲート２０２及び２０４が−０．５Ｖ〜−１．０Ｖに負のバイアスをかけられるときに生じる。このようにして与えられる正孔は、ゲートによって生成された熱的な暗電流による電子と再結合し、それにより、Ｓｉ−ＳｉＯ２領域を不動態化する。
電荷収集期間後に、第１の転送ゲート（ＴＧ１）２０２は正の極性でクロックを供給される（ＴＧ２ ２０４は常にピンニングされた状態を呈する）。これによりさらに、信号電子が、ＰＰＤ２１０からセンスノード２２４に移動する。ゲート２０２下のＭＰインプラント層２１６は、Ｓｉ−ＳｉＯ２界面と相互作用することなく、かつ反転後にゲートＴＧ１ ２０２の表面に依然として存在するトラップされた残りの正孔と再結合することなく、信号電子をシリコン内深くのセンスノード２２４に効率的に転送できるようにする「埋め込みチャネル」を作り出すことによってこのプロセスを助長する。このため、ＭＰインプラント層２１６は、転送ゲート２０２に一般的に関連付けられるトラップ問題及び再結合問題を生じることなく、概ね完全な電荷転送効率を達成しながら、同時に超低暗電流性能（通常は、ＰＰＤ領域内で生成される暗電流によって制限される）ももたらす。ピクセル２００は、全体として、「マルチピンニング」（ＭＰ）されている、すなわち、ＰＰＤピンニング層２１４によってフォトダイオード２１０においてピンニングされ、かつＭＰインプラント２１６によって転送ゲート２０２及び２０４においてピンニングされていると見なされる。電荷収集及び転送状態の更に詳しい図示が、（後に更に十分に論じられることになる）ＭＰ ＮＭＯＳピクセルの場合に図３、図４、図５及び図６に関して提供される。
一実施形態では、ＮＭＯＳ ＭＰピクセル２００は、センスノード２２４の下にある（すなわち、下方にある）深いインプラント２３２（例えば、ｐ型のホウ素）を含むことができる。この深いインプラント２３２は、エピタキシャルシリコン２０６内深くにおいて生成されたキャリアがセンスノード２２４に達するのを防ぐシールドを形成する。必要に応じて、同様の第２の深いインプラント２３４（例えば、ｐ型のホウ素）を、ドレイン領域２２８の下に（すなわち、下方に）形成して、エピタキシャルシリコン２０６内深くにおいて生成されたキャリアからドレインノード２３０をシールドすることができる。
本発明の一実施形態では、ＭＰピクセル２００は、ＭＰインプラントと、後続のＰＰＤピクセル作製プロセスとを組み込むことによって作製される。ＭＰインプラントのエネルギー及びドーズ量は、ウェハーが受け入れる他のインプラントに比べて相対的に低い。具体的には、ＰＭＯＳ撮像装置の場合、２０ｋｅＶのエネルギーでＢＦ２を注入するときのドーズ量は約１ｅ１２イオン／ｃｍ２であり、７５０Ａのインプラント深さをもたらす。ＮＭＯＳ撮像装置の場合、３０ｋｅＶのエネルギーでＰを注入するときのドーズ量は約１ｅ１２イオン／ｃｍ２であり、４５０Ａのインプラント深さをもたらす。
ＭＰインプラントのエネルギーレベルは、ＮＭＯＳにしても、ＰＭＯＳにしても、ＰＰＤ電位に擾乱を引き起こさないように相対的に低いことに留意されたい。高エネルギーのインプラントを用いると、ダイオードインプラントと混ざり合い、結果として、より低いＰＰＤ電位を生成する可能性があり、ピクセルの電荷容量を低減することになる。ＭＰ及びＰＰＤピンニング層は同様のエネルギーレベルを用いて注入されるが、それらのドーズ量は１桁以上異なる。このため、ＭＰ及びＰＰＤピンニング層の混合が生じる。しかしながら、この組み合わせはダイオード電位にわずかな変動を引き起こすだけであり、ピンニング機能を保持する（すなわち、ダイオードの表面は基板電位に確実に保持される）。また、ＭＰドーズ量は、ダイオードインプラントによって規定される十分な性能に著しく影響を及ぼさないほど十分に低いドーズ量でありながら、表面トラップ及び再結合を回避するために、信号キャリアが転送ゲートの下方の表面から遠ざけられるのを確実にするように、十分に調整される。この作製プロセスは、１つの作製方法のみを非常に簡略化して表す。本明細書における説明から、当業者は、ＮＭＯＳマルチピンドピクセル又はＰＭＯＳマルチピンドピクセルを作製するための他のプロセスを利用することができる。
図３は、図２のＮＭＯＳ ＭＰピクセル２００において、信号電子がピンドフォトダイオード２１０内に集まるときの露光時間中の電位条件を表す。図４は、転送ゲート電位をエピタキシャルシリコンの中への距離の関数として示す、図３と対をなす図である。転送ゲート２０２、２０４は、ｐウェル及びエピタキシャルシリコン２０６から供給され、ゲート下方の表面２５４下を移動する正孔（ｈ＋）４０２によって反転され、基板電位にピンニングされることに留意されたい。センスノード２２４及びドレイン領域１２６は、この時間中に＋３．３ボルトに保持される。光子がＰＰＤ２１０に衝突すると、ＰＰＤ２１０内に信号電子が集まり、それにより、ＰＰＤ２１０の電位が、フルウェル（full well）に達するまで基板電位（０Ｖ）に向かって「降下する」。
図５は、図２のＮＭＯＳ ＭＰピクセル２００において、電荷転送中の転送ゲート２０２及び２０４の電位条件を表す。図６は図５をサポートし、転送ゲート電位をエピタキシャルシリコンの中への距離の関数として表す。転送ゲート２０２に正の電圧（通常、１μｓにわたって２．０Ｖ）でクロック供給して信号電子「ｅ−」６０６をセンスノード２２４に転送する。また、この動作は、自由正孔６０２を放出してｐ型エピタキシャルシリコン２０６及びｐウェル１３４の中に戻すことによって、この転送ゲートをピンニング／反転状態から解放する。同時に、非常に少数の正孔６０４が、ゲート２０２下方の表面２５４にトラップされたままになる。信号キャリアが転送ゲートを通り抜けるとき、正孔は非ＭＰピクセルの場合に信号キャリアと再結合することになる。しかしながら、ＭＰインプラント２１６によって設けられる埋込チャネルは、電子６０６を表面から遠ざけておく。それゆえ、信号電子は、実質的に再結合により失われるか、又はトラップされることなく、転送ゲート領域を完全に通り抜けて伝搬することができる。この動作は、ＰＰＤ領域２１０の電荷を自動的に取り除き、次の露光のための段階を設定する。
これまでの説明はｎ型ＣＭＯＳ ５ＴＰＰＤピクセルに当てはまる。ｐ型ＣＭＯＳ ５ＴＰＰＤピクセルの場合、ｐ型ドープ領域がｎ型ドープ領域であり、ｎ型ドープ領域がｐ型ドープ領域である。さらに、ドレイン及びセンスノードのための電圧は、３．３Ｖではなく、０Ｖであり、エピタキシャルシリコン電圧は０Ｖの代わりに、３．３Ｖにバイアスをかけられる。ＰＭＯＳ ５ＴＰＰＤ ＭＴピクセルの動作は、ＮＭＯＳ ５ＴＰＰＤ ＭＰピクセルと実質的に同様であるが、ＰＰＤ内に、電子ではなく正孔が収集され、転送ゲートが反転するときに、正孔ではなく、電子を用いて暗電流を不動態化する。
具体的には、図１８は、本発明の一実施形態による、非常に低い暗電流を有するように動作可能なｐ型ＣＭＯＳ（ＰＭＯＳ）ＭＰピクセル１８００の簡略化された断面図である。ＰＭＯＳ ＭＰ ５ＴＰＰＤピクセル１８００は、エピタキシャルシリコン１８０６（例えば、ｎ型エピ又はｐ型ＳＯＩ）上に形成される第１の転送ゲート（ＴＧ１）１８０２とオプションの第２の転送ゲート（ＴＧ２）１８０４とを含む。エピタキシャルシリコン１８０６は、高濃度にドープされた基板１８５０（例えば、ｎ型基板）上に存在することができる。ＰＭＯＳ ＭＰピクセル１８００は、絶縁材料層１８０８を含み、絶縁材料層は、例えば、エピタキシャルシリコン１８０６の上にあり、かつ第１の転送ゲート１８０２及び第２の転送ゲート１８０４の下にあるシリコンの酸化物（例えば、ＳｉＯ２）とすることができる。ゲート１８０４及び１８０２は通常、ポリシリコンから作製される。センスノードコンタクトインプラント１８２２（例えば、ｐ型のホウ素）がセンスノード１８２４を形成する。センスノード１８２４は「読出し」ＭＯＳＦＥＴ１８５２に結合される。ドレインコンタクトインプラント１８２６（例えば、ｐ型のホウ素）が表面ドレインコンタクト１８３０に結合されるドレイン領域１８２８を形成する。ゲート１８０２と１８０４との間のエピタキシャルシリコン１８０６内にピンドフォトダイオード（ＰＰＤ）１８１０が形成される。ＰＰＤ１８１０は、ダイオード１８１２（例えば、ｎ型のリン）と、ピンニング層１８１４（例えば、ｎ型のリン）と、ＭＰインプラント層１８１６（例えば、ｐ型のホウ素）の一部（破線）とを備える。一実施形態では、ＭＰインプラント層１８１６は、ＮＭＯＳ ＭＰピクセル１８００を完全に覆い、エピタキシャルシリコン１８０６の表面１８５４の約４５０Ａだけ下方に延在することができる。ＭＰインプラント１８１６は、ＰＰＤ１８１０の電位をわずかに変更する。ＰＰＤ１８１０内の破線は、ピンニング層１８１４及びＭＰインプラント層１８１６の混合を指示することを意図している。
電荷収集露光期間中に、図１８に示される制御回路１８６０が、転送ゲート（ＴＧ１及びＴＧ２）に正のバイアスをかけ、ｎウェル１８６２及びｎ型基板領域１８５０からもたらされる、エピタキシャル／酸化物（例えば、Ｓｉ−ＳｉＯ２）界面にある電子の、非常に薄いが、濃度が高い反転層を生成する。いかに更なる正のバイアスがかけられても、電子があるため、ゲート１８０２及び１８０４下の電位は基板電位までしか降下することができない。このために、これが生じるときに、転送ゲート１８０２、１８０４は基板電位（３．３Ｖ）に「ピンニング」される。この特殊な条件は通常、ゲート１８０２及び１８０４が−３．３ボルト〜４．０ボルトに負のバイアスをかけられるときに生じる。このようにして与えられる電子は、ゲートによって生成された熱的な暗電流による正孔と再結合し、それにより、Ｓｉ−ＳｉＯ２領域を不動態化する。
電荷収集期間後に、第１の転送ゲート（ＴＧ１）１８０２は負の極性でクロックを供給される（ＴＧ２ １８０４は常にピンニングされた状態を呈する）。これによりさらに、信号正孔が、ＰＰＤ１８１０からセンスノード１８２４に移動する。ゲート１８０２下のＭＰインプラント層１８１６は、Ｓｉ−ＳｉＯ２界面と相互作用することなく、かつ反転後にゲートＴＧ１ １８０２の表面に依然として存在するトラップされた残りの電子と再結合することなく、信号電子をシリコン内深くのセンスノード１８２４に効率的に転送できるようにする「埋め込みチャネル」を作り出すことによってこのプロセスを助長する。このため、ＭＰインプラント層１８１６は、転送ゲート１８０２に一般的に関連付けられるトラップ問題及び再結合問題を生じることなく、概ね完全な電荷転送効率を達成しながら、同時に超低暗電流性能（通常は、ＰＰＤ領域内で生成される暗電流によって制限される）をももたらす。ピクセル１８００は、全体として、「マルチピンニング」（ＭＰ）されている、すなわち、ＰＰＤピンニング層１８１４によってフォトダイオード１８１０においてピンニングされ、かつＭＰインプラント１８１６によって転送ゲート１８０２及び１８０４においてピンニングされていると見なされる。電荷収集及び転送状態の更に詳しい図示が、（後に更に十分に論じられることになる）ＭＰ ＰＭＯＳピクセルの場合に図７、図８、図９及び図１０に関して提供される。
一実施形態では、ＰＭＯＳ ＭＰピクセル１８００は、センスノード１８２４の下にある（すなわち、下方にある）深いインプラント１８３２（例えば、ｎ型のリン）を含むことができる。この深いインプラント１８３２は、エピタキシャルシリコン１８０６内深くにおいて生成されたキャリアがセンスノード１８２４に達するのを防ぐシールドを形成する。必要に応じて、同様の第２の深いインプラント１８３４（例えば、ｎ型のリン）を、ドレイン領域１８２８の下に（すなわち、下方に）形成して、エピタキシャルシリコン１８０６内深くにおいて生成されるキャリアからドレインノード１８３０をシールドすることができる。
図７は、ＰＭＯＳ ＭＰピクセルにおいて、信号電荷（正孔）がピンドフォトダイオード７０２内に集まるときの露光時間中の電位条件を表す。図８は、転送ゲート電位をエピタキシャルシリコンの中への距離の関数として示す、図７と対をなす図である。転送ゲート７０４、７０６は、ｎウェル及びｎ型エピタキシャルシリコン８００から供給され、ゲート下方の表面７０４下を移動する電子「ｅ−」８０６によって反転され、基板電位（３．３Ｖ）にピンニングされる。反転条件を得るために、転送ゲートに約３．５Ｖ〜４．０Ｖが印加される。センスノード７０８及びドレイン領域７１０は、この時間中に＋０Ｖに保持される。光子がＰＰＤ７０２に衝突すると、ＰＰＤ２１０内に信号正孔が集まり、それにより、ＰＰＤ７０２の電位が、十分に基板電位に達するまで、基板電位（３．３Ｖ）に向かって「上昇する」。
図９は、ＰＭＯＳ ＭＰピクセルにおいて、電荷転送中の転送ゲート７０４及び７０６の電位電圧条件を、エピタキシャルシリコンの中への距離の関数として表す。転送ゲート７０４に正の電圧で（通常、１μｓにわたって２．０Ｖに）クロック供給して信号正孔「ｈ＋」をセンスノード７０８に転送する。また、この動作は、自由電子８０６を放出してｎ型エピタキシャルシリコン８００及びｎウェルの中に戻すことによって、この転送ゲートをピンニング／反転状態から解放する。同時に、非常に少数の電子８０６が、ゲート７０４下方の表面８０４にトラップされたままになり、信号キャリアが転送ゲートを通り抜けるとき、電子は非ＭＰピクセルの場合に信号キャリアと再結合する。しかしながら、ＭＰインプラント層８１０によって与えられる埋込チャネル電位は、正孔８０８を、トラップされた電子が位置する表面から遠ざけておく。それゆえ、信号正孔は、実質的に再結合により失われることもトラップされることもなく、転送ゲート領域を完全に通り抜けて伝搬することができる。また、この動作は、次の露光のためにＰＤＤ領域７０２を自動的にリセットする。
代替的には、本発明の一実施形態では、Ｎ（又はＰ）ＭＯＳピクセルは、転送ゲートをセンスノード又はドレイン領域に、より良好に接続する低濃度にドープされた更なるインプラント（図示せず）（例えば、ＮＭＯＳの場合、ｎ型のリン、又はＰＭＯＳの場合、ｐ型のホウ素）を含むことができる。そのようなインプラントを用いて電荷転送を向上させることは、当該技術分野においてよく知られている。本発明の種々の実施形態による、信号再結合による損失を生じることなく、ＭＰインプラント層を用いて転送ゲート暗電流を不動態化することは、そのような技法に適合する。
本発明の実施形態は数多くの変形を受ける。図１１は、ＰＰＤ２１０に最も近い両方のゲート２０２、２０４のエッジ１１０４の下にある障壁インプラント１１０２（例えば、ｐ型のホウ素）を備えるＮＭＯＳ ＭＰピクセル１１００の代替の実施形態の断面図を示す。ＴＧ障壁インプラント１１０２は、ＰＰＤ２１０に隣接して注入される。一実施形態では、ＴＧ障壁インプラント１１０２は、ゲート２０２及び２０４の下方に約０．２μｍだけ延在する。この障壁インプラント１１０２は、ＰＰＤ２１０内に電荷が集まるにつれて、改善された障壁を提供する。障壁インプラントを追加することは、収集された信号電子が転送ゲート領域の中に「漏れ」ないのを確実にし、それゆえ、より短い転送ゲート長（＜１μｍ）を使用するのを容易にする。低ドーズ量障壁インプラント１１０２は、転送ゲート反転及びＣＴＥ特性に著しく影響を及ぼさない。本発明の一実施形態によるＭＰインプラント層の使用は、ＴＧ障壁インプラントの使用と適合する。
図１２は、図１１のＮＭＯＳ ＭＰピクセル１１００において、信号電荷がＰＰＤ２１０内に集まるときの電位条件を表す。図１３は、図１１のＮＭＯＳ ＭＰピクセル１１００の、電荷が転送されるときの電位条件を表す。最初に、エピタキシャル層２０６及び転送ゲート２０２、２０４が基板電位に等しいピンド電位（pinned potential）に保持され、一方、センスノード２２４（及びドレイン領域２２６）は約＋３．３ボルトに保持される。障壁インプラント１１０２は、転送ゲートの残りの部分よりわずかに低い電位を有する一対の「肩部」１２００を与える。図１２において、信号電子「ｅ−」がＰＰＤ２１０内に集まり、それにより、ＰＰＤ２１０の電位が基板電位に向かって「降下する」。図１３において、第１の転送ゲート２０２に電位（例えば、約２．０Ｖ）が印加されるとき、電子はセンスノード２２４の中に落下し、すなわち、電荷は領域１３０２からセンスノード２２４に移動する。
図１４は、本発明の一実施形態による、非常に低い暗電流を有するように構成される「大型」ＮＭＯＳ ＭＰピクセル１４００の断面図である。「大型」ピクセルは、約１６μｍ２より大きいピクセルと定義することができ、電荷転送に必要とされる時間が１μｓより長い。ピクセル１４００はＭＰインプラント層１４０４を備え、そのＭＰインプラント層は、転送ゲート側にＰＰＤ１４０６の一部（例えば、約半分）のみを含む。この部分インプラントはＰＰＤ１４０６の電位を高め、それにより、信号キャリアはＰＰＤ１４０６の領域全体に集まる代わりに、この領域に移動する。ピクセル１４００の残りは図２のピクセル２００と同じである。
図１５は、電荷収集中のピクセル１４００の電位レベルを表す電位表示１５００を表す。図１６は、電荷転送中のピクセル１４００の電位レベルを表す電位表示１６００を表す。電荷収集中に、センスノード２２４は３．３Ｖに保持され（ｎ型デバイスの場合）、一方、転送ゲート２０２は反転され、ピンニングされる。ＭＰインプラント層１４０４は部分的にＰＰＤ１４０６の中に延在するので、ＰＰＤ１４０６の中で、２つの異なる電位が生成される。ＭＰインプラント層１４０４を伴わない領域１５０２は、ＭＰインプラント層１４０４と比べて領域１５０４よりわずかに低い電位を有する。したがって、全ての信号電荷がＰＰＤ２１０内で転送ゲート２０２側に向かって移動し、集まり、ＭＰインプラント層１４０４に入る。
図１６に示されるように、転送ゲートがクロック供給されて「オン」になるとき、電荷は領域１６０２からセンスノード２２４に移動する。電荷がゲート２０２に近いことによって、センスノード２２４への転送時間を短縮するのが容易になり、例えば、転送速度は通常、２倍に増加する。
図１７は、本発明の一実施形態による、ＣＭＯＳ ＭＰピクセル１７００の平面図を示す。ピクセル１７００はＮＭＯＳ又はＰＭＯＳとすることができる。第１の転送ゲート１７０２及び第２の転送ゲート１７０４はＰＰＤ１７０６のそれぞれの側に形成され、一方、読出しＭＯＳＦＥＴ１７０８はＰＰＤ１７０６を包囲するウェル１７１０内に配置される。センサー全体を形成するために、ピクセル１７００を行及び列において繰り返して、Ｍ×Ｎのピクセルセンサーを形成する。ただし、Ｍ及びＮは整数である。
例示的な実施形態は本発明の例示にすぎないこと、及び本発明の範囲から逸脱することなく、上記の実施形態の数多くの変形形態を当業者が考案できることは理解されたい。それゆえ、全てのそのような変形形態が、添付の特許請求の範囲及びその均等物の範囲内に含まれることを意図している。

Claims (15)

  1. エピタキシャルシリコンと、
    前記エピタキシャルシリコンの上に形成された少なくとも１つの転送ゲートと、
    前記転送ゲートに隣接して前記エピタキシャルシリコン内に形成されたピンドフォトダイオードと、
    前記エピタキシャルシリコンの、前記ピンドフォトダイオード内に少なくとも部分的に、及び前記少なくとも１つの転送ゲートの実質的に下方に注入されたマルチピンド（ＭＰ）インプラント層と
    を備えるＣＭＯＳピクセル。
  2. 前記ＭＰインプラント層は、前記転送ゲートが反転状態にあるときに前記転送ゲート下方の前記ＭＰインプラント層内の暗電流の不動態化を促進し、転送状態にあるときに電荷転送状態を助長する、
    請求項１に記載のＣＭＯＳピクセル。
  3. 前記ＭＰインプラント層は、前記エピタキシャルシリコンの表面を、前記ＣＭＯＳピクセル内の複数の場所において前記ＭＰインプラント層によって確立されたピンニング電位にピンニングするように動作する、
    請求項１に記載のＣＭＯＳピクセル。
  4. 前記複数の場所は、少なくとも前記ピンドフォトダイオード及び前記少なくとも１つの転送ゲートである、
    請求項３に記載のＣＭＯＳピクセル。
  5. 前記少なくとも１つの転送ゲートのうちの少なくとも１つに近接し、前記ＭＰインプラント層の中に少なくとも部分的に延在するセンスノードを更に備える、
    請求項１に記載のＣＭＯＳピクセル。
  6. 前記少なくとも１つの転送ゲートは、第１のゲート及び第２のゲートを含み、
    前記ピンドフォトダイオードに隣接する前記第２のゲートは、前記第２のゲート下方に前記ＭＰインプラント層の一部を有する、
    請求項５に記載のＣＭＯＳピクセル。
  7. 前記第２のゲートに近接し、前記ＭＰインプラント層の中に少なくとも部分的に延在して形成されたドレインを更に備える、
    請求項６に記載のＣＭＯＳピクセル。
  8. 前記少なくとも１つの転送ゲートのうちの少なくとも１つに電位を印加するための制御回路を更に備え、前記電位は、前記少なくとも１つの転送ゲートのうちの少なくとも１つを反転させて、暗電流を不動態化する、
    請求項６に記載のＣＭＯＳピクセル。
  9. 前記電位は、前記エピタキシャルシリコンの電位の約０．５ボルト以内である、
    請求項８に記載のＣＭＯＳピクセル。
  10. 前記ＭＰインプラント層は、前記ＣＭＯＳピクセルの実質的に全体にわたって延在する、
    請求項１に記載のＣＭＯＳピクセル。
  11. 前記ＭＰインプラント層は、少なくとも４５０オングストロームの深さまで注入されている、
    請求項１に記載のＣＭＯＳピクセル。
  12. 前記ＭＰインプラント層は、約２０ＫｅＶ〜約３０ＫｅＶのエネルギーで、約１×１０１２イオン／ｃｍ２の濃度まで注入することにより形成されている、
    請求項１に記載のＣＭＯＳピクセル。
  13. 前記エピタキシャル層内に形成された障壁インプラントを更に備え、前記障壁インプラントは、前記ピンドフォトダイオードに更なる電荷収集能力を与えるために前記少なくとも１つの転送ゲートの下に少なくとも部分的に延在する、
    請求項１に記載のＣＭＯＳピクセル。
  14. 前記ＭＰインプラント層は、前記ピンドフォトダイオードの中に、かつ前記少なくとも１つの転送ゲート下方に、部分的にのみ延在する、
    請求項１に記載のＣＭＯＳピクセル。
  15. 前記ＣＭＯＳピクセルは、ＰＭＯＳピクセル又はＮＭＯＳピクセルである、
    請求項１に記載のＣＭＯＳピクセル。
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