JP3901114B2 - 固体撮像装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、しきい値電圧変調型の固体撮像装置に関する。
【０００２】
【従来の技術】
近年、携帯電話やデジタルカメラなどの携帯型の電子機器には、小型の固体撮像装置が搭載されている。このような固体撮像装置として、しきい値電圧変調方式を採用するＭＯＳ型の固体撮像装置が開発されている。
【０００３】
しきい値電圧変調方式のＭＯＳ型固体撮像装置は、マトリクス状に配列された複数の画素を備えており、各画素は、１つのフォトダイオードと、１つのトランジスタと、を含んでいる。また、トランジスタのゲート電極の下方には、ホールポケットと呼ばれるホールが集まり易い蓄積部が設けられている。フォトダイオードは、入射光の強度に応じてホールを発生させる。発生したホールは、蓄積部に蓄積される。トランジスタのしきい値電圧は、蓄積部に蓄積されるホールの数に応じて変化する。そして、しきい値電圧の変化に伴って変化するソース電圧を読み出すことによって、入射光の強度に応じたソース電圧、すなわち画素データが得られる。複数の画素に対応する複数の画素データを用いることによって、１枚の画像データが生成される。
【０００４】
なお、しきい値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１などに開示されている。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
ところで、しきい値電圧変調方式のＭＯＳ型固体撮像装置では、画像を撮影する前に、換言すれば、蓄積部にホールを蓄積させる前に、蓄積部内に既に存在するホールを排出（クリア）する必要がある。従来では、蓄積部内のホールは、トランジスタのゲート電極に比較的高い電圧を印加することによって、基板の深さ方向に向けて排出されていた。
【０００７】
しかしながら、従来の方法を用いて、蓄積部のホールを完全に排出するためには、１０Ｖ程度の高い電圧が必要となる。そのため、低い電圧でホールを排出することが可能な、しきい値電圧変調方式のＭＯＳ型固体撮像装置が求められていた。
【０００８】
この発明は、従来技術における上述の課題を解決するためになされたものであり、蓄積部内のキャリアを比較的低い電圧で排出することのできる技術を提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイを備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、
を備えることを特徴とする。
【００１０】
この装置では、各画素は、クリアトランジスタ部を備えているため、そのチャネル領域を介して蓄積部内のキャリアを容易に排出することが可能となる。
【００１１】
ここで、前記蓄積部は、前記クリアトランジスタ部のソース領域として機能することが好ましい。
【００１２】
上記の装置において、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられた第１のゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられた第２のゲート電極を含むことが好ましい。
【００１３】
こうすれば、画素の構造を比較的簡単にすることができる。具体的には、埋込領域は、フォトダイオード部の一方の半導体領域として機能すると共に、蓄積部として機能する。また、蓄積部を含む埋込領域は、クリアトランジスタ部のソース領域としても機能する。
【００１４】
上記の装置において、
前記第１のゲート電極は、略環状の形状を有しており、
前記出力トランジスタ部は、
前記第１のゲート電極の内側に設けられたソース領域と、
前記第１のゲート電極の外側に設けられたドレイン領域と、
を含むことが好ましい。
【００１５】
こうすれば、画素の構造をさらに簡単にすることができる。
【００１６】
上記の装置において、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の不純物濃度は、前記側方領域の不純物濃度よりも高いことが好ましい。
【００１７】
また、上記の装置において、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の厚みは、前記側方領域の厚みよりも大きいことが好ましい。
【００１８】
こうすれば、下方領域から埋込領域にキャリアが流入するのを防止することができ、この結果、生成される画像の画質を向上させることができる。
【００１９】
上記の装置において、
前記第１の伝導型はｐ型であり、
前記第２の伝導型はｎ型であり、
前記キャリアは、ホールであってもよい。
【００２０】
こうすれば、各画素は、フォトダイオード部で発生したホールを蓄積部に蓄積させることができる。
【００２１】
本発明の方法は、入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、前記発生したキャリアを蓄積するための蓄積部と、前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、 前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、を有する画素がマトリクス状に配列された画素アレイを備える固体撮像装置の製造方法であって、
（ａ）前記画素が形成される第２の伝導型の画素形成領域と、前記画素形成領域の内部に設けられた第１の伝導型の埋込領域と、を有する第１の伝導型の半導体基板を準備する工程であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い下部領域と、比較的浅い位置に設けられた不純物濃度の比較的高い上部領域と、を含んでおり、前記下部領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成する、前記工程と、
（ｂ）前記出力トランジスタ部を構成する第１のゲート電極と、前記クリアトランジスタ部を構成する第２のゲート電極と、を前記画素形成領域上に絶縁膜を介して形成する工程であって、前記第１のゲート電極は、前記埋込領域の上方に形成され、前記第２のゲート電極は、前記埋込領域の端部の上方に形成される、前記工程と、
（ｃ）前記第１のゲート電極を含む領域をマスクとして利用して、前記上部領域にその伝導型を反転可能な不純物を導入することによって、前記第１のゲート電極の下方に不純物濃度の比較的高い前記蓄積部を残す工程と、
（ｄ）前記画素形成領域内に前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域を形成する工程であって、前記排出領域は、前記第２のゲート電極を介して、前記埋込領域と対向する領域に形成される、前記工程と、
を備えることを特徴とする。
【００２２】
ここで、工程（ｃ）および工程（ｄ）の順序は、逆であってもよい。また、工程（ｃ）は、工程（ｄ）の途中で実行されていてもよい。
【００２３】
この方法を採用すれば、本発明の装置を作製することができる。そして、作製された装置では、各画素は、クリアトランジスタ部を備えているため、そのチャネル領域を介して蓄積部内のキャリアを容易に排出することができる。
【００２４】
また、作製された装置では、第１のゲート電極は、マスクとして利用されているため、蓄積部を、第１のゲート電極の下方に自己整合的に形成することができる。したがって、各画素に含まれる第１のゲート電極と蓄積部との位置関係をほぼ一定にすることができ、この結果、画質の劣化を抑制することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を以下の順序で説明する。
Ａ．固体撮像装置の構成：
Ｂ．固体撮像装置の動作：
Ｃ．固体撮像装置の製造方法：
Ｄ．画素構造の変形例：
【００２６】
Ａ．固体撮像装置の構成：
図１は、固体撮像装置の全体構成を示す説明図である。この固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０と、タイミング制御回路１２０と、行制御回路１３０と、列制御回路１４０と、出力回路１５０と、を備えている。
【００２７】
タイミング制御回路１２０は、行制御回路１３０と列制御回路１４０とに、動作の基準となるタイミング信号を供給する。行制御回路１３０は、与えられたタイミング信号に従って、複数行のうちの１行を選択する。また、列制御回路１４０は、与えられたタイミング信号に従って、複数列のうちの１列を順次選択する。これにより、マトリクス状に配列された複数の画素の中から任意の１つの画素を選択することができ、選択された画素から信号を読み出すことができる。
【００２８】
図２は、図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。ただし、図２は、１つの画素１１２に注目して描かれている。
【００２９】
図示するように、各画素１１２は、フォトダイオードＰＤと、出力トランジスタＰＴｒと、クリアトランジスタＣＴｒと、を備えている。また、出力トランジスタＰＴｒのゲート電極の下方には、ホールが集まり易いホールポケットＨＰが設けられている。
【００３０】
なお、出力トランジスタＰＴｒのドレイン領域は、フォトダイオードＰＤのカソードと、クリアトランジスタＣＴｒの基板領域（すなわち、クリアトランジスタのゲート電極の下方の半導体領域）と、に導通している。また、クリアトランジスタＣＴｒのソース領域は、フォトダイオードＰＤのアノードと、ホールポケットＨＰを含む出力トランジスタＰＴｒの基板領域（すなわち、出力トランジスタのゲート電極の下方の半導体領域）と、に導通している。
【００３１】
以下では、出力トランジスタＰＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「出力ゲート」，「出力ドレイン」，「出力ソース」とも呼ぶ。また、クリアトランジスタＣＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「クリアゲート」，「クリアドレイン」，「クリアソース」とも呼ぶ。
【００３２】
フォトダイオードＰＤは、入射した光を光電変換することによって、電子−ホール対を発生させる。発生する電子−ホール対の数は、入射光の強度が高い程、多い。ホールポケットＨＰは、フォトダイオードＰＤで発生したホールを蓄積する。出力トランジスタＰＴｒのしきい値電圧は、ホールポケットＨＰに蓄積されるホールの数に応じて変化する。この結果、出力トランジスタＰＴｒは、入射光の強度に応じたソース電圧を出力することができる。ソース電圧が出力された後に、クリアトランジスタＣＴｒは、ホールポケットＨＰに蓄積されたホールを排出する。なお、画素の動作については、さらに後述する。
【００３３】
行制御回路１３０は、出力トランジスタＰＴｒのゲート電極に電圧を印加するための出力ゲート制御部１３２と、出力トランジスタＰＴｒのドレイン領域に電圧を印加するための出力ドレイン制御部１３４と、を備えている。また、行制御回路１３０は、クリアトランジスタＣＴｒのゲート電極に電圧を印加するためのクリアゲート制御部１３６と、クリアトランジスタＣＴｒのドレイン領域に電圧を印加するためのクリアドレイン制御部１３８と、を備えている。ただし、本実施の形態では、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧は、接地電位（約０Ｖ）に保たれている。したがって、実際には、行制御回路１３０は、出力トランジスタＰＴｒのゲート電圧と、クリアトランジスタＣＴｒのゲート電圧と、を変更するのみである。
【００３４】
列制御回路１４０は、蓄積信号用ラインメモリ１４２と、オフセット信号用ラインメモリ１４４と、水平シフトレジスタ１４６と、を備えている。列制御回路１４０は、読み出し状態のとき、蓄積されたホール数を反映して得られた信号電圧を読み出す。出力回路１５０は、列制御回路１４０から与えられた信号電圧を増幅して、画素データとして出力する。
【００３５】
具体的には、列制御回路１４０は、各画素から２種類の信号電圧を読み出して出力回路１５０へ供給する。一方の信号電圧は、入射光の強度に応じた電圧である。他方の信号電圧は、ホールポケットに蓄積されたホールをクリアした後に残存するホール数に応じた電圧である。本明細書では、このノイズ成分を含む電圧をオフセット電圧と呼ぶ。そして、出力回路１５０は、この２種類の信号電圧の差分を増幅して、画素データとして出力する。
【００３６】
図３は、画素１１２のレイアウトを模式的に示す説明図である。図４は、画素１１２の断面を模式的に示す説明図である。なお、図４では、図３のＡ−Ａ’断面が示されている。
【００３７】
画素１１２は、ｐ型の半導体基板２００（図４）上に形成されている。基板２００には、ｎ型半導体で構成されたｎ領域２１０が形成されており、ｎ領域２１０内部には、ｐ型半導体で構成されたｐ領域２２０が埋め込まれている。すなわち、ｐ領域２２０は、外部との直接的な電気的接点を有していないフローティング領域である。ｐ領域２２０は、比較的深い位置に設けられた不純物濃度の比較的低いｐ領域２２１ａと、比較的浅い位置に設けられた不純物濃度の比較的高いｐ領域２２２ｂと、を含んでいる。また、ｎ領域２１０内には、ｐ領域２３０が形成されている。
【００３８】
フォトダイオードＰＤは、ｎ領域２１０とｐ領域２２０との接合部分によって構成されている。
【００３９】
出力トランジスタＰＴｒ（図４）は、デプレッション形のｎチャネルＭＯＳトランジスタである。出力トランジスタＰＴｒは、表面にｎ領域２１０が形成された半導体基板に形成されている。半導体基板の表面をｎ領域とする理由は、半導体基板表面にあるトラップ準位を電子で埋め尽くし、ノイズとなるホールの発生を抑えるためである。ｎ領域２１０上には、略環状のゲート酸化膜２６０Ｐを介して、略環状の出力ゲート２７０Ｐが形成されている。略環状の出力ゲート２７０Ｐの内側は、出力トランジスタＰＴｒのソース領域として機能し、外側は、出力トランジスタＰＴｒのドレイン領域として機能する。また、出力ゲート２７０Ｐの下方に設けられたｐ領域２２０は、周囲をｎ領域で囲まれた電気的にフローティングな領域であり、出力トランジスタＰＴｒに基板電位を与える領域（基板領域）として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いソースコンタクト領域２１０ｓとドレインコンタクト領域２１０ｄとが、図示されている。ただし、図３，図４では、ドレインコンタクト領域２１０ｄが１つの画素１１２内に描かれているが、複数の画素１１２に対して共通に設けられていても良い。
【００４０】
ホールポケットＨＰは、不純物濃度の比較的高いｐ領域（ｐ+ 領域）２２２ｂによって構成されている。ホールポケットＨＰは、略環状の形状を有しており、略環状の出力ゲート２７０Ｐの下方に形成されている。
【００４１】
なお、図４では、図示の便宜上、ホールポケットＨＰは、基板２００の表面から比較的深い位置に描かれているが、実際には、基板２００の表面から比較的浅い位置に形成されている。また、ホールポケットＨＰは、比較的大きな厚みを有しているように描かれているが、実際には、比較的小さな厚みを有している。
【００４２】
クリアトランジスタＣＴｒ（図４）は、エンハンストメント形のｐチャネルＭＯＳトランジスタである。ｎ領域２１０上には、ゲート酸化膜２６０Ｃを介して、クリアゲート２７０Ｃが形成されている。ホールポケットＨＰを含む第１のｐ領域２２０は、クリアトランジスタＣＴｒのソース領域として機能する。クリアゲート２７０Ｃを介して第１のｐ領域２２０と対向する第２のｐ領域２３０は、クリアトランジスタＣＴｒのドレイン領域として機能する。また、クリアゲート２７０Ｃの下方に設けられたｎ領域２１０は、クリアトランジスタＣＴｒの基板領域として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いドレインコンタクト領域２３０ｄが図示されている。また、クリアゲート２７０Ｃの下方には、領域ＨＰ’が形成されている。領域ＨＰ’は、ホールポケットＨＰと同様に、不純物濃度の比較的高い第２の部分ｐ領域（ｐ+ 領域）２２２ｂによって構成されているが、この領域ＨＰ’は、後述する製造工程で残るものであり、省略可能である。
【００４３】
なお、基板２００の電圧は、接地電位（約０Ｖ）に保たれている。また、前述のように、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれている。このため、本実施の形態では、ｎ領域２１０が、隣接する画素間の電気的な干渉を抑制する画素分離領域として機能している。
【００４４】
上記のように、本実施の形態のｐ領域２２０は、フォトダイオードＰＤのアノードとして機能すると共に、ホールポケットＨＰとして機能する。また、ｐ領域２２０は、出力トランジスタＰＴｒの基板領域として機能すると共に、クリアトランジスタＣＴｒのソース領域としても機能する。このような構造を採用すれば、画素の構造を比較的簡単にすることができる。
【００４５】
以上の説明から分かるように、本実施の形態におけるｎ領域２１０と第１のｐ領域２２０と第２のｐ領域２３０とは、それぞれ、本発明における画素形成領域と埋込領域と排出領域とに相当する。
【００４６】
Ｂ．固体撮像装置の動作：
図５は、画素１１２の動作シーケンスを示す説明図である。図示するように、１回の動作シーケンスは、第１のクリア期間Ｔ１と、蓄積期間Ｔ２と、蓄積信号読出期間Ｔ３と、第２のクリア期間Ｔ４と、オフセット信号読出期間Ｔ５と、を経て完了する。２つのクリア期間Ｔ１，Ｔ４は、ホールポケットＨＰ内のホールを排出するための期間である。蓄積期間Ｔ２は、ホールポケットＨＰ内にホールを蓄積するための期間である。２つの読出期間Ｔ３，Ｔ５は、ホールポケットＨＰ内に存在するホールの数に応じた信号を読み出すための期間である。
【００４７】
前述したように、本実施の形態では、出力トランジスタＰＴｒのドレイン電圧ＰＶｄは、常に、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧ＣＶｄは、常に、約０Ｖに保たれている。２つのクリア期間Ｔ１，Ｔ４における各トランジスタＰＴｒ，ＣＴｒの制御は、同じであり、２つの読出期間Ｔ３，Ｔ５における各トランジスタＰＴｒ，ＣＴｒの制御も、同じである。
【００４８】
Ｂ−１．クリア期間：
図６は、第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。第１のクリア期間Ｔ１では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇは、約０Ｖに設定され、ソース電圧ＰＶｓは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オフ状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇは、約０Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オン状態に設定される。これは、クリアトランジスタＣＴｒの基板電圧（すなわち、クリアゲート２７０Ｃの下方のｎ領域２１０の電圧）は、出力トランジスタＰＴｒのドレイン電圧ＰＶｄ（約３．３Ｖ）とほぼ等しいためである。
【００４９】
クリア期間Ｔ１では、クリアゲート２７０Ｃの下方には、チャネル領域２１０ｃが形成される。このため、ホールポケットＨＰに存在するホールは、第１のｐ領域２２０とチャネル領域２１０ｃと第２のｐ領域２３０とを通って、ドレインコンタクト領域２３０ｄから排出される。
【００５０】
第４のクリア期間Ｔ４（図５）における動作は、第１のクリア期間Ｔ１における動作と同様である。ただし、第１のクリア期間Ｔ１は、蓄積期間Ｔ２に先行して、ホールポケットＨＰに僅かに存在し得るホールを排出するために実行されているが、第２のクリア期間Ｔ４は、蓄積期間Ｔ２でホールポケットＨＰに蓄積されたホールを排出するために実行されている。
【００５１】
Ｂ−２．蓄積期間：
図７は、蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。蓄積期間Ｔ２では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オン状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇも変更される。具体的には、ゲート電圧ＣＶｇは、約３．３Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オフ状態に設定される。
【００５２】
なお、上記のように、出力トランジスタＰＴｒをオン状態に設定すれば、ゲート酸化膜の界面に電子層を誘起させることができ、この結果、界面欠陥に起因する暗電流の発生を抑制することができる。
【００５３】
蓄積期間Ｔ２では、フォトダイオードＰＤを構成するｎ領域２１０とｐ領域２２０との接合界面付近には、空乏領域（例えば、図７の２つの破線に挟まれた領域）が形成されている。フォトダイオードＰＤに光が入射すると、光電変換によって、電子−ホール対が発生する。電子は、ｎ領域２１０を通って、ドレインコンタクト領域２１０ｄから排出される。一方、ホールは、ｐ領域２２０内のホールポケットＨＰに集められ、蓄積される。これは、ホールポケットＨＰは、不純物濃度が比較的高く、ホールに対するポテンシャルが比較的低いためである。
【００５４】
なお、ホールは、ホールポケットＨＰ内に蓄積されると共に、領域ＨＰ’内にも蓄積される。しかしながら、ホールポケットＨＰ内のホール数と領域ＨＰ’内のホール数との比は、ほぼ一定であると考えられる。したがって、領域ＨＰ’が存在する場合にも、出力トランジスタＰＴｒは、入射光の強度に応じた信号を出力することができる。
【００５５】
Ｂ−３．読出期間：
図８は、蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。蓄積信号読出期間Ｔ３では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、ドレイン電圧ＰＶｄ（約３．３Ｖ）よりも低い約２Ｖに設定される。また、蓄積信号読出期間Ｔ３では、出力トランジスタＰＴｒは、ソースフォロア回路として動作する。そして、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰに蓄積されたホールの数に応じた蓄積電圧（蓄積信号）が読み出される。
【００５６】
蓄積信号読出期間Ｔ３では、ホールは、ホールポケットＨＰ内に蓄積された状態で維持されている。出力トランジスタＰＴｒのソース電圧ＰＶｓは、出力トランジスタＰＴｒのしきい値電圧をＶｔｈとすると、「ＰＶｓ＝ＰＶｇ−Ｖｔｈ」で表される。しきい値電圧Ｖｔｈは、ホールポケットＨＰ内に蓄積されたホールの数に応じて変化する。具体的には、蓄積されたホールの数が多い程、しきい値電圧Ｖｔｈは低くなる。そして、しきい値電圧Ｖｔｈが低い程、ソース電圧ＰＶｓは高くなる。すなわち、ソース電圧ＰＶｓは、ホールポケットＨＰ内に蓄積されたホールの数が多い程、換言すれば、フォトダイオードＰＤに入射する光の強度が高い程、高くなる。
【００５７】
オフセット信号読出期間Ｔ５（図５）における動作は、蓄積信号読出期間Ｔ３における動作と同様である。ただし、オフセット信号読出期間Ｔ５では、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰにホールが殆ど存在しない状態のオフセット電圧（オフセット信号）が出力される。出力回路１５０（図１）は、読み出された２つの信号（すなわち、蓄積信号およびオフセット信号）の差分を増幅することによって、ノイズ成分が除去された画素データを出力する。
【００５８】
なお、本実施の形態では、図５に示すように、１回の動作シーケンスに、第２のクリア期間Ｔ４とオフセット信号読出期間Ｔ５とが含まれているが、２つの期間Ｔ４，Ｔ５は、省略可能である。この場合には、出力回路１５０（図１）は、読み出された蓄積信号と、予め準備された所定のオフセット信号との差分から、画素データを得るようにすればよい。あるいは、出力回路１５０は、読み出された蓄積信号のみから画素データを得るようにすればよい。
【００５９】
以上説明したように、本実施の形態の固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０を備えている。そして、各画素は、入射光の強度に応じてホールを発生させるためのフォトダイオードＰＤと、発生したホールを蓄積するためのホールポケットＨＰと、ホールポケットに蓄積されるホールの数に応じて変化するしきい値電圧に応じた信号を出力するための出力トランジスタＰＴｒと、ホールポケットに蓄積されたホールを排出させるためのクリアトランジスタＣＴｒと、を備えている。このように、本実施の形態の固体撮像装置１００では、各画素１１２は、クリアトランジスタＣＴｒを備えているため、そのチャネル領域２１０ｃを介してホールポケット内のホールを容易に排出することが可能となる。
【００６０】
前述のように、従来では、各画素は、クリアトランジスタを備えていない。このため、従来では、出力トランジスタＰＴｒのゲート電極に比較的高い電圧（例えば、約５〜約７Ｖ）を印加することによって、ホールを基板２００の深さ方向に向けて排出していた。すなわち、従来では、行制御回路１３０（図１）は、比較的大きな電圧を発生させる必要があった。
【００６１】
しかしながら、本実施の形態では、各画素は、クリアトランジスタＣＴｒを備えているため、クリアトランジスタを比較的低い電圧で制御するのみで、ホールを基板２００の表面付近に形成されるチャネル領域２１０ｃを介して排出することができる。したがって、ホールポケットＨＰ内のホールを比較的容易に排出することが可能となる。
【００６２】
ところで、従来のように、ホールポケットＨＰに蓄積されたホールを基板２００の深さ方向に向けて排出する場合には、ｐ領域２２０の下方のｎ領域２１０（以下、単に「下方領域」と呼ぶ）の存在に起因して、残像が発生したり、白キズが発生したりするという問題があった。なお、残像とは、前回の撮影時にホールポケット内に蓄積されたホールが充分に排出されておらず、今回の画像内に、前回の画像情報が残る現象を言う。また、白キズとは、ホールポケット内にホールが侵入することによって、出力される画素データが”白”を示す現象を言う。
【００６３】
具体的には、下方領域の障壁の高さが比較的高い場合（すなわち、ｎ領域の不純物濃度が比較的高い場合）や、障壁の幅が比較的大きい場合（すなわち、ｎ領域の厚みが比較的大きい場合）には、ｎ領域２１０の障壁を越えて、ホールを基板２００の深さ方向に向けて排出することが困難となる。このとき、ホールポケットＨＰにホールが残り、この結果、残像が発生する。一方、下方領域の障壁の高さが比較的低い場合（すなわち、ｎ領域の不純物濃度が比較的低い場合）や、障壁の幅が比較的小さい場合（すなわち、ｎ領域の厚みが比較的小さい場合）には、ｎ領域２１０からｐ領域２２０に向かってホールが侵入し易い。このとき、ホールポケットＨＰにホールが蓄積され、この結果、白キズが発生する。すなわち、従来の構造を採用する場合には、残像の発生を抑制すると、白キズの発生を許容してしまい、逆に、白キズの発生を抑制すると、残像の発生を許容してしまう。このため、従来では、残像の発生と白キズの発生との双方を抑制することが困難であった。
【００６４】
一方、本実施の形態では、クリアトランジスタＣＴｒが設けられているため、蓄積されたホールを基板２００の表面付近に形成されるチャネル領域２１０ｃを介して排出することができる。すなわち、本実施の形態では、下方領域の障壁の高さや幅を比較的小さく設定する必要がないため、下方領域の障壁の高さや幅を比較的大きく設定することができる。これにより、残像の発生と白キズの発生との双方を容易に抑制することができ、この結果、画質を向上させることが可能となる。例えば、下方領域の不純物濃度は、ｐ領域２２０の側方のｎ領域２１０（以下、単に「側方領域」と呼ぶ）の不純物濃度よりも高く設定されていればよい。また、これに代えて、あるいは、これと共に、下方領域の厚みは、側方領域の厚み（ｐ領域２２０の厚みとほぼ等しい）よりも大きく設定されていればよい。
【００６５】
Ｃ．固体撮像装置の製造方法：
図９，図１０，図１１，図１２は、固体撮像装置１００（図１）の製造工程の概略を示す説明図である。ただし、各図は、図４の画素１１２の製造工程に注目して描かれている。
【００６６】
図９（Ａ）では、まず、ｐ型のシリコン基板２００が準備される。次に、熱酸化によって、基板２００上に第１のシリコン酸化膜２５０が形成される。なお、この酸化膜２５０は、後続の処理における基板２００の損傷を抑制するために形成される。
【００６７】
図９（Ｂ）では、イオン注入によって、基板２００内に不純物が導入される。このとき、４つの層が形成される。具体的には、最下層には、リン（Ｐ）イオンを注入することによって、ｎ層２１１が形成される。ｎ層２１１上には、硼素（Ｂ）イオンを注入することによって、ｐ層２２１とｐ+ 層２２２とが形成される。ただし、ｐ+ 層２２２の不純物濃度は、ｐ層２２１よりも高く設定されている。最上層には、ヒ素（Ａｓ）イオンを注入することによって、ｎ層２１２が形成される。
【００６８】
図９（Ｃ）では、略矩形の第１のレジストＲ１が形成される。次に、第１のレジストＲ１をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、リン（Ｐ）イオンを注入することによって、中央部にｐ領域２２１ａとｐ+ 領域２２２ａとが残され、周辺部にｎ領域２１３が形成される。この後、第１のレジストＲ１が除去される。
【００６９】
なお、図９（Ｃ）の２つのｎ層２１１，２１２とｎ領域２１３とは、図４に示すｎ領域２１０を構成し、図９（Ｃ）のｐ領域２２１ａとｐ+ 領域２２２ａとは、図４に示す第１のｐ領域２２０を構成する。
【００７０】
図１０（Ａ）では、まず、第１のシリコン酸化膜２５０が除去される。次に、熱酸化によって、基板２００上に第２のシリコン酸化膜２６０が形成される。
【００７１】
なお、図１０（Ａ）の第２のシリコン酸化膜２６０は、図４に示すトランジスタＰＴｒ，ＣＴｒのゲート酸化膜２６０Ｐ，２６０Ｃを構成する。
【００７２】
図１０（Ｂ）では、まず、第２の酸化膜２６０上に、減圧ＣＶＤによって、ポリシリコン層２７１が堆積形成される。次に、ポリシリコン層２７１上に、スパッタリングによって、タングステンシリサイド（Ｗ−Ｓｉ）層２７２が形成される。タングステンシリサイド層２７２上には、さらに、減圧ＣＶＤによって、第３のシリコン酸化膜２８０が堆積形成される。第３の酸化膜２８０は、後続のイオン注入において、不純物イオンがタングステンシリサイド層２７２で反射されるのを防止するために形成されている。
【００７３】
なお、図１０（Ｂ）の２つの層２７１，２７２は、図４に示すトランジスタＰＴｒ，ＣＴｒのゲート電極２７０Ｐ，２７０Ｃを構成する。
【００７４】
図１０（Ｃ）では、まず、第２のレジストＲ２が形成される。次に、第２のレジストＲ２をマスクとして、エッチングが実行される。このとき、出力トランジスタＰＴｒのゲート電極２７０ＰとクリアトランジスタＣＴｒのゲート電極２７０Ｃとが、形成される。また、ゲート電極２７０Ｐ，２７０Ｃ上には、酸化膜２８０Ｐ，２８０Ｃが残されている。この後、第２のレジストＲ２が除去される。
【００７５】
図１１（Ａ）では、まず、第３のレジストＲ３が形成される。次に、第３のレジストＲ３とクリアゲート２７０Ｃ（より具体的には、クリアゲート２７０Ｃ上の酸化膜２８０Ｃ）とをマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、硼素（Ｂ）イオンを注入することによって、クリアゲート２７０Ｃ付近のｎ領域２１３内に、ｐ領域２３１が形成される。この後、第３のレジストＲ３が除去される。
【００７６】
図１１（Ｂ）では、減圧ＣＶＤによって、第４のシリコン酸化膜２９０が堆積形成される。
【００７７】
図１１（Ｃ）では、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングが実行される。エッチングは、ゲート電極２７０Ｐ，２７０Ｃ周囲の第２の酸化膜２６０が完全に除去されるまで実行される。このとき、ゲート電極２７０Ｐ，２７０Ｃの下方には、ゲート酸化膜２６０Ｐ，２６０Ｃが形成され、ゲート電極２７０Ｐ，２７０Ｃの側方には、サイドウォール２９０Ｐ，２９０Ｃが形成される。
【００７８】
図１２（Ａ）では、２つのトランジスタＰＴｒ，ＣＴｒのゲート電極部分（より具体的には、ゲート電極２７０Ｐ，２７０Ｃ上の酸化膜２８０Ｐ，２８０Ｃ、および、ゲート電極２７０Ｐ，２７０Ｃのサイドウォール２９０Ｐ，２９０Ｃ）をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、リン（Ｐ）イオンを注入することによって、ｐ+ 領域２２２ａ（図１１（Ｃ））の一部の伝導型が反転し、ｎ領域２１４が形成される。そして、ゲート電極部分の下方には、ｐ+ 領域２２２ｂが残される。このとき、クリアゲート２７０Ｃ付近のｐ領域２３１内にも、ｎ領域２３２が形成される。
【００７９】
なお、図１２（Ａ）の出力ゲート２７０Ｐの下方に残るｐ+ 領域２２２ｂは、図４に示すホールポケットＨＰを構成し、クリアゲート２７０Ｃの下方に残るｐ+ 領域２２２ｂは、領域ＨＰ’を構成する。
【００８０】
図１２（Ｂ）では、まず、第４のレジストＲ４が形成される。なお、第４のレジストＲ４は、第３のレジストＲ３（図１１（Ａ））と同じ形状である。次に、第４のレジストＲ４とクリアゲート２７０Ｃ（より具体的には、クリアゲート２７０Ｃ上の酸化膜２８０Ｃ）をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、図１２（Ａ）で形成されたｎ領域２３２内に硼素（Ｂ）イオンを注入することによって、ｎ領域２３２の伝導型が反転し、ｐ領域２３３が形成される。この後、第４のレジストＲ４が除去される。
【００８１】
なお、図１２（Ｂ）のｐ領域２３１，２３３は、図４に示す第２のｐ領域２３０を構成する。
【００８２】
上記のような工程を経て、図１２（Ｃ）に示す画素構造が作製される。図１２（Ｃ）では、後続の金属配線工程において、金属配線を接続するためのコンタクト領域２１０ｓ，２１０ｄ，２３０ｄが形成されている。コンタクト領域形成工程は、上記の各工程の途中で実行されもよいし、金属配線工程の直前に実行されてもよい。なお、前述したように、出力トランジスタＰＴｒのドレインコンタクト領域２１０ｄは、実際には、複数の画素に対して共通に設けられている。
【００８３】
以上説明したように、本実施の形態の製造工程は、（ａ）ｎ領域２１０と、ｎ領域２１０の内部に設けられたｐ領域２２０と、を有するｐ型半導体基板２００を準備する工程（図９（Ａ）〜図９（Ｃ））と、（ｂ）出力ゲート２７０Ｐとクリアゲート２７０Ｃとをｎ領域２１０上にゲート酸化膜２６０Ｐ，２６０Ｃを介して形成する工程（図１０（Ａ）〜図１１（Ｃ））と、（ｃ）出力ゲート２７０Ｐを含む領域をマスクとして利用して、ｐ+ 領域２２２ａにその伝導型を反転可能な不純物を導入することによって、出力ゲート２７０Ｐの下方に不純物濃度の比較的高いホールポケットＨＰを残す工程（図１２（Ａ））と、（ｄ）ｎ領域２１０内に、ホールポケットＨＰから排出されるホールが流入するｐ領域２３０を形成する工程（図１２（Ｂ））と、を備えている。この方法を採用すれば、図４に示す固体撮像装置１００を作製することができる。
【００８４】
また、本実施の形態では、図１２（Ａ）に示すように、出力ゲート２７０Ｐを含む領域は、マスクとして利用されているため、ホールポケットＨＰを、出力ゲート２７０Ｐの下方に自己整合的に形成することができる。このため、各画素１１２に含まれる出力ゲート２７０ＰとホールポケットＨＰとの位置関係をほぼ一定にすることができる。仮に、各画素に含まれる出力ゲートとホールポケットとの位置関係がずれている場合には、蓄積されるホールの数は、しきい値の変化量に効率よく反映されず、画質が劣化してしまう。しかしながら、本実施の形態では、ホールポケットは、自己整合的に形成されているため、画質の劣化を抑制することが可能となる。
【００８５】
なお、本実施の形態では、図９（Ｃ）に示すように、ｐ領域２２１ａとｐ+ 領域２２２ａとを囲むｎ領域２１３は、初期の工程で形成されている。このため、画素分離領域として機能するｎ領域２１３の幅を一定に保つことができ、この結果、ｎ領域２１３の幅の増減に起因する感度のバラツキを抑制することが可能となっている。
【００８６】
Ｄ．画素構造の変形例：
図１３は、画素構造の第１の変形例を示す説明図である。図１３は、図４とほぼ同じであるが、この画素１１２Ａでは、ｎ領域２１０Ａと第１のｐ領域２２０Ａとの断面形状が変更されている。具体的には、図４の第１のｐ領域２２０では、ホールポケットＨＰ（および領域ＨＰ’）の側方には、ｎ領域が形成されているが、図１３の第１のｐ領域２２０Ａでは、ホールポケットＨＰ（および領域ＨＰ’）の側方には、ｐ領域が形成されている。この構造は、例えば、図１２（Ａ）の工程で注入されるリン（Ｐ）イオンの濃度を比較的小さくすることによって、作製可能である。
【００８７】
図１３の構造を採用する場合にも、画素１１２Ａは、図４の構造を採用する場合と同様に動作可能である。ただし、図４の構造を採用すれば、ホールポケットＨＰ内にホールをより局在化させることができるため、画素の感度をより高めることができるという利点がある。
【００８８】
図１４は、画素構造の第２の変形例を示す説明図である。図１４は、図４とほぼ同じであるが、この画素１１２Ｂでは、ｎ領域２１０Ｂと第１のｐ領域２２０Ｂとの断面形状が変更されている。具体的には、図４の第１のｐ領域２２０では、クリアゲート２７０Ｃの下方に領域ＨＰ’が形成されているが、図１４の第１のｐ領域２２０Ｂでは、形成されていない。なお、この構造は、例えば、図９（Ｃ）の工程と図１０（Ａ）の工程との間に、クリアゲート２７０Ｃが形成されるべき領域に開口を有するレジストを形成する工程と、リン（Ｐ）イオンをｐ+ 領域２２２ａ内に注入する工程と、を追加すればよい。こうすれば、ｐ+ 領域２２２ａ内にｎ領域を形成することができ、この結果、領域ＨＰ’の形成が防止される。
【００８９】
図１４の構造を採用する場合にも、画素１１２Ｂは、図４の構造を採用する場合と同様に動作可能である。また、図１４の構造を採用すれば、領域ＨＰ’にホールが蓄積されずに済むため、画素の感度をより高めることができるという利点がある。
【００９０】
このように、固体撮像装置は、種々の構造を採用し得ると共に、種々の製造方法を採用し得る。
【００９１】
なお、本発明は上記の実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９２】
（１）上記実施の形態では、前述のように、ｎ領域２１０が画素分離領域として機能しているが、さらに、画素間を分離するｐｎ接合や誘電体などの分離構造を追加するようにしてもよい。この構成は、例えば、出力トランジスタＰＴｒのドレイン電圧を変化させる場合等に好適である。
【００９３】
（２）上記実施の形態では、画素１１２に含まれるｎ領域やｐ領域は、イオン注入を利用して、半導体の伝導型を反転させることによって形成されているが、これに代えて、エピタキシャル成長によって形成されていてもよい。
【００９４】
（３）上記実施の形態では、出力トランジスタＰＴｒは、略環状のゲート電極２７０Ｐを有しているが、これに代えて、略矩形のゲート電極を有していてもよい。ただし、上記実施の形態のようにすれば、画素の構造を比較的簡単にすることができるという利点がある。なお、上記実施の形態では、略環状のゲート電極は、略円形の外周と略円形の内周とを有しているが、これに代えて、略多角形の外周と略多角形の内周とを有していてもよい。あるいは、略多角形の外周と略円形の内周とを有していてもよい。すなわち、略環状とは、閉じた形状であればよい。
【００９５】
（４）上記実施の形態では、各トランジスタＰＴｒ，ＣＴｒは、ゲート絶縁膜として、酸化膜を有しているが、これに代えて、窒化膜を有していてもよい。
【００９６】
また、上記実施の形態では、各トランジスタＰＴｒ，ＣＴｒは、ポリシリコンとタングステンシリサイドとで構成されたゲート電極を有しているが、これに代えて、金属材料のみで構成されたゲート電極を有していてもよい。
【００９７】
一般には、各画素は、絶縁ゲート型の出力トランジスタと絶縁ゲート型のクリアトランジスタとを備えていればよい。
【００９８】
（５）上記実施の形態では、蓄積部は、ホールを蓄積させているが、これに代えて、電子を蓄積させるようにしてもよい。なお、この場合には、ｐ型の半導体領域とｎ型の半導体領域とを置換すればよい。
【００９９】
（６）上記実施の形態では、各画素は、ホールポケットに蓄積されたホールを排出させるためのクリアゲートを備えているが、さらに、ブルーミング現象を抑制する機能を有するオーバフロードレインゲートを備えるようにしてもよい。具体的には、一部の画素に強度の高い光が入射すると、発生したホールの一部がｐ領域２２０から溢れ出て、周囲の画素のｐ領域２２０に流入し得る。このとき、周囲の画素は、光が入射していないにも関わらず、光が入射したことを示す画素データを出力してしまう（ブルーミング現象）。しかしながら、オーバフローゲートを用いれば、溢れ出たホールを他の経路を介して基板等に排出することができるため、ブルーミング現象を抑制することができる。
【０１００】
オーバフロードレインゲートは、例えば、フォトダイオードＰＤを挟んで、クリアゲートと対向する位置に設けられる。そして、クリアゲートは、ホールポケットに比較的近い位置に設けられ、オーバフロードレインゲートは、ホールポケットから比較的遠い位置に設けられる。具体的には、クリアゲートとホールポケットとの間の最短距離は、例えば、約０．６μｍ以内に設定されることが好ましく、約０．３μｍに設定されることが望ましい。
【図面の簡単な説明】
【図１】 本発明の実施の形態としての固体撮像装置の全体構成を示す説明図である。
【図２】 図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。
【図３】 画素１１２のレイアウトを模式的に示す説明図である。
【図４】 画素１１２の断面を模式的に示す説明図である。
【図５】 画素１１２の動作シーケンスを示す説明図である。
【図６】 第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。
【図７】 蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。
【図８】 蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。
【図９】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１０】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１１】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１２】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１３】 画素構造の第１の変形例を示す説明図である。
【図１４】 画素構造の第２の変形例を示す説明図である。
【符号の説明】
１００…固体撮像装置
１１０…画素アレイ
１１２，１１２Ａ，１１２Ｂ…画素
１２０…タイミング制御回路
１３０…行制御回路
１３２…出力ゲート制御部
１３４…出力ドレイン制御部
１３６…クリアゲート制御部
１３８…クリアドレイン制御部
１４０…列制御回路
１４２…蓄積信号用ラインメモリ
１４４…オフセット信号用ラインメモリ
１４６…水平シフトレジスタ
１５０…出力回路
２００…半導体基板（ｐ型シリコン基板）
２１０，２１０Ａ，２１０Ｂ…ｎ領域
２１０ｃ…チャネル領域
２１０ｄ…ドレインコンタクト領域
２１０ｓ…ソースコンタクト領域
２１１…ｎ層
２１２…ｎ層
２１３…ｎ領域
２１４…ｎ領域
２２０，２２０Ａ，２２０Ｂ…第１のｐ領域
２２１…ｐ層
２２２…ｐ+ 層
２２１ａ…ｐ領域
２２２ａ…ｐ+ 領域
２２２ｂ…ｐ+ 領域
２３０…第２のｐ領域
２３０ｄ…ドレインコンタクト領域
２３１…ｐ領域
２３２…ｎ領域
２３３…ｐ領域
２５０…第１のシリコン酸化膜
２６０…第２のシリコン酸化膜
２６０Ｐ，２６０Ｃ…ゲート酸化膜
２７０Ｐ…出力ゲート
２７０Ｃ…クリアゲート
２７１…ポリシリコン層
２７２…タングステンシリサイド層
２８０…第３のシリコン酸化膜
２８０Ｐ，２８０Ｃ…酸化膜
２９０…第４のシリコン酸化膜
２９０Ｐ，２９０Ｃ…サイドウォール
ＰＴｒ…出力トランジスタ
ＰＶｄ…ドレイン電圧
ＰＶｇ…ゲート電圧
ＰＶｓ…ソース電圧
ＣＴｒ…クリアトランジスタ
ＣＶｄ…ドレイン電圧
ＣＶｇ…ゲート電圧
ＨＰ…ホールポケット
ＰＤ…フォトダイオード
【発明の属する技術分野】
本発明は、しきい値電圧変調型の固体撮像装置に関する。
【０００２】
【従来の技術】
近年、携帯電話やデジタルカメラなどの携帯型の電子機器には、小型の固体撮像装置が搭載されている。このような固体撮像装置として、しきい値電圧変調方式を採用するＭＯＳ型の固体撮像装置が開発されている。
【０００３】
しきい値電圧変調方式のＭＯＳ型固体撮像装置は、マトリクス状に配列された複数の画素を備えており、各画素は、１つのフォトダイオードと、１つのトランジスタと、を含んでいる。また、トランジスタのゲート電極の下方には、ホールポケットと呼ばれるホールが集まり易い蓄積部が設けられている。フォトダイオードは、入射光の強度に応じてホールを発生させる。発生したホールは、蓄積部に蓄積される。トランジスタのしきい値電圧は、蓄積部に蓄積されるホールの数に応じて変化する。そして、しきい値電圧の変化に伴って変化するソース電圧を読み出すことによって、入射光の強度に応じたソース電圧、すなわち画素データが得られる。複数の画素に対応する複数の画素データを用いることによって、１枚の画像データが生成される。
【０００４】
なお、しきい値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１などに開示されている。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
ところで、しきい値電圧変調方式のＭＯＳ型固体撮像装置では、画像を撮影する前に、換言すれば、蓄積部にホールを蓄積させる前に、蓄積部内に既に存在するホールを排出（クリア）する必要がある。従来では、蓄積部内のホールは、トランジスタのゲート電極に比較的高い電圧を印加することによって、基板の深さ方向に向けて排出されていた。
【０００７】
しかしながら、従来の方法を用いて、蓄積部のホールを完全に排出するためには、１０Ｖ程度の高い電圧が必要となる。そのため、低い電圧でホールを排出することが可能な、しきい値電圧変調方式のＭＯＳ型固体撮像装置が求められていた。
【０００８】
この発明は、従来技術における上述の課題を解決するためになされたものであり、蓄積部内のキャリアを比較的低い電圧で排出することのできる技術を提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の装置は、固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイを備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、
を備えることを特徴とする。
【００１０】
この装置では、各画素は、クリアトランジスタ部を備えているため、そのチャネル領域を介して蓄積部内のキャリアを容易に排出することが可能となる。
【００１１】
ここで、前記蓄積部は、前記クリアトランジスタ部のソース領域として機能することが好ましい。
【００１２】
上記の装置において、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられた第１のゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられた第２のゲート電極を含むことが好ましい。
【００１３】
こうすれば、画素の構造を比較的簡単にすることができる。具体的には、埋込領域は、フォトダイオード部の一方の半導体領域として機能すると共に、蓄積部として機能する。また、蓄積部を含む埋込領域は、クリアトランジスタ部のソース領域としても機能する。
【００１４】
上記の装置において、
前記第１のゲート電極は、略環状の形状を有しており、
前記出力トランジスタ部は、
前記第１のゲート電極の内側に設けられたソース領域と、
前記第１のゲート電極の外側に設けられたドレイン領域と、
を含むことが好ましい。
【００１５】
こうすれば、画素の構造をさらに簡単にすることができる。
【００１６】
上記の装置において、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の不純物濃度は、前記側方領域の不純物濃度よりも高いことが好ましい。
【００１７】
また、上記の装置において、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の厚みは、前記側方領域の厚みよりも大きいことが好ましい。
【００１８】
こうすれば、下方領域から埋込領域にキャリアが流入するのを防止することができ、この結果、生成される画像の画質を向上させることができる。
【００１９】
上記の装置において、
前記第１の伝導型はｐ型であり、
前記第２の伝導型はｎ型であり、
前記キャリアは、ホールであってもよい。
【００２０】
こうすれば、各画素は、フォトダイオード部で発生したホールを蓄積部に蓄積させることができる。
【００２１】
本発明の方法は、入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、前記発生したキャリアを蓄積するための蓄積部と、前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、 前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、を有する画素がマトリクス状に配列された画素アレイを備える固体撮像装置の製造方法であって、
（ａ）前記画素が形成される第２の伝導型の画素形成領域と、前記画素形成領域の内部に設けられた第１の伝導型の埋込領域と、を有する第１の伝導型の半導体基板を準備する工程であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い下部領域と、比較的浅い位置に設けられた不純物濃度の比較的高い上部領域と、を含んでおり、前記下部領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成する、前記工程と、
（ｂ）前記出力トランジスタ部を構成する第１のゲート電極と、前記クリアトランジスタ部を構成する第２のゲート電極と、を前記画素形成領域上に絶縁膜を介して形成する工程であって、前記第１のゲート電極は、前記埋込領域の上方に形成され、前記第２のゲート電極は、前記埋込領域の端部の上方に形成される、前記工程と、
（ｃ）前記第１のゲート電極を含む領域をマスクとして利用して、前記上部領域にその伝導型を反転可能な不純物を導入することによって、前記第１のゲート電極の下方に不純物濃度の比較的高い前記蓄積部を残す工程と、
（ｄ）前記画素形成領域内に前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域を形成する工程であって、前記排出領域は、前記第２のゲート電極を介して、前記埋込領域と対向する領域に形成される、前記工程と、
を備えることを特徴とする。
【００２２】
ここで、工程（ｃ）および工程（ｄ）の順序は、逆であってもよい。また、工程（ｃ）は、工程（ｄ）の途中で実行されていてもよい。
【００２３】
この方法を採用すれば、本発明の装置を作製することができる。そして、作製された装置では、各画素は、クリアトランジスタ部を備えているため、そのチャネル領域を介して蓄積部内のキャリアを容易に排出することができる。
【００２４】
また、作製された装置では、第１のゲート電極は、マスクとして利用されているため、蓄積部を、第１のゲート電極の下方に自己整合的に形成することができる。したがって、各画素に含まれる第１のゲート電極と蓄積部との位置関係をほぼ一定にすることができ、この結果、画質の劣化を抑制することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を以下の順序で説明する。
Ａ．固体撮像装置の構成：
Ｂ．固体撮像装置の動作：
Ｃ．固体撮像装置の製造方法：
Ｄ．画素構造の変形例：
【００２６】
Ａ．固体撮像装置の構成：
図１は、固体撮像装置の全体構成を示す説明図である。この固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０と、タイミング制御回路１２０と、行制御回路１３０と、列制御回路１４０と、出力回路１５０と、を備えている。
【００２７】
タイミング制御回路１２０は、行制御回路１３０と列制御回路１４０とに、動作の基準となるタイミング信号を供給する。行制御回路１３０は、与えられたタイミング信号に従って、複数行のうちの１行を選択する。また、列制御回路１４０は、与えられたタイミング信号に従って、複数列のうちの１列を順次選択する。これにより、マトリクス状に配列された複数の画素の中から任意の１つの画素を選択することができ、選択された画素から信号を読み出すことができる。
【００２８】
図２は、図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。ただし、図２は、１つの画素１１２に注目して描かれている。
【００２９】
図示するように、各画素１１２は、フォトダイオードＰＤと、出力トランジスタＰＴｒと、クリアトランジスタＣＴｒと、を備えている。また、出力トランジスタＰＴｒのゲート電極の下方には、ホールが集まり易いホールポケットＨＰが設けられている。
【００３０】
なお、出力トランジスタＰＴｒのドレイン領域は、フォトダイオードＰＤのカソードと、クリアトランジスタＣＴｒの基板領域（すなわち、クリアトランジスタのゲート電極の下方の半導体領域）と、に導通している。また、クリアトランジスタＣＴｒのソース領域は、フォトダイオードＰＤのアノードと、ホールポケットＨＰを含む出力トランジスタＰＴｒの基板領域（すなわち、出力トランジスタのゲート電極の下方の半導体領域）と、に導通している。
【００３１】
以下では、出力トランジスタＰＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「出力ゲート」，「出力ドレイン」，「出力ソース」とも呼ぶ。また、クリアトランジスタＣＴｒのゲート電極，ドレイン領域，ソース領域を、それぞれ「クリアゲート」，「クリアドレイン」，「クリアソース」とも呼ぶ。
【００３２】
フォトダイオードＰＤは、入射した光を光電変換することによって、電子−ホール対を発生させる。発生する電子−ホール対の数は、入射光の強度が高い程、多い。ホールポケットＨＰは、フォトダイオードＰＤで発生したホールを蓄積する。出力トランジスタＰＴｒのしきい値電圧は、ホールポケットＨＰに蓄積されるホールの数に応じて変化する。この結果、出力トランジスタＰＴｒは、入射光の強度に応じたソース電圧を出力することができる。ソース電圧が出力された後に、クリアトランジスタＣＴｒは、ホールポケットＨＰに蓄積されたホールを排出する。なお、画素の動作については、さらに後述する。
【００３３】
行制御回路１３０は、出力トランジスタＰＴｒのゲート電極に電圧を印加するための出力ゲート制御部１３２と、出力トランジスタＰＴｒのドレイン領域に電圧を印加するための出力ドレイン制御部１３４と、を備えている。また、行制御回路１３０は、クリアトランジスタＣＴｒのゲート電極に電圧を印加するためのクリアゲート制御部１３６と、クリアトランジスタＣＴｒのドレイン領域に電圧を印加するためのクリアドレイン制御部１３８と、を備えている。ただし、本実施の形態では、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧は、接地電位（約０Ｖ）に保たれている。したがって、実際には、行制御回路１３０は、出力トランジスタＰＴｒのゲート電圧と、クリアトランジスタＣＴｒのゲート電圧と、を変更するのみである。
【００３４】
列制御回路１４０は、蓄積信号用ラインメモリ１４２と、オフセット信号用ラインメモリ１４４と、水平シフトレジスタ１４６と、を備えている。列制御回路１４０は、読み出し状態のとき、蓄積されたホール数を反映して得られた信号電圧を読み出す。出力回路１５０は、列制御回路１４０から与えられた信号電圧を増幅して、画素データとして出力する。
【００３５】
具体的には、列制御回路１４０は、各画素から２種類の信号電圧を読み出して出力回路１５０へ供給する。一方の信号電圧は、入射光の強度に応じた電圧である。他方の信号電圧は、ホールポケットに蓄積されたホールをクリアした後に残存するホール数に応じた電圧である。本明細書では、このノイズ成分を含む電圧をオフセット電圧と呼ぶ。そして、出力回路１５０は、この２種類の信号電圧の差分を増幅して、画素データとして出力する。
【００３６】
図３は、画素１１２のレイアウトを模式的に示す説明図である。図４は、画素１１２の断面を模式的に示す説明図である。なお、図４では、図３のＡ−Ａ’断面が示されている。
【００３７】
画素１１２は、ｐ型の半導体基板２００（図４）上に形成されている。基板２００には、ｎ型半導体で構成されたｎ領域２１０が形成されており、ｎ領域２１０内部には、ｐ型半導体で構成されたｐ領域２２０が埋め込まれている。すなわち、ｐ領域２２０は、外部との直接的な電気的接点を有していないフローティング領域である。ｐ領域２２０は、比較的深い位置に設けられた不純物濃度の比較的低いｐ領域２２１ａと、比較的浅い位置に設けられた不純物濃度の比較的高いｐ領域２２２ｂと、を含んでいる。また、ｎ領域２１０内には、ｐ領域２３０が形成されている。
【００３８】
フォトダイオードＰＤは、ｎ領域２１０とｐ領域２２０との接合部分によって構成されている。
【００３９】
出力トランジスタＰＴｒ（図４）は、デプレッション形のｎチャネルＭＯＳトランジスタである。出力トランジスタＰＴｒは、表面にｎ領域２１０が形成された半導体基板に形成されている。半導体基板の表面をｎ領域とする理由は、半導体基板表面にあるトラップ準位を電子で埋め尽くし、ノイズとなるホールの発生を抑えるためである。ｎ領域２１０上には、略環状のゲート酸化膜２６０Ｐを介して、略環状の出力ゲート２７０Ｐが形成されている。略環状の出力ゲート２７０Ｐの内側は、出力トランジスタＰＴｒのソース領域として機能し、外側は、出力トランジスタＰＴｒのドレイン領域として機能する。また、出力ゲート２７０Ｐの下方に設けられたｐ領域２２０は、周囲をｎ領域で囲まれた電気的にフローティングな領域であり、出力トランジスタＰＴｒに基板電位を与える領域（基板領域）として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いソースコンタクト領域２１０ｓとドレインコンタクト領域２１０ｄとが、図示されている。ただし、図３，図４では、ドレインコンタクト領域２１０ｄが１つの画素１１２内に描かれているが、複数の画素１１２に対して共通に設けられていても良い。
【００４０】
ホールポケットＨＰは、不純物濃度の比較的高いｐ領域（ｐ+ 領域）２２２ｂによって構成されている。ホールポケットＨＰは、略環状の形状を有しており、略環状の出力ゲート２７０Ｐの下方に形成されている。
【００４１】
なお、図４では、図示の便宜上、ホールポケットＨＰは、基板２００の表面から比較的深い位置に描かれているが、実際には、基板２００の表面から比較的浅い位置に形成されている。また、ホールポケットＨＰは、比較的大きな厚みを有しているように描かれているが、実際には、比較的小さな厚みを有している。
【００４２】
クリアトランジスタＣＴｒ（図４）は、エンハンストメント形のｐチャネルＭＯＳトランジスタである。ｎ領域２１０上には、ゲート酸化膜２６０Ｃを介して、クリアゲート２７０Ｃが形成されている。ホールポケットＨＰを含む第１のｐ領域２２０は、クリアトランジスタＣＴｒのソース領域として機能する。クリアゲート２７０Ｃを介して第１のｐ領域２２０と対向する第２のｐ領域２３０は、クリアトランジスタＣＴｒのドレイン領域として機能する。また、クリアゲート２７０Ｃの下方に設けられたｎ領域２１０は、クリアトランジスタＣＴｒの基板領域として機能する。なお、図３，図４では、金属配線と接続される不純物濃度の比較的高いドレインコンタクト領域２３０ｄが図示されている。また、クリアゲート２７０Ｃの下方には、領域ＨＰ’が形成されている。領域ＨＰ’は、ホールポケットＨＰと同様に、不純物濃度の比較的高い第２の部分ｐ領域（ｐ+ 領域）２２２ｂによって構成されているが、この領域ＨＰ’は、後述する製造工程で残るものであり、省略可能である。
【００４３】
なお、基板２００の電圧は、接地電位（約０Ｖ）に保たれている。また、前述のように、出力トランジスタＰＴｒのドレイン電圧は、約３．３Ｖに保たれている。このため、本実施の形態では、ｎ領域２１０が、隣接する画素間の電気的な干渉を抑制する画素分離領域として機能している。
【００４４】
上記のように、本実施の形態のｐ領域２２０は、フォトダイオードＰＤのアノードとして機能すると共に、ホールポケットＨＰとして機能する。また、ｐ領域２２０は、出力トランジスタＰＴｒの基板領域として機能すると共に、クリアトランジスタＣＴｒのソース領域としても機能する。このような構造を採用すれば、画素の構造を比較的簡単にすることができる。
【００４５】
以上の説明から分かるように、本実施の形態におけるｎ領域２１０と第１のｐ領域２２０と第２のｐ領域２３０とは、それぞれ、本発明における画素形成領域と埋込領域と排出領域とに相当する。
【００４６】
Ｂ．固体撮像装置の動作：
図５は、画素１１２の動作シーケンスを示す説明図である。図示するように、１回の動作シーケンスは、第１のクリア期間Ｔ１と、蓄積期間Ｔ２と、蓄積信号読出期間Ｔ３と、第２のクリア期間Ｔ４と、オフセット信号読出期間Ｔ５と、を経て完了する。２つのクリア期間Ｔ１，Ｔ４は、ホールポケットＨＰ内のホールを排出するための期間である。蓄積期間Ｔ２は、ホールポケットＨＰ内にホールを蓄積するための期間である。２つの読出期間Ｔ３，Ｔ５は、ホールポケットＨＰ内に存在するホールの数に応じた信号を読み出すための期間である。
【００４７】
前述したように、本実施の形態では、出力トランジスタＰＴｒのドレイン電圧ＰＶｄは、常に、約３．３Ｖに保たれており、クリアトランジスタＣＴｒのドレイン電圧ＣＶｄは、常に、約０Ｖに保たれている。２つのクリア期間Ｔ１，Ｔ４における各トランジスタＰＴｒ，ＣＴｒの制御は、同じであり、２つの読出期間Ｔ３，Ｔ５における各トランジスタＰＴｒ，ＣＴｒの制御も、同じである。
【００４８】
Ｂ−１．クリア期間：
図６は、第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。第１のクリア期間Ｔ１では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇは、約０Ｖに設定され、ソース電圧ＰＶｓは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オフ状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇは、約０Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オン状態に設定される。これは、クリアトランジスタＣＴｒの基板電圧（すなわち、クリアゲート２７０Ｃの下方のｎ領域２１０の電圧）は、出力トランジスタＰＴｒのドレイン電圧ＰＶｄ（約３．３Ｖ）とほぼ等しいためである。
【００４９】
クリア期間Ｔ１では、クリアゲート２７０Ｃの下方には、チャネル領域２１０ｃが形成される。このため、ホールポケットＨＰに存在するホールは、第１のｐ領域２２０とチャネル領域２１０ｃと第２のｐ領域２３０とを通って、ドレインコンタクト領域２３０ｄから排出される。
【００５０】
第４のクリア期間Ｔ４（図５）における動作は、第１のクリア期間Ｔ１における動作と同様である。ただし、第１のクリア期間Ｔ１は、蓄積期間Ｔ２に先行して、ホールポケットＨＰに僅かに存在し得るホールを排出するために実行されているが、第２のクリア期間Ｔ４は、蓄積期間Ｔ２でホールポケットＨＰに蓄積されたホールを排出するために実行されている。
【００５１】
Ｂ−２．蓄積期間：
図７は、蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。蓄積期間Ｔ２では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、約３．３Ｖに設定される。このとき、出力トランジスタＰＴｒは、オン状態に設定される。また、クリアトランジスタＣＴｒのゲート電圧ＣＶｇも変更される。具体的には、ゲート電圧ＣＶｇは、約３．３Ｖに設定される。このとき、クリアトランジスタＣＴｒは、オフ状態に設定される。
【００５２】
なお、上記のように、出力トランジスタＰＴｒをオン状態に設定すれば、ゲート酸化膜の界面に電子層を誘起させることができ、この結果、界面欠陥に起因する暗電流の発生を抑制することができる。
【００５３】
蓄積期間Ｔ２では、フォトダイオードＰＤを構成するｎ領域２１０とｐ領域２２０との接合界面付近には、空乏領域（例えば、図７の２つの破線に挟まれた領域）が形成されている。フォトダイオードＰＤに光が入射すると、光電変換によって、電子−ホール対が発生する。電子は、ｎ領域２１０を通って、ドレインコンタクト領域２１０ｄから排出される。一方、ホールは、ｐ領域２２０内のホールポケットＨＰに集められ、蓄積される。これは、ホールポケットＨＰは、不純物濃度が比較的高く、ホールに対するポテンシャルが比較的低いためである。
【００５４】
なお、ホールは、ホールポケットＨＰ内に蓄積されると共に、領域ＨＰ’内にも蓄積される。しかしながら、ホールポケットＨＰ内のホール数と領域ＨＰ’内のホール数との比は、ほぼ一定であると考えられる。したがって、領域ＨＰ’が存在する場合にも、出力トランジスタＰＴｒは、入射光の強度に応じた信号を出力することができる。
【００５５】
Ｂ−３．読出期間：
図８は、蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。蓄積信号読出期間Ｔ３では、図５に示すように、出力トランジスタＰＴｒのゲート電圧ＰＶｇが変更される。具体的には、ゲート電圧ＰＶｇは、ドレイン電圧ＰＶｄ（約３．３Ｖ）よりも低い約２Ｖに設定される。また、蓄積信号読出期間Ｔ３では、出力トランジスタＰＴｒは、ソースフォロア回路として動作する。そして、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰに蓄積されたホールの数に応じた蓄積電圧（蓄積信号）が読み出される。
【００５６】
蓄積信号読出期間Ｔ３では、ホールは、ホールポケットＨＰ内に蓄積された状態で維持されている。出力トランジスタＰＴｒのソース電圧ＰＶｓは、出力トランジスタＰＴｒのしきい値電圧をＶｔｈとすると、「ＰＶｓ＝ＰＶｇ−Ｖｔｈ」で表される。しきい値電圧Ｖｔｈは、ホールポケットＨＰ内に蓄積されたホールの数に応じて変化する。具体的には、蓄積されたホールの数が多い程、しきい値電圧Ｖｔｈは低くなる。そして、しきい値電圧Ｖｔｈが低い程、ソース電圧ＰＶｓは高くなる。すなわち、ソース電圧ＰＶｓは、ホールポケットＨＰ内に蓄積されたホールの数が多い程、換言すれば、フォトダイオードＰＤに入射する光の強度が高い程、高くなる。
【００５７】
オフセット信号読出期間Ｔ５（図５）における動作は、蓄積信号読出期間Ｔ３における動作と同様である。ただし、オフセット信号読出期間Ｔ５では、出力トランジスタＰＴｒのソース領域からは、ホールポケットＨＰにホールが殆ど存在しない状態のオフセット電圧（オフセット信号）が出力される。出力回路１５０（図１）は、読み出された２つの信号（すなわち、蓄積信号およびオフセット信号）の差分を増幅することによって、ノイズ成分が除去された画素データを出力する。
【００５８】
なお、本実施の形態では、図５に示すように、１回の動作シーケンスに、第２のクリア期間Ｔ４とオフセット信号読出期間Ｔ５とが含まれているが、２つの期間Ｔ４，Ｔ５は、省略可能である。この場合には、出力回路１５０（図１）は、読み出された蓄積信号と、予め準備された所定のオフセット信号との差分から、画素データを得るようにすればよい。あるいは、出力回路１５０は、読み出された蓄積信号のみから画素データを得るようにすればよい。
【００５９】
以上説明したように、本実施の形態の固体撮像装置１００は、マトリクス状に配列された複数の画素１１２を有する画素アレイ１１０を備えている。そして、各画素は、入射光の強度に応じてホールを発生させるためのフォトダイオードＰＤと、発生したホールを蓄積するためのホールポケットＨＰと、ホールポケットに蓄積されるホールの数に応じて変化するしきい値電圧に応じた信号を出力するための出力トランジスタＰＴｒと、ホールポケットに蓄積されたホールを排出させるためのクリアトランジスタＣＴｒと、を備えている。このように、本実施の形態の固体撮像装置１００では、各画素１１２は、クリアトランジスタＣＴｒを備えているため、そのチャネル領域２１０ｃを介してホールポケット内のホールを容易に排出することが可能となる。
【００６０】
前述のように、従来では、各画素は、クリアトランジスタを備えていない。このため、従来では、出力トランジスタＰＴｒのゲート電極に比較的高い電圧（例えば、約５〜約７Ｖ）を印加することによって、ホールを基板２００の深さ方向に向けて排出していた。すなわち、従来では、行制御回路１３０（図１）は、比較的大きな電圧を発生させる必要があった。
【００６１】
しかしながら、本実施の形態では、各画素は、クリアトランジスタＣＴｒを備えているため、クリアトランジスタを比較的低い電圧で制御するのみで、ホールを基板２００の表面付近に形成されるチャネル領域２１０ｃを介して排出することができる。したがって、ホールポケットＨＰ内のホールを比較的容易に排出することが可能となる。
【００６２】
ところで、従来のように、ホールポケットＨＰに蓄積されたホールを基板２００の深さ方向に向けて排出する場合には、ｐ領域２２０の下方のｎ領域２１０（以下、単に「下方領域」と呼ぶ）の存在に起因して、残像が発生したり、白キズが発生したりするという問題があった。なお、残像とは、前回の撮影時にホールポケット内に蓄積されたホールが充分に排出されておらず、今回の画像内に、前回の画像情報が残る現象を言う。また、白キズとは、ホールポケット内にホールが侵入することによって、出力される画素データが”白”を示す現象を言う。
【００６３】
具体的には、下方領域の障壁の高さが比較的高い場合（すなわち、ｎ領域の不純物濃度が比較的高い場合）や、障壁の幅が比較的大きい場合（すなわち、ｎ領域の厚みが比較的大きい場合）には、ｎ領域２１０の障壁を越えて、ホールを基板２００の深さ方向に向けて排出することが困難となる。このとき、ホールポケットＨＰにホールが残り、この結果、残像が発生する。一方、下方領域の障壁の高さが比較的低い場合（すなわち、ｎ領域の不純物濃度が比較的低い場合）や、障壁の幅が比較的小さい場合（すなわち、ｎ領域の厚みが比較的小さい場合）には、ｎ領域２１０からｐ領域２２０に向かってホールが侵入し易い。このとき、ホールポケットＨＰにホールが蓄積され、この結果、白キズが発生する。すなわち、従来の構造を採用する場合には、残像の発生を抑制すると、白キズの発生を許容してしまい、逆に、白キズの発生を抑制すると、残像の発生を許容してしまう。このため、従来では、残像の発生と白キズの発生との双方を抑制することが困難であった。
【００６４】
一方、本実施の形態では、クリアトランジスタＣＴｒが設けられているため、蓄積されたホールを基板２００の表面付近に形成されるチャネル領域２１０ｃを介して排出することができる。すなわち、本実施の形態では、下方領域の障壁の高さや幅を比較的小さく設定する必要がないため、下方領域の障壁の高さや幅を比較的大きく設定することができる。これにより、残像の発生と白キズの発生との双方を容易に抑制することができ、この結果、画質を向上させることが可能となる。例えば、下方領域の不純物濃度は、ｐ領域２２０の側方のｎ領域２１０（以下、単に「側方領域」と呼ぶ）の不純物濃度よりも高く設定されていればよい。また、これに代えて、あるいは、これと共に、下方領域の厚みは、側方領域の厚み（ｐ領域２２０の厚みとほぼ等しい）よりも大きく設定されていればよい。
【００６５】
Ｃ．固体撮像装置の製造方法：
図９，図１０，図１１，図１２は、固体撮像装置１００（図１）の製造工程の概略を示す説明図である。ただし、各図は、図４の画素１１２の製造工程に注目して描かれている。
【００６６】
図９（Ａ）では、まず、ｐ型のシリコン基板２００が準備される。次に、熱酸化によって、基板２００上に第１のシリコン酸化膜２５０が形成される。なお、この酸化膜２５０は、後続の処理における基板２００の損傷を抑制するために形成される。
【００６７】
図９（Ｂ）では、イオン注入によって、基板２００内に不純物が導入される。このとき、４つの層が形成される。具体的には、最下層には、リン（Ｐ）イオンを注入することによって、ｎ層２１１が形成される。ｎ層２１１上には、硼素（Ｂ）イオンを注入することによって、ｐ層２２１とｐ+ 層２２２とが形成される。ただし、ｐ+ 層２２２の不純物濃度は、ｐ層２２１よりも高く設定されている。最上層には、ヒ素（Ａｓ）イオンを注入することによって、ｎ層２１２が形成される。
【００６８】
図９（Ｃ）では、略矩形の第１のレジストＲ１が形成される。次に、第１のレジストＲ１をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、リン（Ｐ）イオンを注入することによって、中央部にｐ領域２２１ａとｐ+ 領域２２２ａとが残され、周辺部にｎ領域２１３が形成される。この後、第１のレジストＲ１が除去される。
【００６９】
なお、図９（Ｃ）の２つのｎ層２１１，２１２とｎ領域２１３とは、図４に示すｎ領域２１０を構成し、図９（Ｃ）のｐ領域２２１ａとｐ+ 領域２２２ａとは、図４に示す第１のｐ領域２２０を構成する。
【００７０】
図１０（Ａ）では、まず、第１のシリコン酸化膜２５０が除去される。次に、熱酸化によって、基板２００上に第２のシリコン酸化膜２６０が形成される。
【００７１】
なお、図１０（Ａ）の第２のシリコン酸化膜２６０は、図４に示すトランジスタＰＴｒ，ＣＴｒのゲート酸化膜２６０Ｐ，２６０Ｃを構成する。
【００７２】
図１０（Ｂ）では、まず、第２の酸化膜２６０上に、減圧ＣＶＤによって、ポリシリコン層２７１が堆積形成される。次に、ポリシリコン層２７１上に、スパッタリングによって、タングステンシリサイド（Ｗ−Ｓｉ）層２７２が形成される。タングステンシリサイド層２７２上には、さらに、減圧ＣＶＤによって、第３のシリコン酸化膜２８０が堆積形成される。第３の酸化膜２８０は、後続のイオン注入において、不純物イオンがタングステンシリサイド層２７２で反射されるのを防止するために形成されている。
【００７３】
なお、図１０（Ｂ）の２つの層２７１，２７２は、図４に示すトランジスタＰＴｒ，ＣＴｒのゲート電極２７０Ｐ，２７０Ｃを構成する。
【００７４】
図１０（Ｃ）では、まず、第２のレジストＲ２が形成される。次に、第２のレジストＲ２をマスクとして、エッチングが実行される。このとき、出力トランジスタＰＴｒのゲート電極２７０ＰとクリアトランジスタＣＴｒのゲート電極２７０Ｃとが、形成される。また、ゲート電極２７０Ｐ，２７０Ｃ上には、酸化膜２８０Ｐ，２８０Ｃが残されている。この後、第２のレジストＲ２が除去される。
【００７５】
図１１（Ａ）では、まず、第３のレジストＲ３が形成される。次に、第３のレジストＲ３とクリアゲート２７０Ｃ（より具体的には、クリアゲート２７０Ｃ上の酸化膜２８０Ｃ）とをマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、硼素（Ｂ）イオンを注入することによって、クリアゲート２７０Ｃ付近のｎ領域２１３内に、ｐ領域２３１が形成される。この後、第３のレジストＲ３が除去される。
【００７６】
図１１（Ｂ）では、減圧ＣＶＤによって、第４のシリコン酸化膜２９０が堆積形成される。
【００７７】
図１１（Ｃ）では、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングが実行される。エッチングは、ゲート電極２７０Ｐ，２７０Ｃ周囲の第２の酸化膜２６０が完全に除去されるまで実行される。このとき、ゲート電極２７０Ｐ，２７０Ｃの下方には、ゲート酸化膜２６０Ｐ，２６０Ｃが形成され、ゲート電極２７０Ｐ，２７０Ｃの側方には、サイドウォール２９０Ｐ，２９０Ｃが形成される。
【００７８】
図１２（Ａ）では、２つのトランジスタＰＴｒ，ＣＴｒのゲート電極部分（より具体的には、ゲート電極２７０Ｐ，２７０Ｃ上の酸化膜２８０Ｐ，２８０Ｃ、および、ゲート電極２７０Ｐ，２７０Ｃのサイドウォール２９０Ｐ，２９０Ｃ）をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、リン（Ｐ）イオンを注入することによって、ｐ+ 領域２２２ａ（図１１（Ｃ））の一部の伝導型が反転し、ｎ領域２１４が形成される。そして、ゲート電極部分の下方には、ｐ+ 領域２２２ｂが残される。このとき、クリアゲート２７０Ｃ付近のｐ領域２３１内にも、ｎ領域２３２が形成される。
【００７９】
なお、図１２（Ａ）の出力ゲート２７０Ｐの下方に残るｐ+ 領域２２２ｂは、図４に示すホールポケットＨＰを構成し、クリアゲート２７０Ｃの下方に残るｐ+ 領域２２２ｂは、領域ＨＰ’を構成する。
【００８０】
図１２（Ｂ）では、まず、第４のレジストＲ４が形成される。なお、第４のレジストＲ４は、第３のレジストＲ３（図１１（Ａ））と同じ形状である。次に、第４のレジストＲ４とクリアゲート２７０Ｃ（より具体的には、クリアゲート２７０Ｃ上の酸化膜２８０Ｃ）をマスクとして、イオン注入によって、基板２００内に不純物が導入される。具体的には、図１２（Ａ）で形成されたｎ領域２３２内に硼素（Ｂ）イオンを注入することによって、ｎ領域２３２の伝導型が反転し、ｐ領域２３３が形成される。この後、第４のレジストＲ４が除去される。
【００８１】
なお、図１２（Ｂ）のｐ領域２３１，２３３は、図４に示す第２のｐ領域２３０を構成する。
【００８２】
上記のような工程を経て、図１２（Ｃ）に示す画素構造が作製される。図１２（Ｃ）では、後続の金属配線工程において、金属配線を接続するためのコンタクト領域２１０ｓ，２１０ｄ，２３０ｄが形成されている。コンタクト領域形成工程は、上記の各工程の途中で実行されもよいし、金属配線工程の直前に実行されてもよい。なお、前述したように、出力トランジスタＰＴｒのドレインコンタクト領域２１０ｄは、実際には、複数の画素に対して共通に設けられている。
【００８３】
以上説明したように、本実施の形態の製造工程は、（ａ）ｎ領域２１０と、ｎ領域２１０の内部に設けられたｐ領域２２０と、を有するｐ型半導体基板２００を準備する工程（図９（Ａ）〜図９（Ｃ））と、（ｂ）出力ゲート２７０Ｐとクリアゲート２７０Ｃとをｎ領域２１０上にゲート酸化膜２６０Ｐ，２６０Ｃを介して形成する工程（図１０（Ａ）〜図１１（Ｃ））と、（ｃ）出力ゲート２７０Ｐを含む領域をマスクとして利用して、ｐ+ 領域２２２ａにその伝導型を反転可能な不純物を導入することによって、出力ゲート２７０Ｐの下方に不純物濃度の比較的高いホールポケットＨＰを残す工程（図１２（Ａ））と、（ｄ）ｎ領域２１０内に、ホールポケットＨＰから排出されるホールが流入するｐ領域２３０を形成する工程（図１２（Ｂ））と、を備えている。この方法を採用すれば、図４に示す固体撮像装置１００を作製することができる。
【００８４】
また、本実施の形態では、図１２（Ａ）に示すように、出力ゲート２７０Ｐを含む領域は、マスクとして利用されているため、ホールポケットＨＰを、出力ゲート２７０Ｐの下方に自己整合的に形成することができる。このため、各画素１１２に含まれる出力ゲート２７０ＰとホールポケットＨＰとの位置関係をほぼ一定にすることができる。仮に、各画素に含まれる出力ゲートとホールポケットとの位置関係がずれている場合には、蓄積されるホールの数は、しきい値の変化量に効率よく反映されず、画質が劣化してしまう。しかしながら、本実施の形態では、ホールポケットは、自己整合的に形成されているため、画質の劣化を抑制することが可能となる。
【００８５】
なお、本実施の形態では、図９（Ｃ）に示すように、ｐ領域２２１ａとｐ+ 領域２２２ａとを囲むｎ領域２１３は、初期の工程で形成されている。このため、画素分離領域として機能するｎ領域２１３の幅を一定に保つことができ、この結果、ｎ領域２１３の幅の増減に起因する感度のバラツキを抑制することが可能となっている。
【００８６】
Ｄ．画素構造の変形例：
図１３は、画素構造の第１の変形例を示す説明図である。図１３は、図４とほぼ同じであるが、この画素１１２Ａでは、ｎ領域２１０Ａと第１のｐ領域２２０Ａとの断面形状が変更されている。具体的には、図４の第１のｐ領域２２０では、ホールポケットＨＰ（および領域ＨＰ’）の側方には、ｎ領域が形成されているが、図１３の第１のｐ領域２２０Ａでは、ホールポケットＨＰ（および領域ＨＰ’）の側方には、ｐ領域が形成されている。この構造は、例えば、図１２（Ａ）の工程で注入されるリン（Ｐ）イオンの濃度を比較的小さくすることによって、作製可能である。
【００８７】
図１３の構造を採用する場合にも、画素１１２Ａは、図４の構造を採用する場合と同様に動作可能である。ただし、図４の構造を採用すれば、ホールポケットＨＰ内にホールをより局在化させることができるため、画素の感度をより高めることができるという利点がある。
【００８８】
図１４は、画素構造の第２の変形例を示す説明図である。図１４は、図４とほぼ同じであるが、この画素１１２Ｂでは、ｎ領域２１０Ｂと第１のｐ領域２２０Ｂとの断面形状が変更されている。具体的には、図４の第１のｐ領域２２０では、クリアゲート２７０Ｃの下方に領域ＨＰ’が形成されているが、図１４の第１のｐ領域２２０Ｂでは、形成されていない。なお、この構造は、例えば、図９（Ｃ）の工程と図１０（Ａ）の工程との間に、クリアゲート２７０Ｃが形成されるべき領域に開口を有するレジストを形成する工程と、リン（Ｐ）イオンをｐ+ 領域２２２ａ内に注入する工程と、を追加すればよい。こうすれば、ｐ+ 領域２２２ａ内にｎ領域を形成することができ、この結果、領域ＨＰ’の形成が防止される。
【００８９】
図１４の構造を採用する場合にも、画素１１２Ｂは、図４の構造を採用する場合と同様に動作可能である。また、図１４の構造を採用すれば、領域ＨＰ’にホールが蓄積されずに済むため、画素の感度をより高めることができるという利点がある。
【００９０】
このように、固体撮像装置は、種々の構造を採用し得ると共に、種々の製造方法を採用し得る。
【００９１】
なお、本発明は上記の実施の形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９２】
（１）上記実施の形態では、前述のように、ｎ領域２１０が画素分離領域として機能しているが、さらに、画素間を分離するｐｎ接合や誘電体などの分離構造を追加するようにしてもよい。この構成は、例えば、出力トランジスタＰＴｒのドレイン電圧を変化させる場合等に好適である。
【００９３】
（２）上記実施の形態では、画素１１２に含まれるｎ領域やｐ領域は、イオン注入を利用して、半導体の伝導型を反転させることによって形成されているが、これに代えて、エピタキシャル成長によって形成されていてもよい。
【００９４】
（３）上記実施の形態では、出力トランジスタＰＴｒは、略環状のゲート電極２７０Ｐを有しているが、これに代えて、略矩形のゲート電極を有していてもよい。ただし、上記実施の形態のようにすれば、画素の構造を比較的簡単にすることができるという利点がある。なお、上記実施の形態では、略環状のゲート電極は、略円形の外周と略円形の内周とを有しているが、これに代えて、略多角形の外周と略多角形の内周とを有していてもよい。あるいは、略多角形の外周と略円形の内周とを有していてもよい。すなわち、略環状とは、閉じた形状であればよい。
【００９５】
（４）上記実施の形態では、各トランジスタＰＴｒ，ＣＴｒは、ゲート絶縁膜として、酸化膜を有しているが、これに代えて、窒化膜を有していてもよい。
【００９６】
また、上記実施の形態では、各トランジスタＰＴｒ，ＣＴｒは、ポリシリコンとタングステンシリサイドとで構成されたゲート電極を有しているが、これに代えて、金属材料のみで構成されたゲート電極を有していてもよい。
【００９７】
一般には、各画素は、絶縁ゲート型の出力トランジスタと絶縁ゲート型のクリアトランジスタとを備えていればよい。
【００９８】
（５）上記実施の形態では、蓄積部は、ホールを蓄積させているが、これに代えて、電子を蓄積させるようにしてもよい。なお、この場合には、ｐ型の半導体領域とｎ型の半導体領域とを置換すればよい。
【００９９】
（６）上記実施の形態では、各画素は、ホールポケットに蓄積されたホールを排出させるためのクリアゲートを備えているが、さらに、ブルーミング現象を抑制する機能を有するオーバフロードレインゲートを備えるようにしてもよい。具体的には、一部の画素に強度の高い光が入射すると、発生したホールの一部がｐ領域２２０から溢れ出て、周囲の画素のｐ領域２２０に流入し得る。このとき、周囲の画素は、光が入射していないにも関わらず、光が入射したことを示す画素データを出力してしまう（ブルーミング現象）。しかしながら、オーバフローゲートを用いれば、溢れ出たホールを他の経路を介して基板等に排出することができるため、ブルーミング現象を抑制することができる。
【０１００】
オーバフロードレインゲートは、例えば、フォトダイオードＰＤを挟んで、クリアゲートと対向する位置に設けられる。そして、クリアゲートは、ホールポケットに比較的近い位置に設けられ、オーバフロードレインゲートは、ホールポケットから比較的遠い位置に設けられる。具体的には、クリアゲートとホールポケットとの間の最短距離は、例えば、約０．６μｍ以内に設定されることが好ましく、約０．３μｍに設定されることが望ましい。
【図面の簡単な説明】
【図１】 本発明の実施の形態としての固体撮像装置の全体構成を示す説明図である。
【図２】 図１の画素アレイ１１０と行制御回路１３０と列制御回路１４０との内部構成を示す説明図である。
【図３】 画素１１２のレイアウトを模式的に示す説明図である。
【図４】 画素１１２の断面を模式的に示す説明図である。
【図５】 画素１１２の動作シーケンスを示す説明図である。
【図６】 第１のクリア期間Ｔ１における画素１１２内部の状態を示す説明図である。
【図７】 蓄積期間Ｔ２における画素１１２内部の状態を示す説明図である。
【図８】 蓄積信号読出期間Ｔ３における画素１１２内部の状態を示す説明図である。
【図９】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１０】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１１】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１２】 固体撮像装置１００（図１）の製造工程の概略を示す説明図である。
【図１３】 画素構造の第１の変形例を示す説明図である。
【図１４】 画素構造の第２の変形例を示す説明図である。
【符号の説明】
１００…固体撮像装置
１１０…画素アレイ
１１２，１１２Ａ，１１２Ｂ…画素
１２０…タイミング制御回路
１３０…行制御回路
１３２…出力ゲート制御部
１３４…出力ドレイン制御部
１３６…クリアゲート制御部
１３８…クリアドレイン制御部
１４０…列制御回路
１４２…蓄積信号用ラインメモリ
１４４…オフセット信号用ラインメモリ
１４６…水平シフトレジスタ
１５０…出力回路
２００…半導体基板（ｐ型シリコン基板）
２１０，２１０Ａ，２１０Ｂ…ｎ領域
２１０ｃ…チャネル領域
２１０ｄ…ドレインコンタクト領域
２１０ｓ…ソースコンタクト領域
２１１…ｎ層
２１２…ｎ層
２１３…ｎ領域
２１４…ｎ領域
２２０，２２０Ａ，２２０Ｂ…第１のｐ領域
２２１…ｐ層
２２２…ｐ+ 層
２２１ａ…ｐ領域
２２２ａ…ｐ+ 領域
２２２ｂ…ｐ+ 領域
２３０…第２のｐ領域
２３０ｄ…ドレインコンタクト領域
２３１…ｐ領域
２３２…ｎ領域
２３３…ｐ領域
２５０…第１のシリコン酸化膜
２６０…第２のシリコン酸化膜
２６０Ｐ，２６０Ｃ…ゲート酸化膜
２７０Ｐ…出力ゲート
２７０Ｃ…クリアゲート
２７１…ポリシリコン層
２７２…タングステンシリサイド層
２８０…第３のシリコン酸化膜
２８０Ｐ，２８０Ｃ…酸化膜
２９０…第４のシリコン酸化膜
２９０Ｐ，２９０Ｃ…サイドウォール
ＰＴｒ…出力トランジスタ
ＰＶｄ…ドレイン電圧
ＰＶｇ…ゲート電圧
ＰＶｓ…ソース電圧
ＣＴｒ…クリアトランジスタ
ＣＶｄ…ドレイン電圧
ＣＶｇ…ゲート電圧
ＨＰ…ホールポケット
ＰＤ…フォトダイオード
Claims (7)
- 固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイを備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、
を備え、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられた第１のゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられた第２のゲート電極を含み、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の不純物濃度は、前記側方領域の不純物濃度よりも高いことを特徴とする固体撮像装置。 - 固体撮像装置であって、
マトリクス状に配列された複数の画素を有する画素アレイを備え、
前記画素は、
入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、
前記発生したキャリアを蓄積するための蓄積部と、
前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、
前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、
を備え、
前記画素は、
第１の伝導型の半導体基板に設けられ、前記画素が形成される第２の伝導型の画素形成領域と、
前記画素形成領域の内部に形成された第１の伝導型の埋込領域であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い第１の部分埋込領域と、比較的浅い位置に設けられた不純物濃度の比較的高い第２の部分埋込領域と、を含んでおり、前記第１の部分埋込領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成し、前記第２の部分埋込領域は、前記蓄積部を構成する、前記埋込領域と、
前記画素形成領域内に形成され、前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域と、
を備え、
前記出力トランジスタ部は、前記蓄積部の上方の前記画素形成領域上に、絶縁膜を介して設けられた第１のゲート電極を含み、
前記クリアトランジスタ部は、前記埋込領域と前記排出領域との間の前記画素形成領域上に、絶縁膜を介して設けられた第２のゲート電極を含み、
前記画素形成領域は、
前記埋込領域の下方に設けられた下方領域と、
前記埋込領域の側方に設けられた側方領域と、
を含み、
前記下方領域の厚みは、前記側方領域の厚みよりも大きいことを特徴とする固体撮像装置。 - 請求項２記載の固体撮像装置であって、
前記下方領域の不純物濃度は、前記側方領域の不純物濃度よりも高い、固体撮像装置。 - 請求項１ないし３のいずれかに記載の固体撮像装置であって、
前記蓄積部は、前記クリアトランジスタ部のソース領域として機能する、固体撮像装置。 - 請求項１ないし４のいずれかに記載の固体撮像装置であって、
前記第１のゲート電極は、略環状の形状を有しており、
前記出力トランジスタ部は、
前記第１のゲート電極の内側に設けられたソース領域と、
前記第１のゲート電極の外側に設けられたドレイン領域と、
を含む、固体撮像装置。 - 請求項１ないし５のいずれかに記載の固体撮像装置であって、
前記第１の伝導型はｐ型であり、
前記第２の伝導型はｎ型であり、
前記キャリアは、ホールである、固体撮像装置。 - 入射光の強度に応じてキャリアを発生させるためのフォトダイオード部と、前記発生したキャリアを蓄積するための蓄積部と、前記蓄積部に蓄積されるキャリアの数に応じて変化するしきい値電圧に応じた信号を出力するための絶縁ゲート型の出力トランジスタ部と、前記蓄積部に蓄積されたキャリアを排出させるための絶縁ゲート型のクリアトランジスタ部であって、前記蓄積されたキャリアは、前記クリアトランジスタ部のチャネル領域を介して排出される、前記クリアトランジスタ部と、を有する画素がマトリクス状に配列された画素アレイを備える固体撮像装置の製造方法であって、
（ａ）前記画素が形成される第２の伝導型の画素形成領域と、前記画素形成領域の内部に設けられた第１の伝導型の埋込領域と、を有する第１の伝導型の半導体基板を準備する工程であって、前記埋込領域は、比較的深い位置に設けられた不純物濃度の比較的低い下部領域と、比較的浅い位置に設けられた不純物濃度の比較的高い上部領域と、を含んでおり、前記下部領域と前記画素形成領域との接合領域は、前記フォトダイオード部を構成する、前記工程と、
（ｂ）前記出力トランジスタ部を構成する第１のゲート電極と、前記クリアトランジスタ部を構成する第２のゲート電極と、を前記画素形成領域上に絶縁膜を介して形成する工程であって、前記第１のゲート電極は、前記埋込領域の上方に形成され、前記第２のゲート電極は、前記埋込領域の端部の上方に形成される、前記工程と、
（ｃ）前記第１のゲート電極を含む領域をマスクとして利用して、前記上部領域にその伝導型を反転可能な不純物を導入することによって、前記第１のゲート電極の下方に不純物濃度の比較的高い前記蓄積部を残す工程と、
（ｄ）前記蓄積部から排出されるキャリアが流入する第１の伝導型の排出領域を前記画素形成領域内に形成する工程であって、前記排出領域は、前記第２のゲート電極を介して、前記埋込領域と対向する領域に形成される、前記工程と、
を備えることを特徴とする製造方法。
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