JP7126271B2 - 電荷変調素子及び固体撮像装置 - Google Patents

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Description

本発明は、光飛行時間（ＴＯＦ）型の動作が可能な電荷変調素子及びこの電荷変調素子を撮像用の画素として複数個配列した固体撮像装置に係り、特に高速なＴＯＦ型動作が可能な固体撮像装置に関する。
ＴＯＦ型のセンサと類似な動作をするフォトニックミキサが提案されている（特許文献１参照。）。特許文献１に記載の発明では、多数キャリア電流をｐ－型の半導体基板に注入するために、離間して配置された一対のｐ＋型の注入接触領域と、この一対の注入接触領域の外側となる位置に隣接して配置され、光電流を集めるための一対の検出部領域を備えている。一対の検出部領域は、それぞれ一対の局所的に配置されたｎ－型半導体領域に囲まれている。ｎ－型半導体領域がｐ－型の半導体基板との間にｐｎ接合を形成することで、ｎ－型半導体領域の外側の狭い領域を空乏化させて動作している。
特許文献１に記載されたようなフォトニックミキサの動作原理では、サブナノ秒レベルの超高速動作を目指すＴＯＦ型のセンサの動作は困難である。即ち、一対の注入接触領域から多数キャリア電流を交互にｐ－型の半導体基板に注入することによる電界制御は極めて大きな容量変化を伴い、非効率的である。しかも特許文献１に記載された発明ではｐ－型の半導体基板中の中性領域の占有面積が極めて広い。特許文献１に記載された発明では、この中性領域を拡散速度で移動する遅いキャリアの成分を用いているので、この遅い成分が影響して超高速動作を困難にしている。
特許文献１に記載されたようなフォトニックミキサでは、注入接触領域から多数キャリア電流をｐ－型の半導体基板に注入する動作であるので、消費電力が増大するという問題もあった。
特開２０１１－８６９０４号公報
上記問題を鑑み、本発明は、低消費電力でＴＯＦ型の高速動作可能な電荷変調素子、及びこの電荷変調素子を撮像用の画素として複数個配列した固体撮像装置を提供することを目的とする。
上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の光電変換層と、(b)光電変換層の上部の一部に埋め込まれ、光電変換層とフォトダイオードを構成する第２導電型の表面埋込領域と、(c)光電変換層の上部の一部を含むように、光電変換層の上部の表面埋込領域よりも上面側に埋め込まれ、光電変換層と共にフォトダイオードの構成の一部をなす、表面埋込領域よりも低不純物密度の第２導電型の変調領域と、(d)変調領域の中心を極座標の中心として、変調領域を複数個の領域に分割し、分割された各領域にそれぞれ配置された第１導電型で、光電変換層より高不純物密度の電位制御領域と、(e)複数個の分割された各領域の外周側の電位制御領域に隣接した複数個の位置に、電位制御領域から離間してそれぞれ配置され、フォトダイオードが生成した信号電荷を、互いに独立した輸送経路に沿って転送されて、それぞれ一時蓄積する第２導電型の電荷蓄積領域を備える電荷変調素子であることを要旨とする。本発明の第１の態様に係る電荷変調素子では、電位制御領域に印加されるパルス電圧である経路選択信号によって、変調領域及び表面埋込領域の電位が制御されて輸送経路が選択される。ここで、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
本発明の第２の態様は、(a)第１導電型の光電変換層、光電変換層の上部の一部に埋め込まれ光電変換層とフォトダイオードを構成する第２導電型の表面埋込領域、光電変換層の上部の一部を含むように光電変換層の上部の表面埋込領域よりも上面側に埋め込まれ光電変換層と共にフォトダイオードの構成の一部をなす表面埋込領域よりも低不純物密度の第２導電型の変調領域、変調領域の中心を極座標の中心として、変調領域を複数個の領域に分割し分割された各領域にそれぞれ配置された第１導電型で、光電変換層より高不純物密度の電位制御領域、複数個の分割された各領域の外周側の電位制御領域に隣接した複数個の位置に電位制御領域から離間してそれぞれ配置され、フォトダイオードが生成した信号電荷を互いに独立した輸送経路に沿って転送されてそれぞれ一時蓄積する第２導電型の電荷蓄積領域を有する画素を複数配列した画素アレイ部と、(b)画素を駆動し、画素からの信号を処理する周辺回路部を同一半導体チップ上に集積化している固体撮像装置であることを要旨とする。本発明の第２の態様に係る固体撮像装置の画素のそれぞれにおいて、電位制御領域に印加されるパルス電圧である経路選択信号によって、変調領域及び表面埋込領域の電位が制御され、画素のそれぞれの輸送経路が選択される。
本発明によれば、低消費電力でＴＯＦ型の高速動作可能な電荷変調素子、及びこの電荷変調素子を撮像用の画素として複数個配列した固体撮像装置を提供することができる。
本発明の第１の実施形態に係る固体撮像装置の画素の一部の平面パターンの構成を、図２に示した層間絶縁膜を省略して（透視して）模式的に説明する概略的な平面図である。 図１のII－II方向に対応する断面からみた模式的な構造図であるが、層間絶縁膜等に関しては、図１の平面パターンの構造に完全には対応していないことに留意されたい。 第１の実施形態に係る固体撮像素子の画素内に形成される読み出し回路の概略を説明する回路図である。 太い実線と破線で示す曲線は図２の水平方向（IVA－IVA方向）に沿ったレベルでのポテンシャル分布を、細い実線と破線の曲線は、図２のIVB－IVB方向に沿ったレベルでのポテンシャル分布を示す図である。 図２の縦方向（V－V方向）に沿った位置での、第１の実施形態に係る固体撮像装置の画素中のポテンシャル分布を示す図である。 本発明の第１の実施形態の変形例に係る固体撮像装置の画素の一部の模式的な概略的な断面図である。 図６の縦方向（VII－VII方向）に沿った位置での、第１の実施形態に係る固体撮像装置の画素中のポテンシャル分布を示す図である。 本発明の第２の実施形態に係る固体撮像装置の画素の一部の平面パターンの構成を、層間絶縁膜等を透視して、模式的に説明する概略的な平面図である。 図８のIX－IX方向からみた模式的な構造図である。 本発明の第３の実施形態に係る固体撮像装置の画素の一部の平面パターンの構成を、上層に位置する層間絶縁膜等を透視して、模式的に説明する概略的な平面図である。 図１０のIX－XI方向からみた模式的な構造図である。 第３の実施形態に係る固体撮像素子の半導体チップ上のレイアウトの概略を説明する模式的平面図である。 第３の実施形態に係る４出力電荷変調素子の動作を説明するタイミング図である。 本発明の第４の実施形態に係る固体撮像装置の画素の一部の平面パターンの構成を、上層に位置する層間絶縁膜等を透視して、模式的に説明する概略的な平面図である。 図１４のXV－XV方向からみた模式的な構造図である。 本発明の第４の実施形態の変形例に係る固体撮像装置の画素の一部の平面パターンの構成を、上層に位置する層間絶縁膜等を透視して、模式的に説明する概略的な平面図である。 図１６のXVII－XVII方向からみた模式的な構造図である。 実線は図１７のXVIIIA－XVIIIA方向に沿った水平レベルでのポテンシャル分布を、破線は図１７のXVIIIB－XVIIIB方向に沿った水平レベルでのポテンシャル分布を示す図である。 本発明のその他の実施形態に係る固体撮像装置の画素の断面構造を説明する模式的な構造図である（その１）。 その他の実施形態に係る固体撮像装置の他の画素の断面構造を説明する模式的な構造図である（その２）。 その他の実施形態に係る固体撮像装置の画素の更に他の断面構造を説明する模式的な構造図である（その３）。 その他の実施形態に係る固体撮像装置の他の画素の断面構造を説明する模式的な構造図である（その４）。 図２２に示したその他の実施形態に係る固体撮像装置の画素のXXIII－XXIII方向に対応する断面からみた模式的な構造図である。 その他の実施形態に係る固体撮像装置の他の画素の断面構造を説明する模式的な構造図である（その５）。 図２４に示したその他の実施形態に係る固体撮像装置の画素のXXV－XXV方向に対応する断面からみた模式的な構造図である。 本発明の第１～第４の実施の形態係る固体撮像装置の画素の電位制御領域の平面レイアウトを説明するために、電位制御領域の配置の基礎となる第１～第４象限を例示する模式図である。 その他の実施形態に係る固体撮像装置の他の画素の断面構造を説明する模式的な構造図である（その６）。
次に、図面を参照して、本発明の第１～第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
例えば、本発明の第１～第４の実施形態の説明において第１象限Q1、第２象限Q2、第３象限Q3及び第４象限Q4を図２６に例示したように規定して、電位制御領域の配置位置等を説明しているが、４つの象限に分けて説明するのは便宜上の定義に過ぎない。図２６に例示した領域の分け方は極座標系の座標中心に関し４分割するものであるが、より一般にはｋを２以上の正の整数とし、極座標系の領域を座標中心に関しｋ分割し、ｋ個の信号電荷の輸送経路を制御するものであって構わない。即ち、第１～第４の実施形態の説明においては４回回転対称のトポロジを例示的に説明するが、より一般的にはｋ回回転対称のトポロジに適用することが可能であることは、以下の説明の趣旨から理解できるはずである。したがって、具体的な平面配置のトポロジ、方位、位置、配置位置の数、厚みや寸法は以下の説明から読める本発明の技術的思想の趣旨を参酌して判断すべきものである。
また、以下の図面の記載において、素子分離絶縁膜やフィールド絶縁膜等の図示を省略しており、層間絶縁膜に関しては図２を除いてその図示を省略している。また本発明の表面配線は多層配線になる構造を当然に含むものであるが、複雑な構造の表示を省略している。これらの図示の省略は、本発明の趣旨を明確にするために、説明を簡潔にするための便宜上の理由である。当業者に周知の素子分離絶縁膜等の構造は、自明な範囲で適宜付加して読まれることを想定している。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
なお、以下に示す第１～第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、固体撮像装置を構成する各部材等の材質、形状、構造、配置等を下記のものに特定するものでない。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。またｎやｐに付す＋や－の上付き文字の表記は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
（第１の実施形態）
本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）の画素アレイ部は、２次元マトリクス状に多数の画素Ｘij（ｉ＝１～ｍ；ｊ＝１～ｎ：ｍ，ｎはそれぞれ２以上の正の整数である。）を配列している。図１はその代表例となる画素Ｘijの撮像領域の平面パターンを示している。図１に示した画素Ｘijは、遮光膜の遮光開口部を介して入射した光信号を受光し、この光信号を信号電荷に変換する。冒頭で述べたとおり、図２６に規定した第１象限Q1、第２象限Q2、第３象限Q3及び第４象限Q4が定義する領域に互いに離間して、図１に示すように４つの第１導電型（ｐ＋型）の電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄがそれぞれ配置されている。これら４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄは、図２に示すように第２導電型（ｎ型）の変調領域１４の上部に埋め込まれている。
図１から分かるように、４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄは、互いに離間し、それぞれ独立した相似型の平面パターンとして変調領域１４に埋め込まれ、変調領域１４の周辺はｐ型のウェル領域（ｐウェル）１２が取り囲んでいる。図１においてｐウェル１２の内周側の縁を、符号１２ｉを付した破線（隠れ線）で表示しているが、図２から分かるように変調領域１４の外周はｐウェル１２の内周側の上部に食い込んでいる。図８，図１０，図１６等においても、同様にｐウェル１２の内周側の縁１２ｉを破線で表示している。図８，図１０，図１６等の構造のようにｐウェル１２の内周側の縁１２ｉが変調領域１４の外周側に離間していたり、ｐウェル１２の内周側の縁１２ｉと変調領域１４の外周とが一致していたりしている構造でも構わない。さらに、ｐウェル１２の上部にシャロウ・トレンチ・アイソレーション（ＳＴＩ）等の技術で素子分離絶縁膜が埋め込まれていても構わないが、冒頭で述べたとおり、図２において、当業者に周知の素子分離絶縁膜等の構造の図示は省略している。
図２から分かるように、変調領域１４の中央部の底部には図１において破線で示した八角形の表面埋込領域１３が局所的に埋め込まれている。図２の断面図上では、表面埋込領域１３の上部の一部が変調領域１４の中央部の底部に含まれる（内包される）ように食い込んでいる態様に解釈できる。表面埋込領域１３の不純物密度ｎ2は、変調領域１４の不純物密度ｎ1よりも高不純物密度である（ｎ2＞ｎ1）。４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄは、埋め込まれた部分の変調領域１４及びその直下の表面埋込領域１３の電位を、互いに独立して直接制御すると同時に、非信号電荷を捕獲し排出するピニング層として、それぞれが機能している。図２に示すように、第１の実施形態に係る固体撮像装置のそれぞれの画素Ｘijは、半導体基板そのもの、又は半導体基板の上にエピタキシャル成長したｐ-型の光電変換層１１を基体としている。この光電変換層１１の上にｎ型の変調領域１４が、表面埋込領域１３を介して配置されている。変調領域１４の周辺はｐ型のウェル領域（ｐウェル）１２が取り囲んでいる。
図１に示すように変調領域１４は八角形をなしているが、電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄのそれぞれは、二等辺三角形の頂角がそれぞれ面取りされた八角形をなしている。三角形の３つの頂角を面取りして八角形になっているのは、底辺の両端の頂角が２段の面取り形状になっているからである。電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄのそれぞれを二等辺三角形に近似させて説明すると、第１象限Q1に配置された第１電位制御領域１５ａの底辺の中央部の内側近傍にｐ+型の第１コンタクト領域１６ａが設けられている。同様に第２象限Q2に配置された第２電位制御領域１５ｂの底辺の中央部の内側近傍にｐ+型の第２コンタクト領域１６ｂが設けられている。さらに、第３象限Q3に配置された第３電位制御領域１５ｃの底辺の中央部の内側近傍にはｐ+型の第３コンタクト領域１６ｃが、第４象限Q4に配置された第４電位制御領域１５ｄの底辺の中央部の内側近傍にはｐ+型の第４コンタクト領域１６ｄが配置されている。
変調領域１４の上部に、４つの象限に分けて４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄが配置されることにより、４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄのそれぞれは変調領域１４及び表面埋込領域１３中の電位分布を時系列に沿って制御して信号電荷の輸送経路を順次決定する。そして、画素Ｘijが生成した信号電荷を変調領域１４が順次規定する輸送経路をそれぞれ経由して、変調領域１４の外側方向に静電誘導効果で転送する。このため、図１に示すように、４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄにより静電誘導効果で転送された信号電荷を順次蓄積する４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄが、それぞれ４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄの外側に浮遊ドレイン領域として配置されている。第１象限Q1に配置された第１電位制御領域１５ａの底辺の中央部の外側近傍にｎ+型の第１電荷蓄積領域１７ａが設けられている。同様に第２象限Q2に配置された第２電位制御領域１５ｂの底辺の中央部の外側近傍にｎ+型の第２電荷蓄積領域１７ｂが設けられている。さらに、第３象限Q3に配置された第３電位制御領域１５ｃの底辺の中央部の外側近傍にはｎ+型の第３電荷蓄積領域１７ｃが、第４象限Q4に配置された第４電位制御領域１５ｄの底辺の中央部の外側近傍にはｎ+型の第４電荷蓄積領域１７ｄが配置されている。
受光カソード領域（電荷生成領域）として機能する変調領域１４及び表面埋込領域１３と、表面埋込領域１３の直下の受光アノード領域として機能する光電変換層１１とでフォトダイオードを構成している。電荷生成領域（受光アノード領域）で生成された信号電荷（電子）は、電荷生成領域の直上の表面埋込領域１３に注入され、変調領域１４に導かれる。
図１のII－II方向に対応する断面からみた断面図である図２では、第１電位制御領域１５ａの右側に埋め込まれた第１コンタクト領域１６ａと、第３電位制御領域１５ｃの左側に埋め込まれた第３コンタクト領域１６ｃが露出している。そして、第１電位制御領域１５ａの右側近傍に第１電荷蓄積領域１７ａが、第４電位制御領域１５ｄの左側近傍に第３電荷蓄積領域１７ｃが露出している。変調領域１４及びｐウェル１２の上を層間絶縁膜２１が被覆しているが、層間絶縁膜２１を貫通するコンタクトビアを介して、第１コンタクト領域１６ａに表面配線３３が接続され、第３コンタクト領域１６ｃに表面配線３２が接続されている。さらに、層間絶縁膜２１を貫通するコンタクトビアを介して第１電荷蓄積領域１７ａに表面配線３４が接続され、第３電荷蓄積領域１７ｃに表面配線３１が接続されている。
図２の右側に位置する表面配線３４は画素Ｘijの接続ノードＳ1に接続されているが、この接続ノードＳ1は図３に示すように、画素ＸijのリセットトランジスタＱR1ijのソース電極に接続されている。リセットトランジスタＱR1ijのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＱR1ijのゲート電極には水平ラインのｉ行目のリセット信号号ＲT(i1)が垂直シフトレジスタ（垂直ドライバ回路）１０２（後述する図１２参照。）から入力される。接続ノードＳ1は、画素Ｘijの読出トランジスタ（増幅トランジスタ）ＱA1ijのゲート電極にも接続されている。読出トランジスタＱA1ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素Ｘijの画素選択用のスイッチングトランジスタＱS1ijのドレイン電極に接続されている。スイッチングトランジスタＱS1ijのソース電極は、ｊ列の垂直信号線Ｂm1jに接続され、ゲート電極にはｉ行目の選択信号ＳＥＬ(i1)が垂直シフトレジスタ１０２から与えられる。選択信号ＳＥＬ(i1)をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＱS1ijが導通し、読出トランジスタＱA1ijで増幅された電荷蓄積領域１７ａの電位に対応する電流が垂直信号線Ｂm1jに流れる。一方、リセットトランジスタＱR1ijのゲート電極に対し、リセット信号ＲT(i1)をすべてハイ（Ｈ）レベルにして、電荷蓄積領域１７ａに蓄積された電荷を電源ＶＤＤ側に吐き出し、電荷蓄積領域１７ａをリセットする。
図２の左側に位置する表面配線３１は画素Ｘijの接続ノードＳ3に接続されている。この接続ノードＳ3は、図３に示すように画素ＸijのリセットトランジスタＱR3ijのソース電極に接続されている。リセットトランジスタＱR3ijのドレイン電極は電源ＶＤＤに接続され、リセットトランジスタＱR3ijのゲート電極にはｉ行目のリセット信号ＲT(i3)が入力される。接続ノードＳ3は、画素Ｘijの読出トランジスタＱA3ijのゲート電極にも接続されている。読出トランジスタＱA3ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素ＸijのスイッチングトランジスタＱS3ijのドレイン電極に接続されている。スイッチングトランジスタＱS3ijのソース電極は、ｊ列の垂直信号線Ｂm3jに接続され、ゲート電極にはｉ行目の選択信号ＳＥＬ(i3)が与えられる。選択信号ＳＥＬ(i3)をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＱS3ijが導通し、読出トランジスタＱA3ijで増幅された電荷蓄積領域１７ｃの電位に対応する電流が垂直信号線Ｂm3jに流れる。一方、リセットトランジスタＱR3ijのゲート電極に対し、リセット信号ＲT(i3)をすべてハイ（Ｈ）レベルにして、電荷蓄積領域１７ｃに蓄積された電荷を電源ＶＤＤ側に吐き出し、電荷蓄積領域１７ｃをリセットする。
層間絶縁膜２１としては、「ＮＳＧ」と称されるリン（Ｐ）や硼素（Ｂ）等の不純物元素を含まないノンドープのシリコン酸化膜（ＳｉＯ2膜）が採用可能である。なお、層間絶縁膜２１としてはリンを添加したシリコン酸化膜（ＰＳＧ）、硼素を添加したシリコン酸化膜（ＢＳＧ）、硼素及びリンを添加したシリコン酸化膜（ＢＰＳＧ）、シリコン窒化物（Ｓｉ3Ｎ4）膜等でもよい。
図２の断面図には現れないが、図１に示すように、第２コンタクト領域１６ｂに表面配線３８が接続され、第４コンタクト領域１６ｄに表面配線３５が接続されている。さらに、図１に示すように、第２電荷蓄積領域１７ｂに表面配線３７が接続され、第４電荷蓄積領域１７ｄに表面配線３６が接続されている。なお、図１に示した表面配線３１～３８の配線レイアウトは単なる例示であり、実際には図示を省略した他の表面配線との関係を考慮して図１とは異なるレイアウトになっても構わないことは勿論である。
図１に示した表面配線３１～３８を、多結晶シリコン、酸化スズ(ＳｎＯ2)、インジウム(Ｉｎ)を添加した酸化スズ（ＩＴＯ）、亜鉛(Ｚｎ)を添加した酸化スズ（ＺＴＯ）、ガリウム(Ｃａ)を添加した酸化スズ（ＧＴＯ）、アルミニウム(Ａｌ)を添加した酸化スズ（ＡＴＯ）等の透明電極で構成すれば、第１の実施形態に係る固体撮像装置の画素Ｘijの開口率を低下させないようにできる。
電荷生成領域となる光電変換層１１の不純物密度を６×１０11～２×１０15ｃｍ-3程度のｐ-型半導体層に設定した場合は、ｐウェル１２の不純物密度を５×１０16～５×１０17ｃｍ-3程度のｐ型半導体領域にすればよい。例えば、光電変換層１１の不純物密度を１×１０13～１．５×１０15ｃｍ-3程度とした場合、光電変換層１１の厚さは４～１００μｍ程度、好ましくは６～２０μｍ程度に設計することが可能である。変調領域１４は、不純物密度５×１０14～１×１０17ｃｍ-3程度、代表的には、例えば１×１０16ｃｍ-3程度の不純物密度の値が採用可能であり、その深さは０．１～３μｍ程度、好ましくは０．３～１．５μｍ程度とすることが可能である。
図２の上側に平面方向（Ｘ方向）の位置座標ｘ１，ｘ2，ｘ3、……，ｘ18を示しているが、図４の太い実線と太い破線で示す曲線は図２に示した画素ＸijのIVA－IVA方向に沿ったレベルでのポテンシャル分布を示す。また、図４の細い実線と細い破線の曲線は、図２に示した画素ＸijのIVB－IVB方向に沿ったレベルでのポテンシャル分布を示す。第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝－２Ｖを、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態において、層間絶縁膜２１の位置に近い画素の上面側のIVA－IVA方向に沿って水平方向に切るポテンシャル分布は、太い実線で示したとおり、左側のｐウェル１２に範囲（座標ｘ11－ｘ１２間）でほぼ一定のゼロ電位を示し、第３電荷蓄積領域１７ｃの位置（座標ｘ１２－ｘ13間）で電位の井戸を示している。
さらに、IVA－IVA方向に沿った浅い位置での水平方向のポテンシャル分布は、第３電位制御領域１５ｃの位置（座標ｘ13－ｘ14間）でほぼ一定のゼロ電位を示した後、第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）で電位の谷を示している。さらにＸ軸を右の方に進み、第１電位制御領域１５ａの位置（座標ｘ15－ｘ1６間）でほぼ一定のピーク電圧－２Ｖを示した後、第１電荷蓄積領域１７ａの位置（座標ｘ16－ｘ17間）で電位の井戸を示している。そして、さらにＸ軸を右の方に進み、右側のｐウェル１２の範囲（座標ｘ17－ｘ18間）で、再びほぼ一定のゼロ電位を示している。図４の太い実線が示すとおり、第１電位制御領域１５ａに第１制御電圧Ｇ1＝－２Ｖ、第３電位制御領域１５ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態では、画素の層間絶縁膜２１の位置に近い上面側では、第３電位制御領域１５ｃをｐ型のエミッタ、第１電位制御領域１５ａをｐ型のコレクタとするｐｎｐ型のバイポーラトランジスタ（ＢＪＴ）のフック構造と同様なポテンシャル分布となっている。ＢＪＴのベース位置となる第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）は、電子に対しては電位の谷であるが、正孔（ホール）に対してはフック型の電位障壁になる。第１電位制御領域１５ａに収集・捕獲された非信号電荷である正孔は、表面配線３３を介して排出される。
一方、第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝０Ｖを、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝－２Ｖを印加した状態において、IVA－IVA方向に沿って水平方向に切るポテンシャル分布は、太い破線が隠れているが、左側のｐウェル１２の範囲（座標ｘ11－ｘ１２間）でほぼ一定のゼロ電位を示し、第３電荷蓄積領域１７ｃの位置（座標ｘ１２－ｘ13間）で電位の井戸を示している。さらに、IVA－IVA方向に沿ってＸ軸を右の方に進むと、第３電位制御領域１５ｃの位置（座標ｘ13－ｘ14間）で太い破線が示すとおり、ほぼ一定のピーク電圧－２Ｖを示した後、第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）で電位の谷を示している。さらにＸ軸を右の方に進み、第１電位制御領域１５ａの位置（座標ｘ15－ｘ1６間）では太い破線が示すとおり、ほぼ一定のゼロ電位を示した後、第１電荷蓄積領域１７ａの位置（座標ｘ16－ｘ17間）で電位の井戸を示している。そして、さらにＸ軸を右の方に進むと太い実線の蔭に太い破線が隠れているが、右側のｐウェル１２の範囲（座標ｘ17－ｘ18間）で、再びほぼ一定のゼロ電位を示している。
図４の太い破線が示すとおり、第１電位制御領域１５ａに第１制御電圧Ｇ1＝０Ｖ、第３電位制御領域１５ｃに第３制御電圧Ｇ3＝－２Ｖを印加した状態において、画素の層間絶縁膜２１の位置に近い上面側では、第１電位制御領域１５ａをｐ型のエミッタ、第３電位制御領域１５ｃをｐ型のコレクタとするｐｎｐ型のＢＪＴのフック構造と同様なポテンシャル分布となっている。ＢＪＴのベース位置となる第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）に示される電子に対する電位の谷は、正孔に対してはフック型の電位障壁を構成していることを意味している。第３電位制御領域１５ｃに収集・捕獲された非信号電荷である正孔は、表面配線３２を介して排出される。
一方、層間絶縁膜２１から離れたIVB－IVB方向に沿った深い位置を水平方向に切るポテンシャル分布も第３電荷蓄積領域１７ｃの位置（座標ｘ13）よりも左側及び第１電荷蓄積領域１７ａの位置（座標ｘ16）よりも右側では、IVA－IVA方向に沿った浅い位置のポテンシャル分布と同じである。したがって、第３電荷蓄積領域１７ｃの位置（座標ｘ13）と第１電荷蓄積領域１７ａの位置（座標ｘ16）の間に着目して説明する。
第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝－２Ｖを、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態において、IVB－IVB方向に沿って水平方向に切るポテンシャル分布は、細い実線で示したとおり第３電位制御領域１５ｃの位置（座標ｘ13－ｘ14間）で＋３Ｖから＋１．７Ｖ程度まで減少する右上がりのポテンシャル勾配を示した後、第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）においても、で＋１．７Ｖから＋１．３Ｖ程度まで右上がりのポテンシャル勾配で減少している。そして、さらにＸ軸を右の方に進み、第１電位制御領域１５ａの位置（座標ｘ15－ｘ1６間）で極小電圧の１Ｖまで減少した後、第１電荷蓄積領域１７ａの位置（座標ｘ16－ｘ17間）で電位の井戸に向かって増大している。第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝－２Ｖ、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝０Ｖを印加した場合は、図４の細い実線で示したとおり第３電荷蓄積領域１７ｃに向かう電流経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は、第３象限Q3の第３電荷蓄積領域１７ｃに導かれることが分かる。
第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝０Ｖを、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝－２Ｖを印加した状態において、IVB－IVB方向に沿って水平方向に切るポテンシャル分布は、細い破線で示したとおり第３電位制御領域１５ｃの位置（座標ｘ13－ｘ14間）で極小電圧の１Ｖまで減少した後、＋１．５Ｖ程度まで増大する右下がりのポテンシャル勾配を示した後、第３電位制御領域１５ｃと第１電位制御領域１５ａの間のギャップ位置（座標ｘ14－ｘ15間）においても、で＋１．５Ｖから＋１．７Ｖ程度まで右下がりのポテンシャル勾配で増大している。そして、さらにＸ軸を右の方に進み、第１電位制御領域１５ａの位置（座標ｘ15－ｘ1６間）で増大を継続した後、第１電荷蓄積領域１７ａの位置（座標ｘ16－ｘ17間）で電位の井戸に向かって増大するポテンシャル分布になっている。第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝０Ｖ、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝－２Ｖを印加した場合、図４の細い破線で示したとおり第１電荷蓄積領域１７ａに向かう電位分布の輸送経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は第１象限Q1の第１電荷蓄積領域１７ａに導かれる。
図示を省略しているが、第２象限Q2の第２電位制御領域１５ｂに第２制御電圧Ｇ2＝０Ｖ、第４象限Q4の第4電位制御領域１５ｄに第4制御電圧Ｇ4＝－２Ｖを印加した場合、図４に示したのと同様に、第２電荷蓄積領域１７ｂに向かう電位分布の輸送経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は第２象限Q2の第２電荷蓄積領域１７ｂに導かれることは上記の説明から容易に理解できる。また、第２象限Q2の第２電位制御領域１５ｂに第２制御電圧Ｇ2＝－２Ｖ、第４象限Q4の第４電位制御領域１５ｄに第４制御電圧Ｇ4＝０Ｖを印加した場合は、同様に第４象限Q4の第４電荷蓄積領域１７ｄに向かう電流経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は、第４電荷蓄積領域１７ｄに導かれることが分かる。
図４のポテンシャル分布の変化をみれば、図１に示した４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄに対し、所定のタイミング図によって決まるパルス印加モードに従い、個別の電圧パルス（経路選択信号）を順次印加することにより、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次蓄積させるように、変調領域１４の下部及び表面埋込領域１３に形成される輸送経路を制御して、効率良くＴＯＦ型の高速動作が実現できることが分かる。
図２の左側に深さ方向（Ｚ方向）の位置座標ｚ0，ｚ1，ｚ2，ｚ3を示しているが、図５に示す曲線は図２の縦方向（V－V方向）に沿ったレベルでのポテンシャル分布を示す。V－V方向に沿って、層間絶縁膜２１、変調領域１４、表面埋込領域１３、光電変換層１１を深さ方向に切るポテンシャルは、図５に示すとおり層間絶縁膜２１の下面の深さのレベル（座標ｚ0）から表面埋込領域１３の上面の深さのレベル（座標ｚ1）まで正方向に向かい次第に増大し、表面埋込領域１３の下面の深さのレベル（座標ｚ2）付近で２Ｖ程度の極大値となるフック型のポテンシャル分布になる。そして、表面埋込領域１３の下面付近での極大値からさらに深くなると減少傾向になり、ｐウェル１２の下面の深さのレベル（座標ｚ3）を超えて、さらに光電変換層１１を深さ方向に裏面に向かって進むと、縦方向（V－V方向）のポテンシャルは、図５に示すように負の値にまで減少する。
図５が示す、表面埋込領域１３の下面の深さのレベル（座標ｚ2）付近で２Ｖ程度の電位の極大値を示すポテンシャル分布は、図４の細い実線及び破線が、第３電位制御領域１５ｃと第１電位制御領域１５ａの間（座標ｘ14－ｘ15間）の中心付近での電位が約２Ｖとあるポテンシャル分布と対応する。第３電位制御領域１５ｃと第１電位制御領域１５ａの間（座標ｘ14－ｘ15間）の中心において、縦方向（V－V方向）に切る図５に示したポテンシャル分布は、第３電位制御領域１５ｃ及び第１電位制御領域１５ａをｐ型の埋め込みゲート電極とする静電誘導トランジスタ（ＳＩＴ）と同様のフック型ポテンシャル分布になる。
ただし、ＴＯＦ型の動作をさせるため、電圧パルスを順次、経時的に４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄに印加して、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次振り分けて蓄積させるように、信号電荷の輸送経路を制御する場合は、厳密にはＳＩＴが呈する対称性を有した鞍部点型ポテンシャルとは異なる。即ち、４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄのうち特定の１個の電位制御領域の電位を０Ｖ、残る３個の電位制御領域の電位を－２Ｖとする印加モードのパルスを順次印加する場合は、特定の象限の電子に対するポテンシャルが低くなり、逆に、その特定の象限の正孔に対するポテンシャルが高くなる非対称の形状である。
いずれにせよ、第１の実施形態に係る固体撮像装置の画素Ｘijの構造によれば、図１に示した４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄが、その直下の表面埋込領域１３の電位を垂直方向（深さ方向）に直接制御するので、極めて高速にＴＯＦ型の動作を実現できる。即ち、図１に示した４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄの中心位置において、表面埋込領域１３の下面付近の深さレベルにおいて、特定の象限の正孔に対する電位障壁が他よりも高い非対称のポテンシャルを高速に形成するように、効率良く高速に制御できる。第１の実施形態に係る固体撮像装置の画素Ｘijの構造によれば、非対称形状のポテンシャルを、設計されたタイミング図（後述する図１３参照。）に従い、パルス電圧と共に図１に示す平面図上を回転させる動作を、高速且つ高効率で実現することができる。又特許文献１に記載された技術のような多数キャリアを注入する必要もないので、低消費電力である。
～第１の実施形態の変形例～
平面パターンの図示を省略しているが、第１の実施形態の変形例に係る固体撮像装置の画素Ｘijは、４つのｐ＋型の電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄの配置のパターンであることは図１に示した第１の実施形態に係る固体撮像装置のトポロジと共通している。しかし、第１象限Q1～第４象限Q4の座標中心にｐ型の中央埋込制御領域１５ｍが配置されている点で、第１の実施形態に係る固体撮像装置のトポロジとは異なる。中央埋込制御領域１５ｍの不純物密度ｐａは中央埋め込み制御領域１５ｍが空乏化する程度の濃度で、１０１６～１０１７ｃｍ-3程度である。第１象限Q1に配置された第１電位制御領域１５ａの外側の辺の中央部の内側近傍にｐ+型の第１コンタクト領域１６ａが配置され、第３象限Q3に配置された第３電位制御領域１５ｃの外側の辺の中央部の内側近傍にはｐ+型の第３コンタクト領域１６ｃが配置されている。図示を省略しているが、図1に示したのと同様に、第2電位制御領域１５ｂ及び第4電位制御領域１５ｄにも、コンタクト領域があることは勿論である。４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄは、図６に示すようにｎ型の変調領域１４の上部に上面を変調領域１４と共通に埋め込まれているが、中央埋込制御領域１５ｍの上面は、第１コンタクト領域１６ａ及び第３コンタクト領域１６ｃの下面と同レベルである。中央埋込制御領域１５ｍの上面は、４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄの下面と同レベルである。
図６の左側に深さ方向（Ｚ方向）の位置座標ｚ0，ｚ1，ｚ2，ｚ3を示しているが、図７に示す曲線は図６の縦方向（VII－VII方向）に沿った位置でのポテンシャル分布を示す。VII－VII方向に沿って、層間絶縁膜２１、変調領域１４、表面埋込領域１３、光電変換層１１を深さ方向に切るポテンシャルは、図７に示すとおり層間絶縁膜２１の下面の深さのレベル（座標ｚ0）では約１．５Ｖであるが、深さ方向に進むにつて約１．０Ｖまで減少したのち、再び正方向に増大してポテンシャル分布のディップを作っている。そして、表面埋込領域１３の上面の深さのレベル（座標ｚ1）で約１．５Ｖとなり、さらに深くなるに従い正方向に増大し、表面埋込領域１３の下面の深さのレベル（座標ｚ2）付近で約２．０Ｖ程度の極大値となる。そして、表面埋込領域１３の下面付近での極大値からさらに深くなると減少傾向になり、フック型のポテンシャル分布を呈している。ｐウェル１２の下面の深さのレベル（座標ｚ3）を超えて、さらに光電変換層１１を深さ方向に裏面に向かって進むと、縦方向（VII－VII方向）のポテンシャルは、図７に示すように負の値にまで減少する。
図７に示すように、表面（座標ｚ0－ｚ1）にポテンシャル分布のディップを作ることによって、界面準位による暗電流の成分を表面に集めることができる。このため、第１の実施形態の変形例に係る固体撮像装置の画素Ｘijによれば、暗電流の成分を表面の界面を経由してドレインに排出し、この暗電流成分が信号電荷に混入しないようにすることができる。特に、主に近赤外光を利用する固体撮像装置の場合、表面付近で光吸収され発生する電荷はわずかであるため、界面準位による暗電流の成分を除去することは、感度への影響を考慮すると有効である。
（第２の実施形態）
本発明の第２の実施形態に係る固体撮像装置の画素アレイ部も２次元マトリクス状に多数の画素Ｘijを配列している点では第１の実施形態と同様である。代表例となる画素Ｘijの撮像領域の平面パターンを示した図９においても、図２６に規定した第１象限Q1、第２象限Q2、第３象限Q3及び第４象限Q4が定義する領域を基本にしている。第２の実施形態に係る固体撮像装置の画素Ｘijは、５つのｐ＋型の電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅの配置のパターンであることが、第１の実施形態に係る固体撮像装置とは異なる。
なお、第１象限Q1に第１電位制御領域１８ａが配置され、第２象限Q2に第２電位制御領域１８ｂが配置され、第３象限Q3に第３電位制御領域１８ｃが配置され、第４象限Q4に第４電位制御領域１８ｄが配置された平面レイアウトは図１に示した第１の実施形態に係る固体撮像装置のトポロジと類似である。しかし、第１象限Q1～第４象限Q4の座標中心に中央電位制御領域１８ｅが配置されている点で、第１の実施形態に係る固体撮像装置のトポロジとは異なる。これら５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、図９に示すようにｎ型の変調領域１４の上部に埋め込まれている。図８から分かるように、４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄは、互いに離間し、且つ中央電位制御領域１８ｅを離間して囲むように、相似型の独立平面パターンとして変調領域１４に埋め込まれている。
図９から分かるように、変調領域１４の中央部の底部には図８において破線で示した八角形の表面埋込領域１３が局所的に埋め込まれている。表面埋込領域１３の不純物密度ｎ2は、変調領域１４の不純物密度ｎ1よりも高不純物密度である（ｎ2＞ｎ1）。５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、埋め込まれた部分の変調領域１４及びその直下の表面埋込領域１３の電位を、互いに独立して直接制御すると同時に、非信号電荷を捕獲し排出するピニング層として、それぞれが機能している。図９に示すように、第２の実施形態に係る固体撮像装置の画素Ｘijは、半導体基板そのもの、又は半導体基板の上にエピタキシャル成長したｐ-型の光電変換層１１を基体としている。この光電変換層１１の上にｎ型の変調領域１４が、表面埋込領域１３を介して配置されている。変調領域１４の周辺はｐ型のウェル領域（ｐウェル）１２が取り囲んでいる。
図８に示すように変調領域１４は八角形をなし、その中心に配置された中央電位制御領域１８ｅも４回回転対称の八角形をなしているが、変調領域１４とは異なる形状の不等辺八角形である。中央電位制御領域１８ｅの周りの４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄのそれぞれの形状は、細長い八角形をなしている点で、第１の実施形態に係る固体撮像装置のトポロジとは異なる。第１象限Q1に配置された第１電位制御領域１８ａの外側の辺の中央部の内側近傍にｐ+型の第１コンタクト領域１６ａが設けられている。同様に第２象限Q2に配置された第２電位制御領域１８ｂの外側の辺の中央部の内側近傍にｐ+型の第２コンタクト領域１６ｂが設けられている。さらに、第３象限Q3に配置された第３電位制御領域１８ｃの外側の辺の中央部の内側近傍にはｐ+型の第３コンタクト領域１６ｃが、第４象限Q4に配置された第４電位制御領域１８ｄの外側の辺の中央部の内側近傍にはｐ+型の第４コンタクト領域１６ｄが配置されている。
中央電位制御領域１８ｅには固定電位、例えば－１Ｖを印加し、中央電位制御領域１８ｅの直下のポテンシャルを一定電位に維持する。変調領域１４の上部に、中央電位制御領域１８ｅの周りを囲んで４つの象限に分けて、０Ｖと－２Ｖとで駆動されるパルスを、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに順次印加することにより、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄのそれぞれは変調領域１４及び表面埋込領域１３中の電位分布を時系列に沿って制御し、信号電荷の輸送経路を順次決定する。そして、画素Ｘijが生成した信号電荷を変調領域１４が順次規定する輸送経路をそれぞれ経由して、変調領域１４の外側方向に静電誘導効果で転送する。
図８及び図９に示すように、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄにより静電誘導効果で転送された信号電荷を順次蓄積する４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄが、それぞれ４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄの外側に浮遊ドレイン領域として配置されている。第１象限Q1に配置された第１電位制御領域１８ａの外側近傍にｎ+型の第１電荷蓄積領域１７ａが設けられている。同様に第２象限Q2に配置された第２電位制御領域１８ｂの外側近傍にｎ+型の第２電荷蓄積領域１７ｂが設けられている。さらに、第３象限Q3に配置された第３電位制御領域１８ｃの外側近傍にはｎ+型の第３電荷蓄積領域１７ｃが、第４象限Q4に配置された第４電位制御領域１８ｄの外側近傍にはｎ+型の第４電荷蓄積領域１７ｄが配置されている。
受光カソード領域（電荷生成領域）として機能する変調領域１４及び表面埋込領域１３と、表面埋込領域１３の直下の受光アノード領域として機能する光電変換層１１とでフォトダイオードを構成している。電荷生成領域（受光アノード領域）で生成された信号電荷（電子）は、電荷生成領域の直上の表面埋込領域１３に注入され、変調領域１４に導かれる。
図８のIX－IX方向からみた断面図である図９では、第１電位制御領域１８ａの右側に埋め込まれた第１コンタクト領域１６ａと、中央電位制御領域１８ｅの中央に埋め込まれた中央コンタクト領域１６ｅと、第３電位制御領域１８ｃの左側に埋め込まれた第３コンタクト領域１６ｃが露出している。そして、第１電位制御領域１８ａの右側近傍に第１電荷蓄積領域１７ａが、第３電位制御領域１８ｃの左側近傍に第３電荷蓄積領域１７ｃが露出している。図９の断面構造では、図２と同様に、変調領域１４及びｐウェル１２の上を層間絶縁膜が被覆しているが、層間絶縁膜や層間絶縁膜を貫通するコンタクトプラグ、コンタクトプラグを介して、第１コンタクト領域１６ａ等に接続される表面配線の図示を省略している。
図８においても、図１に示した表面配線３１～３８等の配線レイアウトの図示を省略しているが、中央電位制御領域１８ｅの中央コンタクト領域１６ｅに接続される表面配線を含めて、図１に例示したようなレイアウト、或いは図１とは異なるレイアウトの表面配線が接続されることは勿論である。また、これらの表面配線が、多結晶シリコン等の透明電極で構成すれば画素Ｘijの開口率を低下させないようにできることは第１の実施形態と同様である。
第１の実施形態の図４のようなポテンシャル分布の表示を省略しているが、第１電位制御領域１８ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態での、画素の上面側を水平に切るポテンシャル分布は、第３電位制御領域１８ｃをエミッタ、中央電位制御領域１８ｅをコレクタとするｐｎｐ型ＢＪＴのフック構造と、中央電位制御領域１８ｅをエミッタ、第１電位制御領域１８ａをコレクタとするｐｎｐ型ＢＪＴのフック構造が直列接続されたようなポテンシャル分布となる（後述する図１８参照。）。ＢＪＴのベース位置となる第３電位制御領域１８ｃと中央電位制御領域１８ｅの間、中央電位制御領域１８ｅと第１電位制御領域１８ａの間には、正孔に対するフック型の電位障壁が形成される。中央電位制御領域１８ｅ及び第１電位制御領域１８ａに収集・捕獲された非信号電荷（正孔）は、図示を省略した表面配線を介して排出される。
同様に第１電位制御領域１８ａに第１制御電圧Ｇ1＝０Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝－２Ｖを印加した状態での、画素の上面側を水平に切るポテンシャル分布は、第１電位制御領域１８ａをエミッタ、中央電位制御領域１８ｅをコレクタとするｐｎｐ型ＢＪＴのフック構造と、中央電位制御領域１８ｅをエミッタ、第３電位制御領域１８ｃをコレクタとするｐｎｐ型ＢＪＴのフック構造とが直列接続されたポテンシャル分布となる。ＢＪＴのベース位置となる第３電位制御領域１８ｃと中央電位制御領域１８ｅの間、中央電位制御領域１８ｅと第１電位制御領域１８ａの間には、正孔に対するフック型の電位障壁が構成され、中央電位制御領域１８ｅと第３電位制御領域１８ｃに収集・捕獲された非信号電荷（正孔）は、図示を省略した表面配線を介して排出される。
一方、表面埋込領域１３を水平に切る深い水平レベルに沿ったポテンシャル分布は、第１電位制御領域１８ａに第１制御電圧Ｇ1＝０Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３象限Q3の第３電位制御領域１８ｃに第３制御電圧Ｇ3＝－２Ｖを印加した場合、第１電荷蓄積領域１７ａに向かう電位分布の輸送経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は第１象限Q1の第１電荷蓄積領域１７ａに導かれる。第２電位制御領域１８ｂに第２制御電圧Ｇ2＝０Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第4電位制御領域１８ｄに第4制御電圧Ｇ4＝－２Ｖを印加した場合、第２電荷蓄積領域１７ｂに向かう電位分布の輸送経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は第２象限Q2の第２電荷蓄積領域１７ｂに導かれる。
同様に、表面埋込領域１３を水平に切る深い水平レベルに沿ったポテンシャル分布に関しては、第１象限Q1の第１電位制御領域１５ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３象限Q3の第３電位制御領域１５ｃに第３制御電圧Ｇ3＝０Ｖを印加した場合は、第３電荷蓄積領域１７ｃに向かう電流経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は、第３象限Q3の第３電荷蓄積領域１７ｃに導かれる。さらに、第２電位制御領域１８ｂに第２制御電圧Ｇ2＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第４象限Q4の第４電位制御領域１８ｄに第４制御電圧Ｇ4＝０Ｖを印加した場合は、第４電荷蓄積領域１７ｄに向かう電流経路が変調領域１４の下部及び表面埋込領域１３に形成され、光電変換層１１で生成された信号電荷は、第４電荷蓄積領域１７ｄに導かれる。
即ち、図８に示した中央電位制御領域１８ｅに固定電位を印加し、その周りの４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに対し、所定のタイミング図（後述する図１３参照。）によって決まるパルス印加モードに従い、経路選択信号を順次印加することにより、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次蓄積させるように、変調領域１４の下部及び表面埋込領域１３に形成される輸送経路を制御してＴＯＦ型の高速動作が高効率で実現できることが分かる。他は、既に説明した第１の実施形態に係る固体撮像装置と実質的に同様であるので、重複した説明を省略する。
（第３の実施形態）
本発明の第３の実施形態に係る固体撮像装置の画素Ｘijが、図１０に示すような５つのｐ＋型の電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅを配置するパターンを基礎としていることは、第２の実施形態に係る固体撮像装置の画素Ｘijの平面レイアウトと共通している。第２の実施形態と同様に、これら５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、図１１に示すようにｎ型の変調領域１４の上部に埋め込まれている。図１０から分かるように、４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄは、互いに離間し、且つ中央電位制御領域１８ｅを離間して囲むように、相似型の独立平面パターンとして変調領域１４に埋め込まれているが、さらに、中央電位制御領域１８ｅと４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの間に補助ゲート電極４１を備える点が、第２の実施形態に係る固体撮像装置の画素Ｘijの構造とは異なる。
補助ゲート電極４１は図１１に示すゲート絶縁膜２２の上に図１０に例示したような平面パターンで配置され、絶縁ゲート構造をなしている。図１１に示すように、第３の実施形態に係る固体撮像装置の画素Ｘijの断面構造は、半導体基板そのもの又は半導体基板の上にエピタキシャル成長したｐ-型の光電変換層１１を基体としている。この光電変換層１１の上にｎ型の変調領域１４が表面埋込領域１３を介して配置されている。変調領域１４の周辺はｐウェル１２が取り囲んでいる。ゲート絶縁膜２２はｐウェル１２、変調領域１４、変調領域１４の上部の第１電位制御領域１８ａ、中央電位制御領域１８ｅ及び第３電位制御領域１８ｃ等を覆うように形成されている。ゲート絶縁膜２２としては、ＳｉＯ2膜が好適であるが、ＳｉＯ2膜以外の種々の絶縁膜を用いてもよい。例えば、ＳｉＯ2膜／Ｓｉ3Ｎ4膜／ＳｉＯ2膜の３層積層膜からなるＯＮＯ膜でもよい。さらに、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜２２として使用可能である。
図１０が示すとおり、補助ゲート電極４１の平面パターンは中央電位制御領域１８ｅの外周側の一部の領域及び４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの配列の内周側の一部の領域の上方を覆うようなリング状のトポロジである。図１１から分かるように、変調領域１４の中央部の底部には図１０において破線で示した八角形の表面埋込領域１３が局所的に埋め込まれている。表面埋込領域１３の不純物密度ｎ2は、変調領域１４の不純物密度ｎ1よりも高不純物密度である（ｎ2＞ｎ1）。５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、埋め込まれた部分の変調領域１４及びその直下の表面埋込領域１３の電位を、互いに独立して直接制御すると同時に、非信号電荷を捕獲し排出するピニング層として、それぞれが機能している。図１０に示すように変調領域１４は八角形をなし、その中心に配置された中央電位制御領域１８ｅも八角形をなしている。中央電位制御領域１８ｅの周りの４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄのそれぞれの形状が細長い八角形をなしている点では、第２の実施形態に係る固体撮像装置のトポロジと同様である。
図１０が示すように、補助ゲート電極４１が中央電位制御領域１８ｅの外周側を第１電位制御領域１８ａに至るまで囲むトポロジの平面パターンを構成することにより、中央電位制御領域１８ｅと第１電位制御領域１８ａの間に第１の絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）を構成している。同様に、補助ゲート電極４１が中央電位制御領域１８ｅの外周側を第２電位制御領域１８ｂに至るまで囲むパターンにより、補助ゲート電極４１は中央電位制御領域１８ｅと第２電位制御領域１８ｂの間に第１のＭＩＳトランジスタと共通の第２のＭＩＳトランジスタを構成している。
さらに、補助ゲート電極４１は中央電位制御領域１８ｅと第３電位制御領域１８ｃの間に第３のＭＩＳトランジスタ、中央電位制御領域１８ｅと第４電位制御領域１８ｄの間に第４のＭＩＳトランジスタを、それぞれ第１のＭＩＳトランジスタと共通の補助ゲート電極４１を有して構成している。第１電位制御領域１８ａの外側の辺の中央部の内側近傍にｐ+型の第１コンタクト領域１６ａが設けられている。同様に第２電位制御領域１８ｂの外側の辺の中央部の内側近傍にｐ+型の第２コンタクト領域１６ｂが設けられている。さらに、第３電位制御領域１８ｃの外側の辺の中央部の内側近傍にはｐ+型の第３コンタクト領域１６ｃが、第４電位制御領域１８ｄの外側の辺の中央部の内側近傍にはｐ+型の第４コンタクト領域１６ｄが配置されている。
図１０のIX－XI方向からみた断面図である図１１では、第１電位制御領域１８ａの右側に埋め込まれた第１コンタクト領域１６ａと、中央電位制御領域１８ｅの中央に埋め込まれた中央コンタクト領域１６ｅと、第３電位制御領域１８ｃの左側に埋め込まれた第３コンタクト領域１６ｃが露出している。そして、第１電位制御領域１８ａの右側近傍に第１電荷蓄積領域１７ａが、第３電位制御領域１８ｃの左側近傍に第３電荷蓄積領域１７ｃが露出している。図１１では、中央電位制御領域１８ｅと第１電位制御領域１８ａの間に形成される第１のＭＩＳトランジスタを構成する補助ゲート電極４１が右側に、中央電位制御領域１８ｅと第３電位制御領域１８ｃの間に形成される第３のＭＩＳトランジスタを構成する補助ゲート電極４１が左側に示されている。図１１に分離したパターンとして表示されている右側の補助ゲート電極４１と左側の補助ゲート電極４１は図１０に示すように連続した一体の部材であるが、この補助ゲート電極４１及びゲート絶縁膜２２を覆うように層間絶縁膜が被覆している。しかし、図１１の断面構造では、図２や図９と同様に層間絶縁膜や層間絶縁膜を貫通するコンタクトプラグ、コンタクトプラグを介して、第１コンタクト領域１６ａ等に接続される表面配線の図示を省略している。
第３の実施形態に係る固体撮像装置の画素Ｘijにおいても、第２の実施形態と同様に中央電位制御領域１８ｅには固定電位、例えば－１Ｖを印加し、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに、（０Ｖ、－２Ｖ）のモードで駆動されるパルスを、順次印加することにより、信号電荷の輸送経路を順次決定し、画素Ｘijが生成した信号電荷を変調領域１４の外側方向に静電誘導効果で転送することができる。即ち、第１象限Q1に配置された第１電位制御領域１８ａの外側近傍にｎ+型の第１電荷蓄積領域１７ａが浮遊ドレイン領域として設けられている。同様に第２象限Q2に配置された第２電位制御領域１８ｂの外側近傍にｎ+型の第２電荷蓄積領域１７ｂが浮遊ドレイン領域として設けられている。さらに、第３象限Q3に配置された第３電位制御領域１８ｃの外側近傍にはｎ+型の第３電荷蓄積領域１７ｃが浮遊ドレイン領域として、第４象限Q4に配置された第４電位制御領域１８ｄの外側近傍にはｎ+型の第４電荷蓄積領域１７ｄが浮遊ドレイン領域として配置されている。
これらの第１電荷蓄積領域１７ａ、第２電荷蓄積領域１７ｂ、第３電荷蓄積領域１７ｃ及び第４電荷蓄積領域１７ｄはそれぞれ、長辺と短辺が交互に配列された不等辺八角形をなす変調領域１４の長辺を外側に向かって切る位置に等間隔で配列されている。そして、第１排出ドレイン領域１９ａ、第２排出ドレイン領域１９ｂ、第３排出ドレイン領域１９ｃ及び第４排出ドレイン領域１９ｄが、不等辺八角形をなす変調領域１４の短辺に接してそれぞれ配列されている。図１０では透明であるので図示が省略されているゲート絶縁膜２２を介して、図１０に示すように第１電位制御領域１８ａの上端部、第２ 電位制御領域１８ｂの右端部及び第１排出ドレイン領域１９ａの一部を覆うように第１排出ゲート電極４３ａが設けられている。同様に、第２電位制御領域１８ｂの左端部、第３ 電位制御領域１８ｃの上端部及び第２排出ドレイン領域１９ｂの一部を覆うように第２排出ゲート電極４３ｂが設けられている。さらに、第３電位制御領域１８ｃの下端部、第４電位制御領域１８ｃの左端部及び第３排出ドレイン領域１９ｃの一部を覆うように第３排出ゲート電極４３ｃが設けられ、第４電位制御領域１８ｄの右端部、第１電位制御領域１８ｃの下端部及び第４排出ドレイン領域１９ｄの一部を覆うように第４排出ゲート電極４３ｄが設けられている。
図１０においても、図１に示した表面配線３１～３８等の配線レイアウトの図示を省略しているが、中央電位制御領域１８ｅの中央コンタクト領域１６ｅに接続される表面配線を含めて、図１に例示したようなレイアウト、或いは図１とは異なるレイアウトの表面配線が接続されることは勿論である。また、これらの表面配線が、多結晶シリコン等の透明電極で構成すれば画素Ｘijの開口率を低下させないようにできることは第１及び第２の実施形態と同様である。
第１の実施形態の説明で用いた図４のようなポテンシャル分布の表示を省略しているが、第１電位制御領域１８ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態での、画素の上面側を水平に切るポテンシャル分布は、補助ゲート電極４１が存在しない場合は、第３電位制御領域１８ｃをエミッタ、中央電位制御領域１８ｅをコレクタとするｐｎｐ型ＢＪＴのフック構造と、中央電位制御領域１８ｅをエミッタ、第１電位制御領域１８ａをコレクタとするｐｎｐ型ＢＪＴのフック構造が直列接続されたようなポテンシャル分布となる。同様に補助ゲート電極４１が存在しない場合において、第１電位制御領域１８ａに第１制御電圧Ｇ1＝０Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝－２Ｖを印加した状態での、画素の上面側を水平に切るポテンシャル分布では、第１電位制御領域１８ａをエミッタ、中央電位制御領域１８ｅをコレクタとするｐｎｐ型ＢＪＴのフック構造と、中央電位制御領域１８ｅをエミッタ、第３電位制御領域１８ｃをコレクタとするｐｎｐ型ＢＪＴのフック構造とが直列接続されたポテンシャル分布となる。
即ち、第２の実施形態の説明で説明したとおり、補助ゲート電極４１が存在しない場合は、ＢＪＴのベース位置となる第３電位制御領域１８ｃと中央電位制御領域１８ｅの間、中央電位制御領域１８ｅと第１電位制御領域１８ａの間には、非信号電荷（正孔）に対するフック型の電位障壁が形成される。しかし、第１制御電圧Ｇ1、第２制御電圧Ｇ2、第３制御電圧Ｇ3及び第４制御電圧Ｇ４を駆動しない状態、例えば、Ｇ1＝Ｇ2＝Ｇ3＝Ｇ4＝０Ｖとして、補助ゲート電極４１に負電圧を印加すれば非信号電荷に対する電位障壁が消滅する。補助ゲート電極４１に負電圧（非信号電荷誘起パルス）を印加すれば、補助ゲート電極４１がその直下に非信号電荷を誘起し、補助ゲート電極４１の直下から固定電位Ｇ0＝－１Ｖに維持された中央電位制御領域１８ｅを経由して非信号電荷が表面配線に排出される。
一方、第１制御電圧Ｇ1、第２制御電圧Ｇ2、第３制御電圧Ｇ3及び第４制御電圧Ｇ４を駆動しない状態で補助ゲート電極４１に正電圧を印加すれば非信号電荷に対する電位障壁が高くなる。非信号電荷に対する電位障壁は暗電流や背景光成分となる電子に対する電位井戸になるので、排出ゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄに正電位を「電荷排出電圧」として印加することにより、補助ゲート電極４１の直下の暗電流や背景光成分となる電子を排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄに排出することができる。即ち、補助ゲート電極４１は暗電流や背景光成分となる電子の排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄへの排出を支援することができる。
第３の実施形態に係る固体撮像装置は、図１２に示すように、画素アレイ部と周辺回路部（１０１，１０２，１０４，１０５）とを同一半導体チップ上に配置し、集積化している。画素アレイ部には、２次元マトリクス状に図１０に示した能動画素Ｘijが多数配列されている。そして、この画素アレイ部の上辺部には、画素行Ｘ11～Ｘ1m；Ｘ21～Ｘ2m；……；Ｘn1～Ｘnm方向に沿って電荷変調ドライバ１０１が設けられ、画素アレイ部の下辺部には、図１２において水平方向に示した画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1m；Ｘ１０５，Ｘ１０４，Ｘ１０３，……Ｘ2m；Ｘ31，Ｘ32，Ｘ33，……Ｘ3m；……Ｘn1，Ｘn2，Ｘn3，……Ｘnm方向に沿ってカラム並列折り返し積分／巡回型Ａ／Ｄ変換器１０４と、このカラム並列折り返し積分／巡回型Ａ／Ｄ変換器１０４に接続される水平シフトレジスタ１０５が設けられている。
電荷変調ドライバ１０１からは、各カラムごとに、それぞれ、第１制御電圧Ｇ1，第２制御電圧Ｇ2，第３制御電圧Ｇ3，第４制御電圧Ｇ4，電荷排出電圧ＧDが、それぞれ互いに異なる位相関係で、出力される。画素アレイ部の左辺部には、図１２において垂直方向に示した画素列Ｘ11，Ｘ21，……，Ｘi1，……，Ｘn1；Ｘ12，Ｘ22，……，Ｘi2，……，Ｘn2；Ｘ1j，Ｘ2j，……，Ｘij，……，Ｘnj；……；Ｘ1m，Ｘ2m，……，Ｘim，……，Ｘnm方向に沿って垂直シフトレジスタ１０３が設けられている。垂直シフトレジスタ１０３及び水平シフトレジスタ１０５には、図示を省略したタイミング発生回路が接続されている。第３の実施形態に係る固体撮像素子では、画素アレイ部の下辺部に設けられたカラム並列折り返し積分／巡回型Ａ／Ｄ変換器１０４に信号を読み出してＡ／Ｄ変換を行い、更にノイズキャンセルする。これにより、光電荷による信号レベルが抽出され、固定パターンノイズや、時間的ランダムノイズの一部（リセットノイズ）がキャンセルされた信号を求める。
図１３に示すように、第３の実施形態に係る４出力電荷変調素子は、比較的デューティの狭いパルス光を用いて動作させる。図１３に示すように、到来光の光パルスを受けて、電荷変調素子で変調された電荷を蓄積する期間では、第１制御電圧Ｇ1，第２制御電圧Ｇ2，第３制御電圧Ｇ3，第４制御電圧Ｇ4，電荷排出電圧ＧDからなる５つのパルス信号を図１３に示すように周期的に与えて動作させる。
(a)第１制御電圧Ｇ1が第２電位レベルＨ、第２制御電圧Ｇ2が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、図１０に示した第１電荷蓄積領域１７ａに転送される；
(b)第２制御電圧Ｇ2が第２電位レベルＨ、第１制御電圧Ｇ1が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、図１０に示した第２電荷蓄積領域１７ｂに転送される；
(c)第３制御電圧Ｇ3が第２電位レベルＨ、第１制御電圧Ｇ1が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、図１０に示した第３電荷蓄積領域１７ｃに転送される；
(d)第４制御電圧Ｇ4が第２電位レベルＨ、第１制御電圧Ｇ1が第１電位レベルＬ、第２制御電圧Ｇ2が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、図１０に示した第４電荷蓄積領域１７ｄに転送される。
(e)一方、電荷排出電圧ＧDが第２電位レベルＨD、第１制御電圧Ｇ1が第１電位レベルＬ、第２制御電圧Ｇ2が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第１電位レベルＬの期間では、受光領域で生成された信号電荷は、第１排出ドレイン領域１９ａ，第２排出ドレイン領域１９ｂ，第３排出ドレイン領域１９ｃ及び第４排出ドレイン領域１９ｄに排出される。
このとき、到来光の光パルスが図１３に示したタイミングで到来すると、光電荷は、第２電荷蓄積領域１７ｂと、第３電荷蓄積領域１７ｃに転送される。第２電荷蓄積領域１７ｂと第３電荷蓄積領域１７ｃにたまる電荷をＱ２，Ｑ３とすると、
Ｑ２＝Ｉｐｈ（Ｔ０－Ｔ4）＋ＩａＴ０ …………（１）
Ｑ３＝ＩｐｈＴ4＋ＩａＴ０ …………（２）
で表される。
ここで、Ｉｐｈは、信号光パルスによる光電流、Ｉａは、背景光による光電流、Ｔ０は、光のパルス幅、Ｔ4は、光の飛行時間による光パルスの遅延時間である。第１制御電圧Ｇ1が第２電位レベルＨ、第２制御電圧Ｇ2が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第１電位レベルＬの期間、及び、第１制御電圧Ｇ1が第１電位レベルＬ、第２制御電圧Ｇ2が第１電位レベルＬ、第３制御電圧Ｇ3が第１電位レベルＬ、第４制御電圧Ｇ4が第２電位レベルＨでは、光パルスが到来しないので、背景光のみによる信号が蓄積される。このとき、第１電荷蓄積領域１７ａにたまる電荷と第４電荷蓄積領域１７ｄにたまる電荷をＱ１，Ｑ４とすると、
Ｑ１＝ＩａＴ０ …………（３）
Ｑ４＝ＩａＴ０ …………（４）
で表される。
このＱ１を使って、Ｑ２及びＱ３に含まれる背景光の影響をキャンセルしながら、光の飛行時間を推定することができる。則ち、式（１），（２），（３）より光の飛行時間は（５）式で表される：
Ｔd＝Ｔ０(Ｑ３－Ｑ１)/(Ｑ２＋Ｑ３－２Ｑ１) …………（５）
もし、光パルスが図１３の第２の到来光のタイミングで到来すると、このときの光飛行時間（遅延時間）をＴd2とすると、このときに第１電荷蓄積領域１７ａ、第２電荷蓄積領域１７ｂ、第３電荷蓄積領域１７ｃ、第４電荷蓄積領域１７ｄにそれぞれ蓄積される電荷Ｑ１，Ｑ２，Ｑ３，Ｑ４は、以下のようになる：
Ｑ１＝ＩａＴ０ …………（6）
Ｑ２＝ＩａＴ０ …………（7）
Ｑ３＝Ｉｐｈ（２Ｔ０－Ｔd2）＋ＩａＴ０ …………（8）
Ｑ４＝Ｉｐｈ（２Ｔd2－Ｔ0）＋ＩａＴ０ …………（9）
これらを用いて、Ｔd2は、次式のように求めることができる：
Ｔd2＝Ｔ０＋Ｔ０(Ｑ４－Ｑ１)/(Ｑ４＋Ｑ３－２Ｑ１) ……（10）
このように、第３の実施形態に係る４出力電荷変調素子を用いると、Ｔ0のパルス幅を用いてＴ0の２倍の光飛行時間のレンジで距離測定を行うことができる。光パルスの飛行時間がＴ0より大きいかは、Ｑ２とＱ４を比較することで分かる。則ち、光パルスの飛行時間は、Ｑ２＞Ｑ４ならば、式（４）を、Ｑ２≦Ｑ４ならば、式（10）を使って計算する。
即ち、図１０に示した中央電位制御領域１８ｅに固定電位を印加し、その周りの４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに対し、所定のタイミング図によって決まるパルス印加モードに従い、経路選択信号を順次印加することにより、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次蓄積させるように、変調領域１４の下部及び表面埋込領域１３に形成される輸送経路を制御してＴＯＦ型の動作が高効率且つ高速に実現できることは、第２の実施形態に係る固体撮像装置と実質的に同様であるので、重複した説明を省略する。
（第４の実施形態）
本発明の第４の実施形態に係る固体撮像装置の画素Ｘijが、図１４に示すような５つのｐ＋型の電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅを配置するパターンを基礎としていることは、第２及び第３の実施形態に係る固体撮像装置の画素Ｘijの平面レイアウトと共通している。第２の実施形態等と同様に、これら５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、図１５に示すようにｎ型の変調領域１４の上部に埋め込まれている。中央電位制御領域１８ｅの中心を極座標系の中心に一致させた場合、図１４から分かるように、４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄは極座標系の中心を回転中心として、４回回転対称のトポロジで配列されている。４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄは、互いに離間し、且つ中央電位制御領域１８ｅを離間して囲むように、相似型の独立平面パターンとして配列されている点では第２の実施形態等の配列と同様である。しかし、第４の実施形態に係る固体撮像装置の画素Ｘijは、４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの配列の外周側に４対の電界制御電極４５ａ１，４５ａ２；４５ｂ１，４５ｂ２；４５ｃ１，４５ｃ２；４５ｄ１，４５ｄ２を４回回転対称のトポロジで備える点が、第２の実施形態に係る固体撮像装置の画素Ｘijの構造とは異なる。
図１４に示すように、第１象限Q1に配置された第１電位制御領域１８ａの外側近傍にｎ+型の第１電荷蓄積領域１７ａが浮遊ドレイン領域として設けられている。同様に第２象限Q2に配置された第２電位制御領域１８ｂの外側近傍にｎ+型の第２電荷蓄積領域１７ｂが、第３象限Q3に配置された第３電位制御領域１８ｃの外側近傍にはｎ+型の第３電荷蓄積領域１７ｃが、第４象限Q4に配置された第４電位制御領域１８ｄの外側近傍にはｎ+型の第４電荷蓄積領域１７ｄが、それぞれ浮遊ドレイン領域として配置されている。これらの第１電荷蓄積領域１７ａ、第２電荷蓄積領域１７ｂ、第３電荷蓄積領域１７ｃ及び第４電荷蓄積領域１７ｄはそれぞれ、長辺と短辺が交互に配列された不等辺八角形をなす変調領域１４の長辺を外側に向かって切る位置に等間隔で配列されている。
図１４において、第１象限Q1に配置された一対の第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２は、第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２に同時にパルス電圧を転送信号（転送電圧）として印加することにより、第１電界制御電極４５ａ１と第１電界制御電極４５ａ２の間の変調領域１４の横方向電界を制御して、第１電界制御電極４５ａ１と第１電界制御電極４５ａ２の間に信号電荷が第１電荷蓄積領域１７ａに向かって転送される電荷輸送経路をなすポテンシャル分布を変調領域１４に生成する。即ち、第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２に同時にパルス電圧を転送信号（転送電圧）として印加することにより、第１電位制御領域１８ａを経由する電荷輸送経路中の電位勾配が静電誘導効果で変調領域１４の内部に規定され、画素Ｘijの中で発生した信号電荷が第１電荷蓄積領域１７ａに転送される。第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２による信号電荷の転送は、通常のＭＯＳ構造のような酸化膜と半導体との界面に生じる表面欠陥等による信号電荷の散乱を伴わないので、極めて高速に電荷を輸送することができる。
同様に、第２象限Q2に配置された一対の第２電界制御電極４５ｂ１及び第２電界制御電極４５ｂ２は、第２電界制御電極４５ｂ１と第２電界制御電極４５ｂ２の間に位置する変調領域１４の横方向電界を転送信号（転送電圧）で制御して、第２電位制御領域１８ｂを経由する電荷輸送経路中の電位勾配を静電誘導効果で規定し、画素Ｘijの中で発生した信号電荷を第２電荷蓄積領域１７ｂに高速で転送する。また、第３象限Q3に配置された一対の第３電界制御電極４５ｃ１及び第３電界制御電極４５ｃ２は、第３電界制御電極４５ｃ１と第３電界制御電極４５ｃ２の間に位置する変調領域１４の横方向電界を転送信号（転送電圧）で制御して、第３電位制御領域１８ｃを経由する電荷輸送経路中の電位勾配を静電誘導効果で規定し、画素Ｘijの中で発生した信号電荷を第３電荷蓄積領域１７ｃに高速で転送する。さらに、第４象限Q4に配置された一対の第４電界制御電極４５ｄ１及び第４電界制御電極４５ｄ２は、第４電界制御電極４５ｄ１と第４電界制御電極４５ｄ２の間に位置する変調領域１４の横方向電界を転送信号（転送電圧）で制御して、第４電位制御領域１８ｄを経由する電荷輸送経路中の電位勾配を静電誘導効果で規定し、画素Ｘijの中で発生した信号電荷を第４電荷蓄積領域１７ｄに高速で転送する。
第４の実施形態に係る固体撮像装置の画素Ｘijにおいても、第２及び第３の実施形態と同様に中央電位制御領域１８ｅには固定電位、例えば－１Ｖを印加し、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに、（０Ｖ，－２Ｖ）のモードで駆動されるパルスを、順次印加することにより、信号電荷の輸送経路を順次決定する。第４の実施形態に係る固体撮像装置では、各画素Ｘijにそれぞれ４回回転対称のトポロジ配列された４対の電界制御電極４５ａ１，４５ａ２；４５ｂ１，４５ｂ２；４５ｃ１，４５ｃ２；４５ｄ１，４５ｄ２に、４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに印加するパルスのタイミング図に合わせて、順次、転送電圧を印加することにより、画素Ｘijが生成した信号電荷を変調領域１４の外側の電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次所望のタイミングで転送することができる。
図１５には第１電界制御電極４５ａ２と第３電界制御電極４５ｃ１が図１４をXV－XV方向に切る断面図上に露出している。第１電界制御電極４５ａ２と第３電界制御電極４５ｃ１は図１５に示すゲート絶縁膜２２の上に配置され、絶縁ゲート構造をなしている。図１５に示すように、第４の実施形態に係る固体撮像装置の画素Ｘijの断面構造は、半導体基板そのもの又は半導体基板の上にエピタキシャル成長したｐ-型の光電変換層１１を基体としている点では第１～第３の実施形態と同様である。この光電変換層１１の上にｎ型の変調領域１４が表面埋込領域１３を介して配置されている。変調領域１４の周辺はｐウェル１２が取り囲んでいる。ゲート絶縁膜２２はｐウェル１２、変調領域１４、変調領域１４の上部の第１電位制御領域１８ａ、中央電位制御領域１８ｅ及び第３電位制御領域１８ｃ等を覆うように形成されている。ゲート絶縁膜２２としては、ＳｉＯ2膜が好適であるが、ＳｉＯ2膜以外のＯＮＯ膜やＳｒ、Ａｌ、Ｍｇ、Ｙ、Ｈｆ、Ｚｒ、Ｔａ、Ｂｉのいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の種々の絶縁膜を用いてもよい。
図１５から分かるように、変調領域１４の中央部の底部には図１４において破線で示した八角形の表面埋込領域１３が局所的に埋め込まれている。表面埋込領域１３の不純物密度ｎ2は、変調領域１４の不純物密度ｎ1よりも高不純物密度である（ｎ2＞ｎ1）。５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、埋め込まれた部分の変調領域１４及びその直下の表面埋込領域１３の電位を、互いに独立して直接制御すると同時に、非信号電荷を捕獲し排出するピニング層として、それぞれが機能している。図１４に示すように変調領域１４は八角形をなし、その中心に配置された中央電位制御領域１８ｅも八角形をなしている。中央電位制御領域１８ｅの周りの４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄのそれぞれの形状が細長い八角形をなしている点では、第２及び第３の実施形態に係る固体撮像装置のトポロジと同様である。
図１４のXV－XV方向からみた断面図である図１５では、第１電位制御領域１８ａの右側に埋め込まれた第１コンタクト領域１６ａと、中央電位制御領域１８ｅの中央に埋め込まれた中央コンタクト領域１６ｅと、第３電位制御領域１８ｃの左側に埋め込まれた第３コンタクト領域１６ｃが露出している。図１４の平面図では、これらに加えて、第２電位制御領域１８ｂの外側の辺の中央部の内側近傍にｐ+型の第２コンタクト領域１６ｂが設けられ、第４電位制御領域１８ｄの外側の辺の中央部の内側近傍にはｐ+型の第４コンタクト領域１６ｄが配置されていることが示されている。図１５の断面構造では、図２、図９、図１１と同様に層間絶縁膜や層間絶縁膜を貫通するコンタクトプラグ、或いは、コンタクトプラグを介して第１コンタクト領域１６ａ等に接続される表面配線の図示を省略している。
図１４に示すように、第４の実施形態に係る固体撮像装置では、第１排出ドレイン領域１９ａ、第２排出ドレイン領域１９ｂ、第３排出ドレイン領域１９ｃ及び第４排出ドレイン領域１９ｄが、不等辺八角形をなす変調領域１４の短辺に接してそれぞれ配列されている。図１４では図示を省略したゲート絶縁膜２２を介して、図１４に示すように第１ 電位制御領域１８ａの上端部、第２ 電位制御領域１８ｂの右端部及び第１排出ドレイン領域１９ａの一部を覆うように第１排出ゲート電極４３ａが設けられている。同様に、第２ 電位制御領域１８ｂの左端部、第３ 電位制御領域１８ｃの上端部及び第２排出ドレイン領域１９ｂの一部を覆うように第２排出ゲート電極４３ｂが設けられている。さらに、第３ 電位制御領域１８ｃの下端部、第４ 電位制御領域１８ｃの左端部及び第３排出ドレイン領域１９ｃの一部を覆うように第３排出ゲート電極４３ｃが設けられ、第４ 電位制御領域１８ｄの右端部、第１ 電位制御領域１８ｃの下端部及び第４排出ドレイン領域１９ｄの一部を覆うように第４排出ゲート電極４３ｄが設けられている。
第４の実施形態に係る固体撮像装置の画素Ｘijによれば、図１４に示した中央電位制御領域１８ｅに固定電位を印加し、その周りの４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに対し、図１３に例示したのと同様なタイミング図によって決まるパルス印加モードに従い、経路選択信号を順次印加することにより、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次蓄積させるように、変調領域１４の下部及び表面埋込領域１３に形成される輸送経路を制御してＴＯＦ型の動作が実現できる。その際、経路選択信号に同期させて４対の電界制御電極４５ａ１，４５ａ２；４５ｂ１，４５ｂ２；４５ｃ１，４５ｃ２；４５ｄ１，４５ｄ２に順次転送電圧を印加することにより、画素Ｘijが生成した信号電荷を、第２及び第３の実施形態に係る固体撮像装置よりも高速に、電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに転送することができる。さらに、図１４に示された排出ゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄに正電位を印加することにより、第４の実施形態に係る固体撮像装置の画素Ｘijの暗電流や背景光成分となる電子を排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄに排出することができる。他の構造、動作や特徴は、５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅを備える第２及び第３の実施形態に係る固体撮像装置と実質的に同様であるので、重複した説明を省略する。
～第４の実施形態の変形例～
本発明の第４の実施形態の変形例に係る固体撮像装置の画素Ｘijが、図１６に示すような５つのｐ＋型の電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅを配置するパターンを基礎としていることは、第２～第４の実施形態に係る固体撮像装置の画素Ｘijの平面レイアウトと共通している。第２～第４の実施形態と同様に、これら５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅは、図１７に示すようにｎ型の変調領域１４の上部に埋め込まれている。また、第４の実施形態の変形例に係る固体撮像装置の画素Ｘijは、４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの配列の外周側に４対の電界制御電極４５ａ１，４５ａ２；４５ｂ１，４５ｂ２；４５ｃ１，４５ｃ２；４５ｄ１，４５ｄ２を４回回転対称のトポロジで備える点は、図１４に示した第４の実施形態に係る固体撮像装置の画素Ｘijの平面構造と共通している。しかしながら、図１６に示すように、中央電位制御領域１８ｅと４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの間に補助ゲート電極４１を備える点が、第４の実施形態に係る固体撮像装置の画素Ｘijの構造とは異なる。
補助ゲート電極４１は図１７に示すゲート絶縁膜２２の上に図１６に例示したような平面パターンで配置され、絶縁ゲート構造をなしている。図１７に示すように、第４の実施形態の変形例に係る固体撮像装置の画素Ｘijの断面構造は、半導体基板そのもの又は半導体基板の上にエピタキシャル成長したｐ-型の光電変換層１１を基体としている。この光電変換層１１の上にｎ型の変調領域１４が表面埋込領域１３を介して配置されている。変調領域１４の周辺はｐウェル１２が取り囲んでいる。ゲート絶縁膜２２はｐウェル１２、変調領域１４、変調領域１４の上部の第１電位制御領域１８ａ、中央電位制御領域１８ｅ及び第３電位制御領域１８ｃ等を覆うように形成されている。ゲート絶縁膜２２としては、ＳｉＯ2膜の他、ＯＮＯ膜や、Ｓｒ、Ａｌ、Ｍｇ、Ｙ等の元素を酸化物等種々の絶縁膜が使用可能である。
図１６が示す補助ゲート電極４１の平面パターンは中央電位制御領域１８ｅの外周側の一部の領域及び４つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄの配列の内周側の一部の領域の上方を覆うようなリング状のトポロジは、図１０に示した第３の実施形態に係る固体撮像装置の画素Ｘijの平面パターンと共通している。図１６が示すように、補助ゲート電極４１が中央電位制御領域１８ｅの外周側を第１電位制御領域１８ａに至るまで囲むトポロジの平面パターンを構成することにより、中央電位制御領域１８ｅと第１電位制御領域１８ａの間に第１の絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）を構成している。同様に、補助ゲート電極４１が中央電位制御領域１８ｅの外周側を第２電位制御領域１８ｂに至るまで囲むパターンにより、補助ゲート電極４１は中央電位制御領域１８ｅと第２電位制御領域１８ｂの間に第１のＭＩＳトランジスタと共通の第２のＭＩＳトランジスタを構成している。さらに、補助ゲート電極４１は中央電位制御領域１８ｅと第３電位制御領域１８ｃの間に第３のＭＩＳトランジスタ、中央電位制御領域１８ｅと第４電位制御領域１８ｄの間に第４のＭＩＳトランジスタを、それぞれ第１のＭＩＳトランジスタと共通の補助ゲート電極４１を有して構成している。
第１電位制御領域１８ａの外側の辺の中央部の内側近傍にｐ+型の第１コンタクト領域１６ａが設けられている。同様に第２電位制御領域１８ｂの外側の辺の中央部の内側近傍にｐ+型の第２コンタクト領域１６ｂが設けられている。さらに、第３電位制御領域１８ｃの外側の辺の中央部の内側近傍にはｐ+型の第３コンタクト領域１６ｃが、第４電位制御領域１８ｄの外側の辺の中央部の内側近傍にはｐ+型の第４コンタクト領域１６ｄが配置されている。
図１６のXVII－XVII方向からみた断面図である図１７では、第１電位制御領域１８ａの右側に埋め込まれた第１コンタクト領域１６ａと、中央電位制御領域１８ｅの中央に埋め込まれた中央コンタクト領域１６ｅと、第３電位制御領域１８ｃの左側に埋め込まれた第３コンタクト領域１６ｃが露出している。そして、第１電位制御領域１８ａの右側近傍に第１電荷蓄積領域１７ａが、第３電位制御領域１８ｃの左側近傍に第３電荷蓄積領域１７ｃが露出している。図１７では、中央電位制御領域１８ｅと第２電位制御領域１８ｂの間に形成される第１のＭＩＳトランジスタの補助ゲート電極４１が右側に、中央電位制御領域１８ｅと第３電位制御領域１８ｃの間に形成される第３のＭＩＳトランジスタの補助ゲート電極４１が左側に示されている。そして、右側の補助ゲート電極４１のさらに右側に第１電界制御電極４５ａ２が示され、左側の補助ゲート電極４１のさらに左側に第３電界制御電極４５ｃ１が露出している。図１７に分離したパターンとして表示されている右側の補助ゲート電極４１と左側の補助ゲート電極４１は図１６に示すように連続した一体の部材である。
図１６に例示した一対の第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２は、第１電界制御電極４５ａ１及び第１電界制御電極４５ａ２に転送信号を印加することにより、第１電界制御電極４５ａ１と第１電界制御電極４５ａ２の間の変調領域１４の横方向電界を制御して、画素Ｘijの中で発生した信号電荷を第１電荷蓄積領域１７ａに高速に転送する。一対の第２電界制御電極４５ｂ１及び第２電界制御電極４５ｂ２は、第２電界制御電極４５ｂ１と第２電界制御電極４５ｂ２の間に位置する変調領域１４の横方向電界を転送信号で制御して、第２電位制御領域１８ｂを経由する電荷輸送経路に沿って信号電荷を第２電荷蓄積領域１７ｂに高速で転送する。また、一対の第３電界制御電極４５ｃ１及び第３電界制御電極４５ｃ２は、第３電界制御電極４５ｃ１と第３電界制御電極４５ｃ２の間に位置する変調領域１４の横方向電界を転送信号で制御して、第３電位制御領域１８ｃを経由する電荷輸送経路に沿って信号電荷を第３電荷蓄積領域１７ｃに高速で転送する。さらに、一対の第４電界制御電極４５ｄ１及び第４電界制御電極４５ｄ２は、第４電界制御電極４５ｄ１と第４電界制御電極４５ｄ２の間に位置する変調領域１４の横方向電界を転送信号で制御して、第４電位制御領域１８ｄを経由する電荷輸送経路に沿って信号電荷を第４電荷蓄積領域１７ｄに高速で転送する。
実際には、図１７に示した第１電界制御電極４５ａ２、第３電界制御電極４５ｃ１、補助ゲート電極４１及びゲート絶縁膜２２を覆うように層間絶縁膜が被覆している。しかし、図１７の断面構造では、図２や図９と同様に層間絶縁膜や層間絶縁膜を貫通するコンタクトプラグ、コンタクトプラグを介して、第１コンタクト領域１６ａ等に接続される表面配線の図示を省略している。
図１７の上側に平面方向（Ｘ方向）の位置座標ｘ21，ｘ２２，ｘ23、……，ｘ30を示しているが、図１８の実線で示す曲線は図１７に示した画素ＸijのXVIIIA－XVIIIA方向に沿ったレベルでのポテンシャル分布を示す。また、図１８の破線の曲線は、図１７に示した画素ＸijのXVIIIB－XVIIIB方向に沿ったレベルでのポテンシャル分布を示す。第１電位制御領域１８ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態での、画素の上面側をXVIIIA－XVIIIA方向に沿って水平に切るポテンシャル分布は、図１８に示すとおり、左側のｐウェル１２に範囲（座標ｘ21の左側）でほぼ一定のゼロ電位を示し、第３電荷蓄積領域１７ｃの位置（座標ｘ21－ｘ22間）で電位の井戸を示している。さらに、XVIIIA－XVIIIA方向に沿った浅い位置での水平方向のポテンシャル分布は、第３電荷蓄積領域１７ｃと第３電位制御領域１８ｃとの間の第３電界制御電極４５ｃ１の直下の位置（座標ｘ22－ｘ23間）で約１Ｖの電位を示した後、第３電位制御領域１８ｃの左端の位置（座標ｘ23）まで上昇する。そして、第３電位制御領域１８ｃの位置（座標ｘ23－ｘ24間）でほぼ一定のゼロ電位を示した後、第３電位制御領域１８ｃと中央電位制御領域１８ｅの間のギャップ位置（座標ｘ24－ｘ25間）で電位の谷を示している。
さらにＸ軸を右の方に進み、中央電位制御領域１８ｅの位置（座標ｘ25－ｘ26間）でほぼ－１Ｖの電位を示した後、中央電位制御領域１８ｅと第１電位制御領域１８ａの間のギャップ位置（座標ｘ26－ｘ27間）で電位の谷を示している。第１電位制御領域１８ａの位置（座標ｘ27－ｘ28間）でほぼ一定のピーク電圧－２Ｖを示した後、 第１電位制御領域１８ａと第１電荷蓄積領域１７ａの間の第１電界制御電極４５ａ２の直下の位置（座標ｘ28－ｘ29間）で約－１Ｖの電位を示した後、第１電荷蓄積領域１７ａの位置（座標ｘ29－ｘ30間）で電位の井戸を示している。そして、さらにＸ軸を右の方に進み、右側のｐウェル１２の範囲（座標ｘ30より右側）で、再びほぼ一定のゼロ電位を示している。
第１電位制御領域１８ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態での、画素の上面側をXVIIIA－XVIIIA方向に沿って水平に切るポテンシャル分布は、図１８に示すとおり、第３電位制御領域１８ｃをエミッタ、中央電位制御領域１８ｅをコレクタとするｐｎｐ型ＢＪＴのフック構造と、中央電位制御領域１８ｅをエミッタ、第１電位制御領域１８ａをコレクタとするｐｎｐ型ＢＪＴのフック構造が直列接続されたようなポテンシャル分布となる。
第１電位制御領域１８ａに第１制御電圧Ｇ1＝－２Ｖ、中央電位制御領域１８ｅに固定電位Ｇ0＝－１Ｖ、第３電位制御領域１８ｃに第３制御電圧Ｇ3＝０Ｖを印加した状態での、画素の表面埋込領域１３を水平に切る比較的深い位置をXVIIIB－XVIIIB方向に沿って水平に切るポテンシャル分布は、図１８の破線に示すとおり、比較的なだらかな変化を示す。第３電荷蓄積領域１７ｃの位置（座標ｘ21－ｘ22間）での電位の井戸から出発し、右方向に進み、第３電荷蓄積領域１７ｃと第３電位制御領域１８ｃとの間の第３電界制御電極４５ｃ１の直下の位置から電位が減少し始め、第３電位制御領域１８ｃの位置（座標ｘ22－ｘ24間）までほぼ一定の１．８Ｖ程度の電位を示す。その後、第３電位制御領域１８ｃと中央電位制御領域１８ｅの間のギャップ位置から第１電位制御領域１８ａの位置（座標ｘ24－ｘ28間）で約０．２Ｖになるまで減少し、第１電位制御領域１８ａと第１電荷蓄積領域１７ａの間のギャップの位置（座標ｘ28－ｘ29間）で約０．２Ｖの一定電位となった後、 第１電荷蓄積領域１７ａの位置（座標ｘ29－ｘ30間）で電位の井戸を示している。
図１８のポテンシャル分布から分かるように、図１６に示した中央電位制御領域１８ｅに固定電位を印加し、その周りの４つの電位制御領域１８ａ．１８ｂ，１８ｃ，１８ｄに対し、所定のタイミング図によって決まるパルス印加モードに従い、経路選択信号を順次印加することにより、信号電荷を４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄに順次蓄積させるように、変調領域１４の下部及び表面埋込領域１３に形成される輸送経路を制御してＴＯＦ型の動作が実現できる。
また、第３の実施形態で用いた図１３のタイミングチャートを少し変形して、第１制御電圧Ｇ1、第２制御電圧Ｇ2、第３制御電圧Ｇ3及び第４制御電圧Ｇ４を駆動しない状態、例えば、Ｇ1＝Ｇ2＝Ｇ3＝Ｇ4＝０Ｖとして、補助ゲート電極４１に負電圧を印加すれば非信号電荷に対する電位障壁が消滅する。補助ゲート電極４１に負電圧（非信号電荷誘起パルス）を印加すれば、補助ゲート電極４１がその直下に非信号電荷を誘起し、補助ゲート電極４１の直下から固定電位Ｇ0＝－１Ｖに維持された中央電位制御領域１８ｅを経由して非信号電荷が表面配線に排出される。一方、第１制御電圧Ｇ1、第２制御電圧Ｇ2、第３制御電圧Ｇ3及び第４制御電圧Ｇ４を駆動しない状態で補助ゲート電極４１に正電圧を印加すれば非信号電荷に対する電位障壁が高くなる。非信号電荷に対する電位障壁は暗電流や背景光成分となる電子に対する電位井戸になるので、排出ゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄに正電位を印加することにより、補助ゲート電極４１の直下の暗電流や背景光成分となる電子を排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄに排出することができる。即ち、補助ゲート電極４１は暗電流や背景光成分となる電子の排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄへの排出を支援することができる。
さらに、図１６に示された排出ゲート電極４３ａ，４３ｂ，４３ｃ，４３ｄに正電位を印加することにより、第４の実施形態の変形例に係る固体撮像装置の画素Ｘijの暗電流や背景光成分となる電子を排出ドレイン領域１９ａ、１９ｂ、１９ｃ、１９ｄに排出することができる。他の構造、動作や特徴は、５つの電位制御領域１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅを備える第２～第４の実施形態に係る固体撮像装置と実質的に同様であるので、重複した説明を省略する。
（その他の実施形態）
上記のように、本発明は第１～第４の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた第１～第４の実施形態での説明では、電位制御領域のそれぞれに１本の輸送経路が定義され、電位制御領域のそれぞれに１個の電荷蓄積領域が割り当てられる場合について例示的に説明した。しかしながら、電位制御領域のそれぞれに複数の輸送経路が定義されてもよい。即ち、電位制御領域のそれぞれに複数の電荷蓄積領域が割り当てられ、電位制御領域のそれぞれから、複数の輸送経路に沿って、信号電荷が互いに独立して転送されるようにしてもよいことは勿論である。
＜他の実施形態：その1＞
例えば、既に述べた第１～第４の実施形態で説明した構造において、光電変換層１１の深部に中性領域を拡散速度で移動する遅い信号電荷の成分が存在する場合は、画素Ｘijを高速に動作させることが困難である。表面から深い位置の光電変換層１１に生成される電子（信号電荷）を高速に転送する必要がある場合は、図１９に示すように、ｐ型の半導体基板５１上に不純物密度が、例えば３×１０18～２×１０19ｃｍ-3のｐ+型の裏側バイアス層１０をエピタキシャル成長して、この裏側バイアス層１０の上に不純物密度が、例えば５×１０12～１×１０14ｃｍ-3のｐ-型光電変換層１１を連続エピタキシャル成長した構造を用いることが好適である。
裏側バイアス層１０に負電圧を印加して、光電変換層１１の表面から、光電変換層１１のほぼ全体を空乏化することにより、光電変換層１１で発生した信号電荷はドリフト電界で高速に移動することが可能になる。図１９に示すような構造によって、空乏層を光電変換層１１の全体に拡がらせることによって、信号電荷を空乏層中のドリフト電界で高速に移動させることが可能であり、画素Ｘijを高速に動作させることができる。
＜他の実施形態：その2＞
図１９に示した構造において、ｐウェル１２から光電変換層１１への正孔の注入が問題になる場合は、図２０に示すとおり、ｎ型のシールド領域５２を設けて非信号電荷である正孔の注入を阻止するようにすれば、空乏層を光電変換層１１の全体に拡がらせた状態において、ｐウェル１２から光電変換層１１への正孔の注入による消費電力の増大を避けて、画素Ｘijを高速に動作させることができる。
＜他の実施形態：その3＞
図２１では表面埋込領域１３を囲む内側のｐ型ウェル領域（第１ｐウェル）１２ａと、第１ｐウェル１２ａの周りを壁状に囲むｎ型のタブ領域（ｎタブ）５３と、そのｎタブ５３の外側を囲む外側のｐ型ウェル領域（第２ｐウェル）１２ｂに囲まれた構造を示している。 図２１の断面図の構造は、図１９及び図２０に示したようなｐ型のウェル領域１２が、ｎタブ５３によって第１ｐウェル１２ａ及び第２ｐウェル１２ｂに２分割されたトポロジに相当する。
即ち、図２１の断面図に示されたように、ｎタブ５３によって、第１ｐウェル１２ａ及び第２ｐウェル１２ｂの２つのウェル領域が構成された構造であっても、第１ｐウェル１２ａ及び第２ｐウェル１２ｂの下面に正孔（ホール）に対する電位障壁を形成することが可能である。よって、図２１に示すその他の実施形態に係る固体撮像装置の画素Ｘijによれば、空乏層を光電変換層１１の全体に拡がらせて、画素Ｘijを高速に動作させた状態において、第１ｐウェル１２ａ及び第２ｐウェル１２ｂから光電変換層１１への正孔の注入を抑制できる。
＜他の実施形態：その４＞
上記の第１～第４の実施形態の説明において、図３に例示したような、リセットトランジスタ、読出トランジスタ、スイッチングトランジスタ等の「画素内回路素子」を構成するＭＯＳトランジスタ群の具体的なレイアウトについては言及を省略した。これらの画素内回路素子を構成しているＭＯＳトランジスタ群は、通常のＣＭＯＳプロセスであれば、図２や図８等に示したようなｐウェル１２の上部にｎ型のソース／ドレイン領域を形成するのが一般的である。しかし、図２２及び図２３のように、ＳＯＩ基板を用いてＳＯＩ絶縁膜２３の上にＭＯＳトランジスタを構成して画素内回路素子としても構わない。
例えば、酸素のイオン注入によるＳＩＭＯＸ法によりＳＯＩ絶縁膜２３を生成してＳＯＩ基板を構成することができる。或いは、ＳＯＩ絶縁膜２３を介して２つのシリコン基板を貼り合わせ法により直接接合してＳＯＩ基板を形成してもよい。更にエピタキシャル成長を基礎としたELTRAN（登録商標）法でＳＯＩ基板を形成しても構わない。又、貼り合わせ法によるＳＯＩ構造に対し、水素イオンの注入による水素脆化現象を利用した切断手法を用いたスマートカット法等でＳＯＩ基板を形成しても構わない。
図２２は、ゲート電極７２ａを挟む態様でＭＯＳトランジスタのソース／ドレイン領域７１ａ，７１ｂが配置され、ゲート電極７２ｂを挟む態様でＭＯＳトランジスタのソース／ドレイン領域７１ｃ，７１ｄが配置されて画素内回路素子の一部を構成している場合の平面図を例示している。図２３から分かるように、画素内回路素子を構成しているＭＯＳトランジスタ群の一部を例示するソース／ドレイン領域７１ａ，７１ｂ，７１ｃ，７１ｄは、ＳＯＩ絶縁膜２３の上に形成されたＳＯＩシリコン薄膜層（ＳＯＩ層）である単結晶シリコンで構成されている。図２３から分かるように、ゲート電極７２ａの直下にＳＯＩ層からなるチャネル領域７３ａが形成され、チャネル領域７３ａを挟むようにソース／ドレイン領域７１ａ，７１ｂが両側に配置されている。同様に、ゲート電極７２ｂの直下にＳＯＩ層からなるチャネル領域７３ｂが形成され、チャネル領域７３ｂを挟むように、ソース／ドレイン領域７１ｃ，７１ｄが配置されている。ゲート電極７２ａとチャネル領域７３ａの間、ゲート電極７２ｂとチャネル領域７３ｂの間には、それぞれ画素内回路素子用ゲート絶縁膜２７が配置され、ＭＯＳトランジスタのゲート構造を実現している。
図２２に示す画素Ｘijが４つのｐ＋型の電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄを有するその他の実施形態に係る固体撮像装置の構造は、図１に示した第１の実施形態で例示した構造と共通している。しかし、４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄは、図２３に示すようにＳＯＩ構造の支持基板であるシリコン基板から構成されたｎ型の変調領域１４の上部に埋め込まれている。
図２３から分かるように、変調領域１４の中央部の底部には図２２において破線で示した八角形の表面埋込領域１３が局所的に埋め込まれている。第１電位制御領域１５ａにｐ+型の第１コンタクト領域１６ａが、第２電位制御領域１５ｂにｐ+型の第２コンタクト領域１６ｂが、第３電位制御領域１５ｃにｐ+型の第３コンタクト領域１６ｃが、第４電位制御領域１５ｄにｐ+型の第４コンタクト領域１６ｄが配置されている構造も第１の実施形態で例示した構造と共通している。図２２に示すように、４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄにより静電誘導効果で転送された信号電荷を順次蓄積する４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄが、それぞれ４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄの外側に浮遊ドレイン領域として配置されている。
図２３に示すように光電変換層１１の裏面にｐ+型の裏側バイアス層１０が設けられている。図２０に示した構造と同様に、裏側バイアス層１０に負電圧を印加して、光電変換層１１の表面から、光電変換層１１のほぼ全体を空乏化することができる。そして、図２０に示した構造と同様に、ｎ型のシールド領域７７を設けて非信号電荷である正孔の注入を阻止するようにしているので、空乏層を光電変換層１１の全体に拡がらせた状態において、ｐウェル１２から光電変換層１１への正孔の注入による消費電力の増大を避けて、信号電荷を空乏層中のドリフト電界で高速に移動させることが可能である。
＜他の実施形態：その５＞
図２４及び図２５から分かるように、更に他の実施形態に係る固体撮像装置の各画素Ｘijの画素内回路素子を構成しているＭＯＳトランジスタ群もＳＯＩ絶縁膜２３の上に設けられている。図２５に示すように、ＳＯＩ絶縁膜２３の上には転送トランジスタを構成している第１転送ゲート電極４７ａ及び第３転送ゲート電極４７ｃが設けられている特徴は図２３に示す構造とは異なる。第１転送ゲート電極４７ａ及び第３転送ゲート電極４７ｃ等の転送ゲート電極が効率良く信号電荷を転送できるようにＳＯＩ絶縁膜２３の厚さは５０～２００ｎｍ程度に選ばれる。２００ｎｍ程度以下の薄いＳＯＩ絶縁膜２３を形成するにはＳＩＭＯＸ法が好適であるが、ＳＩＭＯＸ法に限定されるものではない。第１転送ゲート電極４７ａ及び第３転送ゲート電極４７ｃ等の転送ゲート電極の効率を高めるために。転送ゲート電極の直下のＳＯＩ絶縁膜２３を除去し、代わりにＳＯＩ構造の支持基板であるシリコン基板の表面に薄いゲート酸化膜を形成してもよい。
図２５から分かるように、画素内回路素子を構成しているＭＯＳトランジスタのゲート電極７２ａの直下にＳＯＩ層からなるチャネル領域７３ａが形成され、チャネル領域７３ａを挟むようにＳＯＩ層からなるソース／ドレイン領域７１ａ，７１ｂが両側に配置されている。同様に、画素内回路素子を構成しているＭＯＳトランジスタのゲート電極７２ｂの直下にＳＯＩ層からなるチャネル領域７３ｂが形成され、チャネル領域７３ｂを挟むように、ＳＯＩ層からなるソース／ドレイン領域７１ｃ，７１ｄが配置されている。ゲート電極７２ａとチャネル領域７３ａの間、ゲート電極７２ｂとチャネル領域７３ｂの間には、それぞれ画素内回路素子用ゲート絶縁膜２７が配置され、ＭＯＳトランジスタのゲート構造を実現している。
フォトダイオード部分の構造に関しては、４つの電位制御領域１５ａ，１５ｂ，１５ｃ，１５ｄが、図２５に示すように、ＳＯＩ構造の支持基板であるシリコン基板から構成されたｎ型の変調領域１４の上部に埋め込まれ、図２３に示した構造と同様になっている。変調領域１４の底部には図２４において破線で示した表面埋込領域１３が埋め込まれている。第１電位制御領域１５ａにｐ+型の第１コンタクト領域１６ａが、第２電位制御領域１５ｂにｐ+型の第２コンタクト領域１６ｂが、第３電位制御領域１５ｃにｐ+型の第３コンタクト領域１６ｃが、第４電位制御領域１５ｄにｐ+型の第４コンタクト領域１６ｄが配置されている構造も図２３に示した構造と共通している。図２４に示すように、４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄにより静電誘導効果で転送された信号電荷を順次蓄積する４つの電荷蓄積領域１７ａ，１７ｂ，１７ｃ，１７ｄが、それぞれ４つの電位制御領域１５ａ．１５ｂ，１５ｃ，１５ｄの外側に浮遊ドレイン領域として配置されている。第１電位制御領域１５ａと第１電荷蓄積領域１７ａの間には第１転送ゲート電極４７ａが設けられている。第２電位制御領域１５ｂと第２電荷蓄積領域１７ｂの間には第２転送ゲート電極４７ｂが、第３電位制御領域１５ｃと第３電荷蓄積領域１７ｃの間には第３転送ゲート電極４７ｃが、第４電位制御領域１５ｄと第４電荷蓄積領域１７ｃの間には第４転送ゲート電極４７ｄが設けられている。
図２５に示すように光電変換層１１の裏面にｐ+型の裏側バイアス層１０が設けられている構造は図２３と同様である。裏側バイアス層１０に負電圧を印加して、光電変換層１１の表面から、光電変換層１１のほぼ全体を空乏化することができる。そして、図２３に示した構造と同様に、ｎ型のシールド領域７７を設けて正孔の注入を阻止するようにしているので、空乏層を光電変換層１１の全体に拡がらせた状態において、ｐウェル１２から光電変換層１１への正孔の注入による消費電力の増大を避けて、信号電荷を空乏層中のドリフト電界で高速に移動させることが可能である。
＜他の実施形態：その６＞
本発明のその他の実施形態に係る光電変換素子を用いた固体撮像装置としては、図２７に示すように、遮蔽板１の上側に、対象物からの光を収束して受光領域ＰＤに入射させるマイクロレンズ２を設けてもよい。マイクロレンズ２を介して光を入射させることにより、開口率を向上させることができるので、固体撮像装置の高感度化を図ることができる。図２７に示したその他の実施形態に係る光電変換素子によっても、図１～図２、図６、図８～図１１、図１４～図１７、図１９～図２５等に示した光電変換素子と同様に、低消費電力でＴＯＦ型の高速動作可能であるという効果を奏することができる。尚、マイクロレンズは、図２７に例示したような単層構造に限定されることなく、２段以上の複合構造で光電変換素子に組み合わせて、更に微細化を図ることもできる。
図１９～図２５及び図２７に示したその他の実施形態に係る固体撮像装置の構造の説明では、ｐ型の半導体基板５１と、半導体基板５１の上に配置されたｐ+型の裏側バイアス層１０を用いる場合を例示的に説明したが、ｐ型の半導体基板５１に限定されない。ｐ型の半導体基板５１を用いる代わりにｎ型の半導体基板を用いてもよく、絶縁体基板用いてもよい。さらに、ｐ+型の半導体基板そのものを裏側バイアス層１０に採用してもよい。
ｐ+型の半導体基板を用いる場合、光の減衰距離を考慮して、半導体基板の厚さを５～１０μｍ以下となるように研削やＣＭＰ等により薄くなるように調整して裏面照射型の固体撮像装置としてもよい。裏面照射型の固体撮像装置とする場合は、表面の層間絶縁膜を介してＳｉ基板等の支持基板を貼り合わせ法等により、上面に結合して機械強度を担保することが好ましい。更に、チップの周辺において光電変換層を貫通する深いトレンチ（貫通孔）をイオンミリングやＲＩＥ法で掘って、その貫通孔の側壁にｐ型の不純物を拡散して裏面側から逆バイアスを印加するようにしてもよい。更に、貫通孔に高融点金属等の導電体を埋め込んでＴＳＶを構成して裏面側から逆バイアスを印加しても良い。さらに、図２に示した表面埋込領域１３の直下のｐ+型の半導体基板の領域のみを選択的に５～１０μｍ以下となるような凹部を構成して、その周りの額縁状の厚い半導体基板で機械的強度を担保する構造で裏面照射型の固体撮像装置を構成してもよい。
なお、既に述べた第１～第４の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。このとき、例えば、図２に示した変調領域１４は「受光アノード領域」になるように、対応して適宜極性を反転させればよい。また、第１～第４の実施形態の説明では信号電荷を電子、信号電荷とは反対導電型の非信号電荷を正孔（ホール）として説明したが、極性を反転した場合、信号電荷が正孔、非信号電荷が電子になることは勿論である。
第１～第４の実施形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の画素Ｘijは２次元固体撮像装置の画素Ｘijのみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素Ｘijとして複数の画素Ｘijを１次元に配列してもよいことは、上記開示の内容から、容易に理解できるはずである。
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…遮蔽板
２…マイクロレンズ
１０…裏側バイアス層
１１…光電変換層
１２…ウェル領域(ｐウェル)
１２ａ…第１ｐウェル
１２ｂ…第２ｐウェル
１２ｉ…ウェル領域(ｐウェル)の内側の縁
１３…表面埋込領域
１４…変調領域
１５ａ…第１電位制御領域
１５ｂ…第２電位制御領域
１５ｃ…第３電位制御領域
１５ｄ…第４電位制御領域
１６ａ…第１コンタクト領域
１６ｂ…第２コンタクト領域
１６ｃ…第３コンタクト領域
１６ｄ…第４コンタクト領域
１６ｅ…中央コンタクト領域
１７ａ，１８ａ…第１電荷蓄積領域
１７ｂ，１８ｂ…第２電荷蓄積領域
１７ｃ，１８ｃ…第３電荷蓄積領域
１７ｄ，１８ｄ…第４電荷蓄積領域
１８ｅ…中央電位制御領域
１９ａ…第１排出ドレイン領域
１９ｂ…第２排出ドレイン領域
１９ｃ…第３排出ドレイン領域
１９ｄ…第４排出ドレイン領域
２１…層間絶縁膜
２２…ゲート絶縁膜
３１～３８…表面配線
４１…補助ゲート電極
４３ａ…第１排出ゲート電極
４３ｂ…第２排出ゲート電極
４３ｃ…第３排出ゲート電極
４３ｄ…第４排出ゲート電極
４５ａ１，４５ａ２…第１電界制御電極
４５ｂ１，４５ｂ２…第２電界制御電極
４５ｃ１，４５ｃ２…第３電界制御電極
４５ｄ１，４５ｄ２…第４電界制御電極
５１…半導体基板
５２…シールド領域
５３…ｎタブ

Claims (10)

  1. 第１導電型の光電変換層と、
    前記光電変換層の上部の一部に埋め込まれ、前記光電変換層とフォトダイオードを構成する第２導電型の表面埋込領域と、
    前記光電変換層の上部の一部を含むように、前記光電変換層の上部の前記表面埋込領域よりも上面側に埋め込まれ、前記光電変換層と共に前記フォトダイオードの構成の一部をなす、前記表面埋込領域よりも低不純物密度の第２導電型の変調領域と、
    前記変調領域の中心を極座標の中心として、前記変調領域を複数個の領域に分割し、分割された各領域にそれぞれ配置された第１導電型で、前記光電変換層より高不純物密度の電位制御領域と、
    前記複数個の分割された各領域の外周側の前記電位制御領域に隣接した前記複数個の位置に、前記電位制御領域から離間してそれぞれ配置され、前記フォトダイオードが生成した信号電荷を、互いに独立した輸送経路に沿って転送されて、それぞれ一時蓄積する第２導電型の電荷蓄積領域と、
    を備え、前記電位制御領域に印加されるパルス電圧である経路選択信号によって、前記変調領域及び前記表面埋込領域の電位が制御されて、前記輸送経路が選択されることを特徴とする電荷変調素子。
  2. 前記電位制御領域のそれぞれから、複数の輸送経路に沿って、前記信号電荷が互いに独立して転送されるように、前記電位制御領域のそれぞれに複数の前記電荷蓄積領域が割り当てられることを特徴とする請求項１に記載の電荷変調素子。
  3. 前記電位制御領域の前記複数個の配列の中央に、前記極座標の中心を中心とする第１導電型の中央電位制御領域を更に備え、
    前記中央電位制御領域に固定電位を印加することを特徴とする請求項１又は２に記載の電荷変調素子。
  4. 前記中央電位制御領域のパターンの外周側の上面から、前記複数個の配列の内周側に沿った前記電位制御領域のパターンの内周側の上面に至る領域を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜の上面に配置された補助ゲート電極を更に備え、
    前記経路選択信号が印加されないタイミングにおいて、前記補助ゲート電極に非信号電荷誘起パルスを印加して、前記補助ゲート電極の直下に信号電荷とは反対導電型のキャリアである非信号電荷を誘起することを特徴とする請求項３に記載の電荷変調素子。
  5. 前記光電変換層の下面に、前記光電変換層よりも高不純物密度で第１導電型の裏側バイアス層を更に備え、
    前記裏側バイアス層に印加する電圧で前記光電変換層を空乏化させることを特徴とする請求項１～４のいずれか１項に記載の電荷変調素子。
  6. 第１導電型の光電変換層、前記光電変換層の上部の一部に埋め込まれ前記光電変換層とフォトダイオードを構成する第２導電型の表面埋込領域、前記光電変換層の上部の一部を含むように前記光電変換層の上部の前記表面埋込領域よりも上面側に埋め込まれ前記光電変換層と共に前記フォトダイオードの構成の一部をなす前記表面埋込領域よりも低不純物密度の第２導電型の変調領域、前記変調領域の中心を極座標の中心として、前記変調領域を複数個の領域に分割し分割された各領域にそれぞれ配置された第１導電型で、前記光電変換層より高不純物密度の電位制御領域、前記複数個の分割された各領域の外周側の前記電位制御領域に隣接した前記複数個の位置に前記電位制御領域から離間してそれぞれ配置され、前記フォトダイオードが生成した信号電荷を互いに独立した輸送経路に沿って転送されてそれぞれ一時蓄積する第２導電型の電荷蓄積領域を有する画素を複数配列した画素アレイ部と、
    前記画素を駆動し、前記画素からの信号を処理する周辺回路部と、
    を同一半導体チップ上に集積化し、前記画素のそれぞれにおいて、前記電位制御領域に印加されるパルス電圧である経路選択信号によって、前記変調領域及び前記表面埋込領域の電位が制御されて、前記画素のそれぞれの前記輸送経路が選択されることを特徴とする固体撮像装置。
  7. 前記画素のそれぞれにおいて、
    前記電位制御領域のそれぞれから、複数の輸送経路に沿って、前記信号電荷が互いに独立して転送されるように、前記電位制御領域のそれぞれに複数の前記電荷蓄積領域が割り当てられることを特徴とする請求項６に記載の固体撮像装置。
  8. 前記画素のそれぞれは、前記電位制御領域の前記複数個の配列の中央に、前記極座標の中心を中心とする第１導電型の中央電位制御領域を更に備え、
    前記画素のそれぞれにおいて、前記中央電位制御領域に固定電位を印加することを特徴とする請求項６又は７に記載の固体撮像装置。
  9. 前記画素のそれぞれが、
    前記中央電位制御領域のパターンの外周側の上面から、前記複数個の配列の内周側に沿った前記電位制御領域のパターンの内周側の上面に至る領域を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜の上面に配置された補助ゲート電極を更に備え、
    前記画素のそれぞれの前記経路選択信号が印加されないタイミングにおいて、前記補助ゲート電極に非信号電荷誘起パルスを印加して、前記補助ゲート電極の直下に信号電荷とは反対導電型のキャリアである非信号電荷を誘起することを特徴とする請求項８に記載の固体撮像装置。
  10. 前記光電変換層の下面に、前記光電変換層よりも高不純物密度で第１導電型の裏側バイアス層を更に備え、
    前記裏側バイアス層に印加する電圧で、前記画素のそれぞれの前記光電変換層を空乏化させることを特徴とする請求項６～９のいずれか１項に記載の固体撮像装置。
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