KR20210049103A - 고체 촬상 소자 - Google Patents

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KR20210049103A
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KR1020217005136A
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카즈키 노모토
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술은, 촬상 화상의 표시 얼룩을 저감할 수 있는 고체 촬상 소자를 제공하는 것을 목적으로 한다. 고체 촬상 소자는, 광전변환부, 광전변환부에 접속된 전송 게이트부, 전송 게이트부에 접속된 FD부 및 광전변환부, 전송 게이트부 및 FD부를 덮는 층간 절연막을 갖는 제1 기판과, 층간 절연막을 통하여 FD부에 접속된 화소 트랜지스터의 일부를 구성하고 또한 백 게이트부를 갖는 증폭 트랜지스터를 가지고, 층간 절연막과 이웃하여 배치된 제2 기판을 구비하고 있다.

Description

고체 촬상 소자
본 기술은, 고체 촬상 소자에 관한 것이다.
특허 문헌 1에는, 리크 전류에 기인하는 노이즈를 저감할 수 있는 고체 촬상 소자가 개시되어 있다.
특허 문헌 1: 일본 특개2014-41972호 공보
특허 문헌 1에 개시되어 있는 바와 같이, 화소를 구성하는 샘플링 트랜지스터 및 아날로그 메모리 리셋 트랜지스터의 백 게이트의 억제에 의해 메모리로의 리크(노이즈)를 저감해도, 노이즈 제어의 효과를 충분히 얻을 수 없다는 문제가 있다.
본 기술의 목적은, 촬상 화상의 표시 얼룩을 저감할 수 있는 고체 촬상 소자를 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 기술의 한 양태에 의한 고체 촬상 소자는, 광전변환부, 상기 광전변환부에 접속된 전송 게이트부, 상기 전송 게이트부에 접속된 플로팅 디퓨전부 및 상기 광전변환부, 상기 전송 게이트부 및 상기 플로팅 디퓨전부를 덮는 절연막을 갖는 제1 기판과, 상기 절연막을 통하여 상기 플로팅 디퓨전부에 접속된 회로의 일부를 구성하고 또한 백 게이트를 갖는 제1 트랜지스터를 가지고, 상기 절연막과 이웃하여 배치된 제2 기판을 구비한다.
상기 제1 트랜지스터는, SOI 구조를 가지고 있어도 좋다.
상기 제1 트랜지스터는, 상기 백 게이트에 접속된 프런트 게이트를 가지고 있어도 좋다.
상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고, 상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고, 상기 백 게이트 절연막과, 상기 프런트 게이트 절연막과는, 막 종류 또는 막 구조가 달라도 좋다.
상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고, 상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고, 상기 백 게이트 절연막과, 상기 프런트 게이트 절연막은 막질이 달라도 좋다.
상기 제2 기판은, 상기 백 게이트에 접속된 스위치부를 가지고 있어도 좋다.
상기 한 양태에 의한 고체 촬상 소자는, 상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 SOI 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하고 있어도 좋다.
상기 한 양태에 의한 고체 촬상 소자는, 상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 벌크 실리콘 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하고 있어도 좋다.
상기 제2 기판은, 상기 회로의 일부를 구성하는 제2 트랜지스터와, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 형성된 층간 절연막을 가지고 있어도 좋다.
상기 제2 기판은, 복수의 상기 제1 트랜지스터를 가지고, 상기 복수의 제1 트랜지스터의 적어도 일부는, 프런트 게이트가 서로 접속 가능하게 마련되어 있어도 좋다.
상기 제1 기판은, 복수의 상기 광전변환부 및 복수의 상기 전송 게이트부를 가지고 있어도 좋다.
도 1은 본 기술에 관한 고체 촬상 소자의 기판의 구성례를 도시하는 도면.
도 2는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 개략 구성을 도시하는 단면도.
도 3은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 4는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 화소 트랜지스터의 배선 레이아웃의 한 예를 도시하는 도면.
도 5는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 개략 구성을 도시하는 단면도.
도 6은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 1).
도 7은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 2).
도 8은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 3).
도 9는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 4).
도 10은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 5).
도 11은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 6).
도 12는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 7).
도 13은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 8).
도 14는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 9).
도 15는 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 10).
도 16은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 11).
도 17은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 제조 공정 단면도(그 12).
도 18은 본 기술의 제1 실시 형태에 의한 고체 촬상 소자의 효과를 설명하는 도면.
도 19는 본 기술의 제2 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 개략 구성을 도시하는 단면도.
도 20은 본 기술의 제2 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 21은 본 기술의 제2 실시 형태에 의한 고체 촬상 소자에 마련된 화소 트랜지스터의 배선 레이아웃의 한 예를 도시하는 도면.
도 22는 본 기술의 제2 실시 형태에 의한 고체 촬상 소자에 마련된 증폭 트랜지스터의 개략 구성을 도시하는 단면도.
도 23은 본 기술의 제3 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 24는 본 기술의 제3 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 25는 본 기술의 제3 실시 형태에 의한 고체 촬상 소자에 마련된 화소 트랜지스터의 배선 레이아웃의 한 예를 도시하는 도면.
도 26은 본 기술의 제3 실시 형태에 의한 고체 촬상 소자에 마련된 스위치부의 제어 타이밍을 도시하는 타이밍 차트.
도 27은 본 기술의 제4 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 개략 구성을 도시하는 단면도.
도 28은 본 기술의 제4 실시 형태에 의한 고체 촬상 소자에 마련된 콤퍼레이터 회로의 회로 구성례를 도시하는 도면.
도 29는 본 기술의 제4 실시 형태에 의한 고체 촬상 소자에 마련된 콤퍼레이터 회로의 배선 레이아웃의 한 예를 도시하는 도면.
도 30은 본 기술의 제4 실시 형태에 의한 고체 촬상 소자에 마련된 콤퍼레이터 회로를 구성하는 MOSFET의 개략 구성을 도시하는 단면도.
도 31은 본 기술의 제4 실시 형태의 변형례에 의한 고체 촬상 소자에 마련된 콤퍼레이터 회로의 배선 레이아웃의 한 예를 도시하는 도면.
도 32는 본 기술의 제7 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 33은 본 기술의 제8 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
도 34는 본 기술의 제9 실시 형태에 의한 고체 촬상 소자의 하나의 화소의 회로 구성례를 도시하는 도면.
본 기술에 의한 각 실시 형태에 공통되는 고체 촬상 소자의 기판의 개략 구성에 관해 도 1을 이용하여 설명한다.
도 1에 도시하는 바와 같이, 본 기술에 관한 고체 촬상 소자(IS)는, 제1 기판(1), 제2 기판(2) 및 제3 기판의 3개의 기판이 적층된 기판 적층 구조를 가지고 있다. 제1 기판(1)은, 입사광을 그 광량에 응한 양의 전하(본 기술에서는 전자)로 광전변환하는 복수의 광전변환부(도시 생략)를 갖는 광전변환 기판이다. 제1 기판(1)은, 광전변환부가 2차원 어레이형상으로 배열된 광전변환부 형성 영역(1α)을 가지고 있다. 광전변환부는, 예를 들어 포토 다이오드로 구성되어 있다. 광전변환부의 상세한 구성에 관해서는 후술한다.
제2 기판(2)은, 제1 기판(1)에 이웃하여 배치되어 있다. 제2 기판(2)은, 제1 기판(1)에 마련된 광전변환부와 함께 화소를 구성하는 화소 트랜지스터(상세하게는 후술)를 가지고 있다. 제2 기판(2)은, 화소 트랜지스터가 형성된 화소 트랜지스터 형성 영역(2α)을 가지고 있다. 화소 트랜지스터는, 광전변환부에 대응하여 복수 마련되어 있다. 화소 트랜지스터는, 광전변환부를 제어하는 복수의 트랜지스터로 구성되어 있다. 화소 트랜지스터의 상세한 구성에 관해서는 후술한다.
제3 기판(3)은, 제2 기판(2)에 이웃하여 배치되어 있다. 제3 기판(3)은, 제2 기판(2)에 마련된 화소 트랜지스터로부터 송신된 아날로그의 전기 신호를 이용하여 소정의 신호 처리를 실행하는 로직 회로(도시 생략)를 가지고 있다. 제3 기판(3)은, 로직 회로가 형성된 로직 회로 형성 영역(3α)을 가지고 있다. 로직 회로는, 당해 소정의 신호 처리를 실행하는 신호 처리 회로뿐만 아니라, 당해 신호 처리 회로, 제1 기판(1)에 마련된 광전변환부 및 제2 기판(2)에 마련된 화소 트랜지스터 등을 제어하는 제어 회로도 가지고 있다. 또한, 제3 기판(3)은, 로직 회로를 제어하는 제어 신호를 고체 촬상 소자(IS)의 외부로부터 입력하기 위한 입력 단자(도시 생략)를 가지고 있다. 또한, 제3 기판(3)은, 로직 회로로부터 출력되는 출력 신호를 고체 촬상 소자(IS)의 외부에 출력하기 위한 출력 단자를 가지고 있다.
[제1 실시 형태]
본 기술의 제1 실시 형태에 의한 고체 촬상 소자에 관해 도 2부터 도 18을 이용하여 설명한다. 도 2는, 본 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 복수의 화소 중 하나의 화소의 단면도이다. 또한, 도 2에서는, 이해를 용이하게 하기 위해, 광의 입사측이 하측에 도시되어 있다.
도 2에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS1)는, 광전변환부(11), 광전변환부(11)에 접속된 전송 게이트부(12G), 전송 게이트부(12G)에 접속된 플로팅 디퓨전(이하, 「FD」라고 약기한다)부(13) 및 광전변환부(11), 전송 게이트부(12G) 및 FD부(13)를 덮는 층간 절연막(절연막의 한 예)(14)을 갖는 제1 기판(1)을 구비하고 있다. 광전변환부(11)는, 예를 들어 N형의 실리콘으로 형성된 포토 다이오드로 구성되어 있다.
보다 구체적으로, 제1 기판(1)에 구비된 광전변환부(11)는, 제1 도전형(p형)의 웰 영역(111)과 웰 영역(111)상에 웰 영역(111)과 접하여 마련된 제2 도전형(n형)의 전하 생성 영역(112)을 가지고 있다. 광전변환부(11)는, 웰 영역(111)과 전하 생성 영역(112)에서 pn 접합을 구성하고 있다. 광전변환부(11)는, 전하 생성 영역(112)상에 전하 생성 영역(112)에 접하여 마련된 p+형의 저부 피닝층(113)과, 전하 생성 영역(112)의 측벽을 둘러싸는 p+형의 측면 피닝층(114)을 가지고 있다. 광전변환부(11)의 전하 생성 영역(112)이, 전하(전자)를 생성하는 포토 다이오드의 일부로서 기능한다. 즉, 광전변환부(11)는, 전하 생성 영역(112) 상면측의 저부 피닝층(113)의 계면, 측면측의 측면 피닝층(114)과의 계면 및 웰 영역(111)과의 계면에서, 암전류의 발생을 억제할 수 있도록 되어 있다.
제1 기판(1)의 내부에는, 매트릭스형상으로 배치된 복수의 화소의 각각의 사이를 전기적으로 분리하는 화소 분리부(15)가 마련되어 있다. 화소 분리부(15)로 구획된 복수의 영역의 각각에, 광전변환부(11)가 마련되어 있다. 도 2에 도시하는 고체 촬상 소자(IS1)를 제1 기판(1)측, 즉 광의 입사측에서 본 경우, 화소 분리부(15)는, 예를 들어 복수의 화소의 사이에 개재하도록 격자형상으로 형성되어 있다. 화소 분리부(15)의 형상은 사각형 격자로 한정되지 않고, 육각형의 허니컴 격자 등 다른 토폴로지라도 상관 없다. 화소가 되는 광전변환부(11)는, 화소 분리부(15)에서 격자형상으로 구획된 각각의 영역 내에 배치되어 있다.
본 실시 형태에 의한 고체 촬상 소자(IS1)의 각 화소는, 각 화소의 광전변환부(11)로부터 신호 전하를 전송하는 전송 게이트부(12G)를 가지고 있다. 전송 게이트부(12G)의 일부는, 웰 영역(111)을 관통하여 전하 생성 영역(112)에 달하도록 마련되어 있다. 또한, 전송 게이트부(12G)의 잔부는, 웰 영역(111)으로부터 튀어나와서 마련되어 있다.
전송 게이트부(12G)의 양측에는, n+형의 소스부(12S) 및 n+형의 드레인부(12D)가 마련되어 있다. 전송 게이트부(12G), 소스부(12S) 및 드레인부(12D)에 의해 전송 트랜지스터(12)가 구성되어 있다.
제1 기판(1)에는, 전송 게이트부(12G)의 옆으로서 드레인부(12D)와 일부가 겹쳐서 FD부(13)가 마련되어 있다. FD부(13)는, 광전변환부(11)로부터 전송된 신호 전하를 일시 축적하도록 되어 있다. FD부(13)의 잔부는, 웰 영역(111)에 매입되어 있다. FD부(13)는, 부유 확산 영역 등의 전기적으로 부유 상태가 된 반도체 영역으로 구성되어 있다.
층간 절연막(14)은, FD부(13), 전송 게이트부(12G), 소스부(12S) 및 드레인부(12D)에 접촉하여 마련되어 있다. 층간 절연막(14)에는, FD부(13)의 일부를 노출하는 개구부가 형성되어 있고, 이 개구부에는 접속 배선(131)이 매입되어 있다. 접속 배선(131)은, 제2 기판(2)에 마련된 증폭 트랜지스터(21) 및 리셋 트랜지스터(22)(상세하게는 후술)에 접속되어 있다.
제1 기판(1)에는, 저부 피닝층(113)에 접하여 평탄화막(19)이 마련되어 있다. 본 실시 형태에 의한 고체 촬상 소자(IS1)는, 이면 조사형의 구조를 가지고 있다. 이 때문에, 평탄화막(19)은, SiO2 등의 광을 투과하는 절연 재료를 이용하여 형성되어 있다. 화소 분리부(15)는, 깊이 파고 든 화소 분리 홈의 내측을 절연막으로 피복하고, 이 절연막을 통하여 화소 분리 홈에 텅스텐(W) 등의 차광성의 금속을 매입하여 마련되어 있다. 또한, 화소 분리 홈의 내측을 피복하는 절연막으로서, 하프늄산화막(HfO2막) 등의 「고정 전하막」을 이용하여, 화소 분리 홈에 절연막 등을 충전하여 화소 분리부(15)를 구성하여도 좋다. 화소 분리부(15)를 구성하는 고정 전하막으로서, HfO2 이외에도, Hf, 지르코늄(Zr), 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 마그네슘(Mg), 이트륨(Y), 란타노이드 원소 등의 산화물의 적어도 하나를 포함하는 절연막이 사용 가능하다. 고정 전하막으로 화소 분리부(15)를 구성하는 경우, 광전변환부(11)의 전하 생성 영역(112)과의 측면측의 계면을 구성하는 측면 피닝층(114)은 생략하여도 좋다.
제1 기판(1)은, 광전변환부(11)의 광의 입사측에 마련된 평탄화막(19), 컬러 필터(CF)(18) 및 마이크로 렌즈(17)를 가지고 있다. 평탄화막(19), 컬러 필터(CF)(18) 및 마이크로 렌즈(17)에 의해 광 입사부가 구성되어 있다. 마이크로 렌즈(17), 컬러 필터(18) 및 평탄화막(19)을 순차적으로 통하여 입사한 입사광은, 광전변환부(11)에서 수광되어 광전변환이 행해진다.
고체 촬상 소자(IS1)는, 층간 절연막(14)을 통하여 FD부(13)에 접속된 화소 트랜지스터(회로의 한 예)의 일부를 구성하고 또한 백 게이트(21BG)를 갖는 증폭 트랜지스터(21)(제1 트랜지스터의 한 예)를 가지고 층간 절연막(14)과 이웃하여 배치된 제2 기판(2)을 구비하고 있다. 증폭 트랜지스터(21)는, 예를 들어 N형의 MOSFET로 구성되어 있다. 증폭 트랜지스터(21)의 상세한 구성은 후술한다. 제1 기판(1)과 제2 기판(2)은, 소정 영역에서의 전기적 접속이 확보된 상태에서 예를 들어 접착제로 맞붙여져 있다.
제2 기판(2)은, 증폭 트랜지스터(21)에 접속된 리셋 트랜지스터(22)와, 증폭 트랜지스터(21)에 접속된 선택 트랜지스터(23)(도 2에서는 도시 생략, 도 3 참조)를 가지고 있다. 또한, 제2 기판(2)은, 배선 전극(241), 절연막(242) 및 접합 전극(243)을 갖는 적층부(249)를 가지고 있다. 배선 전극(241)과 절연막(242)은 교대로 적층하여 형성되어 있다. 접합 전극(243)은, 적층부(249)의 표면에 일부를 노출하여 형성되어 있다. 적층부(249)는, 절연막(242)에 형성된 스루 홀에 매입된 접속 전극(244)을 가지고 있다. 접속 전극(244)은, 소정 개소에 마련되어 있고, 배선 전극(241)끼리를 전기적으로 접속하거나, 배선 전극(241)과 접합 전극(243)을 접속하거나 하도록 되어 있다.
고체 촬상 소자(IS1)는, 로직 회로를 갖는 제3 기판(3)을 구비하고 있다. 도 3에서는, 로직 회로의 일부를 구성하는 콤퍼레이터 회로(31)가 도시되어 있다. 콤퍼레이터 회로(31)는, 광전변환부(11)에서 광전변환된 아날로그의 전기 신호를 디지털 신호로 변환하는 ADC(아날로그-디지털 변환 장치)에 마련되어 있다. 본 실시 형태에 의한 고체 촬상 소자(IS1)는, ADC가 화소마다 마련된 구성을 가지고 있다. 또한, 제3 기판(3)은, 배선 전극(341), 절연막(342) 및 접합 전극(343)을 갖는 적층부(349)를 가지고 있다. 배선 전극(341)과 절연막(342)은 교대로 적층하여 형성되어 있다. 접합 전극(343)은, 적층부(349)의 표면에 일부를 노출하여 형성되어 있다. 적층부(349)는, 절연막(342)에 형성된 스루 홀에 매입된 접속 전극(344)을 가지고 있다. 접속 전극(344)은, 소정 개소에 마련되어 있고, 배선 전극(341)끼리를 전기적으로 접속하거나, 배선 전극(341)과 접합 전극(343)을 접속하거나 하도록 되어 있다.
제2 기판(2) 및 제3 기판(3)은, 접합 전극(24) 및 접합 전극(34)을 서로 마주보게 하여 배치되어 있다. 제2 기판(2) 및 제3 기판(3)은, 고체 촬상 소자(IS1)의 제조 과정에서의 열처리 공정에서, 접합 전극(24) 및 접합 전극(34)끼리, 절연막(242) 및 절연막(342)끼리에 의해 접합된다.
<화소의 구성례>
다음으로, 본 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 화소의 회로 구성에 관해 도 2를 참조하면서 도 3을 이용하여 설명한다. 고체 촬상 소자(IS1)에 마련된 복수의 화소는, 서로 동일한 회로 구성을 가지고 있다. 이 때문에, 도 3에서는, 복수의 화소 중의 하나의 화소(P)의 회로 구성이 도시되어 있다. 또한, 도 3에서는, 각 트랜지스터의 게이트부, 소스부 및 드레인부의 참조 부호는, 「G」, 「S」 및 「D」로 표기되어 있다. 또한, 증폭 트랜지스터의 프런트 게이트부, 백 게이트부, 소스부 및 드레인부의 참조 부호는, 「FG」, 「BG」, 「G」,「S」 및 「D」로 표기되어 있다.
도 3에 도시하는 바와 같이, 고체 촬상 소자(IS1)에 마련된 화소(P)는, 예를 들어 포토 다이오드로 구성된 광전변환부(11)를 가지고 있다. 화소(P)는, 광전변환부(11)에 대해, 전송 트랜지스터(12), 증폭 트랜지스터(21), 선택 트랜지스터(23) 및 리셋 트랜지스터(22)의 4개의 트랜지스터를 능동 소자로서 가지고 있다. 전송 트랜지스터(12)는, 제1 기판(1)에 마련되고, 증폭 트랜지스터(21), 선택 트랜지스터(23) 및 리셋 트랜지스터(22)는 제2 기판(2)에 마련되어 있다. 이와 같이, 고체 촬상 소자(IS1)에서는, 적층된 기판에 걸쳐 하나의 화소가 구성되어 있다. 또한, 제2 기판(2)에 마련된 증폭 트랜지스터(21), 선택 트랜지스터(23) 및 리셋 트랜지스터(22)에 의해 화소 트랜지스터가 구성되어 있다. 또한, 형성되어 있는 기판은 다르지만, 화소 트랜지스터에 전송 트랜지스터(12)도 포함시켜도 좋다.
전송 트랜지스터(12)는, 광전변환부(11)와 FD부(13) 사이에 접속되어 있다. 전송 트랜지스터(12)의 소스부(12S)는 광전변환부(11)를 구성하는 포토 다이오드의 캐소드에 접속되어 있다. 전송 트랜지스터(12)의 전송 게이트부(12G)는, 구동 신호(TRG)가 입력되는 입력 단자(도시 생략)에 접속되어 있다. 전송 트랜지스터(12)의 드레인부(12D)는, FD부(13)에 접속되어 있다. 전송 트랜지스터(12)는, 제3 기판(3)에 마련된 로직 회로를 구성하는 수직 주사 회로(도시 생략)로부터 공급되는 구동 신호(TRG)에 의해 온 상태가 되었을 때, 광전변환부(11)에 축적되어 있는 전하를 FD부(13)에 전송하도록 되어 있다.
FD부(13)의 캐소드에는, 전송 트랜지스터(12) 및 접속 배선(131)을 통하여 증폭 트랜지스터(21)의 프런트 게이트(12FG)가 접속되어 있다. FD부(13)의 애노드는 그라운드(GND)에 접속되어 있다.
증폭 트랜지스터(21)의 프런트 게이트(FG)(21)는, 접속 배선(241a)을 통하여 리셋 트랜지스터(22)의 소스부(22S)에 접속되어 있다. 증폭 트랜지스터(21)의 드레인부(21D)는, 전원(VDD)에 접속되어 있다. 증폭 트랜지스터(21)의 소스부(21S)는, 선택 트랜지스터(23)의 드레인부(23D)에 접속되어 있다. 증폭 트랜지스터(21)의 소스부(21S) 및 선택 트랜지스터(23)의 드레인부(23D)는, N형의 불순물 영역에 의해 공유화되어 있다. 증폭 트랜지스터(21)의 백 게이트부(21BG)에는, 백 게이트 전압(VBG)이 입력되는 입력 단자(도시 생략)에 접속되어 있다. 당해 입력 단자는, 제3 기판(3)에 마련된 입력 단자부에 배치되어 있다. 상세는 후술하지만, 증폭 트랜지스터(21)는, 백 게이트 전압(VBG)에 의해 백 게이트부(21BG)에 인가하는 전압을 제어함에 의해, 화소(P)에 생기는 노이즈를 제어하도록 되어 있다.
선택 트랜지스터(23)의 소스부(23S)는, 신호선(VSL)에 접속되어 있다. 선택 트랜지스터(23)의 게이트부(23G)는, 구동 신호(SEL)가 입력되는 입력 단자(도시 생략)에 접속되어 있다. 증폭 트랜지스터(21)는, 선택 트랜지스터(23)를 통하여 신호선(VSL)에 접속되어 있다. 증폭 트랜지스터(21)는, 제3 기판(3)에 마련된 정전류원(30)과 소스 팔로워를 구성하고 있다. 제3 기판(3)에 마련된 로직 회로를 구성하는 주사 회로(도시 생략)로부터 공급되는 구동 신호(SEL)에 의해 선택 트랜지스터(23)가 온 상태가 되면, 증폭 트랜지스터(21)는, FD부(13)의 전위를 증폭하고, 그 전위에 응한 전압을 나타내는 화소 신호(Vout)를 신호선(VSL)에 출력한다. 화소(P)로부터 출력된 화소 신호(Vout)는, 신호선(VSL)을 통하여, 화소(P)에 대응하여 마련된 ADC(도시 생략)의 콤퍼레이터 회로(31)(도 2 참조)에 공급된다.
리셋 트랜지스터(22)는, 전원(VDD)과 FD부(13) 사이에 접속되어 있다. 리셋 트랜지스터(22)의 드레인부(22D)는 전원(VDD)에 접속되어 있다. 리셋 트랜지스터(22)의 소스부(22S)는, FD부(13)에 접속되어 있다. 리셋 트랜지스터(22)의 게이트부(22G)는, 구동 신호(RST)가 입력되는 입력 단자(도시 생략)에 접속되어 있다. 리셋 트랜지스터(22)가 주사 회로(도시 생략)로부터 공급되는 구동 신호(RST)에 의해 온 상태가 되면, FD부(13)의 전위가 전원(VDD)의 전위로 리셋된다.
FD부(13)는, 전송 트랜지스터(12), 증폭 트랜지스터(21) 및 리셋 트랜지스터(22)의 전기적인 접속점에 형성되어 있다. 전송 트랜지스터(12), 증폭 트랜지스터(21), 리셋 트랜지스터(22) 및 선택 트랜지스터(23)는, 예를 들어 N형의 금속-산화물-반도체 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect TransIS1tor: MOSFET)로 구성되어 있다.
(화소 트랜지스터의 배선 레이아웃의 구성)
다음으로, 제2 기판(2)에 마련된 화소 트랜지스터의 배선 레이아웃의 구성례에 관해 도 4를 이용하여 설명한다. 도 4에는, 도 3에 도시하는 화소(P)에 마련된 화소 트랜지스터의 배선 레이아웃이 도시되어 있다.
도 4에 도시하는 바와 같이, 증폭 트랜지스터(21)의 프런트 게이트부(21FG)의 양측의 일방에 드레인부(21D)가 배치되고, 당해 양측의 타방에 선택 트랜지스터(23)의 드레인부(23D)와 공유화된 소스부(21S)가 배치되어 있다. 드레인부(21D) 및 소스부(21S)는, N형의 불순물 영역으로 구성되어 있다. 프런트 게이트부(21FG)의 프런트 게이트 전극(211f)은, 예를 들어 폴리실리콘으로 형성되어 있다. 증폭 트랜지스터(21)의 백 게이트부(21BG)는, 소자 분리 영역(25)을 통하여 드레인부(21D)의 옆에 배치되어 있다. 백 게이트부(21BG)를 구성하는 백 게이트 전극(211b)은, 예를 들어 고농도 불순물 영역으로 형성되어 있다. 소자 분리 영역(25)은, 예를 들어 STI(Shallow Trench Isolation) 기술을 이용하여 형성되어 있다.
선택 트랜지스터(23)의 게이트부(23G)의 양측의 일방에 드레인부(23D)가 배치되고, 당해 양측의 타방에 소스부(23S)가 배치되어 있다. 선택 트랜지스터(23)의 게이트부(23G)를 구성하는 게이트 전극(231g)은, 예를 들어 폴리실리콘으로 형성되어 있다. 소스부(23S)는, 예를 들어 N형의 불순물 영역으로 구성되어 있다. 선택 트랜지스터(23)와 증폭 트랜지스터(21)는 개략 일직선상에 배치되어 있다.
리셋 트랜지스터(22)의 게이트부(22G)의 양측의 일방에 소스부(22S)가 배치되고, 당해 양측의 타방에 드레인부(22D)가 배치되어 있다. 리셋 트랜지스터(22)의 게이트부(22G)의 게이트 전극(221g)은, 예를 들어 폴리실리콘으로 형성되어 있다. 소스부(22S) 및 드레인부(22D)는, 예를 들어 N형의 불순물 영역으로 구성되어 있다. 리셋 트랜지스터(22)는, 증폭 트랜지스터(21) 및 선택 트랜지스터(23)와 병렬하여 배치되어 있다.
증폭 트랜지스터(21)의 프런트 게이트부(21FG)의 프런트 게이트 전극(211f)과, 리셋 트랜지스터(22)의 드레인부(22D) 사이에는, 굴곡 형상을 갖는 접속 배선(241a)이 형성되어 있다. 접속 배선(241a)의 일단은, 증폭 트랜지스터(21)의 프런트 게이트부(21FG)상에 형성된 콘택트 영역(21Cf)에 접속되어 있다. 접속 배선(241a)의 타단은, 리셋 트랜지스터(22)의 드레인부(22D)상에 형성된 콘택트 영역(22Cd)에 접속되어 있다. 콘택트 영역(21Cf)은, 증폭 트랜지스터(21)의 프런트 게이트 전극(211f)상의 일부를 노출시켜서 층간 절연막(26)(도 2 참조)에 형성된 개구부에 금속(예를 들어 구리) 전극이 매입된 구성을 가지고 있다. 콘택트 영역(22Cd)은, 리셋 트랜지스터(22)의 드레인부(22D)상의 일부를 노출시켜서 층간 절연막(26)(도 2 참조)에 형성된 개구부에 금속(예를 들어 구리) 전극이 매입된 구성을 가지고 있다. 접속 배선(241a)의 일단 및 타단은 이들 금속 전극에 접속되어 있다.
접속 배선(241a)의 굴곡부에는, 제1 기판(1)에 형성된 FD부(13)에 접속되는 접속 배선(131)이 형성되어 있다. 접속 배선(131)은, 층간 절연막(26), 제2 기판(2)을 구성하는 벌크 실리콘 및 제1 기판(1)에 형성된 층간 절연막(14)을 관통하고, 또한 FD부(13)상의 일부를 개구하는 개구부에 매입되어 형성되어 있다.
증폭 트랜지스터(21)의 드레인부(21D)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(21Cd)이 형성되어 있다. 이에 의해, 드레인부(21D)는, 전원(VDD)과 접속되고, 전원 전압이 인가될 수 있다. 증폭 트랜지스터(21)의 백 게이트부(21BG)의 백 게이트 전극(211b)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(21Cb)이 형성되어 있다. 이에 의해, 백 게이트부(21BG)는, 백 게이트 전압(VBG)이 입력되는 입력 단자에 접속되고, 백 게이트 전압(VBG)이 인가될 수 있다.
선택 트랜지스터(23)의 게이트부(23G)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(23Cg)이 형성되어 있다. 이에 의해, 선택 트랜지스터(23)의 게이트부(23G)는, 구동 신호(SEL)가 입력되는 입력 단자에 접속되고, 구동 신호(SEL)로 온/오프 상태가 제어될 수 있다. 또한, 선택 트랜지스터(23)의 소스부(23S)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(23Cs)이 형성되어 있다. 이에 의해, 선택 트랜지스터(23)의 소스부(23S)는 신호선(VSL)에 접속되고, 제3 기판(3)에 마련된 로직 회로에 화소 신호(Vout)를 출력할 수 있다.
리셋 트랜지스터(22)의 게이트부(22G)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(22Cg)이 형성되어 있다. 이에 의해, 리셋 트랜지스터(22)의 게이트부(22G)는, 구동 신호(TRG)가 입력되는 입력 단자에 접속되고, 구동 신호(TRG)로 온/오프 상태가 제어될 수 있다. 또한, 리셋 트랜지스터(22)의 소스부(22S)상에는, 제1 기판(1)에 형성된 측면 피닝층(114)에 접속된 콘택트 영역(22Cs)이 형성되어 있다. 콘택트 영역(22Cs)은, 층간 절연막(26), 제2 기판(2)을 구성하는 벌크 실리콘 및 제1 기판(1)에 형성된 층간 절연막(14)을 관통하고, 또한 소스부(22S)상의 일부를 개구하는 개구부에 금속(예를 들어 구리) 전극이 매입되어 형성되어 있다. 이에 의해, 리셋 트랜지스터(22)의 소스부(22S)는, 광전변환부(11)를 구성하는 포토 다이오드의 애노드에 접속된다.
(증폭 트랜지스터의 구성)
다음으로, 본 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 증폭 트랜지스터(21)의 구성에 관해 도 5를 이용하여 설명한다.
도 5에 도시하는 바와 같이, 증폭 트랜지스터(21)는, P형의 실리콘 기판(214)과, 실리콘 기판(214)상에 형성된 백 게이트 절연막(212b)과, 백 게이트 절연막(212b)상에 형성된 실리콘층(213)을 가지고 있다. 이와 같이, 증폭 트랜지스터(21)는, 백 게이트 절연막(212b)상에 실리콘층(213)을 갖는 SOI 구조를 가지고 있다. 백 게이트 절연막(212b)은, 예를 들어 매입 산화막(BOX: Buried Oxide)으로 구성되어 있다. 실리콘층(213)은 불순물 농도가 예를 들어 5×1017로부터 1×1020 (/㎤)의 P형의 실리콘막으로 형성되어 있다.
또한, 증폭 트랜지스터(21)는, 실리콘층(213)상에 형성된 프런트 게이트부(21FG)를 가지고 있다. 증폭 트랜지스터(21)는, 프런트 게이트부(21FG)의 양측의 일방의 실리콘층(213)에 형성된 소스부(21S)와, 당해 양측의 타방의 실리콘층(213)에 형성된 드레인부(21D)를 가지고 있다. 프런트 게이트부(21FG)는, 실리콘층(213)상에 형성된 프런트 게이트 절연막(212f)과, 프런트 게이트 절연막(212f)상에 형성된 프런트 게이트 전극(211f)을 가지고 있다.
증폭 트랜지스터(21)는, 실리콘 기판(214)에 형성된 백 게이트 전극(211b)을 가지고 있다. 백 게이트 전극(211b)은, 실리콘 기판(214)에 형성된 고농도 불순물 영역으로 구성되어 있다. 백 게이트 전극(211b)은, 소자 분리 영역(25)에 의해 드레인부(21D)와 분리되어 있다. 백 게이트 전극(211b)과 백 게이트 절연막(212b)에 의해 백 게이트부(21BG)가 구성되어 있다.
본 실시 형태에 의한 고체 촬상 소자(IS1)에서는, 화소마다 증폭 트랜지스터(21)의 백 게이트부(21BG)에 인가하는 백 게이트 전압(VBG)을 조정할 수 있게 되어 있어도 좋다. 또한, 본 실시 형태에 의한 고체 촬상 소자(IS1)에서는, 소정의 에어리어에 포함되는 화소마다 증폭 트랜지스터(21)의 백 게이트부(21BG)에 인가하는 백 게이트 전압(VBG)을 조정할 수 있게 되어 있어도 좋다.
(증폭 트랜지스터의 제조 방법)
다음으로, 본 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 증폭 트랜지스터(21)의 제조 방법에 관해 도 6부터 도 17을 이용하여 설명한다. 본 실시 형태에서는, 하나의 웨이퍼상에 복수의 증폭 트랜지스터가 동시에 형성되지만, 도 6부터 도 17에서는, 이 복수의 증폭 트랜지스터 중의 하나의 증폭 트랜지스터의 제조 공정이 도시되어 있다. 또한, 도 9부터 도 17에서는, 이해를 용이하게 하기 위해, 제1 기판(1)의 도시가 생략되어 있다.
상세한 설명은 생략하지만, 도 6에 도시하는 바와 같이, 광전변환부(11), 전송 게이트부(12G), FD부(13) 및 층간 절연막(14)을 구비하는 제1 기판(1)을 형성한다.
다음으로, 도 7에 도시하는 바와 같이, 웨이퍼형상의 실리콘 기판(214)의 일방의 면상에 절연막(27)을 형성하고, 실리콘 기판(214)의 타방의 면상에 장래적으로 백 게이트 절연막(212b)이 되는 절연막(215)을 형성하고, 절연막(215)상에 실리콘층(213)을 형성한 SOI 기판(2a)을 형성한다.
다음으로, 도 8에 도시하는 바와 같이, 절연막(27)을 제1 기판(1)에 형성된 층간 절연막(14)에 대면시킨 상태에서, SOI 기판(2a)과 제1 기판(1)을 예를 들어 접착제(도시 생략)를 이용하여 접합한다.
다음으로, 도 9에 도시하는 바와 같이, SOI 기판(2a)의 소정 영역에, STI 기술을 이용하여 소자 분리 영역(25)을 형성한다.
다음으로, 도 10에 도시하는 바와 같이, SOI 기판(2a)상에 장래적으로 프런트 게이트 절연막(212f)이 되는 산화막(216)을 형성한다. 산화막(216)은, 열산화 처리 또는 소정의 성막 기술을 이용하여 제막된다.
다음으로, 산화막(216)상에 레지스트를 도포하여 패터닝하고, 백 게이트 전극(211b)의 형성 영역을 개구한 레지스트 패턴(도시 생략)을 형성한다. 다음으로, 도 11에 도시하는 바와 같이, 이 레지스트 패턴을 마스크로 하여, 레지스트 패턴에 의해 개구되는 산화막(216), 실리콘층(213) 및 절연막(215)을 순차적으로 에칭하여 제거한다. 이에 의해, 백 게이트 전극(211)이 형성되는 영역에 개구부(217)가 형성된다. 다음으로, 당해 레지스트 패턴을 제거한다.
다음으로, 절연막(215) 및 개구부(217)를 포함하는 SOI 기판(2a)상에 폴리실리콘을 형성한다. 이어서, 당해 폴리실리콘상에 레지스트를 도포하여 패터닝하고, 프런트 게이트 절연막(212f)이 형성되는 영역에 레지스트가 남는 레지스트 패턴(도시 생략)을 형성한다. 다음으로, 도 12에 도시하는 바와 같이, 이 레지스트 패턴을 마스크로 하여, 레지스트 패턴으로 덮이지 않은 영역의 폴리실리콘을 에칭하여 제거한다. 이에 의해, 프런트 게이트 전극(211f)이 형성된다. 이어서, 당해 레지스트 패턴을 제거한다.
다음으로, 도 13에 도시하는 바와 같이, 프런트 게이트 전극(211f)을 마스크로 하여, 프런트 게이트 전극(211f)으로 덮이지 않은 영역의 산화막(216)을 에칭하여 제거한다. 이에 의해, 프런트 게이트 절연막(212f)이 형성됨과 함께, 프런트 게이트부(21FG)가 형성된다.
다음으로, 도 14에 도시하는 바와 같이, SOI 기판(2a)에 불순물을 주입하여, 프런트 게이트부(21FG)의 양측에 노출하는 실리콘층(213) 및 개구부(217)에 노출하는 실리콘 기판(214)에 고농도 불순물 영역을 형성한다. 필요에 응하여 당해 고농도 불순물 영역을 열처리하여 활성화한다. 이에 의해, 프런트 게이트부(21FG)의 양측의 일방에 소스부(21S)가 형성되고, 당해 양측의 타방에 드레인부(21D)가 형성된다. 또한, 개구부(217)에 노출하는 실리콘 기판(214)에 백 게이트 전극(211b)이 형성된다. 이에 의해, 백 게이트부(21BG)가 형성된다.
다음으로, 도 15에 도시하는 바와 같이, 프런트 게이트부(21FG) 및 백 게이트 전극(211b)을 포함하는 SOI 기판(2a)상에 층간 절연막(26)을 형성한다.
다음으로, 도 16에 도시하는 바와 같이, 프런트 게이트 전극(211f), 백 게이트 전극(211b) 및 FD부(13)(도 2 참조)의 적어도 일부를 노출하는 개구부를 형성하고, 이 개구부에 금속 전극을 형성한다. 이에 의해, 프런트 게이트 전극(211f)에 접속된 접속 배선(231)이 형성되고, 백 게이트 전극(211b)에 접속된 접속 배선(232a)이 형성되고, FD부(13)에 접속된 접속 배선(131)이 형성된다. 도시는 생략하지만, 소스부(21S) 및 드레인부(21D)의 적어도 일부를 노출하는 개구부가 형성되고, 이 개구부에 금속 전극이 형성된다. 이에 의해, 소스부(21S) 및 드레인부(21D)의 일방에 소정의 전압을 인가할 수 있고, 타방으로부터 소정의 전압을 출력할 수 있게 된다.
다음으로, 층간 절연막(26) 및 접속 배선(131, 231, 232a)상을 포함하는 SOI 기판(2a)상에 금속막을 형성하여 패터닝한다. 이에 의해, 도 17에 도시하는 바와 같이, 접속 배선(131)과 접속 배선(231)을 접속하는 접속 배선(234a)이 형성되고, 접속 배선(232a)에 접속된 접속 배선(234b)이 형성된다. 또한, 도 17에서는 도시가 생략되어 있는데, 리셋 트랜지스터(22)의 드레인부(22D)상에도 접속 배선(231)과 동시에 접속 배선이 형성되어 있고, 접속 배선(232a)은 당해 접속 배선에도 접속된다. 이에 의해, 증폭 트랜지스터(21)가 완성된다. 이와 같이, 증폭 트랜지스터(21)는, 특별한 제조 기술을 이용하지 않고 형성할 수 있다.
(고체 촬상 소자의 효과)
다음으로, 본 실시 형태에 의한 고체 촬상 소자의 효과에 관해 도 5를 참조하면서 도 18을 이용하여 설명한다. 도 18 중에 도시하는 「N×0」는, 백 게이트 전압(VBG)이 백 게이트부(21BG)에 인가되지 않은 경우의 계조 표시의 시뮬레이션 화상을 나타내고 있다. 도 18 중에 도시하는 「N×2」는, 화소에 생기는 노이즈가 2배가 되도록 백 게이트 전압(VBG)이 백 게이트부(21BG)에 인가된 경우의 계조 표시의 시뮬레이션 화상을 나타내고 있다. 도 18 중에 도시하는 「N×3」은, 화소에 생기는 노이즈가 3배가 되도록 백 게이트 전압(VBG)이 백 게이트부(21BG)에 인가된 경우의 계조 표시의 시뮬레이션 화상을 나타내고 있다. 도 18 중에 도시하는 「N×4」는, 화소에 생기는 노이즈가 4배가 되도록 백 게이트 전압(VBG)이 백 게이트부(21BG)에 인가된 경우의 계조 표시의 시뮬레이션 화상을 나타내고 있다.
도 5에 도시하는 바와 같이, 백 게이트부(21BG)에는, 백 게이트 전극(211b)상에 마련된 접속 배선(232a)을 통하여 백 게이트 전압(VBG)이 인가되도록 되어 있다. 백 게이트부(21BG)에 백 게이트 전압(VBG)을 인가함에 의해, 증폭 트랜지스터(21)의 상호 컨덕턴스를 조정할 수 있다. 고체 촬상 소자(IS1)에 마련된 화소에 생기는 노이즈는, 증폭 트랜지스터(21)의 상호 컨덕턴스의 함수로서 나타낼 수 있고, 당해 상호 컨덕턴스의 역수에 비례한다. 이 때문에, 노이즈가 발생하고 있는 화소에 대해, 증폭 트랜지스터(21)의 상호 컨덕턴스가 작아지도록, 백 게이트부(21BG)에 백 게이트 전압(VBG)을 인가함에 의해, 화소에 발생하고 있는 노이즈를 강조할 수 있다.
상세한 설명은 생략하지만, 고체 촬상 소자(IS1)는, D상(相)의 신호 레벨과, P상의 신호 레벨의 차분을 취함에 의해, 상관 이중 샘플링(Correlated Double Sampling: CDS)을 행하여 화소에 생기는 노이즈를 제거하도록 되어 있다. 여기서, D상의 신호 레벨은, 광전변환부(11)의 광전변환에 의거하는 화소 신호의 신호 레벨이다. P상의 신호 레벨은, FD부(13)가 전원(VDD)에 리셋된 전압에서의 신호 레벨이다. 이 때문에, 화소에 생기는 노이즈를 강조함에 의해, 상관 이중 샘플링에서의 노이즈 감도가 향상하고, 노이즈를 제거하기 쉬워진다.
도 18의 「N×0」으로 도시하는 바와 같이, 상관 이중 샘플링을 통하여도, 화소에 생기는 노이즈를 제거할 수 없고, 계조 표시의 화상에는, 계단형상의 톤 점프(밴딩)가 발생하고 있다. 또한, 도 18의 「N×2」로 도시하는 바와 같이, 화소에 생기는 노이즈가 2배가 되도록 백 게이트부(21BG)에 백 게이트 전압(VBG)이 인가되었다고 해도, 계조 표시의 화상에는, 계단형상의 톤 점프(밴딩)가 약간 발생하고 있다.
이에 대해, 도 18의 「N×3」 및 「N×4」에 도시하는 바와 같이, 화소에 생기는 노이즈가 3배 또는 4배가 되도록 백 게이트부(21BG)에 백 게이트 전압(VBG)이 인가되면, 계조 표시의 화상에는, 계단형상의 톤 점프(밴딩)가 발생하지 않게 된다. 즉, 백 게이트 전압(VBG)에 의해 화소에 생기는 노이즈가 강조되고, 상관 이중 샘플링에서의 노이즈의 감도가 향상하고, 화소에 생기는 노이즈를 제거할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS1)는, 광전변환부(11), 광전변환부(11)에 접속된 전송 게이트부(12G), 전송 게이트부(12G)에 접속된 FD부(13) 및 광전변환부(11), 전송 게이트부(12G) 및 FD부(13)를 덮는 층간 절연막(14)을 갖는 제1 기판(1)과, 층간 절연막(14)을 통하여 FD부(13)에 접속된 화소 트랜지스터의 일부를 구성하고 또한 백 게이트부(21BG)를 갖는 증폭 트랜지스터(21)를 가지고, 층간 절연막(14)과 이웃하여 배치된 제2 기판(2)을 구비하고 있다.
당해 구성을 구비한 고체 촬상 소자(IS1)는, 백 게이트부(21BG)에 인가되는 백 게이트 전압(VBG)을 조정함에 의해, 화소에서 발생하는 노이즈를 조정하고, 촬상 화상의 표시 얼룩을 방지할 수 있다.
[제2 실시 형태]
본 기술의 제2 실시 형태에 의한 고체 촬상 소자에 관해 도 19부터 도 22를 이용하여 설명한다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
(고체 촬상 소자의 하나의 화소의 개략 구성)
우선, 본 실시 형태에 의한 고체 촬상 소자(IS2)의 하나의 화소의 개략 구성에 관해 도 19를 이용하여 설명한다. 또한, 도 20에서는, 복수의 화소 중의 하나의 화소(P)의 회로 구성이 도시되어 있다. 또한, 도 20에서는, 각 트랜지스터의 게이트부, 소스부 및 드레인부의 참조 부호는, 「G」, 「S」 및 「D」로 표기되어 있다. 또한, 증폭 트랜지스터의 프런트 게이트부, 백 게이트부, 소스부 및 드레인부의 참조 부호는, 「FG」, 「BG」, 「G」, 「S」 및 「D」로 표기되어 있다.
도 19 및 도 20에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS2)는, 광전변환부(11), 광전변환부(11)에 접속된 전송 게이트부(12G), 전송 게이트부(12G)에 접속된 FD부(13) 및 광전변환부(11), 전송 게이트부(12G) 및 FD부(13)를 덮는 층간 절연막(절연막의 한 예)(14)을 갖는 제1 기판(1)과, 층간 절연막(14)을 통하여 FD부(13)에 접속된 화소 트랜지스터(회로의 한 예)의 일부를 구성하고 또한 백 게이트부(21BG)를 갖는 증폭 트랜지스터(41)를 가지고, 층간 절연막(14)과 이웃하여 배치된 제2 기판(4)을 구비하고 있다.
또한, 제2 기판(4)에 마련된 증폭 트랜지스터(41)는, 백 게이트부(21BG)에 접속된 프런트 게이트부(21FG)를 가지고 있다. 보다 구체적으로는, 증폭 트랜지스터(41)는, 백 게이트부(21BG) 및 프런트 게이트부(21FG)를 접속하는 접속 배선(411)을 가지고 있다. 접속 배선(411)은, 접속 배선(131) 및 리셋 트랜지스터(22)의 소스부(22S)에도 접속되어 있다. 따라서, 접속 배선(411)은, 접속 배선(131)을 통하여 FD부(13)에 접속되어 있다.
(화소 트랜지스터의 구성)
다음으로, 제2 기판(4)에 마련된 화소 트랜지스터의 구성에 관해 도 21 및 도 22를 이용하여 설명한다. 도 21에는, 도 20에 도시하는 화소(P)에 마련된 화소 트랜지스터의 배선 레이아웃이 도시되어 있다. 도 22에는, 도 20에 도시하는 화소(P)에 마련된 증폭 트랜지스터(41)의 단면도가 도시되어 있다.
도 21에 도시하는 바와 같이, 고체 촬상 소자(IS2)에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 마찬가지로, 증폭 트랜지스터(41)와 선택 트랜지스터(23)가 개략 일직선상에 나란히 배치되어 있다. 또한, 고체 촬상 소자(IS2)에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 마찬가지로, 증폭 트랜지스터(41) 및 선택 트랜지스터(23)와, 리셋 트랜지스터(22)는, 병렬하여 배치되어 있다.
도 21에 도시하는 바와 같이, 접속 배선(411)은, 증폭 트랜지스터(41)의 프런트 게이트부(21FG)와, 증폭 트랜지스터(41)의 백 게이트부(21BG) 사이에 배치되어 있다. 접속 배선(411)의 일단은 프런트 게이트부(21FG)에 접속되고, 접속 배선(411)의 타단은 백 게이트부(21BG)에 접속되어 있다.
보다 구체적으로는, 도 22에 도시하는 바와 같이, 접속 배선(411)의 일단은, 프런트 게이트 전극(211f)상에 형성된 접속 배선(231)에 접속되어 있다. 또한, 접속 배선(411)의 타단은, 백 게이트 전극(211b)상에 형성된 접속 배선(232a)에 접속되어 있다. 이에 의해, 프런트 게이트 전극(211f) 및 백 게이트 전극(211b)은, 접속 배선(231), 접속 배선(411) 및 접속 배선(232a)을 통하여 서로 전기적으로 접속된다. 그 결과, 증폭 트랜지스터(41)의 프런트 게이트부(FG)는, 증폭 트랜지스터(41)의 백 게이트부(21BG)에 전기적으로 접속된다.
이상 설명한 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS2)는, 증폭 트랜지스터(41)가 백 게이트부(21BG)에 접속된 프런트 게이트부(21FG)를 가지고 있는 점을 제외하고, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 구성을 가지고 있다. 고체 촬상 소자(IS2)는, 백 게이트부(21BG)에 프런트 게이트부(21FG)와 같은 전압의 백 게이트 전압(VBG)을 인가할 수 있다. 이에 의해, 고체 촬상 소자(IS2)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제3 실시 형태]
본 기술의 제3 실시 형태에 의한 고체 촬상 소자에 관해 도 23부터 도 26을 이용하여 설명한다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
(고체 촬상 소자의 하나의 화소의 개략 구성)
우선, 본 실시 형태에 의한 고체 촬상 소자(IS3)의 하나의 화소의 개략 구성에 관해 도 23부터 도 25를 이용하여 설명한다. 또한, 도 24에서는, 복수의 화소 중의 하나의 화소(P)의 회로 구성이 도시되어 있다. 또한, 도 24에서는, 각 트랜지스터의 게이트부, 소스부 및 드레인부의 참조 부호는, 「G」, 「S」 및 「D」로 표기되어 있다. 또한, 증폭 트랜지스터의 프런트 게이트부, 백 게이트부, 소스부 및 드레인부의 참조 부호는, 「FG」, 「BG」, 「G」, 「S」 및 「D」로 표기되어 있다.
도 23에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS3)는, 광전변환부(11), 광전변환부(11)에 접속된 전송 게이트부(12G), 전송 게이트부(12G)에 접속된 FD부(13) 및 광전변환부(11), 전송 게이트부(12G) 및 FD부(13)를 덮는 층간 절연막(절연막의 한 예)(14)을 갖는 제1 기판(1)과, 층간 절연막(14)을 통하여 FD부(13)에 접속된 화소 트랜지스터(회로의 한 예)의 일부를 구성하고 또한 백 게이트부(21BG)를 갖는 증폭 트랜지스터(21)를 가지고, 층간 절연막(14)과 이웃하여 배치된 제2 기판(5)을 구비하고 있다.
또한, 도 24에 도시하는 바와 같이, 제2 기판(5)은, 증폭 트랜지스터(21)의 백 게이트부(21BG)에 접속된 스위치부(51)를 가지고 있다. 스위치부(51)의 소스부(51S)는, 백 게이트부(21BG)에 접속되어 있다. 스위치부(51)의 드레인부(51D)는, 백 게이트 전압(VBG)이 입력되는 입력 단자(도시 생략)에 접속되어 있다. 당해 입력 단자는, 제3 기판(3)에 마련된 입력 단자부에 배치되어 있다. 스위치부(51)의 게이트부(51G)는, 스위치부(51)의 온/오프 상태를 제어하는 제어 신호가 입력되는 입력 단자(도시 생략)에 접속되어 있다. 당해 제어 신호는, 제3 기판(3)에 마련된 로직 회로에서 생성된다. 스위치부(51)가 온 상태가 되면, 백 게이트부(21BG)와 스위치부(51)의 드레인부(51D)가 도통 상태가 된다. 이에 의해, 백 게이트부(21BG)에는, 드레인부(21D)에 입력되는 백 게이트 전압(VBG)이 인가된다.
도 25에 도시하는 바와 같이, 고체 촬상 소자(IS3)에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 마찬가지로, 증폭 트랜지스터(21)와 선택 트랜지스터(23)가 개략 일직선상에 나란히 배치되어 있다. 또한, 고체 촬상 소자(IS3)에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 마찬가지로, 증폭 트랜지스터(21) 및 선택 트랜지스터(23)와, 리셋 트랜지스터(22)는, 병렬하여 배치되어 있다. 또한, 고체 촬상 소자(IS3)에서는, 증폭 트랜지스터(21) 및 선택 트랜지스터(23)와 스위치부(51)가 개략 일직선상에 나란히 배치되어 있다.
도 25에 도시하는 바와 같이, 증폭 트랜지스터(21)의 백 게이트부(21BG)와, 스위치부(51)의 소스부(51S)는 공유화됨에 의해, 접속되어 있다. 보다 구체적으로는, 백 게이트부(21BG)를 구성하는 백 게이트 전극(211b)과, 소스부(51S)가 공유화되어 있다. 소스부(51S)는, 스위치부(51)의 게이트부(51G)의 양측의 일방에 배치되어 있다. 스위치부(51)의 게이트부(51G)의 양측의 타방에는, 드레인부(51D)가 배치되어 있다.
스위치부(51)의 게이트부(51G)를 구성하는 게이트 전극(511g)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(51Cg)이 형성되어 있다. 이에 의해, 게이트부(51G)에는, 스위치부(51)의 온/오프를 제어하는 제어 신호가 입력되는 입력 단자와 접속되고, 당해 제어 신호의 전압이 인가될 수 있다. 스위치부(51)의 드레인부(51D)상에는, 콘택트 영역(21Cf)과 같은 구성의 콘택트 영역(51Cd)이 형성되어 있다. 이에 의해, 드레인부(51D)는, 백 게이트 전압(VBG)이 입력되는 입력 단자와 접속되고, 백 게이트부(21BG)에는 스위치부(51)를 통하여 백 게이트 전압(VBG)을 인가할 수 있다.
(스위치부의 제어 타이밍)
다음으로, 본 실시 형태에 의한 고체 촬상 소자(IS3)에 마련된 스위치부(51)의 제어 타이밍에 관해 도 26을 이용하여 설명한다. 도 26 중에 도시하는 「SEL」은, 구동 신호(SEL)를 나타내고, 「RST」는, 구동 신호(RST)를 나타내고, 「TRG」는, 구동 신호(TRG)를 나타내고 있다. 도 26 중에 도시하는 「BGS1」은, 스위치부(51)의 게이트부(51G)에 입력되는 제어 신호의 제1례를 나타내고, 도 26 중에 도시하는 「BGS2」는, 스위치부(51)의 게이트부(51G)에 입력되는 제어 신호의 제2례를 나타내고 있다. 도 26 중에 도시하는 「Vfd」는, FD부(13)의 전압을 나타내고 있다. 도 26 중에 도시하는 「VSL」은, 신호선(VSL)에 출력되는 화소 신호(Vout)를 나타내고 있다. 도 26 중에 도시하는 「H」는 신호 레벨이 고레벨인 것을 나타내고, 도 26 중에 도시하는 「L」은 신호 레벨이 저레벨인 것을 나타낸다. 도 26 중의 왼쪽부터 오른쪽을 향하여 시간의 경과가 표시되어 있다.
도 26에 도시하는 바와 같이, 스위치부(51)의 게이트부(51G)에 입력되는 제어 신호는, 전송 트랜지스터(12)의 전송 게이트부(12G)에 입력되는 구동 신호(TGR)와, 같은 타이밍에서 게이트부(51G)에 입력되어도 좋다(제1례). 또는, 스위치부(51)의 게이트부(51G)에 입력되는 제어 신호는, 전송 트랜지스터(12)의 전송 게이트부(12G)에 입력되는 구동 신호(TGR)보다도 약간 이르게 고레벨이 되고, 또한 구동 신호(TGR)보다도 약간 늦게 저레벨이 되는 타이밍에서 게이트부(51G)에 입력되어도 좋다(제2례). 따라서, 제1례 및 제2례의 어느 제어 타이밍에서도, 스위치부(51)는, 전송 게이트부(12G)가 온 상태일 때에 온 상태가 된다.
이상 설명한 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS3)는, 스위치부(51)를 가지고 있는 점을 제외하고, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 구성을 가지고 있다. 고체 촬상 소자(IS3)는, 전송 게이트부(12G)가 온 상태일 때에 스위치부(51)도 온 상태여서 백 게이트부(21BG)에 백 게이트 전압(VBG)을 인가할 수 있다. 이에 의해, 고체 촬상 소자(IS3)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제4 실시 형태]
본 기술의 제4 실시 형태에 의한 고체 촬상 소자에 관해 도 27부터 도 30을 이용하여 설명한다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
(고체 촬상 소자의 하나의 화소의 개략 구성)
도 27에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS4)는, 광전변환부(11), 광전변환부(11)에 접속된 전송 게이트부(12G), 전송 게이트부(12G)에 접속된 FD부(13) 및 광전변환부(11), 전송 게이트부(12G) 및 FD부(13)를 덮는 층간 절연막(절연막의 한 예)(14)을 갖는 제1 기판(1)과, 층간 절연막(14)을 통하여 FD부(13)에 접속된 화소 트랜지스터(회로의 한 예)의 일부를 구성하고 또한 백 게이트부(21BG)를 갖는 증폭 트랜지스터(21)를 가지고, 층간 절연막(14)과 이웃하여 배치된 제2 기판(2)을 구비하고 있다.
또한, 본 실시 형태에 의한 고체 촬상 소자(IS4)는, 제2 기판(2)에 이웃하여 배치되고, 백 게이트부(61BG)(백 게이트의 한 예)를 가지고 SOI 구조의 MOSFET(611a)(트랜지스터의 한 예)을 갖는 콤퍼레이터 회로(61)가 형성된 제3 기판(6)을 구비하고 있다. 콤퍼레이터 회로(61)는, 제3 기판(6)에 마련된 로직 회로를 구성하는 회로의 일부이다. 콤퍼레이터 회로(61)는, 층간 절연막(33)을 통하여 적층부(349)에 대향하여 배치되어 있다.
(콤퍼레이터 회로의 구성)
다음으로, 제3 기판(6)에 마련된 콤퍼레이터 회로(61)의 구성에 관해 도 28 및 도 29를 이용하여 설명한다. 도 29에서는, 콤퍼레이터 회로(61)의 일부의 배선 레이아웃이 도시되어 있다. 도 28에서는, 콤퍼레이터 회로(61)를 구성하는 각 트랜지스터의 게이트부, 소스부 및 드레인부의 참조 부호는, 「G」, 「S」 및 「D」로 표기되어 있다. 또한, 증폭 트랜지스터의 프런트 게이트부, 백 게이트부, 소스부 및 드레인부의 참조 부호는, 「FG」, 「BG」, 「G」, 「S」 및 「D」로 표기되어 있다.
도 28에 도시하는 바와 같이, 콤퍼레이터 회로(61)는, 차동 입력 회로(611)와, 차동 입력 회로(611)에 접속된 커런트 미러 회로(612)와, 테일 전류원(615)을 가지고 있다. 차동 입력 회로(611)는, 백 게이트부(61BG)를 갖는 MOSFET(611a, 611c)을 가지고 있다. MOSFET(611a, 611c)는, N형의 MOSFET로 구성되어 있다. 커런트 미러 회로(612)는, P형의 MOSFET(612a, 612c)를 가지고 있다. 테일 전류원(615)은, N형의 MOSFET로 구성되어 있다.
차동 입력 회로(611)의 MOSFET(611a)는, 비반전 입력 단자(+)를 구성하고, MOSFET(611c)는, 반전 입력 단자(-)를 구성하고 있다. MOSFET(611a)의 프런트 게이트부(61FG)는, 선택 트랜지스터(23)의 소스부(22S)(도 27에서는 도시 생략, 도 3 참조)에 접속된 신호선(VSL)에 접속되어 있다. MOSFET(611c)의 프런트 게이트부(61FG)는, 참조 신호(예를 들어 램프 신호)가 입력된다. 콤퍼레이터 회로(61)는, 신호선(VSL)을 통하여 입력되는 화소 신호 및 참조 신호의 신호 레벨을 비교하고, 화소 신호의 신호 레벨이 참조 신호의 신호 레벨보다도 높아지면, 신호 레벨이 저레벨의 출력 신호(Vout)를 출력하도록 되어 있다. 콤퍼레이터 회로(61)를 갖는 ADC는, 출력 신호(Vout)의 신호 레벨이 저레벨이 되었을 때의 카운터 값에 의거하여, 아날로그의 화소 신호를 디지털의 화소 신호로 변환하도록 되어 있다.
도 29에 도시하는 바와 같이, 차동 입력 회로(611)의 MOSFET(611a)의 프런트 게이트부(FG61)의 양측의 일방에는 소스부(61S)가 배치되고, 당해 양측의 타방에는 드레인부(61D)가 배치되어 있다. MOSFET(611a)의 소스부(61S)의 프런트 게이트부(61FG)가 마련되지 않은 측의 옆에는, 소자 분리 영역(35)을 통하여 백 게이트부(61BG)가 배치되어 있다. 프런트 게이트부(61FG)상에는, 신호선(VSL)에 접속하기 위한 접속 배선(631)이 형성되어 있다.
커런트 미러 회로(612)를 구성하는 MOSFET(612a)의 게이트부(61G)의 양측의 일방에는 소스부(61S)가 배치되고, 당해 양측의 타방에는 드레인부(61D)가 배치되어 있다. MOSFET(612a)의 소스부(61S)와, MOSFET(611a)의 드레인부(61D)는 공유화되어 있다.
(차동 입력 회로(611)의 MOSFET의 구성)
다음으로, 본 실시 형태에 의한 고체 촬상 소자(IS4)에 마련된 차동 입력 회로(611)의 MOSFET(611a)의 구성에 관해 도 30을 이용하여 설명한다.
도 30에 도시하는 바와 같이, MOSFET(611a)는, P형의 실리콘 기판(614)과, 실리콘 기판(614)상에 형성된 백 게이트 절연막(612b)과, 백 게이트 절연막(612b)상에 형성된 실리콘층(613)을 가지고 있다. 이와 같이, MOSFET(611a)는, 백 게이트 절연막(612b)상에 실리콘층(613)을 갖는 SOI 구조를 가지고 있다. 백 게이트 절연막(212b)은, 예를 들어 매입 산화막(BOX: Buried Oxide)으로 구성되어 있다. 실리콘층(613)은, 불순물 농도가 예를 들어 5×1017로부터 1×1020(/㎤)의 P형의 실리콘막으로 형성되어 있다.
또한, MOSFET(611a)는, 실리콘층(613)상에 형성된 프런트 게이트부(61FG)를 가지고 있다. MOSFET(611a)는, 프런트 게이트부(61FG)의 양측의 일방의 실리콘층(613)에 형성된 소스부(61S)와, 당해 양측의 타방의 실리콘층(613)에 형성된 드레인부(61D)를 가지고 있다. 프런트 게이트부(61FG)는, 실리콘층(613)상에 형성된 프런트 게이트 절연막(612f)과, 프런트 게이트 절연막(612f)상에 형성된 프런트 게이트 전극(611f)을 가지고 있다.
MOSFET(611a)는, 실리콘 기판(614)에 형성된 백 게이트 전극(611b)을 가지고 있다. 백 게이트 전극(611b)은, 실리콘 기판(614)에 형성된 고농도 불순물 영역으로 구성되어 있다. 백 게이트 전극(611b)은, 소자 분리 영역(35)에 의해 소스부(61S)와 분리되어 있다. 백 게이트 전극(611b)과 백 게이트 절연막(612b)에 의해 백 게이트부(61BG)가 구성되어 있다. 도시는 생략하지만, 차동 입력 회로(611)의 MOSFET(611c)는 MOSFET(611a)와 동일한 구성을 가지고 있다.
본 실시 형태에 의한 고체 촬상 소자(IS4)에서는, 화소마다 마련된 콤퍼레이터 회로(61)의 차동 입력 회로(611)의 차동 입력부를 구성하는 MOSFET(611a, 611c)의 각각의 백 게이트부(61BG)에 인가하는 백 게이트 전압(VBG)을 조정할 수 있게 되어 있어도 좋다. 또한, 본 실시 형태에 의한 고체 촬상 소자(IS4)에서는, 소정의 에어리어에 포함되는 화소마다 차동 입력 회로(611)의 MOSFET(611a, 611c)의 각각의 백 게이트부(61BG)에 인가하는 백 게이트 전압(VBG)을 조정할 수 있게 되어 있어도 좋다.
콤퍼레이터 회로(61)의 차동 입력 회로(611)의 차동 입력부를 구성하는 MOSFET(611a, 611c)의 각각의 백 게이트부(61BG)에 인가하는 백 게이트 전압(VBG)이 조정됨에 의해, MOSFET(611a, 611c)의 상호 컨덕턴스를 조정할 수 있다. 이에 의해, 제3 기판(6)에 마련된 ADC의 노이즈가 조정된다. 그 결과, 고체 촬상 소자(IS4)는, 촬상 화상의 표시 얼룩을 방지할 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS4)는, 콤퍼레이터 회로(61)에 백 게이트부(61BG)를 갖는 MOSFET(611a, 611c)가 마련되어 있는 점을 제외하고, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 구성을 가지고 있다. 이에 의해, 고체 촬상 소자(IS4)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 마찬가지로, 화소에 발생하는 노이즈를 조정함에 더하여, ADC의 노이즈도 조정할 수 있기 때문에, 촬상 화상의 표시 얼룩을 보다 유효하게 방지할 수 있다.
[제4 실시 형태의 변형례]
본 기술의 제4 실시 형태의 변형례에 의한 고체 촬상 소자에 관해 도 2를 다시 이용하여 도 31과 함께 설명한다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
본 변형례에 의한 고체 촬상 소자는, 제2 기판(2)에 이웃하여 배치되고, 백 게이트부(61BG)(백 게이트의 한 예)를 가지고 벌크 실리콘 구조의 MOSFET(311a)(트랜지스터의 한 예)를 갖는 콤퍼레이터 회로(31)가 형성된 제3 기판(3)을 구비하고 있다. 콤퍼레이터 회로(31)는, 제3 기판(3)에 마련된 로직 회로를 구성하는 회로의 일부이다. 콤퍼레이터 회로(31)는, 층간 절연막(33)을 통하여 적층부(349)에 대향하여 배치되어 있다.
또한, 콤퍼레이터 회로(31)는, 백 게이트부를 갖지 않는 점을 제외하고, 콤퍼레이터 회로(61)와 같은 구성을 가지고 있어도 좋다. 도 2에 도시하는 바와 같이, 콤퍼레이터 회로(31)는, 차동 입력 회로와, 차동 입력 회로에 접속된 커런트 미러 회로와, 테일 전류원을 가지고 있다. 차동 입력 회로는, 백 게이트부를 갖지 않는 2개의 MOSFET을 가지고 있다. 도 2에는, 당해 2개의 MOSFET 중의 하나인 MOSFET(311a)가 도시되어 있다. 당해 2개의 MOSFET는, N형의 MOSFET로 구성되어 있다. 커런트 미러 회로는, P형의 2개의 MOSFET를 가지고 있다. 도 2에는, 당해 2개의 MOSFET 중의 하나인 MOSFET(312a)가 도시되어 있다. 테일 전류원은 N형의 MOSFET로 구성되어 있다.
(콤퍼레이터 회로(31)의 구성)
도 31에 도시하는 바와 같이, 본 변형례에서의 콤퍼레이터 회로(31)에 마련된 차동 입력 회로의 MOSFET(311a)의 게이트부(31G)의 양측의 일방에는 소스부(31S)가 배치되고, 당해 양측의 타방에는 드레인부(31D)가 배치되어 있다. MOSFET(311a)의 게이트부(31G)상에는, 신호선(VSL)에 접속하기 위한 접속 배선(331)이 형성되어 있다.
본 변형례에서의 콤퍼레이터 회로(31)에 마련된 커런트 미러 회로를 구성하는 MOSFET(312a)의 게이트부(31G)의 양측의 일방에는 소스부(31S)가 배치되고, 당해 양측의 타방에는 드레인부(31D)가 배치되어 있다. MOSFET(312a)의 소스부(31S)와, MOSFET(311a)의 드레인부(31D)는 공유화되어 있다.
이상 설명한 바와 같이, 본 변형례에 의한 고체 촬상 소자는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 구성을 가지고 있기 때문에, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제5 실시 형태]
본 기술의 제5 실시 형태에 의한 고체 촬상 소자에 관해 도 5를 다시 이용하여 설명한다. 본 실시 형태에 의한 고체 촬상 소자는, 증폭 트랜지스터의 백 게이트부를 구성하는 백 게이트 절연막과, 당해 증폭 트랜지스터의 프런트 게이트부를 구성하는 프런트 게이트 절연막과의 막 종류 또는 막 구조가 다른 점에 특징을 가지고 있다.
도 5에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자에 마련된 백 게이트부(21BG)는, 백 게이트 전극(211b) 및 백 게이트 절연막(212b)을 가지고 있다. 또한, 본 실시 형태에 의한 고체 촬상 소자에 마련된 프런트 게이트부(21FG)는, 프런트 게이트 전극(211f) 및 프런트 게이트 절연막(212f)을 가지고 있다. 백 게이트 절연막(212b)과 프런트 게이트 절연막(212f)은 막 종류 또는 막 구조가 다르다.
본 실시 형태에서는, 백 게이트 절연막(212b)은, 프런트 게이트 절연막(212f)의 막 구조와 다르고, 결함 밀도가 높은 HK 및 SiO2의 적층막으로 형성되어 있어도 좋다. 또한, 백 게이트 절연막(212b)은, 프런트 게이트 절연막(212f)의 막 종류와 다르고, 결함 밀도가 높은 SiN으로 형성되어 있어도 좋다.
증폭 트랜지스터(21)의 백 게이트 절연막(212b)의 결함 밀도가 높을수록, 화소에 발생하는 노이즈가 증가한다. 이에 의해, 상관 이중 샘플링에서의 노이즈 감도가 향상하기 때문에, 본 실시 형태에 의한 고체 촬상 소자는, 화소에 발생하는 노이즈를 제거하기 쉬워진다. 그 결과, 본 실시 형태에 의한 고체 촬상 소자는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제6 실시 형태]
본 기술의 제6 실시 형태에 의한 고체 촬상 소자에 관해 도 5를 다시 이용하여 설명한다. 본 실시 형태에 의한 고체 촬상 소자는, 증폭 트랜지스터의 백 게이트부를 구성하는 백 게이트 절연막과, 당해 증폭 트랜지스터의 프런트 게이트부를 구성하는 프런트 게이트 절연막의 막질이 다른 점에 특징을 가지고 있다.
도 5에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자에 마련된 백 게이트부(21BG)는, 백 게이트 전극(211b) 및 백 게이트 절연막(212b)을 가지고 있다. 또한, 본 실시 형태에 의한 고체 촬상 소자에 마련된 프런트 게이트부(21FG)는, 프런트 게이트 전극(211f) 및 프런트 게이트 절연막(212f)을 가지고 있다. 백 게이트 절연막(212b)과 프런트 게이트 절연막(212f)은 막질이 다르다.
본 실시 형태에서는, 프런트 게이트 절연막(212f)은, 백 게이트 절연막(212b)의 막질과 다르고, 수소 공급 어닐 등에 의해 결함 레벨이 낮은 SiO2로 형성되어 있어도 좋다.
증폭 트랜지스터(21)의 프런트 게이트 절연막(212f)이 백 게이트 절연막(212b)과 비교하여 결함 레벨이 낮은 막질을 가지고 있는 것은, 백 게이트 절연막(212b)이 프런트 게이트 절연막(212f)보다도 결함 레벨이 높은 것과 등가이다. 이 때문에, 증폭 트랜지스터(21)의 프런트 게이트 절연막(212f)이 백 게이트 절연막(212b)과 비교하여 결함 레벨이 낮은 막질을 가지고 있으면, 화소에 발생하는 노이즈가 증가한다. 이에 의해, 상관 이중 샘플링에서의 노이즈 감도가 향상하기 때문에, 본 실시 형태에 의한 고체 촬상 소자는, 화소에 발생하는 노이즈를 제거하기 쉬워진다. 그 결과, 본 실시 형태에 의한 고체 촬상 소자는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
본 기술에서, 증폭 트랜지스터의 백 게이트부를 구성하는 백 게이트 절연막과, 당해 증폭 트랜지스터의 프런트 게이트부를 구성하는 프런트 게이트 절연막의 막 종류 또는 막 구조가 다르고, 또한 증폭 트랜지스터의 백 게이트부를 구성하는 백 게이트 절연막과, 당해 증폭 트랜지스터의 프런트 게이트부를 구성하는 프런트 게이트 절연막의 막질이 달라도 좋다. 이 경우, 백 게이트 절연막의 결함 레벨이 프런트 게이트 절연막의 결함 레벨보다도 높아지도록, 당해 막 종류 또는 막 구조 및 당해 막질을 다르게 할 필요가 있다.
[제7 실시 형태]
본 기술의 제7 실시 형태에 의한 고체 촬상 소자에 관해 도 32를 이용하여 설명한다. 도 32에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)에 구비된 제1 기판(1)과 동일한 구성을 갖는 제1 기판(1)의 층간 절연막(14) 이외의 도시가 생략되어 있다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
도 32에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS5)에 구비된 제2 기판(7)은, 화소 트랜지스터(회로의 한 예)의 일부를 구성하는 리셋 트랜지스터(22)(제2 트랜지스터의 한 예) 및 선택 트랜지스터(23)(제2 트랜지스터의 한 예)를 가지고 있다. 또한, 고체 촬상 소자(IS5)는, 증폭 트랜지스터(21)(제1 트랜지스터의 한 예)와, 리셋 트랜지스터(22) 및 선택 트랜지스터(23) 사이에 형성된 층간 절연막(71)을 가지고 있다.
이와 같이, 고체 촬상 소자(IS5)는, 증폭 트랜지스터(21)와, 리셋 트랜지스터(22) 및 선택 트랜지스터(23)를 적층 구조로 함에 의해, 고비트 동작시의 노이즈 레벨을 낮출 수 있다. 또한, 고체 촬상 소자(IS5)는, 증폭 트랜지스터(21)와, 리셋 트랜지스터(22) 및 선택 트랜지스터(23)를 적층 구조로 함에 의해, 화소 트랜지스터의 설계 자유도의 향상을 도모할 수 있다.
또한, 고체 촬상 소자(IS5)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 증폭 트랜지스터(21)와 동일한 구성을 갖는 증폭 트랜지스터(21)를 가지고 있기 때문에, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제8 실시 형태]
본 기술의 8 실시 형태에 의한 고체 촬상 소자에 관해 도 33을 이용하여 설명한다. 도 33에서는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)에 구비된 제1 기판(1)과 동일한 구성을 갖는 제1 기판(1)의 층간 절연막(14) 이외의 도시가 생략되어 있다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
도 33에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS6)에 구비된 제2 기판(8)은, 화소 트랜지스터(회로의 한 예)의 일부를 구성하는 리셋 트랜지스터(22)(제2 트랜지스터의 한 예) 및 선택 트랜지스터(23)(제2 트랜지스터의 한 예)를 가지고 있다. 또한, 고체 촬상 소자(IS6)는, 증폭 트랜지스터(21)(제1 트랜지스터의 한 예)와, 리셋 트랜지스터(22) 및 선택 트랜지스터(23) 사이에 형성된 층간 절연막(71)을 가지고 있다.
또한, 고체 촬상 소자(IS6)에 구비된 제2 기판(8)은, 복수(본 실시 형태에서는 2개)의 증폭 트랜지스터(21a, 21b)를 가지고 있다. 복수의 증폭 트랜지스터(21a, 21b)의 적어도 일부(본 실시 형태에서는 전부)는, 프런트 게이트부(FG)(프런트 게이트의 한 예)가 서로 접속 가능하게 마련되어 있다. 도 33에 도시하는 고체 촬상 소자(IS6)에서는, 증폭 트랜지스터(21a)의 프런트 게이트부(21FG)와, 증폭 트랜지스터(21a)의 프런트 게이트부(21FG)는, 접속 배선(81)으로 접속되어 있다. 또한, 고체 촬상 소자(IS6)는, 증폭 트랜지스터(21a)의 프런트 게이트부(21FG)와, 증폭 트랜지스터(21a)의 프런트 게이트부(21FG)가, 스위치 회로(예를 들어 트랜지스터)에 의해, 접속 상태 및 절단 상태를 전환할 수 있도록 되어 있어도 좋다.
이와 같이, 병렬로 접속된 증폭 트랜지스터(21)를 복수 마련함에 의해, 증폭 트랜지스터(21)의 면적을 증대시킨 것과 등가가 된다. 이에 의해, 증폭 트랜지스터(21)의 구동 능력의 향상을 도모할 수 있다.
또한, 복수의 증폭 트랜지스터(21)의 접속 상태 및 절단 상태를 전환함에 의해, 아날로그의 화소 신호를 디지털의 화소 신호로 변환하는 다이내믹 레인지를 크게 할 수 있다. 이에 의해, 화소 신호의 AD 변환의 변환 효율을 전환할 수 있다.
또한, 본 실시 형태에 의한 고체 촬상 소자(IS6)는, 상기 제5 실시 형태에 의한 고체 촬상 소자(IS5)와 마찬가지로, 화소 트랜지스터의 적층 구조를 가지고 있기 때문에, 상기 제5 실시 형태에 의한 고체 촬상 소자(IS5)와 같은 효과를 얻을 수 있다. 또한, 고체 촬상 소자(IS6)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)에 마련된 증폭 트랜지스터(21)와 같은 구성을 갖는 증폭 트랜지스터(21)를 가지고 있기 때문에, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
[제9 실시 형태]
본 기술의 제9 실시 형태에 의한 고체 촬상 소자에 관해 도 34를 이용하여 설명한다. 또한, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 동일한 작용·기능을 이루는 구성 요소에는, 동일한 부호를 붙여서 그 설명은 생략한다.
도 34에 도시하는 바와 같이, 본 실시 형태에 의한 고체 촬상 소자(IS7)에 마련된 제1 기판(9)은, 복수(본 실시 형태에서는 2개)의 광전변환부(11a, 11b) 및 복수(본 실시 형태에서는 2개)의 전송 게이트부(12Ga, 12Gb)를 가지고 있다. 즉, 고체 촬상 소자(IS7)는, 공유 화소 구조를 가지고 있다.
고체 촬상 소자(IS7)는, 공유 화소 구조를 가지고 있어도, 상기 제1 실시 형태에서의 화소 트랜지스터와 같은 구성의 화소 트랜지스터를 가지고 있다. 즉, 고체 촬상 소자(IS7)는, 백 게이트부(BG21)가 마련된 증폭 트랜지스터(21)를 가지고 있다. 이에 의해, 고체 촬상 소자(IS7)는, 상기 제1 실시 형태에 의한 고체 촬상 소자(IS1)와 같은 효과를 얻을 수 있다.
본 기술은, 여러가지 변형이 가능하다. 예를 들면, 상기 제1 실시 형태부터 상기 제9 실시 형태에 의한 고체 촬상 소자에서는, 증폭 트랜지스터가 SOI 구조를 가지고 있는데, 벌크 실리콘 구조를 가지고 있어도 좋다.
본 개시에 관한 기술은, 이상과 같은 고체 촬상 소자에 적용할 수 있다.
또한, 본 기술의 실시 형태는, 상술한 실시 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능하다. 또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
예를 들면, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 광전변환부, 상기 광전변환부에 접속된 전송 게이트부, 상기 전송 게이트부에 접속된 플로팅 디퓨전부 및 상기 광전변환부, 상기 전송 게이트부 및 상기 플로팅 디퓨전부를 덮는 절연막을 갖는 제1 기판과,
상기 절연막을 통하여 상기 플로팅 디퓨전부에 접속된 회로의 일부를 구성하고 또한 백 게이트를 갖는 제1 트랜지스터를 가지고, 상기 절연막과 이웃하여 배치된 제2 기판을 구비하는 고체 촬상 소자.
(2) 상기 제1 트랜지스터는, SOI 구조를 갖는 상기 (1)에 기재된 고체 촬상 소자.
(3) 상기 제1 트랜지스터는, 상기 백 게이트에 접속된 프런트 게이트를 갖는 상기 (1) 또는 (2)에 기재된 고체 촬상 소자.
(4) 상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고,
상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고,
상기 백 게이트 절연막과, 상기 프런트 게이트 절연막은, 막 종류 또는 막 구조가 다른 상기 (3)에 기재된 고체 촬상 소자.
(5) 상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고,
상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고,
상기 백 게이트 절연막과, 상기 프런트 게이트 절연막은, 막질이 다른 상기 (3)에 기재된 고체 촬상 소자.
(6) 상기 제2 기판은, 상기 백 게이트에 접속된 스위치부를 갖는 상기 (1)부터 (5)까지의 어느 한 항에 기재된 고체 촬상 소자.
(7) 상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 SOI 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하는 상기 (1)부터 (6)까지의 어느 한 항에 기재된 고체 촬상 소자.
(8) 상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 벌크 실리콘 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하는 상기 (1)부터 (6)까지의 어느 한 항에 기재된 고체 촬상 소자.
(9) 상기 제2 기판은,
상기 회로의 일부를 구성하는 제2 트랜지스터와,
상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 형성된 층간 절연막을 갖는 상기 (1)부터 (8)까지의 어느 한 항에 기재된 고체 촬상 소자.
(10) 상기 제2 기판은, 복수의 상기 제1 트랜지스터를 가지며 상기 복수의 제1 트랜지스터의 적어도 일부는, 프런트 게이트가 서로 접속 가능하게 마련되어 있는 상기 (9)에 기재된 고체 촬상 소자.
(11) 상기 제1 기판은, 복수의 상기 광전변환부 및 복수의 상기 전송 게이트부를 가지고 있는 상기 (1)부터 (10)까지의 어느 한 항에 기재된 고체 촬상 소자.
1, 9: 제1 기판 1α: 광전변환부 형성 영역
2: 제2 기판 2a: SOI 기판
2α: 화소 트랜지스터 형성 영역 3: 제3 기판
3α: 로직 회로 형성 영역 4, 5, 7, 8: 제2 기판
6: 제3 기판 11, 11a, 11b: 광전변환부
11: 광전변환부 12: 전송 트랜지스터
12D, 21D, 22D, 23D, 31D, 51D, 61D: 드레인부
12FG: 프런트 게이트부 12G, 12Ga, 12Gb: 전송 게이트부
12S, 21S, 22S, 23S, 31S, 51S, 61S: 소스부
13: FD부 14, 26, 33, 71: 층간 절연막
15: 화소 분리부 17: 마이크로 렌즈
18: 컬러 필터 19: 평탄화막
21, 21a, 21b, 41: 증폭 트랜지스터 21BG, 61BG: 백 게이트부
21Cb, 21Cd, 21Cf, 21Cs, 22Cd, 22Cg, 22Cs, 23Cg, 23Cs, 51Cd, 51Cg: 콘택트 영역
21FG, 61FG: 프런트 게이트부 22: 리셋 트랜지스터
22G, 23G, 31G, 51G: 게이트부 23: 선택 트랜지스터
24, 34: 접합 전극 25, 35: 소자 분리 영역
27, 215, 242, 342: 절연막 30: 정전류원
31, 61: 콤퍼레이터 회로 51: 스위치부
249, 349: 적층부
81, 131, 231, 232a, 234a, 234b, 241a, 331, 411, 631: 접속 배선
111: 웰 영역 112: 전하 생성 영역
113: 저부 피닝층 114: 측면 피닝층
211b, 611b, 612b: 백 게이트 전극 211f, 611f, 612f: 프런트 게이트 전극
212b: 백 게이트 절연막 212f: 프런트 게이트 절연막
213, 613: 실리콘층 214, 614: 실리콘 기판
216: 산화막 217: 개구부
221g, 231g, 511g: 게이트 전극 241, 341: 배선 전극
243, 343: 접합 전극 244, 344: 접속 전극
311a, 312a, 611a, 611c, 612a, 612b: MOSFET
611: 차동 입력 회로 612: 커런트 미러 회로
615: 테일 전류원 BG: 백 게이트
FD: 전송 게이트부 FD부13: 전송 게이트부
FD부13: 백 게이트 전극 FG: 프런트 게이트부
FG21: 프런트 게이트 FG61: 프런트 게이트부
IS, IS1, IS2, IS3, IS4, IS5, IS6, IS7: 고체 촬상 소자

Claims (11)

  1. 광전변환부, 상기 광전변환부에 접속된 전송 게이트부, 상기 전송 게이트부에 접속된 플로팅 디퓨전부 및 상기 광전변환부, 상기 전송 게이트부 및 상기 플로팅 디퓨전부를 덮는 절연막을 갖는 제1 기판과,
    상기 절연막을 통하여 상기 플로팅 디퓨전부에 접속된 회로의 일부를 구성하고 또한 백 게이트를 갖는 제1 트랜지스터를 가지고, 상기 절연막과 이웃하여 배치된 제2 기판을 구비하는 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서,
    상기 제1 트랜지스터는, SOI 구조를 갖는 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항에 있어서,
    상기 제1 트랜지스터는, 상기 백 게이트에 접속된 프런트 게이트를 갖는 것을 특징으로 하는 고체 촬상 소자.
  4. 제3항에 있어서,
    상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고,
    상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고,
    상기 백 게이트 절연막과, 상기 프런트 게이트 절연막은 막 종류 또는 막 구조가 다른 것을 특징으로 하는 고체 촬상 소자.
  5. 제3항에 있어서,
    상기 백 게이트는, 백 게이트 전극 및 백 게이트 절연막을 가지고,
    상기 프런트 게이트는, 프런트 게이트 전극 및 프런트 게이트 절연막을 가지고,
    상기 백 게이트 절연막과, 상기 프런트 게이트 절연막은 막질이 다른 것을 특징으로 하는 고체 촬상 소자.
  6. 제1항에 있어서,
    상기 제2 기판은, 상기 백 게이트에 접속된 스위치부를 갖는 것을 특징으로 하는 고체 촬상 소자.
  7. 제1항에 있어서,
    상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 SOI 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하는 것을 특징으로 하는 고체 촬상 소자.
  8. 제1항에 있어서,
    상기 제2 기판에 이웃하여 배치되고, 백 게이트를 가지고 벌크 실리콘 구조의 트랜지스터를 갖는 콤퍼레이터 회로가 형성된 제3 기판을 구비하는 것을 특징으로 하는 고체 촬상 소자.
  9. 제1항에 있어서,
    상기 제2 기판은,
    상기 회로의 일부를 구성하는 제2 트랜지스터와,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이에 형성된 층간 절연막을
    갖는 것을 특징으로 하는 고체 촬상 소자.
  10. 제9항에 있어서,
    상기 제2 기판은, 복수의 상기 제1 트랜지스터를 가지며,
    상기 복수의 제1 트랜지스터의 적어도 일부는, 프런트 게이트가 서로 접속 가능하게 마련되어 있는 것을 특징으로 하는 고체 촬상 소자.
  11. 제1항에 있어서,
    상기 제1 기판은, 복수의 상기 광전변환부 및 복수의 상기 전송 게이트부를 가지고 있는 것을 특징으로 하는 고체 촬상 소자.
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