JPH0846145A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH0846145A
JPH0846145A JP6183690A JP18369094A JPH0846145A JP H0846145 A JPH0846145 A JP H0846145A JP 6183690 A JP6183690 A JP 6183690A JP 18369094 A JP18369094 A JP 18369094A JP H0846145 A JPH0846145 A JP H0846145A
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JP
Japan
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channel
mosfet
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terminal
potential
Prior art date
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Pending
Application number
JP6183690A
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English (en)
Inventor
Harutsugu Fukumoto
晴継 福本
Hiroaki Tanaka
裕章 田中
Shoki Asai
昭喜 浅井
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Denso Corp
Original Assignee
NipponDenso Co Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 SOI構造を採用したMOSFETにおいて
ソースフォロア回路を構成することができる半導体回路
装置を提供することにある。 【構成】 シリコン基板6上のシリコン酸化膜8を介し
て薄膜SOI層9,17が形成され、薄膜SOI層9に
てNチャネルMOSFET1が、薄膜SOI層17にて
PチャネルMOSFET2が構成されている。この両M
OSFET1,2にてCMOS回路が構成されている。
薄膜SOI層9に対向したシリコン酸化膜8内にバイア
ス電極15が配置されMOSFET1のソース領域13
と電気的に接続されている。薄膜SOI層17に対向し
たシリコン酸化膜8内にバイアス電極23が配置されM
OSFET2のソース領域21と電気的に接続されてい
る。両MOSFET1,2の共通のゲート端子に入力端
子が、両MOSFET1,2の共通のソース端子に出力
端子が接続されている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はMOSFETを用いた
アナログ回路、特にプッシュプル回路等に用いられる半
導体回路装置に関するものである。
【0002】
【従来の技術】従来、低インピーダンスの容量性負荷や
抵抗負荷を駆動させる出力段の一回路構成として、ソー
スフォロア、あるいはエミッタフォロアのプッシュプル
増幅器が使われてきたが、CMOS−ICではこのよう
な回路構成は基板電位とウェルが導通してしまい不可能
である。
【0003】この問題を解決するために、CMOSプロ
セスで可能なバイポーラと低しきい値Pチャネル・フォ
ロアで出力段を構成していた(P.R.グレイ、R.
G.メイヤー著:超LSIのためのアナログ集積回路設
計技術(下),332頁、第4行〜第17行,培風館,
1994年4月10日初版第6版発行)。
【0004】
【発明が解決しようとする課題】しかしながら、バルク
CMOSにおいてこのように構成すると、基板のドーピ
ング量が少ないとラッチアップが起こるという問題があ
る。
【0005】又、SOI構造を採用したCMOSでは、
前述の基板電位とウェルとの導通やラッチアップといっ
た問題はないが、基板バイアス効果によりソースフォロ
ア回路を構成できない。つまり、基板電位がグランド電
位あるいは電源電位等になっているので、基板バイアス
効果によりソースフォロア回路を構成できない。
【0006】そこで、この発明の目的は、SOI構造を
採用したMOSFETにおいてソースフォロア回路を構
成することができる半導体回路装置を提供することにあ
る。
【0007】
【課題を解決するための手段】請求項1に記載の発明
は、半導体基板上の絶縁体層を介した半導体層にて形成
され、ソース領域とゲート端子とソース端子とを有する
MOSFETと、少なくとも前記MOSFETのチャネ
ル領域に対向した前記絶縁体層内に配置され、前記MO
SFETのソース領域と電気的に接続されて前記MOS
FETのソース領域の電位と同電位となるバイアス用電
極と、前記MOSFETのゲート端子に接続された入力
端子と、前記MOSFETのソース端子に接続された出
力端子とを備えた半導体回路装置をその要旨とする。
【0008】請求項2に記載の発明は、半導体基板上の
絶縁体層を介した半導体層にて形成され、ソース領域と
ゲート端子とソース端子とを有するNチャネルMOSF
ETと、前記半導体基板上の絶縁体層を介した半導体層
にて形成され、前記NチャネルMOSFETとでCMO
S回路を構成し、ソース領域とゲート端子とソース端子
とを有するPチャネルMOSFETと、少なくとも前記
NチャネルMOSFETのチャネル領域に対向した前記
絶縁体層内に配置され、NチャネルMOSFETのソー
ス領域と電気的に接続されて該MOSFETのソース領
域の電位と同電位となるNチャネルMOSFET用バイ
アス電極と、少なくとも前記PチャネルMOSFETの
チャネル領域に対向した前記絶縁体層内に配置され、P
チャネルMOSFETのソース領域と電気的に接続され
て該MOSFETのソース領域の電位と同電位となるP
チャネルMOSFET用バイアス電極と、前記Nチャネ
ルMOSFETと前記PチャネルMOSFETの共通の
ゲート端子に接続された入力端子と、前記NチャネルM
OSFETと前記PチャネルMOSFETの共通のソー
ス端子に接続された出力端子とを備えた半導体回路装置
をその要旨とする。
【0009】
【作用】請求項1に記載の発明によれば、SOI構造を
採用したMOSFETにおいてバックゲート電位とソー
ス電位とが同電位にされる。このように、出力電位とM
OSFETのソース電位およびバックゲート電位が等し
いので、基板バイアス効果を受けず出力信号は入力信号
とほぼ同じ電圧が出力されるとともにソースフォロア回
路として動作しインピーダンス変換を行うことが可能と
なる。
【0010】請求項2に記載の発明によれば、SOI構
造を採用したMOSFETにおいてバックゲート電位と
ソース電位とが同電位にされる。そして、入力信号によ
りNチャネルおよびPチャネルのいずれかのMOSFE
Tがオン状態となり、出力電位とMOSFETのソース
電位およびバックゲート電位が等しくなっているので、
基板バイアス効果を受けず出力信号は入力信号とほぼ同
じ電圧が出力されるとともにオンしたMOSFETがソ
ースフォロア回路として動作しインピーダンス変換を行
うことが可能となる。
【0011】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図1にはCMOSプッシュプル回路
を示す。
【0012】CMOSプッシュプル回路は、Nチャネル
MOSFET1とPチャネルMOSFET2により構成
されている。NチャネルMOSFET1とPチャネルM
OSFET2とが対称に、かつ直列に接続され、Nチャ
ネルMOSFET1のドレイン端子にはVdd電位(例え
ば、5ボルト)が印加されている。又、PチャネルMO
SFET2のドレイン端子には−Vdd電位(例えば、−
5ボルト)が印加されている。さらに、NチャネルMO
SFET1とPチャネルMOSFET2との共通のソー
ス端子に出力端子3が接続され、出力端子3には負荷4
が接続されている。又、NチャネルMOSFET1とP
チャネルMOSFET2との共通のゲート端子に入力端
子5が接続され、入力端子5には入力信号が入力され
る。この入力信号はゼロボルトでクロスする正弦波であ
る。
【0013】図2(a)には前述のCMOSプッシュプ
ル回路を構成するNチャネルおよびPチャネルMOSF
ET1,2の平面図を示し、図2(b)には図2(a)
のA−A断面図を示す。
【0014】半導体基板としての単結晶シリコン基板6
上にはポリシリコン層7が形成され、その上に絶縁体層
としてのシリコン酸化膜8が形成されている。シリコン
酸化膜8の表面部には半導体層としての薄い単結晶シリ
コン層(以下、薄膜SOI層という)9が形成されてい
る。薄膜SOI層9にはゲート酸化膜としてのシリコン
酸化膜10を介してポリシリコンゲート電極11が配置
されている。このゲート電極11の直下の薄膜SOI層
9がP型のチャネル領域12となり、その両側がN型の
ソース領域13およびN型のドレイン領域14となって
いる。このようにして、NチャネルMOSFET1が構
成されている。
【0015】さらに、薄膜SOI層9の下方におけるシ
リコン酸化膜8内にはNチャネルMOSFET用バイア
ス電極(埋め込み電極)15が埋設されている。又、N
チャネルMOSFET1のソース領域13を貫通してN
チャネルMOSFET用バイアス電極15に至る配線1
6が配置されている。この配線16にてNチャネルMO
SFET1のソース領域13とNチャネルMOSFET
用バイアス電極15とが同電位にされ、ソース電位とバ
ックバイアス電位が等しくなる。
【0016】又、シリコン酸化膜8の表面部には半導体
層としての薄い単結晶シリコン層(以下、薄膜SOI層
という)17が形成されている。薄膜SOI層17には
ゲート酸化膜としてのシリコン酸化膜18を介してポリ
シリコンゲート電極19が配置されている。このゲート
電極19の直下の薄膜SOI層17がN型のチャネル領
域20となり、その両側がP型のソース領域21および
P型のドレイン領域22となっている。このようにし
て、PチャネルMOSFET2が構成されている。
【0017】さらに、薄膜SOI層17の下方における
シリコン酸化膜8内にはPチャネルMOSFET用バイ
アス電極(埋め込み電極)23が埋設されている。又、
PチャネルMOSFET2のソース領域21を貫通して
PチャネルMOSFET用バイアス電極23に至る配線
24が配置されている。この配線24にてPチャネルM
OSFET2のソース領域21とPチャネルMOSFE
T用バイアス電極23とが同電位にされ、ソース電位と
バックバイアス電位が等しくなる。
【0018】薄膜SOI層9,17上を含めたシリコン
酸化膜8の上にはBPSG膜よりなる層間絶縁膜25が
形成されている。層間絶縁膜25に形成したコンタクト
ホールを通してソース領域13,21に至るソース電極
26,27とドレイン領域14,22に至るドレイン電
極28,29とが配置されている。
【0019】次に、上記のように構成されたCMOSプ
ッシュプル回路の作用を説明する。NチャネルMOSF
ET1とPチャネルMOSFET2の共通のゲート端子
(入力端子5)に図3に示す正の入力信号が印加される
と、PチャネルMOSFET2はしきい値電圧以下にな
るので、NチャネルMOSFET1のみがオン状態とな
りNチャネルMOSFET1がソースフォロア回路とし
て動作する。つまり、出力電位とNチャネルMOSFE
T1のソース電位およびバックゲート電位が等しくなっ
ているので、基板バイアス効果を受けず出力電圧は入力
信号とほぼ同じ電位が出力されるとともにインピーダン
ス変換を行うことができる。その結果、負荷4が入力信
号とほぼ等しい電圧で駆動する。
【0020】同様に、NチャネルMOSFET1とPチ
ャネルMOSFET2の共通のゲート端子(入力端子
5)に図4に示す負の入力信号が印加されると、Nチャ
ネルMOSFET1はしきい値電圧以下になるので、P
チャネルMOSFET2のみがオン状態となりPチャネ
ルMOSFET2がソースフォロア回路として動作す
る。つまり、出力電位とPチャネルMOSFET2のソ
ース電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電位が出力されるとともにインピーダンス変換を
行うことができる。その結果、負荷4が入力信号とほぼ
等しい電圧で駆動する。
【0021】通常のバルクCMOSでは、基板とウェル
が導通してしまうため、このような回路構成をとること
が不可能である。又、基板電位がグランドあるいは電源
等に接続されているSOI/CMOSでは基板バイアス
効果によりソースフォロア回路を構成できない。しか
し、本装置では出力電位と各MOSFET1,2のソー
ス電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電圧が出力されるとともにソースフォロア回路と
して動作し、インピーダンス変換を行うことが可能とな
る。
【0022】このように本実施例では、単結晶シリコン
基板6(半導体基板)上のシリコン酸化膜8(絶縁体
層)を介した薄膜SOI層(半導体層)9にて形成され
たNチャネルMOSFET1と、単結晶シリコン基板6
上のシリコン酸化膜8を介した薄膜SOI層(半導体
層)17にて形成され、前記NチャネルMOSFET1
とでCMOS回路を構成するPチャネルMOSFET2
と、少なくともNチャネルMOSFET1のチャネル領
域12に対向したシリコン酸化膜8内に配置され、Nチ
ャネルMOSFET1のソース領域13と電気的に接続
されて該MOSFET1のソース電位と同電位となるN
チャネルMOSFET用バイアス電極15と、少なくと
もPチャネルMOSFET2のチャネル領域20に対向
したシリコン酸化膜8内に配置され、PチャネルMOS
FET2のソース領域21と電気的に接続されて該MO
SFET2のソース電位と同電位となるPチャネルMO
SFET用バイアス電極23と、NチャネルMOSFE
T1とPチャネルMOSFET2の共通のゲート端子に
接続された入力端子5と、NチャネルMOSFET1と
PチャネルMOSFET2の共通のソース端子に接続さ
れた出力端子3とを備えた。
【0023】よって、SOI構造を採用したMOSFE
T1,2においてバックゲート電位とソース電位とが同
電位にされる。そして、入力信号によりNチャネルおよ
びPチャネルのいずれかのMOSFETがオン状態とな
り、出力電位とMOSFETのソース電位およびバック
ゲート電位が等しくなっているので、基板バイアス効果
を受けず出力信号は入力信号とほぼ同じ電圧が出力され
るとともにオンしたMOSFETがソースフォロア回路
として動作しインピーダンス変換を行うことが可能とな
る。
【0024】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例ではCMOSプッシュ
プル回路に具体化したが、1つのMOSFETのみにて
回路を構成してもよい。つまり、単結晶シリコン基板6
上のシリコン酸化膜8を介した薄膜SOI層9(あるい
は17)にて形成されたMOSFET1(あるいは2)
と、少なくともMOSFET1(あるいは2)のチャネ
ル領域12(あるいは20)に対向したシリコン酸化膜
8内に配置され、MOSFET1(あるいは2)のソー
ス領域13(あるいは21)と電気的に接続されて該M
OSFET1(あるいは2)のソース電位と同電位とな
るバイアス電極15(あるいは23)と、MOSFET
1(あるいは2)のゲート端子に接続された入力端子5
と、MOSFET1(あるいは2)のソース端子に接続
された出力端子3を備える。この場合には、SOI構造
を採用したMOSFETにおいてバックゲート電位とソ
ース電位とが同電位にされる。このように、出力電位と
MOSFETのソース電位およびバックゲート電位が等
しいので、基板バイアス効果を受けず出力信号は入力信
号とほぼ同じ電圧が出力されるとともにソースフォロア
回路として動作しインピーダンス変換を行うことが可能
となる。
【0025】又、バイアス電極15,23は、少なくと
もMOSFET1,2のチャネル領域12,20に対向
したシリコン酸化膜8(絶縁体層)内に配置されていれ
ばよい。
【0026】
【発明の効果】以上詳述したように請求項1,2に記載
の発明によれば、SOI構造を採用したMOSFETに
おいてソースフォロア回路を構成することができる優れ
た効果を発揮する。
【図面の簡単な説明】
【図1】実施例の半導体回路装置の電気的構成図であ
る。
【図2】実施例の半導体回路装置を示し、(a)は平面
図であり、(b)は(a)のA−A断面図である。
【図3】作用を説明するための電気的構成図である。
【図4】作用を説明するための電気的構成図である。
【符号の説明】
1…NチャネルMOSFET、2…PチャネルMOSF
ET、3…出力端子、5…入力端子、6…半導体基板と
しての単結晶シリコン基板、8…絶縁体層としてのシリ
コン酸化膜、9…半導体層としての薄膜SOI層、12
…チャネル領域、13…ソース領域、15…Nチャネル
MOSFET用バイアス電極、17…半導体層としての
薄膜SOI層、20…チャネル領域、21…ソース領
域、23…PチャネルMOSFET用バイアス電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/786 9056−4M H01L 29/78 617 N

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上の絶縁体層を介した半導体
    層にて形成され、ソース領域とゲート端子とソース端子
    とを有するMOSFETと、 少なくとも前記MOSFETのチャネル領域に対向した
    前記絶縁体層内に配置され、前記MOSFETのソース
    領域と電気的に接続されて前記MOSFETのソース領
    域の電位と同電位となるバイアス用電極と、 前記MOSFETのゲート端子に接続された入力端子
    と、 前記MOSFETのソース端子に接続された出力端子と
    を備えたことを特徴とする半導体回路装置。
  2. 【請求項2】 半導体基板上の絶縁体層を介した半導体
    層にて形成され、ソース領域とゲート端子とソース端子
    とを有するNチャネルMOSFETと、 前記半導体基板上の絶縁体層を介した半導体層にて形成
    され、前記NチャネルMOSFETとでCMOS回路を
    構成し、ソース領域とゲート端子とソース端子とを有す
    るPチャネルMOSFETと、 少なくとも前記NチャネルMOSFETのチャネル領域
    に対向した前記絶縁体層内に配置され、NチャネルMO
    SFETのソース領域と電気的に接続されて該MOSF
    ETのソース領域の電位と同電位となるNチャネルMO
    SFET用バイアス電極と、 少なくとも前記PチャネルMOSFETのチャネル領域
    に対向した前記絶縁体層内に配置され、PチャネルMO
    SFETのソース領域と電気的に接続されて該MOSF
    ETのソース領域の電位と同電位となるPチャネルMO
    SFET用バイアス電極と、 前記NチャネルMOSFETと前記PチャネルMOSF
    ETの共通のゲート端子に接続された入力端子と、 前記NチャネルMOSFETと前記PチャネルMOSF
    ETの共通のソース端子に接続された出力端子とを備え
    たことを特徴とする半導体回路装置。
JP6183690A 1994-08-04 1994-08-04 半導体回路装置 Pending JPH0846145A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386156B1 (ko) * 1997-01-10 2003-08-21 인터내셔널 비지네스 머신즈 코포레이션 에스오아이적용을위한벌크실리콘전압평면
JP2008172238A (ja) * 2007-01-15 2008-07-24 Internatl Business Mach Corp <Ibm> 半導体構造および半導体構造の形成方法(フィールド・シールドを有する半導体構造およびその構造の形成方法)
US10297624B2 (en) 2017-06-06 2019-05-21 Renesas Electronics Corporation Semiconductor device
WO2020054282A1 (ja) * 2018-09-11 2020-03-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子

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