JPH0846145A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPH0846145A JPH0846145A JP6183690A JP18369094A JPH0846145A JP H0846145 A JPH0846145 A JP H0846145A JP 6183690 A JP6183690 A JP 6183690A JP 18369094 A JP18369094 A JP 18369094A JP H0846145 A JPH0846145 A JP H0846145A
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造を採用したＭＯＳＦＥＴにおいて
ソースフォロア回路を構成することができる半導体回路
装置を提供することにある。 【構成】 シリコン基板６上のシリコン酸化膜８を介し
て薄膜ＳＯＩ層９，１７が形成され、薄膜ＳＯＩ層９に
てＮチャネルＭＯＳＦＥＴ１が、薄膜ＳＯＩ層１７にて
ＰチャネルＭＯＳＦＥＴ２が構成されている。この両Ｍ
ＯＳＦＥＴ１，２にてＣＭＯＳ回路が構成されている。
薄膜ＳＯＩ層９に対向したシリコン酸化膜８内にバイア
ス電極１５が配置されＭＯＳＦＥＴ１のソース領域１３
と電気的に接続されている。薄膜ＳＯＩ層１７に対向し
たシリコン酸化膜８内にバイアス電極２３が配置されＭ
ＯＳＦＥＴ２のソース領域２１と電気的に接続されてい
る。両ＭＯＳＦＥＴ１，２の共通のゲート端子に入力端
子が、両ＭＯＳＦＥＴ１，２の共通のソース端子に出力
端子が接続されている。
ソースフォロア回路を構成することができる半導体回路
装置を提供することにある。 【構成】 シリコン基板６上のシリコン酸化膜８を介し
て薄膜ＳＯＩ層９，１７が形成され、薄膜ＳＯＩ層９に
てＮチャネルＭＯＳＦＥＴ１が、薄膜ＳＯＩ層１７にて
ＰチャネルＭＯＳＦＥＴ２が構成されている。この両Ｍ
ＯＳＦＥＴ１，２にてＣＭＯＳ回路が構成されている。
薄膜ＳＯＩ層９に対向したシリコン酸化膜８内にバイア
ス電極１５が配置されＭＯＳＦＥＴ１のソース領域１３
と電気的に接続されている。薄膜ＳＯＩ層１７に対向し
たシリコン酸化膜８内にバイアス電極２３が配置されＭ
ＯＳＦＥＴ２のソース領域２１と電気的に接続されてい
る。両ＭＯＳＦＥＴ１，２の共通のゲート端子に入力端
子が、両ＭＯＳＦＥＴ１，２の共通のソース端子に出力
端子が接続されている。
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳＦＥＴを用いた
アナログ回路、特にプッシュプル回路等に用いられる半
導体回路装置に関するものである。
アナログ回路、特にプッシュプル回路等に用いられる半
導体回路装置に関するものである。
【０００２】
【従来の技術】従来、低インピーダンスの容量性負荷や
抵抗負荷を駆動させる出力段の一回路構成として、ソー
スフォロア、あるいはエミッタフォロアのプッシュプル
増幅器が使われてきたが、ＣＭＯＳ−ＩＣではこのよう
な回路構成は基板電位とウェルが導通してしまい不可能
である。
抵抗負荷を駆動させる出力段の一回路構成として、ソー
スフォロア、あるいはエミッタフォロアのプッシュプル
増幅器が使われてきたが、ＣＭＯＳ−ＩＣではこのよう
な回路構成は基板電位とウェルが導通してしまい不可能
である。
【０００３】この問題を解決するために、ＣＭＯＳプロ
セスで可能なバイポーラと低しきい値Ｐチャネル・フォ
ロアで出力段を構成していた（Ｐ．Ｒ．グレイ、Ｒ．
Ｇ．メイヤー著：超ＬＳＩのためのアナログ集積回路設
計技術（下），３３２頁、第４行〜第１７行，培風館，
１９９４年４月１０日初版第６版発行）。
セスで可能なバイポーラと低しきい値Ｐチャネル・フォ
ロアで出力段を構成していた（Ｐ．Ｒ．グレイ、Ｒ．
Ｇ．メイヤー著：超ＬＳＩのためのアナログ集積回路設
計技術（下），３３２頁、第４行〜第１７行，培風館，
１９９４年４月１０日初版第６版発行）。
【０００４】
【発明が解決しようとする課題】しかしながら、バルク
ＣＭＯＳにおいてこのように構成すると、基板のドーピ
ング量が少ないとラッチアップが起こるという問題があ
る。
ＣＭＯＳにおいてこのように構成すると、基板のドーピ
ング量が少ないとラッチアップが起こるという問題があ
る。
【０００５】又、ＳＯＩ構造を採用したＣＭＯＳでは、
前述の基板電位とウェルとの導通やラッチアップといっ
た問題はないが、基板バイアス効果によりソースフォロ
ア回路を構成できない。つまり、基板電位がグランド電
位あるいは電源電位等になっているので、基板バイアス
効果によりソースフォロア回路を構成できない。
前述の基板電位とウェルとの導通やラッチアップといっ
た問題はないが、基板バイアス効果によりソースフォロ
ア回路を構成できない。つまり、基板電位がグランド電
位あるいは電源電位等になっているので、基板バイアス
効果によりソースフォロア回路を構成できない。
【０００６】そこで、この発明の目的は、ＳＯＩ構造を
採用したＭＯＳＦＥＴにおいてソースフォロア回路を構
成することができる半導体回路装置を提供することにあ
る。
採用したＭＯＳＦＥＴにおいてソースフォロア回路を構
成することができる半導体回路装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上の絶縁体層を介した半導体層にて形成
され、ソース領域とゲート端子とソース端子とを有する
ＭＯＳＦＥＴと、少なくとも前記ＭＯＳＦＥＴのチャネ
ル領域に対向した前記絶縁体層内に配置され、前記ＭＯ
ＳＦＥＴのソース領域と電気的に接続されて前記ＭＯＳ
ＦＥＴのソース領域の電位と同電位となるバイアス用電
極と、前記ＭＯＳＦＥＴのゲート端子に接続された入力
端子と、前記ＭＯＳＦＥＴのソース端子に接続された出
力端子とを備えた半導体回路装置をその要旨とする。
は、半導体基板上の絶縁体層を介した半導体層にて形成
され、ソース領域とゲート端子とソース端子とを有する
ＭＯＳＦＥＴと、少なくとも前記ＭＯＳＦＥＴのチャネ
ル領域に対向した前記絶縁体層内に配置され、前記ＭＯ
ＳＦＥＴのソース領域と電気的に接続されて前記ＭＯＳ
ＦＥＴのソース領域の電位と同電位となるバイアス用電
極と、前記ＭＯＳＦＥＴのゲート端子に接続された入力
端子と、前記ＭＯＳＦＥＴのソース端子に接続された出
力端子とを備えた半導体回路装置をその要旨とする。
【０００８】請求項２に記載の発明は、半導体基板上の
絶縁体層を介した半導体層にて形成され、ソース領域と
ゲート端子とソース端子とを有するＮチャネルＭＯＳＦ
ＥＴと、前記半導体基板上の絶縁体層を介した半導体層
にて形成され、前記ＮチャネルＭＯＳＦＥＴとでＣＭＯ
Ｓ回路を構成し、ソース領域とゲート端子とソース端子
とを有するＰチャネルＭＯＳＦＥＴと、少なくとも前記
ＮチャネルＭＯＳＦＥＴのチャネル領域に対向した前記
絶縁体層内に配置され、ＮチャネルＭＯＳＦＥＴのソー
ス領域と電気的に接続されて該ＭＯＳＦＥＴのソース領
域の電位と同電位となるＮチャネルＭＯＳＦＥＴ用バイ
アス電極と、少なくとも前記ＰチャネルＭＯＳＦＥＴの
チャネル領域に対向した前記絶縁体層内に配置され、Ｐ
チャネルＭＯＳＦＥＴのソース領域と電気的に接続され
て該ＭＯＳＦＥＴのソース領域の電位と同電位となるＰ
チャネルＭＯＳＦＥＴ用バイアス電極と、前記Ｎチャネ
ルＭＯＳＦＥＴと前記ＰチャネルＭＯＳＦＥＴの共通の
ゲート端子に接続された入力端子と、前記ＮチャネルＭ
ＯＳＦＥＴと前記ＰチャネルＭＯＳＦＥＴの共通のソー
ス端子に接続された出力端子とを備えた半導体回路装置
をその要旨とする。
絶縁体層を介した半導体層にて形成され、ソース領域と
ゲート端子とソース端子とを有するＮチャネルＭＯＳＦ
ＥＴと、前記半導体基板上の絶縁体層を介した半導体層
にて形成され、前記ＮチャネルＭＯＳＦＥＴとでＣＭＯ
Ｓ回路を構成し、ソース領域とゲート端子とソース端子
とを有するＰチャネルＭＯＳＦＥＴと、少なくとも前記
ＮチャネルＭＯＳＦＥＴのチャネル領域に対向した前記
絶縁体層内に配置され、ＮチャネルＭＯＳＦＥＴのソー
ス領域と電気的に接続されて該ＭＯＳＦＥＴのソース領
域の電位と同電位となるＮチャネルＭＯＳＦＥＴ用バイ
アス電極と、少なくとも前記ＰチャネルＭＯＳＦＥＴの
チャネル領域に対向した前記絶縁体層内に配置され、Ｐ
チャネルＭＯＳＦＥＴのソース領域と電気的に接続され
て該ＭＯＳＦＥＴのソース領域の電位と同電位となるＰ
チャネルＭＯＳＦＥＴ用バイアス電極と、前記Ｎチャネ
ルＭＯＳＦＥＴと前記ＰチャネルＭＯＳＦＥＴの共通の
ゲート端子に接続された入力端子と、前記ＮチャネルＭ
ＯＳＦＥＴと前記ＰチャネルＭＯＳＦＥＴの共通のソー
ス端子に接続された出力端子とを備えた半導体回路装置
をその要旨とする。
【０００９】
【作用】請求項１に記載の発明によれば、ＳＯＩ構造を
採用したＭＯＳＦＥＴにおいてバックゲート電位とソー
ス電位とが同電位にされる。このように、出力電位とＭ
ＯＳＦＥＴのソース電位およびバックゲート電位が等し
いので、基板バイアス効果を受けず出力信号は入力信号
とほぼ同じ電圧が出力されるとともにソースフォロア回
路として動作しインピーダンス変換を行うことが可能と
なる。
採用したＭＯＳＦＥＴにおいてバックゲート電位とソー
ス電位とが同電位にされる。このように、出力電位とＭ
ＯＳＦＥＴのソース電位およびバックゲート電位が等し
いので、基板バイアス効果を受けず出力信号は入力信号
とほぼ同じ電圧が出力されるとともにソースフォロア回
路として動作しインピーダンス変換を行うことが可能と
なる。
【００１０】請求項２に記載の発明によれば、ＳＯＩ構
造を採用したＭＯＳＦＥＴにおいてバックゲート電位と
ソース電位とが同電位にされる。そして、入力信号によ
りＮチャネルおよびＰチャネルのいずれかのＭＯＳＦＥ
Ｔがオン状態となり、出力電位とＭＯＳＦＥＴのソース
電位およびバックゲート電位が等しくなっているので、
基板バイアス効果を受けず出力信号は入力信号とほぼ同
じ電圧が出力されるとともにオンしたＭＯＳＦＥＴがソ
ースフォロア回路として動作しインピーダンス変換を行
うことが可能となる。
造を採用したＭＯＳＦＥＴにおいてバックゲート電位と
ソース電位とが同電位にされる。そして、入力信号によ
りＮチャネルおよびＰチャネルのいずれかのＭＯＳＦＥ
Ｔがオン状態となり、出力電位とＭＯＳＦＥＴのソース
電位およびバックゲート電位が等しくなっているので、
基板バイアス効果を受けず出力信号は入力信号とほぼ同
じ電圧が出力されるとともにオンしたＭＯＳＦＥＴがソ
ースフォロア回路として動作しインピーダンス変換を行
うことが可能となる。
【００１１】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１にはＣＭＯＳプッシュプル回路
を示す。
に従って説明する。図１にはＣＭＯＳプッシュプル回路
を示す。
【００１２】ＣＭＯＳプッシュプル回路は、Ｎチャネル
ＭＯＳＦＥＴ１とＰチャネルＭＯＳＦＥＴ２により構成
されている。ＮチャネルＭＯＳＦＥＴ１とＰチャネルＭ
ＯＳＦＥＴ２とが対称に、かつ直列に接続され、Ｎチャ
ネルＭＯＳＦＥＴ１のドレイン端子にはＶdd電位（例え
ば、５ボルト）が印加されている。又、ＰチャネルＭＯ
ＳＦＥＴ２のドレイン端子には−Ｖdd電位（例えば、−
５ボルト）が印加されている。さらに、ＮチャネルＭＯ
ＳＦＥＴ１とＰチャネルＭＯＳＦＥＴ２との共通のソー
ス端子に出力端子３が接続され、出力端子３には負荷４
が接続されている。又、ＮチャネルＭＯＳＦＥＴ１とＰ
チャネルＭＯＳＦＥＴ２との共通のゲート端子に入力端
子５が接続され、入力端子５には入力信号が入力され
る。この入力信号はゼロボルトでクロスする正弦波であ
る。
ＭＯＳＦＥＴ１とＰチャネルＭＯＳＦＥＴ２により構成
されている。ＮチャネルＭＯＳＦＥＴ１とＰチャネルＭ
ＯＳＦＥＴ２とが対称に、かつ直列に接続され、Ｎチャ
ネルＭＯＳＦＥＴ１のドレイン端子にはＶdd電位（例え
ば、５ボルト）が印加されている。又、ＰチャネルＭＯ
ＳＦＥＴ２のドレイン端子には−Ｖdd電位（例えば、−
５ボルト）が印加されている。さらに、ＮチャネルＭＯ
ＳＦＥＴ１とＰチャネルＭＯＳＦＥＴ２との共通のソー
ス端子に出力端子３が接続され、出力端子３には負荷４
が接続されている。又、ＮチャネルＭＯＳＦＥＴ１とＰ
チャネルＭＯＳＦＥＴ２との共通のゲート端子に入力端
子５が接続され、入力端子５には入力信号が入力され
る。この入力信号はゼロボルトでクロスする正弦波であ
る。
【００１３】図２（ａ）には前述のＣＭＯＳプッシュプ
ル回路を構成するＮチャネルおよびＰチャネルＭＯＳＦ
ＥＴ１，２の平面図を示し、図２（ｂ）には図２（ａ）
のＡ−Ａ断面図を示す。
ル回路を構成するＮチャネルおよびＰチャネルＭＯＳＦ
ＥＴ１，２の平面図を示し、図２（ｂ）には図２（ａ）
のＡ−Ａ断面図を示す。
【００１４】半導体基板としての単結晶シリコン基板６
上にはポリシリコン層７が形成され、その上に絶縁体層
としてのシリコン酸化膜８が形成されている。シリコン
酸化膜８の表面部には半導体層としての薄い単結晶シリ
コン層（以下、薄膜ＳＯＩ層という）９が形成されてい
る。薄膜ＳＯＩ層９にはゲート酸化膜としてのシリコン
酸化膜１０を介してポリシリコンゲート電極１１が配置
されている。このゲート電極１１の直下の薄膜ＳＯＩ層
９がＰ型のチャネル領域１２となり、その両側がＮ型の
ソース領域１３およびＮ型のドレイン領域１４となって
いる。このようにして、ＮチャネルＭＯＳＦＥＴ１が構
成されている。
上にはポリシリコン層７が形成され、その上に絶縁体層
としてのシリコン酸化膜８が形成されている。シリコン
酸化膜８の表面部には半導体層としての薄い単結晶シリ
コン層（以下、薄膜ＳＯＩ層という）９が形成されてい
る。薄膜ＳＯＩ層９にはゲート酸化膜としてのシリコン
酸化膜１０を介してポリシリコンゲート電極１１が配置
されている。このゲート電極１１の直下の薄膜ＳＯＩ層
９がＰ型のチャネル領域１２となり、その両側がＮ型の
ソース領域１３およびＮ型のドレイン領域１４となって
いる。このようにして、ＮチャネルＭＯＳＦＥＴ１が構
成されている。
【００１５】さらに、薄膜ＳＯＩ層９の下方におけるシ
リコン酸化膜８内にはＮチャネルＭＯＳＦＥＴ用バイア
ス電極（埋め込み電極）１５が埋設されている。又、Ｎ
チャネルＭＯＳＦＥＴ１のソース領域１３を貫通してＮ
チャネルＭＯＳＦＥＴ用バイアス電極１５に至る配線１
６が配置されている。この配線１６にてＮチャネルＭＯ
ＳＦＥＴ１のソース領域１３とＮチャネルＭＯＳＦＥＴ
用バイアス電極１５とが同電位にされ、ソース電位とバ
ックバイアス電位が等しくなる。
リコン酸化膜８内にはＮチャネルＭＯＳＦＥＴ用バイア
ス電極（埋め込み電極）１５が埋設されている。又、Ｎ
チャネルＭＯＳＦＥＴ１のソース領域１３を貫通してＮ
チャネルＭＯＳＦＥＴ用バイアス電極１５に至る配線１
６が配置されている。この配線１６にてＮチャネルＭＯ
ＳＦＥＴ１のソース領域１３とＮチャネルＭＯＳＦＥＴ
用バイアス電極１５とが同電位にされ、ソース電位とバ
ックバイアス電位が等しくなる。
【００１６】又、シリコン酸化膜８の表面部には半導体
層としての薄い単結晶シリコン層（以下、薄膜ＳＯＩ層
という）１７が形成されている。薄膜ＳＯＩ層１７には
ゲート酸化膜としてのシリコン酸化膜１８を介してポリ
シリコンゲート電極１９が配置されている。このゲート
電極１９の直下の薄膜ＳＯＩ層１７がＮ型のチャネル領
域２０となり、その両側がＰ型のソース領域２１および
Ｐ型のドレイン領域２２となっている。このようにし
て、ＰチャネルＭＯＳＦＥＴ２が構成されている。
層としての薄い単結晶シリコン層（以下、薄膜ＳＯＩ層
という）１７が形成されている。薄膜ＳＯＩ層１７には
ゲート酸化膜としてのシリコン酸化膜１８を介してポリ
シリコンゲート電極１９が配置されている。このゲート
電極１９の直下の薄膜ＳＯＩ層１７がＮ型のチャネル領
域２０となり、その両側がＰ型のソース領域２１および
Ｐ型のドレイン領域２２となっている。このようにし
て、ＰチャネルＭＯＳＦＥＴ２が構成されている。
【００１７】さらに、薄膜ＳＯＩ層１７の下方における
シリコン酸化膜８内にはＰチャネルＭＯＳＦＥＴ用バイ
アス電極（埋め込み電極）２３が埋設されている。又、
ＰチャネルＭＯＳＦＥＴ２のソース領域２１を貫通して
ＰチャネルＭＯＳＦＥＴ用バイアス電極２３に至る配線
２４が配置されている。この配線２４にてＰチャネルＭ
ＯＳＦＥＴ２のソース領域２１とＰチャネルＭＯＳＦＥ
Ｔ用バイアス電極２３とが同電位にされ、ソース電位と
バックバイアス電位が等しくなる。
シリコン酸化膜８内にはＰチャネルＭＯＳＦＥＴ用バイ
アス電極（埋め込み電極）２３が埋設されている。又、
ＰチャネルＭＯＳＦＥＴ２のソース領域２１を貫通して
ＰチャネルＭＯＳＦＥＴ用バイアス電極２３に至る配線
２４が配置されている。この配線２４にてＰチャネルＭ
ＯＳＦＥＴ２のソース領域２１とＰチャネルＭＯＳＦＥ
Ｔ用バイアス電極２３とが同電位にされ、ソース電位と
バックバイアス電位が等しくなる。
【００１８】薄膜ＳＯＩ層９，１７上を含めたシリコン
酸化膜８の上にはＢＰＳＧ膜よりなる層間絶縁膜２５が
形成されている。層間絶縁膜２５に形成したコンタクト
ホールを通してソース領域１３，２１に至るソース電極
２６，２７とドレイン領域１４，２２に至るドレイン電
極２８，２９とが配置されている。
酸化膜８の上にはＢＰＳＧ膜よりなる層間絶縁膜２５が
形成されている。層間絶縁膜２５に形成したコンタクト
ホールを通してソース領域１３，２１に至るソース電極
２６，２７とドレイン領域１４，２２に至るドレイン電
極２８，２９とが配置されている。
【００１９】次に、上記のように構成されたＣＭＯＳプ
ッシュプル回路の作用を説明する。ＮチャネルＭＯＳＦ
ＥＴ１とＰチャネルＭＯＳＦＥＴ２の共通のゲート端子
（入力端子５）に図３に示す正の入力信号が印加される
と、ＰチャネルＭＯＳＦＥＴ２はしきい値電圧以下にな
るので、ＮチャネルＭＯＳＦＥＴ１のみがオン状態とな
りＮチャネルＭＯＳＦＥＴ１がソースフォロア回路とし
て動作する。つまり、出力電位とＮチャネルＭＯＳＦＥ
Ｔ１のソース電位およびバックゲート電位が等しくなっ
ているので、基板バイアス効果を受けず出力電圧は入力
信号とほぼ同じ電位が出力されるとともにインピーダン
ス変換を行うことができる。その結果、負荷４が入力信
号とほぼ等しい電圧で駆動する。
ッシュプル回路の作用を説明する。ＮチャネルＭＯＳＦ
ＥＴ１とＰチャネルＭＯＳＦＥＴ２の共通のゲート端子
（入力端子５）に図３に示す正の入力信号が印加される
と、ＰチャネルＭＯＳＦＥＴ２はしきい値電圧以下にな
るので、ＮチャネルＭＯＳＦＥＴ１のみがオン状態とな
りＮチャネルＭＯＳＦＥＴ１がソースフォロア回路とし
て動作する。つまり、出力電位とＮチャネルＭＯＳＦＥ
Ｔ１のソース電位およびバックゲート電位が等しくなっ
ているので、基板バイアス効果を受けず出力電圧は入力
信号とほぼ同じ電位が出力されるとともにインピーダン
ス変換を行うことができる。その結果、負荷４が入力信
号とほぼ等しい電圧で駆動する。
【００２０】同様に、ＮチャネルＭＯＳＦＥＴ１とＰチ
ャネルＭＯＳＦＥＴ２の共通のゲート端子（入力端子
５）に図４に示す負の入力信号が印加されると、Ｎチャ
ネルＭＯＳＦＥＴ１はしきい値電圧以下になるので、Ｐ
チャネルＭＯＳＦＥＴ２のみがオン状態となりＰチャネ
ルＭＯＳＦＥＴ２がソースフォロア回路として動作す
る。つまり、出力電位とＰチャネルＭＯＳＦＥＴ２のソ
ース電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電位が出力されるとともにインピーダンス変換を
行うことができる。その結果、負荷４が入力信号とほぼ
等しい電圧で駆動する。
ャネルＭＯＳＦＥＴ２の共通のゲート端子（入力端子
５）に図４に示す負の入力信号が印加されると、Ｎチャ
ネルＭＯＳＦＥＴ１はしきい値電圧以下になるので、Ｐ
チャネルＭＯＳＦＥＴ２のみがオン状態となりＰチャネ
ルＭＯＳＦＥＴ２がソースフォロア回路として動作す
る。つまり、出力電位とＰチャネルＭＯＳＦＥＴ２のソ
ース電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電位が出力されるとともにインピーダンス変換を
行うことができる。その結果、負荷４が入力信号とほぼ
等しい電圧で駆動する。
【００２１】通常のバルクＣＭＯＳでは、基板とウェル
が導通してしまうため、このような回路構成をとること
が不可能である。又、基板電位がグランドあるいは電源
等に接続されているＳＯＩ／ＣＭＯＳでは基板バイアス
効果によりソースフォロア回路を構成できない。しか
し、本装置では出力電位と各ＭＯＳＦＥＴ１，２のソー
ス電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電圧が出力されるとともにソースフォロア回路と
して動作し、インピーダンス変換を行うことが可能とな
る。
が導通してしまうため、このような回路構成をとること
が不可能である。又、基板電位がグランドあるいは電源
等に接続されているＳＯＩ／ＣＭＯＳでは基板バイアス
効果によりソースフォロア回路を構成できない。しか
し、本装置では出力電位と各ＭＯＳＦＥＴ１，２のソー
ス電位およびバックゲート電位が等しくなっているの
で、基板バイアス効果を受けず出力電圧は入力信号とほ
ぼ同じ電圧が出力されるとともにソースフォロア回路と
して動作し、インピーダンス変換を行うことが可能とな
る。
【００２２】このように本実施例では、単結晶シリコン
基板６（半導体基板）上のシリコン酸化膜８（絶縁体
層）を介した薄膜ＳＯＩ層（半導体層）９にて形成され
たＮチャネルＭＯＳＦＥＴ１と、単結晶シリコン基板６
上のシリコン酸化膜８を介した薄膜ＳＯＩ層（半導体
層）１７にて形成され、前記ＮチャネルＭＯＳＦＥＴ１
とでＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴ２
と、少なくともＮチャネルＭＯＳＦＥＴ１のチャネル領
域１２に対向したシリコン酸化膜８内に配置され、Ｎチ
ャネルＭＯＳＦＥＴ１のソース領域１３と電気的に接続
されて該ＭＯＳＦＥＴ１のソース電位と同電位となるＮ
チャネルＭＯＳＦＥＴ用バイアス電極１５と、少なくと
もＰチャネルＭＯＳＦＥＴ２のチャネル領域２０に対向
したシリコン酸化膜８内に配置され、ＰチャネルＭＯＳ
ＦＥＴ２のソース領域２１と電気的に接続されて該ＭＯ
ＳＦＥＴ２のソース電位と同電位となるＰチャネルＭＯ
ＳＦＥＴ用バイアス電極２３と、ＮチャネルＭＯＳＦＥ
Ｔ１とＰチャネルＭＯＳＦＥＴ２の共通のゲート端子に
接続された入力端子５と、ＮチャネルＭＯＳＦＥＴ１と
ＰチャネルＭＯＳＦＥＴ２の共通のソース端子に接続さ
れた出力端子３とを備えた。
基板６（半導体基板）上のシリコン酸化膜８（絶縁体
層）を介した薄膜ＳＯＩ層（半導体層）９にて形成され
たＮチャネルＭＯＳＦＥＴ１と、単結晶シリコン基板６
上のシリコン酸化膜８を介した薄膜ＳＯＩ層（半導体
層）１７にて形成され、前記ＮチャネルＭＯＳＦＥＴ１
とでＣＭＯＳ回路を構成するＰチャネルＭＯＳＦＥＴ２
と、少なくともＮチャネルＭＯＳＦＥＴ１のチャネル領
域１２に対向したシリコン酸化膜８内に配置され、Ｎチ
ャネルＭＯＳＦＥＴ１のソース領域１３と電気的に接続
されて該ＭＯＳＦＥＴ１のソース電位と同電位となるＮ
チャネルＭＯＳＦＥＴ用バイアス電極１５と、少なくと
もＰチャネルＭＯＳＦＥＴ２のチャネル領域２０に対向
したシリコン酸化膜８内に配置され、ＰチャネルＭＯＳ
ＦＥＴ２のソース領域２１と電気的に接続されて該ＭＯ
ＳＦＥＴ２のソース電位と同電位となるＰチャネルＭＯ
ＳＦＥＴ用バイアス電極２３と、ＮチャネルＭＯＳＦＥ
Ｔ１とＰチャネルＭＯＳＦＥＴ２の共通のゲート端子に
接続された入力端子５と、ＮチャネルＭＯＳＦＥＴ１と
ＰチャネルＭＯＳＦＥＴ２の共通のソース端子に接続さ
れた出力端子３とを備えた。
【００２３】よって、ＳＯＩ構造を採用したＭＯＳＦＥ
Ｔ１，２においてバックゲート電位とソース電位とが同
電位にされる。そして、入力信号によりＮチャネルおよ
びＰチャネルのいずれかのＭＯＳＦＥＴがオン状態とな
り、出力電位とＭＯＳＦＥＴのソース電位およびバック
ゲート電位が等しくなっているので、基板バイアス効果
を受けず出力信号は入力信号とほぼ同じ電圧が出力され
るとともにオンしたＭＯＳＦＥＴがソースフォロア回路
として動作しインピーダンス変換を行うことが可能とな
る。
Ｔ１，２においてバックゲート電位とソース電位とが同
電位にされる。そして、入力信号によりＮチャネルおよ
びＰチャネルのいずれかのＭＯＳＦＥＴがオン状態とな
り、出力電位とＭＯＳＦＥＴのソース電位およびバック
ゲート電位が等しくなっているので、基板バイアス効果
を受けず出力信号は入力信号とほぼ同じ電圧が出力され
るとともにオンしたＭＯＳＦＥＴがソースフォロア回路
として動作しインピーダンス変換を行うことが可能とな
る。
【００２４】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例ではＣＭＯＳプッシュ
プル回路に具体化したが、１つのＭＯＳＦＥＴのみにて
回路を構成してもよい。つまり、単結晶シリコン基板６
上のシリコン酸化膜８を介した薄膜ＳＯＩ層９（あるい
は１７）にて形成されたＭＯＳＦＥＴ１（あるいは２）
と、少なくともＭＯＳＦＥＴ１（あるいは２）のチャネ
ル領域１２（あるいは２０）に対向したシリコン酸化膜
８内に配置され、ＭＯＳＦＥＴ１（あるいは２）のソー
ス領域１３（あるいは２１）と電気的に接続されて該Ｍ
ＯＳＦＥＴ１（あるいは２）のソース電位と同電位とな
るバイアス電極１５（あるいは２３）と、ＭＯＳＦＥＴ
１（あるいは２）のゲート端子に接続された入力端子５
と、ＭＯＳＦＥＴ１（あるいは２）のソース端子に接続
された出力端子３を備える。この場合には、ＳＯＩ構造
を採用したＭＯＳＦＥＴにおいてバックゲート電位とソ
ース電位とが同電位にされる。このように、出力電位と
ＭＯＳＦＥＴのソース電位およびバックゲート電位が等
しいので、基板バイアス効果を受けず出力信号は入力信
号とほぼ同じ電圧が出力されるとともにソースフォロア
回路として動作しインピーダンス変換を行うことが可能
となる。
のではなく、例えば、上記実施例ではＣＭＯＳプッシュ
プル回路に具体化したが、１つのＭＯＳＦＥＴのみにて
回路を構成してもよい。つまり、単結晶シリコン基板６
上のシリコン酸化膜８を介した薄膜ＳＯＩ層９（あるい
は１７）にて形成されたＭＯＳＦＥＴ１（あるいは２）
と、少なくともＭＯＳＦＥＴ１（あるいは２）のチャネ
ル領域１２（あるいは２０）に対向したシリコン酸化膜
８内に配置され、ＭＯＳＦＥＴ１（あるいは２）のソー
ス領域１３（あるいは２１）と電気的に接続されて該Ｍ
ＯＳＦＥＴ１（あるいは２）のソース電位と同電位とな
るバイアス電極１５（あるいは２３）と、ＭＯＳＦＥＴ
１（あるいは２）のゲート端子に接続された入力端子５
と、ＭＯＳＦＥＴ１（あるいは２）のソース端子に接続
された出力端子３を備える。この場合には、ＳＯＩ構造
を採用したＭＯＳＦＥＴにおいてバックゲート電位とソ
ース電位とが同電位にされる。このように、出力電位と
ＭＯＳＦＥＴのソース電位およびバックゲート電位が等
しいので、基板バイアス効果を受けず出力信号は入力信
号とほぼ同じ電圧が出力されるとともにソースフォロア
回路として動作しインピーダンス変換を行うことが可能
となる。
【００２５】又、バイアス電極１５，２３は、少なくと
もＭＯＳＦＥＴ１，２のチャネル領域１２，２０に対向
したシリコン酸化膜８（絶縁体層）内に配置されていれ
ばよい。
もＭＯＳＦＥＴ１，２のチャネル領域１２，２０に対向
したシリコン酸化膜８（絶縁体層）内に配置されていれ
ばよい。
【００２６】
【発明の効果】以上詳述したように請求項１，２に記載
の発明によれば、ＳＯＩ構造を採用したＭＯＳＦＥＴに
おいてソースフォロア回路を構成することができる優れ
た効果を発揮する。
の発明によれば、ＳＯＩ構造を採用したＭＯＳＦＥＴに
おいてソースフォロア回路を構成することができる優れ
た効果を発揮する。
【図１】実施例の半導体回路装置の電気的構成図であ
る。
る。
【図２】実施例の半導体回路装置を示し、（ａ）は平面
図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図３】作用を説明するための電気的構成図である。
【図４】作用を説明するための電気的構成図である。
１…ＮチャネルＭＯＳＦＥＴ、２…ＰチャネルＭＯＳＦ
ＥＴ、３…出力端子、５…入力端子、６…半導体基板と
しての単結晶シリコン基板、８…絶縁体層としてのシリ
コン酸化膜、９…半導体層としての薄膜ＳＯＩ層、１２
…チャネル領域、１３…ソース領域、１５…Ｎチャネル
ＭＯＳＦＥＴ用バイアス電極、１７…半導体層としての
薄膜ＳＯＩ層、２０…チャネル領域、２１…ソース領
域、２３…ＰチャネルＭＯＳＦＥＴ用バイアス電極
ＥＴ、３…出力端子、５…入力端子、６…半導体基板と
しての単結晶シリコン基板、８…絶縁体層としてのシリ
コン酸化膜、９…半導体層としての薄膜ＳＯＩ層、１２
…チャネル領域、１３…ソース領域、１５…Ｎチャネル
ＭＯＳＦＥＴ用バイアス電極、１７…半導体層としての
薄膜ＳＯＩ層、２０…チャネル領域、２１…ソース領
域、２３…ＰチャネルＭＯＳＦＥＴ用バイアス電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１７ Ｎ
Claims (2)
- 【請求項１】 半導体基板上の絶縁体層を介した半導体
層にて形成され、ソース領域とゲート端子とソース端子
とを有するＭＯＳＦＥＴと、 少なくとも前記ＭＯＳＦＥＴのチャネル領域に対向した
前記絶縁体層内に配置され、前記ＭＯＳＦＥＴのソース
領域と電気的に接続されて前記ＭＯＳＦＥＴのソース領
域の電位と同電位となるバイアス用電極と、 前記ＭＯＳＦＥＴのゲート端子に接続された入力端子
と、 前記ＭＯＳＦＥＴのソース端子に接続された出力端子と
を備えたことを特徴とする半導体回路装置。 - 【請求項２】 半導体基板上の絶縁体層を介した半導体
層にて形成され、ソース領域とゲート端子とソース端子
とを有するＮチャネルＭＯＳＦＥＴと、 前記半導体基板上の絶縁体層を介した半導体層にて形成
され、前記ＮチャネルＭＯＳＦＥＴとでＣＭＯＳ回路を
構成し、ソース領域とゲート端子とソース端子とを有す
るＰチャネルＭＯＳＦＥＴと、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向した前記絶縁体層内に配置され、ＮチャネルＭＯ
ＳＦＥＴのソース領域と電気的に接続されて該ＭＯＳＦ
ＥＴのソース領域の電位と同電位となるＮチャネルＭＯ
ＳＦＥＴ用バイアス電極と、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向した前記絶縁体層内に配置され、ＰチャネルＭＯ
ＳＦＥＴのソース領域と電気的に接続されて該ＭＯＳＦ
ＥＴのソース領域の電位と同電位となるＰチャネルＭＯ
ＳＦＥＴ用バイアス電極と、 前記ＮチャネルＭＯＳＦＥＴと前記ＰチャネルＭＯＳＦ
ＥＴの共通のゲート端子に接続された入力端子と、 前記ＮチャネルＭＯＳＦＥＴと前記ＰチャネルＭＯＳＦ
ＥＴの共通のソース端子に接続された出力端子とを備え
たことを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183690A JPH0846145A (ja) | 1994-08-04 | 1994-08-04 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183690A JPH0846145A (ja) | 1994-08-04 | 1994-08-04 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846145A true JPH0846145A (ja) | 1996-02-16 |
Family
ID=16140237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183690A Pending JPH0846145A (ja) | 1994-08-04 | 1994-08-04 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846145A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386156B1 (ko) * | 1997-01-10 | 2003-08-21 | 인터내셔널 비지네스 머신즈 코포레이션 | 에스오아이적용을위한벌크실리콘전압평면 |
| JP2008172238A (ja) * | 2007-01-15 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | 半導体構造および半導体構造の形成方法（フィールド・シールドを有する半導体構造およびその構造の形成方法） |
| US10297624B2 (en) | 2017-06-06 | 2019-05-21 | Renesas Electronics Corporation | Semiconductor device |
| WO2020054282A1 (ja) * | 2018-09-11 | 2020-03-19 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
-
1994
- 1994-08-04 JP JP6183690A patent/JPH0846145A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386156B1 (ko) * | 1997-01-10 | 2003-08-21 | 인터내셔널 비지네스 머신즈 코포레이션 | 에스오아이적용을위한벌크실리콘전압평면 |
| JP2008172238A (ja) * | 2007-01-15 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | 半導体構造および半導体構造の形成方法（フィールド・シールドを有する半導体構造およびその構造の形成方法） |
| US10297624B2 (en) | 2017-06-06 | 2019-05-21 | Renesas Electronics Corporation | Semiconductor device |
| WO2020054282A1 (ja) * | 2018-09-11 | 2020-03-19 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
| JPWO2020054282A1 (ja) * | 2018-09-11 | 2021-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
| US11955502B2 (en) | 2018-09-11 | 2024-04-09 | Sony Semiconductor Solutions Corporation | Solid-state image sensor to reduce display unevenness of a captured image |
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