JP2008172238A - 半導体構造および半導体構造の形成方法（フィールド・シールドを有する半導体構造およびその構造の形成方法） - Google Patents
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Abstract
【課題】半導体デバイス（例えば、電界効果トランジスタ（ＦＥＴ）またはダイオード）の下にフィールド・シールドを組み込んだ半導体構造を提供すること。
【解決手段】このフィールド・シールドは、ウエハ上で上下の絶縁分離層にはさまれている。ローカル相互接続が、上側絶縁分離層を通って延在しており、デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。例えば、ＢＥＯＬで帯電している間にデバイス内に流入する電流は、ローカル相互接続によって、上側絶縁分離層を離れフィールド・シールド内へと分流される。その結果、電荷は、上側絶縁分離層内に蓄積されるのではなく、フィールド・シールドから下側絶縁分離層内へ、そしてその下の基板内に流れ込む。このフィールド・シールドはさらに、下側絶縁分離層または基板内に閉じ込められた電荷に対する防護障壁を提供する。
【選択図】図２
【解決手段】このフィールド・シールドは、ウエハ上で上下の絶縁分離層にはさまれている。ローカル相互接続が、上側絶縁分離層を通って延在しており、デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。例えば、ＢＥＯＬで帯電している間にデバイス内に流入する電流は、ローカル相互接続によって、上側絶縁分離層を離れフィールド・シールド内へと分流される。その結果、電荷は、上側絶縁分離層内に蓄積されるのではなく、フィールド・シールドから下側絶縁分離層内へ、そしてその下の基板内に流れ込む。このフィールド・シールドはさらに、下側絶縁分離層または基板内に閉じ込められた電荷に対する防護障壁を提供する。
【選択図】図２
Description
本発明の実施形態は、一般に半導体デバイスに関し、より詳細には、フィールド・シールドに結合された半導体デバイスを組み込んだ半導体構造に関する。
シリコン・オン・インシュレータ（ＳＯＩ）技術、特に部分空乏型ＳＯＩ技術は、ウエハ加工中にＢＥＯＬ（ｂａｃｋ−ｅｎｄ ｏｆ ｔｈｅ ｌｉｎｅ）セクターで損傷を受けることが多い。具体的には、処理ツールの金属配線の帯電により、電流がオンウエハ・ワイヤ（ｏｎ−ｗａｆｅｒ ｗｉｒｅ）から半導体デバイスを通り、埋込み酸化物（ＢＯＸ）内へと流れ、基板ウエハから抜けることがある。ＢＯＸ内のこの電流の存在は、電荷の閉じ込めにつながることがある。ＢＯＸ内に閉じ込められた電荷は、半導体デバイスの電気特性を変化させ、それにより、回路の歩留りまたは信頼性あるいはその両方が低下することがある。
したがって、当技術分野においては、ＢＥＯＬ処理中におけるＢＯＸ内の電荷の蓄積を防止する半導体構造、およびその構造の形成方法が必要とされている。
以上の状況に照らして、本明細書で開示されるのは、半導体デバイスの下に（例えば、電界効果トランジスタ（ＦＥＴ）またはダイオードの下に）フィールド・シールドを組み込んだ半導体構造の実施形態である。このフィールド・シールドは、ウエハ上で上下の絶縁分離層にはさまれている。ローカル相互接続が、上側絶縁分離層を通って延在しており、半導体デバイスのドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。ＢＥＯＬで帯電している間にデバイス内に流入する電流は、ローカル相互接続によって、上側絶縁分離層を離れフィールド・シールド内へと分流される。その結果、電荷は、上側絶縁分離層内に蓄積されるのではなく、下側絶縁分離層内へ、そしてその下の基板内に流れ込む。このフィールド・シールドはさらに、下側絶縁分離層または基板内に閉じ込められた電荷に対する防護障壁として機能する。
より具体的には、本発明の半導体構造の実施形態は、基板上の第１の絶縁分離層と、第１の絶縁分離層上の導電性パッド（すなわち、フィールド・シールド）と、導電性パッド上の第２の絶縁分離層とを含む。導電性パッドは、基板から電気的に絶縁されている。この構造はさらに、第２の絶縁分離層の上方にデバイスを含むことができる。このデバイスは、ドープした半導体領域を含むことができ、これらのドープした半導体領域のうちの１つはローカル相互接続によって導電性パッドに電気的に結合され得る。
例えば、このデバイスは、ドープしたソース／ドレイン領域を有する電界効果トランジスタを含むことができ、このソース／ドレイン領域のうちの一方が、導電性パッドに電気的に結合され得る。あるいは、このデバイスは、ドープしたアノードおよびドープしたカソードを有するｐｎ接合ダイオードを含むことができ、このアノードまたはカソードのどちらかが、導電性パッドに電気的に結合され得る。
ローカル相互接続は、導体を含むことができる。具体的には、この導体は、選択されたドープした半導体領域に隣接して（すなわち、電界効果トランジスタのソース／ドレイン領域に隣接してまたはダイオードのアノードもしくはカソードに隣接して）配置することができ、この導体は、選択されたドープした半導体領域に導電性パッドを電気的に結合するように、第２の絶縁分離層を通って導電性パッドまで垂直に延在することができる。このローカル相互接続（すなわち、導体）は、第２の絶縁分離層内の電荷の蓄積を防止するために、デバイスに流入する電流を導電性パッドに分流させる。さらに、この導電性パッドは、第１の絶縁分離層および基板内に蓄積される電荷からデバイスを保護する。
この導電性パッドおよび導体はそれぞれ、適切な導電材料、例えばドープしたポリシリコンまたは導電性金属を含むことができる。さらに、構造は、導体およびドープした半導体領域の両方を橋絡する金属ストラップを含むことができ、それにより、導体およびそれに隣接するデバイスのドープした半導体領域が異なる型のドーパントでドープされる場合であっても、デバイスとローカル相互接続との間をフィールド・シールドまで電流が容易に流れる。
前述のように、半導体構造の形成方法の実施形態は、基板上の第１の絶縁分離層と、第１の絶縁分離層上の導電層と、導電層上の第２の絶縁分離層と、第２の絶縁分離層上の半導体層とを有するウエハを準備するステップを含む。
トレンチがパターン付けされ、ウエハにおいて半導体層を通って第１の絶縁分離層までエッチングされることによって、第１の絶縁分離層上に半導体層、第２の絶縁分離層、および導電層を含むスタックが形成される。
側壁スペーサは、スタックの側壁に隣接して形成される。本発明の一実施形態では、この側壁スペーサは、誘電材料で形成され得る。誘電性側壁スペーサが形成された後で、トレンチの残りの部分が別の異なる誘電材料で充填される。次いで、スタックの選択された側壁に隣接して開口部を設けるために、誘電性側壁スペーサが選択的に除去され、この開口部を充填するために導体（例えば、ドープしたポリシリコンまたは導電性金属）が堆積される。あるいは、側壁スペーサを導体（例えば、ドープしたポリシリコン）で形成することもでき、その後、トレンチの残りの部分が誘電材料で充填される。
次いで、半導体デバイス（例えば、電界効果トランジスタまたはダイオード）が、スタックにおいて第２の絶縁分離層の上方に形成される。具体的には、デバイスのドープした半導体領域が導体に隣接する半導体層内に形成されるように、この半導体デバイスは形成される。例えば、ドープしたソース／ドレイン領域のうちの一方が導体と隣接するように、半導体層内にこれらソース／ドレイン領域を有する電界効果トランジスタが形成され得る。あるいは、ドープしたアノードまたはドープしたカソードのどちらかが導体と隣接するように、半導体層内にこれらアノードおよびカソードを有するダイオードが形成され得る。
さらに、デバイスに流入する電流が、確実に導体とそれに隣接するドープした半導体領域との間を容易に流れるように、金属ストラップが、導体およびドープした半導体領域の両方の上方に形成されて、電流の流れを橋絡することができる。
本発明の実施形態のこれらの態様およびその他の態様は、以下の説明および添付の図面と併せて考慮することにより、さらによく認識され理解されるであろう。しかし、以下の説明は、本発明の好ましい実施形態および本発明の多数の具体的な詳細を示してはいるが、例示として提供されたものであり、限定するものではないことを理解されたい。本発明の実施形態の範囲内において本発明の趣旨から逸脱することなく、多くの変更と修正を行うことができ、本発明の実施形態は、すべてのそのような修正を含むものである。
本発明の実施形態は、図面を参照する以下の詳細な説明によってさらによく理解されるであろう。
本発明の実施形態ならびに本発明のさまざまな特徴および有利な詳細は、添付の図面に示し、以下の説明で詳述する非限定的な実施形態に関してさらに十分に説明される。図面に示す形状（ｆｅａｔｕｒｅ）は、必ずしも一定の比率で描かれているわけではないことに留意されたい。周知の構成要素および処理技法の説明は、不必要に本発明の実施形態を不明瞭にしないように省略されている。本明細書で使用する例は、単に本発明の実施形態が実施され得る方法をより理解しやすくすること、さらには当業者によって本発明の実施形態を実施できるようにすることを目的としているにすぎない。したがって、これらの例は、本発明の実施形態の範囲を限定するものとして解釈されるべきではない。
前述のように、シリコン・オン・インシュレータ（ＳＯＩ）技術、特に部分空乏型ＳＯＩ技術は、ウエハ加工中にＢＥＯＬセクターで損傷を受けることが多い。具体的には、図１を参照すると、半導体デバイス１００（例えば、（図示の）電界効果トランジスタ、ｐｎ接合ダイオード等）の製造中、処理ツールの金属配線の帯電により、電流１６０がオンウエハ・ワイヤ１５０から半導体デバイス１００を通り、特にはデバイス１００のドープした半導体領域を通り（例えば、（図示の）電界効果トランジスタのソース／ドレイン領域１１１および１１２またはｐｎ接合ダイオードのアノードおよびカソードを通り）、基板ウエハ１０１内に至る前に、埋込み酸化物（ＢＯＸ）層１０２内を流れる。ＢＯＸ１０２内のこの電流の存在は、電荷１２０の閉じ込めにつながることがある。閉じ込められた電荷１２０は、半導体デバイス１００の電気特性を変化させ、それにより、集積回路の歩留りまたは信頼性あるいはその両方が低下することがある。
これまでは、フィールド・シールドを半導体デバイスに組み込んで、放射線衝突（ｒａｄｉａｔｉｏｎ ｓｔｒｉｋｅ）に対してデバイスを「強固に（ｈａｒｄｅｎ）」していた。具体的には、半導体デバイス（例えば、トランジスタまたはダイオード）の状態は、感知ノード（ｓｅｎｓｉｔｉｖｅ ｎｏｄｅ）での放射線衝突によって変化することがある。フィールド・シールドは、そのような放射線衝突による状態変化が起きないように半導体デバイスに組み込まれてきた。
本明細書で開示するのは、ＢＥＯＬ処理中にデバイス直下の絶縁分離層内の電荷の蓄積を防止すること、およびウエハ基板内に閉じ込められた電荷からデバイスを保護することの両方を行うように構成されたフィールド・シールドを組み込むことによって、回路の歩留りと信頼性を向上させる半導体構造の実施形態である。具体的には、本発明の半導体構造の実施形態は、半導体デバイスの下（例えば、電界効果トランジスタ（ＦＥＴ）またはｐｎ接合ダイオードの下）にフィールド・シールドを組み込んでいる。このフィールド・シールドは、ウエハ上で上下の絶縁分離層にはさまれている。ローカル相互接続が、上側絶縁分離層を通って延在しており、半導体デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはｐｎ接合ダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。例えば、ＢＥＯＬで帯電している間にデバイス内に流入する電流は、ローカル相互接続によって、上側絶縁分離層から離れフィールド・シールド内へと分流される。その結果、電荷は、上側絶縁分離層内に蓄積されるのではなく、フィールド・シールドから下側絶縁分離層内へ、そしてその下の基板内に流れ込む。このフィールド・シールドはさらに、下側絶縁分離層または基板内に閉じ込められた電荷に対する防護障壁を提供する。
より具体的には、本発明の半導体構造の実施形態（図２の構造２００および図３の構造３００を参照）は、半導体デバイス２〇〇（例えば、（図示の）電界効果トランジスタ２７５、３７５、pn接合ダイオード等）の製造中、電流２６０がオンウエハ・ワイヤ２５０から埋込み酸化物（ＢＯＸ）層２０３内へと流れ、基板ウエハ２０１へと抜ける。基板ウエハ２０１上の第１の絶縁分離層２０３と、第１の絶縁分離層２０３上の導電性パッド２３０（すなわち、フィールド・シールド）と、導電性パッド２３０上の第２の絶縁分離層２０４とを含む。構造２００、３００はさらに、第２の絶縁分離層２０４の上方にデバイス（例えば、図２の電界効果トランジスタ２７５または図３のｐｎ接合ダイオード３７５を参照）を備えることができる。このデバイスは、ドープした半導体領域を含むことができ、ローカル相互接続２３５によって、これらのドープした半導体領域のうちの１つを導電性パッド２３０に電気的に結合することができる。シャロー・トレンチ・アイソレーション構造２０５は、デバイスの側面に隣接し、導電性パッド２３０を通って第１の絶縁分離層２０３まで延在し、それによって、基板２０１からデバイスおよび導電性パッド２３０を電気的に絶縁する。
具体的には、図２を参照すると、デバイス２７５は、第２の絶縁分離層２０４の上方の半導体層内（例えば、シリコン層内）にｎ型またはｐ型の電界効果トランジスタ（ＦＥＴ）を含むことができる。この半導体層は、チャネル領域２１３に隣接するドープしたソース／ドレイン領域２１１、２１２を含むことができる。具体的には、ｐ型電界効果トランジスタは、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））を薄くドープしたチャネル領域２１３と、ｐ型ドーパント（例えば、ホウ素（Ｂ））を濃くドープしたソース／ドレイン領域２１１、２１２とを含むことができる。一方、ｎ型電界効果トランジスタは、ｐ型ドーパント（例えば、ホウ素（Ｂ））を薄くドープしたチャネル領域２１３と、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））を濃くドープしたソース／ドレイン領域２１１、２１２とを含むことができる。ＦＥＴがｎ型ＦＥＴまたはｐ型ＦＥＴのどちらで構成されるかに関係なく、これらのソース／ドレイン領域の一方（例えば、ソース／ドレイン領域２１１を参照）を導電性パッド２３０に電気的に結合することができる。ＦＥＴ２７５は、半導体層のチャネル領域２１３の上方にゲート２８０（すなわち、ゲート誘電体とゲート導体のスタック）をさらに備えることができる。
あるいは、図３を参照すると、デバイス３７５は、第２の絶縁分離層２０４の上方の半導体層内（例えば、シリコン層内）にアノードおよびカソード（３１１、３１２）を有するｐｎ接合ダイオードを含むことができる。すなわち、ダイオード３７５は、異なる型のドーパントをドープした隣接する２つの半導体領域３１１、３１２を有する半導体層を含むことができる。一方の領域は、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））をドープしたカソード領域を含むことができ、もう一方の領域は、ｐ型ドーパント（例えば、ホウ素（Ｂ））をドープしたアノード領域を含むことができる。アノードまたはカソード（例えば、領域３１１を参照）のどちらかを、導電性パッド２３０に電気的に結合することができる。ＦＥＴ３７５は、分離構造３８０（例えば、非機能性ゲート（ｎｏｎ−ｆｕｎｃｔｉｏｎａｌ ｇａｔｅ）、窒化物パッド等）をさらに含むことができる。当業者には、この分離構造３８０によって、形成プロセス中にアノード領域およびカソード領域のマスクを用いた多段階ドーピング（ｍｕｌｔｉ−ｓｔｅｐ ｍａｓｋｅｄ ｄｏｐｉｎｇ）が可能となることが理解されるであろう。
ローカル相互接続２３５は、導体を含むことができる。具体的には、この導体２３５は、ドープした半導体領域のうちの選択された１つに隣接して配置できる。すなわち、導体２３５は、図２の電界効果トランジスタ２７５のソース／ドレイン領域２１１、２１２のうちの一方に隣接する、または図３のダイオード３７５のアノードもしくはカソード３１１、３１２と隣接することができる。導体２３５は、第２の絶縁分離層２０４を通り導電性パッド２３０まで垂直にさらに延在することができ、その結果、導体２３５は導電性パッド２３０を選択されたドープした半導体領域に電気的に結合する。このローカル相互接続２３５（すなわち、導体）は、デバイス内に（例えば、図２のＦＥＴ２７５または図３のダイオード３７５内に）流入する電流（矢印２６０で示す）を導電性パッド２３０に分流させて、第２の絶縁分離層２０４内での電荷２２０の蓄積を防止する。前述のように、このようなフィールド・シールドなしでは、デバイス内へ流入する電流はデバイス直下の絶縁分離層内に流れ込むこととなり、それによってこの絶縁分離層内に電荷が閉じ込められ、回路の歩留りと信頼性に影響を与える。それに対して本発明のフィールド・シールド２３０の場合には、電流２６０が、ローカル相互接続２３５からフィールド・シールド２３０内へと流れ、第１の絶縁分離層２０３内および基板２０１内へ流れ込むようにしている。したがって電荷２２０は、第１の絶縁分離層２０３内に蓄積されるだけである。導電性パッド２３０は、ＢＥＯＬ処理中またはその他の何らかの手段によって第１の絶縁分離層２０３または基板２０１あるいはその両方の中に蓄積されることがある電荷２２０からデバイス（例えば、図２のＦＥＴ２７５または図３のダイオード３７５）をさらに保護する（すなわち、そのような閉じ込められた電荷２２０からの防護障壁を提供する）。
絶縁分離層２０３および２０４は、例えば貼り合わせシリコン・オン・インシュレータ（ＳＯＩ）ウエハ内の二酸化シリコン（ＳｉＯ２）層などの埋込み酸化物層を含むことができる。
導電性パッド２３０および導体２３５はそれぞれ、適切な導電材料、例えばドープした（ｎ型またはｐ型の）ポリシリコンまたは導電性金属（例えば、タングステン（Ｗ）等）を含むことができる。さらに、図２の構造２００または図３の３００は、導体２３５およびそれに隣接するドープした半導体領域（すなわち、図２の領域２１１または図３の３１１）の両方を橋絡する金属ストラップ２１５（例えば、ニッケルシリサイド、チタンシリサイド、またはコバルトシリサイドのストラップなどの金属シリサイド・ストラップ）を含むことができ、それにより、容易にデバイス（すなわち、図２のＦＥＴ２７５または図３のダイオード３７５）とローカル相互接続２３５との間をフィールド・シールド２３０まで電流２６０を流すことができる。具体的には、このような金属ストラップ２１５が、導体２３５および隣接する半導体領域２１１、３１１が異なる型のドーパントでドープされ、それによってダイオードが形成される場合に生じる、電流の流れの妨害を防止する。
さらに、本発明の構造２００、３００は、複数のデバイスを含む集積回路に組み込まれ得ることも予想される。例えば、歩留りと信頼性が高まるように、相補型金属酸化物半導体（ＣＭＯＳ）デバイスの各ＦＥＴを対応するフィールド・シールドに電気的に結合することができる。
図４を参照すると、上で説明し図２および図３にそれぞれ示した本発明の半導体構造２００または３００の形成方法の実施形態は、基板２０１（例えば、シリコン基板）上の第１の絶縁分離層２０３と、第１の絶縁分離層２０３上の導電層２３０と、導電層２３０上の第２の絶縁分離層２０４と、第２の絶縁分離層２０４上の半導体層２７０とを有するウエハを準備することを含む（４０２、図５を参照）。絶縁分離層２０３、２０４は、例えば二酸化シリコン（ＳｉＯ２）層を含むことができる。導電層２３０は、例えば、ｎ型もしくはｐ型ドーパントを濃くドープしたポリシリコン層などの導電材料、または導電性金属層を含むことができる。
このようなウエハは、ドープしたポリシリコン層を有する２枚のシリコン・オン・インシュレータ・ウエハの各絶縁体層を接合する周知の処理技法を使用して形成することができる。例えば、それぞれがシリコン（Ｓｉ）基板上に二酸化シリコン（ＳｉＯ２）層を備える２枚のウエハが提供され得る。これらのウエハのうちの１枚の二酸化シリコン層上へポリシリコン層を堆積させ、続いて第２の二酸化シリコン層を堆積させることができる。次いで、各々のウエハの上部二酸化シリコン層が結合力（ｃｏｈｅｓｉｖｅ ｆｏｒｃｅ）によって１つにまとまって保持されるように、２枚のウエハを接合することができる。次いで、これらのウエハのうちの１枚のシリコン表面を、所望のシリコン膜厚まで研磨することができる。
トレンチ２０７がパターン付けされ、ウエハにおいて半導体層２７０を通って第１の絶縁分離層２０３までエッチングされて、第１の絶縁分離層２０３上に半導体層２７０、第２の絶縁分離層２０４、および導電層２３０を含むスタック２０８を形成する（４０４、図６参照）。トレンチ２０７は、例えば、従来のリソグラフィ・パターニング技法および多段階反応性イオン・エッチング（ＲＩＥ）プロセスを使用して形成することができる。
誘電性側壁スペーサ２３１は、スタック２０８の選択された側壁２３２に隣接して形成することができる（４０６、図７参照）。側壁スペーサ２３１は、第１の誘電材料（例えば、窒化物またはその他の任意の適切な誘電材料）を用いて形成することができる。この側壁スペーサ２３１は、トレンチ２０７内のすべての側壁に接する第１の側壁スペーサを最初に形成することによって形成してもよい。次いで、トレンチ２０７内に形成された、スタック２０８の選択された側壁２３２に隣接する側壁スペーサ２３１以外の側壁スペーサのすべてが露出するように、マスク層が構造の上方に形成される。次いで、露出した側壁スペーサが選択的に取り除かれ、それに続いてマスク層が除去される。
誘電性スペーサ２３１が形成された後で、トレンチ２０７の残りの部分が充填されるように、別の誘電体層（例えば、二酸化シリコン（ＳｉＯ２）などの酸化物、または誘電性側壁スペーサ２３１の形成に使用したものとは別の誘電材料）が堆積され、平坦化される（４０８、図８参照）。このようにして、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造２０５が、スタック２０８周辺、およびスタック２０８の一方の側でスペーサ２３１に隣接して形成される。ＳＴＩ２０５は、第１の絶縁分離層２０３と組み合わさって、半導体層２７０を基板２０１から絶縁する。次いで、（例えば、選択性エッチング・プロセスを使用して）側壁スペーサ２３１が除去されて、スタックの選択された側壁２３２に隣接する開口部２３３が作られる（４１０、図９参照）。スペーサ２３１が選択的に除去されると、導電材料（例えば、ドープしたポリシリコンまたは導電性金属）が堆積され平坦化され、それにより、導電性パッド２３０とスタック２０８とを接触させる導体２３５で開口部２３３が充填される（４１２、図１０参照）。
あるいは、導電材料（例えば、ドープしたポリシリコンまたは導電性金属）を使用して、導電性側壁スペーサ（すなわち、導体２３５）をスタック２０８の選択された側壁２３２に直接接して形成することができる（４１４、図１１参照）。前述のスペーサ２３１と同様に、トレンチ２０７内のすべての側壁に接する第１の導電性側壁スペーサを最初に形成することによって、スタック２０８の選択された側壁２３２に隣接して導電性側壁スペーサ２３５を形成してもよい。次いで、スタック２０８の選択された側壁２３２と隣接するスペーサ以外のトレンチ側壁スペーサのすべてが露出するように、マスク層が構造の上方に形成される。次いで、露出した側壁スペーサが選択的に取り除かれ、それに続いてマスク層が除去される。
導電性側壁スペーサ２３５（すなわち、導体）がスタック２０８の選択された側壁２３２に隣接して形成された後で、誘電体層（例えば、二酸化シリコン（ＳｉＯ２）などの酸化物）が堆積され平坦化され、その結果、トレンチ２０７の残りの部分が充填される（４１６、図１２参照）。このようにして、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造２０５が、スタック２０８周辺、およびスタック２０８一方の側で導体２３５に隣接して形成される。ＳＴＩ２０５は、第１の絶縁分離層２０３と組み合わさって、半導体層２７０を基板２０１から絶縁する。
次いで、半導体デバイスが、第２の絶縁分離層２０４の上方に形成される（４１８、図２および図３参照）。具体的には、半導体デバイスのドープした半導体領域が導体に隣接する半導体層２７０内に形成されるように、（例えば、従来の処理技法を使用して）半導体デバイスが形成される。
例えば、図２に示したように、電界効果トランジスタ２７５は、半導体層２７０内のチャネル領域２１３の上方にゲート２８０を形成することによって形成することができる（４２０）。ドープしたソース／ドレイン領域２１１、２１２は、半導体層２７０内のチャネル領域２１３の両側に形成することができる。具体的には、ｐ型電界効果トランジスタの場合、ウエハ内の半導体層２７０に、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））を薄くドープすることができる。次いで、ゲートの両側、したがってチャネル領域２１３の両側の半導体層２７０に、高濃度のｐ型ドーパント（例えば、ホウ素（Ｂ））が注入される。その結果、ｐ型ソース／ドレイン領域２１１、２１２は、このソース／ドレイン領域のうちの一方（例えば、２１１）が導体２３５に隣接するように形成される。同様に、ｎ型電界効果トランジスタの場合、ウエハ内の半導体層２７０に、ｐ型ドーパント（例えば、ホウ素（Ｂ））を薄くドープすることができる。次いで、ゲートの両側、したがってチャネル領域２１３の両側の半導体層２７０に、高濃度のｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））が注入される。その結果、ｎ型ソース／ドレイン領域２１１、２１２は、このソース／ドレイン領域のうちの一方（例えば、２１１）が導体２３５に隣接するように形成される。
あるいは、図３に示したように、半導体層２７０の中心部上に分離構造３８０（例えば、非機能性ゲート、窒化物パッド等）を形成することによって、ダイオード３７５を形成できる（４２２）。半導体層２７０内の隣接領域３１１、３１２には、例えばマスクを用いた注入プロセスを使用して、異なる型の高濃度のドーパントをドープすることができる。すなわち、カソード領域は、高濃度のｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、またはアンチモン（Ｓｂ））を半導体層２７０の一部分に注入することによって形成でき、アノード領域は、高濃度のｐ型ドーパント（例えば、ホウ素（Ｂ））を半導体層２７０の隣接部分に注入することによって形成できる。これらのドープした半導体領域のうちの一方（すなわち、アノードまたはカソードのどちらか）は、導体２３５に隣接して形成することができる。
さらに、導体２３５が、ある型のドーパント（例えば、ｐ型ドーパント）をドープしたポリシリコンを含み、それに隣接するドープした半導体領域（例えば、図２の領域２１１または図３の領域３１１）が異なる型のドーパント（例えば、ｎ型ドーパント）でドープされると、フィールド・シールドへの電流の流れを妨げるダイオードが形成されることが当業者には理解されよう。したがって、ドープした半導体領域（例えば、図２の領域２１１または図３の領域３１１）とそれに隣接する導体２３５との間を確実に電流２６０が容易に流れるようにするために、金属ストラップすなわちブリッジ２１５を形成できる。
例えば、金属シリサイド（例えば、チタンシリサイド、ニッケルシリサイド、またはコバルトシリサイド）を、ＦＥＴまたはダイオードの両方のドープした半導体領域の上方、およびドープしたポリシリコン導体の上方（すなわち、ローカル相互接続の上方）に形成することができる。金属シリサイドを形成するために、自己整合金属シリサイド・プロセスを実行できる。すなわち、金属（例えば、Ｎｉ、Ｔｉ、Ｃｏ等）を構造上、特にドープした半導体領域の露出した上面（例えば、図２の領域２１１、２１２上または図３の領域３１１、３１２上）、ドープしたポリシリコン導体２３５上、およびゲート／分離構造上（例えば、図２のゲート２８０上または図３の分離構造３８０上）に堆積させることができる。この金属はアニールされると反応を引き起こし、構造がポリシリコンを含む場合には、この反応により、ドープした半導体領域の上方、ポリシリコン導体の上方、さらにはゲート／分離構造の上方のシリコン／金属接合部で金属シリサイドが形成される。次いで、未反応の金属および副生成物が除去される。
したがって、上で開示されているのは、ＢＥＯＬ処理中にデバイス直下の絶縁分離層内の電荷の蓄積を防止すること、およびウエハ基板内に閉じ込められた電荷からデバイスを保護することの両方を行うように構成されたフィールド・シールドを組み込むことによって、回路の歩留りと信頼性を向上させる半導体構造の実施形態である。具体的には、本発明の半導体構造の実施形態は、半導体デバイスの下（例えば、電界効果トランジスタ（ＦＥＴ）またはｐｎ接合ダイオードの下）にフィールド・シールドを組み込んでいる。このフィールド・シールドは、ウエハ上で上下の絶縁分離層にはさまれている。ローカル相互接続が、上側絶縁分離層を通って延在しており、半導体デバイスの選択されたドープした半導体領域（例えば、ＦＥＴのソース／ドレイン領域またはｐｎ接合ダイオードのカソードもしくはアノード）にフィールド・シールドを接続する。例えば、ＢＥＯＬで帯電している間にデバイス内へ流入する電流は、ローカル相互接続によって、上側絶縁分離層から離れフィールド・シールド内へと分流される。その結果、電荷は、上側絶縁分離層内に蓄積されるのではなく、フィールド・シールドから下側絶縁分離層内へ、そしてその下の基板内に流れ込む。このフィールド・シールドはさらに、下側絶縁分離層または基板内に閉じ込められた電荷に対する防護障壁を提供する。したがって、このフィールド・シールドは、帯電を誘発するいかなる環境にも理想的に適している。
特定実施形態の上記説明により、他者が最新知識を適用することによって、包括的な概念から逸脱することなく、そのような特定実施形態をさまざまな応用例に容易に修正または改作するあるいはその両方を行うことができるという本発明の包括的な性質がまさに完全に明らかとなり、したがって、そのような改作および修正は、開示された実施形態の均等物の意味および範囲内に含まれるべきであり、またそのように意図されている。本明細書で使用する語法または用語は説明のためのものであり、限定するものではないことを理解されたい。したがって、記載されている本発明の実施形態は、添付の特許請求の範囲の趣旨および範囲内の修正形態と共に実施できることが、当業者には理解されるであろう。
１００ 半導体デバイス
１０１ 基板ウエハ
１０２ 埋込み酸化物（ＢＯＸ）層
１１１、１１２ ソース／ドレイン領域
１２０ 電荷
１５０ オンウエハ・ワイヤ
１６０ 電流
２００ 構造
２０１ 基板
２０３ 第１の絶縁分離層
２０４ 第２の絶縁分離層
２０５ シャロー・トレンチ・アイソレーション構造
２０７ トレンチ
２０８ スタック
２１１、２１２ ソース／ドレイン領域
２１３ チャネル領域
２１５ 金属ストラップ
２２０ 電荷
２３０ 導電性パッド
２３１ 誘電性側壁スペーサ
２３２ 側壁
２３３ 開口部
２３５ ローカル相互接続
２６０ 電流
２７０ 半導体層
２７５ 電界効果トランジスタ
２８０ ゲート
３００ 構造
３１１、３１２ アノード／カソード
３７５ ｐｎ接合ダイオード
３８０ 分離構造
１０１ 基板ウエハ
１０２ 埋込み酸化物（ＢＯＸ）層
１１１、１１２ ソース／ドレイン領域
１２０ 電荷
１５０ オンウエハ・ワイヤ
１６０ 電流
２００ 構造
２０１ 基板
２０３ 第１の絶縁分離層
２０４ 第２の絶縁分離層
２０５ シャロー・トレンチ・アイソレーション構造
２０７ トレンチ
２０８ スタック
２１１、２１２ ソース／ドレイン領域
２１３ チャネル領域
２１５ 金属ストラップ
２２０ 電荷
２３０ 導電性パッド
２３１ 誘電性側壁スペーサ
２３２ 側壁
２３３ 開口部
２３５ ローカル相互接続
２６０ 電流
２７０ 半導体層
２７５ 電界効果トランジスタ
２８０ ゲート
３００ 構造
３１１、３１２ アノード／カソード
３７５ ｐｎ接合ダイオード
３８０ 分離構造
Claims (14)
- 基板と、
前記基板上の第１の絶縁分離層と、
前記第１の絶縁分離層上の導電性パッドと、
前記導電性パッド上の第２の絶縁分離層と、
ドープした半導体領域を有し、前記第２の絶縁分離層上にあるデバイスとを含み、前記導電性パッドが、前記ドープした半導体領域に電気的に結合され、前記基板から電気的に絶縁されている、半導体構造。 - 前記ドープした半導体領域に隣接し、前記第２の絶縁分離層を通って前記導電性パッドまで垂直に延在し、前記導電性パッドを前記ドープした半導体領域に電気的に結合する導体をさらに含む、請求項１に記載の半導体構造。
- 前記第２の絶縁分離層内での電荷の蓄積を防止するために、前記導体が電流を前記デバイスを通過させて前記導電性パッドへと分流させ、
前記導電性パッドが、前記第１の絶縁分離層および前記基板内に蓄積される電荷から前記デバイスを保護する、請求項２に記載の半導体構造。 - 前記デバイスが電界効果トランジスタを含み、前記ドープした半導体領域が、前記電界効果トランジスタのソース／ドレイン領域を含む、請求項１に記載の半導体構造。
- 前記デバイスがダイオードを含み、前記ドープした半導体領域が、前記ダイオードのアノードおよびカソードのうちの一方を含む、請求項１に記載の半導体構造。
- 前記導体および前記ドープした半導体領域に隣接する金属ストラップをさらに含む、請求項２に記載の半導体構造。
- 基板と、
前記基板上の第１の絶縁分離層と、
前記第１の絶縁分離層上の導電性パッドと、
前記導電性パッド上の第２の絶縁分離層と、
ソース／ドレイン領域を有し、前記第２の絶縁分離層上にある電界効果トランジスタとを含み、前記導電性パッドが、前記ソース／ドレイン領域のうちの一方に電気的に結合され、前記基板から電気的に絶縁されている、半導体構造。 - 前記ソース／ドレイン領域のうちの前記一方に隣接し、前記第２の絶縁分離層を通って前記導電性パッドまで垂直に延在し、前記導電性パッドを前記ソース／ドレイン領域のうちの前記一方に電気的に結合する導体をさらに含む、請求項７に記載の半導体構造。
- 前記第２の絶縁分離層内での電荷の蓄積を防止するために、前記導体が電流を前記電界効果トランジスタを通過させて前記導電性パッドへと分流させ、
前記導電性パッドが、前記第１の絶縁分離層および前記基板内に蓄積される電荷から前記電界効果トランジスタを保護する、請求項８に記載の半導体構造。 - 前記導体および前記ソース／ドレイン領域のうちの前記一方に隣接する金属ストラップをさらに含む、請求項８に記載の半導体構造。
- 基板と、前記基板上の第１の絶縁分離層と、前記第１の絶縁分離層上の導電層と、前記導電層上の第２の絶縁分離層と、前記第２の絶縁分離層上の半導体層とを含むウエハを準備するステップと、
前記第１の絶縁分離層上にスタックを形成するために、前記ウエハにおいて前記半導体層を通り前記第１の絶縁分離層までトレンチをエッチングするステップと、
前記スタックの側壁に隣接してスペーサを形成するステップと、
前記スペーサの前記形成ステップの後で、前記トレンチを誘電材料で充填するステップと、
前記側壁に隣接して開口部を設けるために前記スペーサを選択的に除去するステップと、
前記開口部に導体を堆積させるステップと、
前記第２の絶縁分離層の上方に半導体デバイスを形成するステップとを含み、前記半導体デバイスの前記形成ステップがドープした半導体領域を前記導体に隣接して形成するステップを含む、半導体構造の形成方法。 - 前記導体と前記ドープした半導体領域とを接続する金属ストラップを形成するステップをさらに含む、請求項１１に記載の方法。
- 基板と、前記基板上の第１の絶縁分離層と、前記第１の絶縁分離層上の導電層と、前記導電層上の第２の絶縁分離層と、前記第２の絶縁分離層上の半導体層とを含むウエハを準備するステップと、
前記第１の絶縁分離層上にスタックを形成するために、前記ウエハにおいて前記半導体層を通り前記第１の絶縁分離層までトレンチをエッチングするステップと、
導体を含むスペーサを前記スタックの側壁に隣接して形成するステップと、
前記スペーサの前記形成ステップの後で、前記トレンチを誘電材料で充填するステップと、
前記第２の絶縁分離層の上方にデバイスを形成するステップとを含み、前記デバイスの前記形成ステップがドープした半導体領域を前記導体に隣接して形成するステップを含む、半導体構造の形成方法。 - 前記導体と前記ドープした半導体領域に隣接して金属ストラップを形成するステップをさらに含む、請求項１３に記載の方法。
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