JP2508968B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
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- H03K19/003—Modifications for increasing the reliability for protection
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に、ＭＯ
Ｓ出力回路の改良に関する。
Ｓ出力回路の改良に関する。
【０００２】
【従来の技術】図５に示すように、ＤＲＡＭ等において
用いられる従来のＭＯＳ出力回路は、高電位たとえば５
Ｖの電源線ＶCCと接地電位の電源線ＶSSとの間に直列接
続されたＮチャネルＭＯＳトランジスタ（この場合、エ
ンハンスメント形）の出力トランジスタＱ１、Ｑ２より
なり、入力信号φ１、φ２と出力信号Ｄout との関係
は、次の表のごとくなる。 φ１ ｜ φ２ ｜ Ｄout −−−−−−−−−−−− ロ− ｜ ロ− ｜ ＨＺ −−−−−−−−−−−− ロ− ｜ ハイ ｜ ロ− −−−−−−−−−−−− ハイ ｜ ロ− ｜ ハイ なお、φ１＝φ２＝ハイレベルは禁止される。ここで、
φ１＝ロ−レベル、φ２＝ハイレベルの状態でＤout が
ロ−レベルのときに、出力信号Ｄout が外部からのノイ
ズにより負電位に下降すると、トランジスタＱ１のゲ−
ト電位が相対的に上昇し、従って、出力トランジスタＱ
１がオンとなる。この結果、これをＮチャネルＭＯＳト
ランジスタによるＤＲＡＭに適用した場合には、少数キ
ャリアが発生してメモリセルのデ−タを破壊することに
なる。
用いられる従来のＭＯＳ出力回路は、高電位たとえば５
Ｖの電源線ＶCCと接地電位の電源線ＶSSとの間に直列接
続されたＮチャネルＭＯＳトランジスタ（この場合、エ
ンハンスメント形）の出力トランジスタＱ１、Ｑ２より
なり、入力信号φ１、φ２と出力信号Ｄout との関係
は、次の表のごとくなる。 φ１ ｜ φ２ ｜ Ｄout −−−−−−−−−−−− ロ− ｜ ロ− ｜ ＨＺ −−−−−−−−−−−− ロ− ｜ ハイ ｜ ロ− −−−−−−−−−−−− ハイ ｜ ロ− ｜ ハイ なお、φ１＝φ２＝ハイレベルは禁止される。ここで、
φ１＝ロ−レベル、φ２＝ハイレベルの状態でＤout が
ロ−レベルのときに、出力信号Ｄout が外部からのノイ
ズにより負電位に下降すると、トランジスタＱ１のゲ−
ト電位が相対的に上昇し、従って、出力トランジスタＱ
１がオンとなる。この結果、これをＮチャネルＭＯＳト
ランジスタによるＤＲＡＭに適用した場合には、少数キ
ャリアが発生してメモリセルのデ−タを破壊することに
なる。
【０００３】上述の出力トランジスタＱ１のオンを防止
するためにＮチャネルトランジスタＱ３が出力トランジ
スタＱ１のゲ−トと出力信号Ｄout の端子との間に設け
られている。つまり、出力信号Ｄout の電位が負電位と
なってトランジスタＱ３のゲ−ト・ソ−ス間電圧が ＶSS−Ｖthn 但し、Ｖthn はトランジスタＱ３のしきい値電圧、より
下降すると、トランジスタＱ３がオンとなって入力信号
φ１の電位も低下するので出力トランジスタＱ１のオン
を防止できる。
するためにＮチャネルトランジスタＱ３が出力トランジ
スタＱ１のゲ−トと出力信号Ｄout の端子との間に設け
られている。つまり、出力信号Ｄout の電位が負電位と
なってトランジスタＱ３のゲ−ト・ソ−ス間電圧が ＶSS−Ｖthn 但し、Ｖthn はトランジスタＱ３のしきい値電圧、より
下降すると、トランジスタＱ３がオンとなって入力信号
φ１の電位も低下するので出力トランジスタＱ１のオン
を防止できる。
【０００４】
【発明が解決しようとする課題】しかしながら、図６に
示すごとく、実際には、同一半導体チップ内に、複数の
出力回路ａ、ｂ、…が存在しており、この結果、電源線
ＶSSの電位は特にデ−タの切替わりの際に大きく変動
し、たとえば、そのピ−ク値は２Ｖまで達することがあ
る。今、出力回路ｂにおける入力信号φ１ｂがハイレベ
ルからロ−レベルに切替わり、入力信号φ２ｂがロ−レ
ベルからハイレベルに切替わり、この結果、比較的大き
な電流ｉが電源線ＶSSのインピ−ダンスＺを流れてノ−
ドａ、ｂの各電位が一時的に上昇したとする。他方、同
時に、出力回路ａの入力信号φ１ａがロ−レベルからハ
イレベルに切替わり、入力信号φ２ａがハイレベルから
ロ−レベルに切替わり、従って、出力信号Ｄ out ａが上
昇しようとしている状態にあると、ノ−ドａの電位が一
時的に上昇しているのでトランジスタＱ３ａがオンとな
り、入力信号φ１ａつまり出力トランジスタＱ１ａのゲ
−ト電位が低下して出力信号Ｄ out ａの電位が正常にハ
イレベルとならずに誤動作を招くという課題がある。
示すごとく、実際には、同一半導体チップ内に、複数の
出力回路ａ、ｂ、…が存在しており、この結果、電源線
ＶSSの電位は特にデ−タの切替わりの際に大きく変動
し、たとえば、そのピ−ク値は２Ｖまで達することがあ
る。今、出力回路ｂにおける入力信号φ１ｂがハイレベ
ルからロ−レベルに切替わり、入力信号φ２ｂがロ−レ
ベルからハイレベルに切替わり、この結果、比較的大き
な電流ｉが電源線ＶSSのインピ−ダンスＺを流れてノ−
ドａ、ｂの各電位が一時的に上昇したとする。他方、同
時に、出力回路ａの入力信号φ１ａがロ−レベルからハ
イレベルに切替わり、入力信号φ２ａがハイレベルから
ロ−レベルに切替わり、従って、出力信号Ｄ out ａが上
昇しようとしている状態にあると、ノ−ドａの電位が一
時的に上昇しているのでトランジスタＱ３ａがオンとな
り、入力信号φ１ａつまり出力トランジスタＱ１ａのゲ
−ト電位が低下して出力信号Ｄ out ａの電位が正常にハ
イレベルとならずに誤動作を招くという課題がある。
【０００５】従って、本発明の目的は、複数の出力回路
が存在した場合に、これら相互間の干渉による誤動作を
防止したＭＯＳ出力回路を提供することにある。
が存在した場合に、これら相互間の干渉による誤動作を
防止したＭＯＳ出力回路を提供することにある。
【０００６】
【課題が解決するための手段】上述の課題を解決するた
めに本発明は、出力トランジスタＱ１、Ｑ２の接地電位
の電源線ＶSSと、出力トランジスタＱ１のオン防止のた
めのトランジスタＱ３のゲ−ト制御用の接地電位の電源
線ＶSSとを別々に設ける。
めに本発明は、出力トランジスタＱ１、Ｑ２の接地電位
の電源線ＶSSと、出力トランジスタＱ１のオン防止のた
めのトランジスタＱ３のゲ−ト制御用の接地電位の電源
線ＶSSとを別々に設ける。
【０００７】
【作用】上述の手段によれば、出力回路を複数接続して
出力回路の動作による接地電位の上昇があっても、各ト
ランジスタＱ３の接地電位は上昇しないので各出力回路
による干渉は少ない。
出力回路の動作による接地電位の上昇があっても、各ト
ランジスタＱ３の接地電位は上昇しないので各出力回路
による干渉は少ない。
【０００８】
【実施例】図１は本発明に係わる半導体装置の一実施例
を示す回路図である。図１においては、２つの別々の接
地電位の電源線ＶSS1 、ＶSS2 が設けられている。ま
た、トランジスタＱ３のゲ−ト・ソ−ス間には、トラン
ジスタＱ３のゲ−ト破壊を防止するための電圧クランプ
素子Ｑ４が設けられている。
を示す回路図である。図１においては、２つの別々の接
地電位の電源線ＶSS1 、ＶSS2 が設けられている。ま
た、トランジスタＱ３のゲ−ト・ソ−ス間には、トラン
ジスタＱ３のゲ−ト破壊を防止するための電圧クランプ
素子Ｑ４が設けられている。
【０００９】図２は図１の出力回路が複数接続された半
導体装置を示す。つまり、接地電位の電源線ＶSS1 、Ｖ
SS2 は別個のパッドＰ1 、Ｐ2 を介して別個のピン
Ｔ1 、Ｔ2 に接続されており、図示のごとく、これらの
ピンＰ1 、Ｐ2 が外部で短絡して同一接地電位となって
いても、内部配線によるインピ−ダンスＺ1 、Ｚ2 及び
ボンディングワイヤによるインピ−ダンスＺ1'、Ｚ2'の
存在によって、出力トランジスタＱ２ａ、Ｑ２ｂの接地
電位の電源線ＶSS1 とトランジスタＱ３ａ、Ｑ３ｂの接
地電位の電源線ＶSS2 とはほとんど干渉しない。言い換
えると、ノ−ドｂにおける接地電位が過渡的に上昇して
も、ノ−ドａ’における接地電位はトランジスタＱ３ａ
をオンさせる程には上昇しない。従って、複数の出力回
路ａ、ｂ間では干渉による誤動作はない。
導体装置を示す。つまり、接地電位の電源線ＶSS1 、Ｖ
SS2 は別個のパッドＰ1 、Ｐ2 を介して別個のピン
Ｔ1 、Ｔ2 に接続されており、図示のごとく、これらの
ピンＰ1 、Ｐ2 が外部で短絡して同一接地電位となって
いても、内部配線によるインピ−ダンスＺ1 、Ｚ2 及び
ボンディングワイヤによるインピ−ダンスＺ1'、Ｚ2'の
存在によって、出力トランジスタＱ２ａ、Ｑ２ｂの接地
電位の電源線ＶSS1 とトランジスタＱ３ａ、Ｑ３ｂの接
地電位の電源線ＶSS2 とはほとんど干渉しない。言い換
えると、ノ−ドｂにおける接地電位が過渡的に上昇して
も、ノ−ドａ’における接地電位はトランジスタＱ３ａ
をオンさせる程には上昇しない。従って、複数の出力回
路ａ、ｂ間では干渉による誤動作はない。
【００１０】また、電源線ＶSS2 のピンＴ2 を基準とし
て、出力信号Ｄ out ａの端子に正もしくは負の静電パル
スが印加されても、トランジスタＱ３ａのゲ−ト・ソ−
ス間に接続された電圧クランプ素子Ｑ４ａを介して電流
が流れるので、トランジスタＱ３ａのゲ−ト破壊を防止
できる。従って、電源線ＶSS1 、ＶSS2 を別々にするこ
とによる静電破壊耐圧が低下することはない。
て、出力信号Ｄ out ａの端子に正もしくは負の静電パル
スが印加されても、トランジスタＱ３ａのゲ−ト・ソ−
ス間に接続された電圧クランプ素子Ｑ４ａを介して電流
が流れるので、トランジスタＱ３ａのゲ−ト破壊を防止
できる。従って、電源線ＶSS1 、ＶSS2 を別々にするこ
とによる静電破壊耐圧が低下することはない。
【００１１】 次に、図１のトランジスタＱ３及び電圧
クランプ素子Ｑ４の構造例を図３、図４を参照して説明
する。なお、図３は平面図、図４は図３のＩＶ−ＩＶ線
断面図である。まずＰ- 半導体基板１上に、電圧クラン
プ素子Ｑ４用のフィ−ルド酸化膜２を形成し、また、ト
ランジスタＱ３用のゲ−ト酸化膜を形成し、その上に、
ゲ−ト電極４を形成する。
クランプ素子Ｑ４の構造例を図３、図４を参照して説明
する。なお、図３は平面図、図４は図３のＩＶ−ＩＶ線
断面図である。まずＰ- 半導体基板１上に、電圧クラン
プ素子Ｑ４用のフィ−ルド酸化膜２を形成し、また、ト
ランジスタＱ３用のゲ−ト酸化膜を形成し、その上に、
ゲ−ト電極４を形成する。
【００１２】他方、基板１内にＮ型不純物拡散層５−
１、５−２、５−３を形成する。この場合、不純物拡散
層５−１、５−２は電圧クランプ素子Ｑ４の寄生バイポ
−ラトランジスタのためであり、不純物拡散層５−２、
５−３はトランジスタＱ３内のソ−ス、ドレインのため
のものである。また、６は側壁絶縁層であって、トラン
ジスタＱ３のソ−ス・ドレイン領域を浅いＮ- 層、深い
Ｎ+ 層で形成させることによって耐圧を増大させるＬＤ
Ｄ（Lightly Doped Drain ）構造をとっている。
１、５−２、５−３を形成する。この場合、不純物拡散
層５−１、５−２は電圧クランプ素子Ｑ４の寄生バイポ
−ラトランジスタのためであり、不純物拡散層５−２、
５−３はトランジスタＱ３内のソ−ス、ドレインのため
のものである。また、６は側壁絶縁層であって、トラン
ジスタＱ３のソ−ス・ドレイン領域を浅いＮ- 層、深い
Ｎ+ 層で形成させることによって耐圧を増大させるＬＤ
Ｄ（Lightly Doped Drain ）構造をとっている。
【００１３】また、７は層間絶縁膜であって、不純物拡
散層５−１、５−２、５−３へのコンタクトホ−ル８を
形成し、その中にアルミニウム配線９による電極を形成
している。なお、上述の実施例においては、出力トラン
ジスタＱ１、Ｑ２、トランジスタＱ３はＮチャネルＭＯ
Ｓトランジスタ（エンハンスメント型）であったが、本
発明はＰチャネルトランジスタにも適用できる。この場
合には、電源線ＶCCを別々に設ける。
散層５−１、５−２、５−３へのコンタクトホ−ル８を
形成し、その中にアルミニウム配線９による電極を形成
している。なお、上述の実施例においては、出力トラン
ジスタＱ１、Ｑ２、トランジスタＱ３はＮチャネルＭＯ
Ｓトランジスタ（エンハンスメント型）であったが、本
発明はＰチャネルトランジスタにも適用できる。この場
合には、電源線ＶCCを別々に設ける。
【００１４】
【発明の効果】以上説明したように本発明によれば、出
力信号の端子の負方向のノイズに対する耐性を強くする
トランジスタを構えた出力回路を複数配置した場合の相
互の干渉による誤動作を防止できる。さらに、静電破壊
耐圧の低下をも回避できる。
力信号の端子の負方向のノイズに対する耐性を強くする
トランジスタを構えた出力回路を複数配置した場合の相
互の干渉による誤動作を防止できる。さらに、静電破壊
耐圧の低下をも回避できる。
【図１】本発明に係る半導体装置の一実施例を示す回路
図である。
図である。
【図２】図１の回路構成を複数個配置した半導体装置の
回路図である。
回路図である。
【図３】図１の部分平面図である。
【図４】図１の部分断面図である。
【図５】従来の半導体装置を示す回路図である。
【図６】図５の回路構成を複数個配置した半導体装置の
回路図である。
回路図である。
Ｑ１、Ｑ２、Ｑ３…Ｎチャネルトランジスタ Ｑ４…電圧クランプ素子 ＶCC…高電位 ＶSS、ＶSS1 、ＶSS2 …接地電位 φ１、φ２…入力信号 Ｄout …出力信号 １…半導体基板 ２…フィ−ルド酸化膜 ４…ゲ−ト電極 ５−１、５−２、５−３…不純物拡散層 ６…側壁絶縁層 ７…層間絶縁膜 ８…コンタクトホ−ル ９…アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｇ１１Ｃ 11/34 ３５４Ａ Ｈ０３Ｋ 5/02 Ｈ０１Ｌ 27/08 １０２Ｆ 17/16 9184−5Ｋ Ｈ０３Ｋ 17/687 Ｆ 17/687 Ｈ０１Ｌ 29/78 ３０１Ｋ 19/003
Claims (8)
- 【請求項１】 正の高電位が印加される高電位電源手段
（ＶCC）と、 接地電位が印加される第１の接地電位電源手段
（ＶSS1 ）と、 該第１の接地電位電源手段と所定インピ−ダンスによっ
て接続された第２の接地電位電源手段（ＶSS2 ）と、 出力ノ−ド（Ｄout ）と、 前記高電位電源手段と前記出力ノ−ドとの間に接続され
た第１のＮチャネルＭＯＳトランジスタ（Ｑ１）と、 前記出力ノ−ドと前記第１の接地電位電源手段との間に
接続された第２のＮチャネルＭＯＳトランジスタ（Ｑ
２）と、 前記第１のＮチャネルＭＯＳトランジスタのゲ−トと前
記出力ノ−ドとの間に接続され、前記第２の接地電位電
源手段によってゲ−ト電位が制御される第３のＮチャネ
ルＭＯＳトランジスタ（Ｑ３）とを具備する半導体装
置。 - 【請求項２】 さらに、前記第２の接地電位電源手段と
前記出力ノ−ドとの間に接続された電圧クランプ素子
（Ｑ４）を具備する請求項１に記載の半導体装置。 - 【請求項３】 前記電圧クランプ素子は寄生バイポ−ラ
トランジスタにより構成される請求項２に記載の半導体
装置。 - 【請求項４】 正の高電位が印加される第１の高電位電
源手段と、 該第１の高電位電源手段と所定インピ−ダンスによって
接続された第２の高電位電源手段と、 接地電位が印加される接地電位電源手段と、 出力ノ−ドと、 前記第１の高電位電源手段と前記出力ノ−ドとの間に接
続された第１のＰチャネルＭＯＳトランジスタと、 前記出力ノ−ドと前記接地電位電源手段との間に接続さ
れた第２のＰチャネルＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのゲ−トと前
記出力ノ−ドとの間に接続され、前記第２の高電位電源
手段によってゲ−ト電位が制御される第３のＰチャネル
ＭＯＳトランジスタとを具備する半導体装置。 - 【請求項５】 さらに、前記第２の高電位電源手段と前
記出力ノ−ドとの間に接続された電圧クランプ素子を具
備する請求項４に記載の半導体装置。 - 【請求項６】 前記電圧クランプ素子は寄生バイポ−ラ
トランジスタにより構成される請求項５に記載の半導体
装置。 - 【請求項７】 前記寄生バイポーラトランジスタは、 Ｐ型の半導体基板（１）と、 該半導体基板上に形成されたフィールド酸化膜（２）
と、 前記半導体基板内に該フィールド酸化膜によって分離さ
れて形成されたＮ型の２つの不純物拡散層（５−１、５
−２）と を具備し、前記半導体基板をベース、前記２つ
の不純物拡散層をエミッタ、コレクタとし、 前記寄生バイポーラトランジスタのコレクタを前記第３
のＮチャネルトランジスタのゲートに接続し、前記寄生
バイポーラのエミッタを前記第３のＮチャネルＭＯＳト
ランジスタのソースに接続した請求項３に記載の半導体
装置。 - 【請求項８】 前記寄生バイポーラトランジスタは、 Ｎ型の半導体基板と、 該半導体基板上に形成されたフィールド酸化膜と、 前記半導体基板内に該フィールド酸化膜によって分離さ
れて形成されたＰ型の２つの不純物拡散層と を具備し、
前記半導体基板をベース、前記２つの不純物拡散層をエ
ミッタ、コレクタとし、 前記寄生バイポーラトランジスタのコレクタを前記第３
のＰチャネルトランジスタのゲートに接続し、前記寄生
バイポーラのエミッタを前記第３のＰチャネルＭＯＳト
ランジスタのソースに接続した請求項６に記載の半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146985A JP2508968B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
| EP94108079A EP0626756B1 (en) | 1993-05-25 | 1994-05-25 | Output circuit having three power supply lines |
| US08/248,729 US5436487A (en) | 1993-05-25 | 1994-05-25 | Output circuit having three power supply lines |
| DE69422220T DE69422220T2 (de) | 1993-05-25 | 1994-05-25 | Ausgangsschaltung mit drei Speisespannungen |
| KR1019940011375A KR0163459B1 (ko) | 1993-05-25 | 1994-05-25 | 3개의 전원 공급선을 갖는 출력 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146985A JP2508968B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193193A JPH07193193A (ja) | 1995-07-28 |
| JP2508968B2 true JP2508968B2 (ja) | 1996-06-19 |
Family
ID=15420020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146985A Expired - Lifetime JP2508968B2 (ja) | 1993-05-25 | 1993-05-25 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5436487A (ja) |
| EP (1) | EP0626756B1 (ja) |
| JP (1) | JP2508968B2 (ja) |
| KR (1) | KR0163459B1 (ja) |
| DE (1) | DE69422220T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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