DE69422220T2

DE69422220T2 - Ausgangsschaltung mit drei Speisespannungen

Info

Publication number: DE69422220T2
Application number: DE69422220T
Authority: DE
Inventors: Kaoru Narita
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1993-05-25
Filing date: 1994-05-25
Publication date: 2000-09-07
Anticipated expiration: 2014-05-26
Also published as: DE69422220D1; EP0626756B1; US5436487A; KR0163459B1; KR940027164A; JPH07193193A; EP0626756A2; EP0626756A3; JP2508968B2

Description

AUSGANGSSCHALTUNG MIT DREI SPANNUNGSVERSORGUNGSLEITUNGEN

Die Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Verbesserung einer Metalloxid-Halbleiterausgangsschaltung (MOS Output Ciruit).
Bei einer MOS-Speichervorrichtung, wie etwa einem dynamischen Freizugriffsspeicher (DRAM; Dynamic Random Access Memory), ist eine herkömmliche Ausgangsschaltung durch zwei MOS-Transistoren in Reihe zwischen einer positiven Potentialleistungsversorgung VCC, wie etwa 5 V oder 3,3 V, und einer Massepotentialversorgungszufuhr VSS (= 0 V) gebildet. Wenn zwei Eingangssignale an zwei Eingangsknoten an den Gateanschlüsse der jeweiligen MOS-Transistoren anliegen, wird im Ergebnis ein Ausgangssignal an einem Ausgangsknoten zwischen den MOS-Transistoren in Übereinstimmung mit den Eingangssignalen erhalten. In diesem Fall wechselt, wenn das Ausgangssignal zu niedrig oder zu hoch ist, ein AUS- Zustand eines der beiden Transistoren auf AN. Insbesondere können, wenn Minoritätsladungsträger erzeugt werden, als ein Ergebnis in den Speicherzellen gespeicherte Daten zerstört werden. Um dies zu vermeiden, ist ein zusätzlicher MOS-Transistor zwischen einem der Eingangsknoten und dem Ausgangsknoten vorgesehen.
Jedoch gibt es tatsächlich eine Mehrzahl Ausgangsschaltungen in einer MOS-Speichervorrichtung. Im Ergebnis kann eine Ausgangsschaltung irrtümlicherweise durch den Betrieb der anderen Ausgangsschaltungen betrieben werden. Dies wird später detailliert erläutert.
Eine Halbleitervorrichtung entsprechend dem Oberbegriff des Anspruchs 1 ist in IBM Technical Disclosure Bulletin, Band 22, Nr. 3, August 1979, Seiten 939-940 offenbart. Diese Halbleitervorrichtung hat eine Treiberschutzschaltung, bei der der Gateanschluss des Transistors vorbelastet ist, um zu vermeiden, dass sowohl der erste als auch der zweite Transistor in dem leitfähigen Zustand sind.
Es ist eine Aufgabe der Erfindung, eine Ausgangsschaltung bereitzustellen, die Störungen mit anderen Schaltungen vermeiden kann.
Diese Aufgabe wird durch eine Halbleitervorrichtung nach Anspruch 1 gelöst; die abhängigen Ansprüche betreffen weitere Ausgestaltungen der Erfindung.
Die Erfindung wird aus der unten ausgeführten Beschreibung im Vergleich mit dem Stand der Technik unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen zeigt:
Fig. 1 ein Blockdiagramm, das eine bekannte Halbleitervorrichtung zeigt;
Fig. 2 ein Schaltungsdiagramm einer Halbleitervorrichtung, bei der eine Mehrzahl von Schaltungen, wie sie in Fig. 2 gezeigt sind, vorgesehen sind;
Fig. 3 ein Schaltungsdiagramm, das eine erste Ausführungsform der erfindungsgemäßen Halbleitervorrichtung zeigt;
Fig. 4 ein Schaltungsdiagramm einer Halbleitervorrichtung, bei der eine Mehrzahl von Schaltungen, wie sie in Fig. 3 gezeigt sind, vorgesehen sind;
Fig. 5A eine Teilaufsicht auf Fig. 3;
Fig. 5B eine Teilquerschnittsansicht entlang der Linie V- V aus Fig. 5A;
Fig. 6 ein Schaltungsdiagramm, das eine zweite Ausführungsform der erfindungsgemäßen Halbleitervorrichtung zeigt;
Fig. 7 ein Schaltungsdiagramm einer Halbleitervorrichtung, bei der eine Mehrzahl von Schaltungen, wie sie in Fig. 6 gezeigt sind, vorgesehen sind; und
Fig. 8 eine Querschnittsansicht einer Abwandlung der Fig. 6B.
Vor der Beschreibung der bevorzugten Ausführungsformen wird eine bekannte MOS-Ausgangsschaltung unter Bezug auf Fig. 1 erläutert.
In Fig. 1 ist eine bekannte MOS-Ausgangsschaltung für einen DRAM oder ähnliches durch N-Kanal-MOS-Transistoren Q1 und Q2 (in diesem Fall vom Anreicherungstyp) gebildet, die in Reihe zwischen einer Leistungsversorgungsleitung VCC mit einem hohen Potential, wie etwa 5 V, und einer Leistungsversorgungsleitung VSS mit einem Massepotential geschaltet sind. Die Eingangssignale φ1 und φ2 liegen an den Gateanschlüsse der Transistoren Q1 und Q2 an, und ein Ausgangssignal Dout wird an einem Knoten zwischen den Transistoren Q1 und Q2 erhalten. Die Beziehung zwischen den Eingangssignalen φ1 und φ2 und dem Ausgangssignal Dout wird durch die folgende Tabelle angezeigt:
Angemerkt sei, dass φ1 = φ2 = hoch (high) verboten ist. Wenn hier φ1 = niedriger Pegel (low level) und φ2 = hoher Pegel (high level) ist, wenn das Ausgangssignal Dout auf Grund von externem Rauschen auf ein negatives Potential fällt, ist das Gatepotential des Transistors Q1 relativ erhöht, um dadurch den Transistor Q1 AN-zuschalten. Im Ergeb nis werden, wenn die MOS-Ausgangsschaltung auf eine dynamischen N-Kanal-MOS-RAM angewendet wird, Minoritätsladungsträger, nämlich Elektronen, innerhalb eines Halbleitersubstrats erzeugt, wodurch die Daten der Speicherzellen zerstört werden.
Um zu verhindern, dass der oben genannte Ausgangstransistor Q1 AN-schaltet, ist ein N-Kanal-MOS-Transistor Q3 zwischen dem Gateanschluss des Ausgangstransistors Q1 und einem Anschluss vorgesehen, der das Ausgangssignal Dout liefert. Das heißt, wenn das Potential des Ausgangssignals Dout negativ wird, wird die Gate-Source-Spannung des Transistors Q3 kleiner als VSS - Vthn, wobei Vthn eine Schwellenwertspannung des Transistors Q3 ist, so dass der Transistor Q3 AN- schaltet, um das Potential des Eingangssignals 41 zu verringern, wodurch verhindert wird, dass der Ausgangstransistor Q1 AN-schaltet.
Wie jedoch in Fig. 2 gezeigt ist, sind tatsächlich eine Mehrzahl Ausgangsschaltungen OA, OB, ... jeweils mit der gleichen Bauweise wie die Ausgangsschaltung aus Fig. 1 auf dem gleichen Halbleiterchip angeordnet, so dass das Potential an der Leistungsversorgungsleitung VSS stark fluktuiert. Beispielsweise kann insbesondere beim Umschalten von Daten der Spitzenwert dieses Potentials 2 V erreichen. Nun sei angenommen, dass in einer Ausgangsschaltung OB, wenn ein Eingangssignal φ1b von einem hohen Pegel auf einen niedrigen Pegel wechselt und ein Eingangssignal φ2b von einem niedrigen Pegel auf einen hohen Pegel wechselt, ein relativ großer Strom i durch eine Impedanz Z der Leistungsversorgungsleitung VSS fließt, um zeitweise die Potentiale an den Knoten a und b anzuheben. Wenn andererseits in einer Ausgangsschaltung OA gleichzeitig ein Eingangssignal φ2a von einem niedrigen Pegel auf einen hohen Pegel und ein Eingangssignal φ2a von einem niedrigen Pegel auf einen hohen Pegel geändert wird, um so ein Ausgangssignal Douta zu erhöhen, schaltet ein Transistor Q3a AN, da das Potential an dem Knoten vorübergehend ansteigt und dementsprechend das Eingangssignal φ1a, nämlich das Gatepotential eines Ausgangstransistors Q1a, fällt. Im Ergebnis wird das Potential des Ausgangssignals Douta normal nie einen hohen Pegel bekommen, was zu irrtümlichem Betrieb einlädt.
Fig. 3 ist ein Schaltungsdiagramm, das eine erste Ausführungsform der erfindungsgemäßen Halbleitervorrichtung zeigt. In Fig. 3 sind zwei getrennte Leistungsversorgungsleitungen Vss1 und Vss2 eines Massepotentials vorgesehen. Auch ist ein Spannungsklammerelement Q4 zwischen dem Gateanschluss und dem Sourceanschluss des Transistors Q3 vorgesehen, um so den Durchbruch des Transistors Q3 zu vermeiden.
Fig. 4 zeigt eine Halbleitervorrichtung, bei der eine Mehrzahl von Ausgangsschaltungen aus Fig. 3 miteinander verbunden sind. Die Leistungsversorgungsleitungen Vss1 und Vss2 mit den Massepotentialen sind über getrennte Anschlüsse P&sub1; und P&sub2; mit getrennten Stiften oder Pins T&sub1; und T&sub2; verbunden. Deshalb werden, wie es in Fig. 4 gezeigt ist, auch wenn diese Pins P&sub1; und P&sub2; extern kurzgeschlossen sind und im Ergebnis das gleiche Massepotential haben, die Masseversorgungsleitung Vss1 des Massepotentials der Ausgangstransistoren Q2a und Q2b und die Leistungsversorgungsleitung Vss2 des Massepotentials der Transistoren Q3a und Q3b kaum durch die Anwesenheit der Impedanzen Z&sub1; und Z&sub2; auf Grund der internen Verbindungen durch die Impedanzen Z&sub1;' und Z&sub2;' auf Grund der Bondingdrähte beeinflusst. Anders gesagt, auch wenn das Massepotential am Knoten b vorübergehend ansteigt, steigt das Massepotential am Knoten a' nicht genug an, um den Transistor Q3a AN-zuschalten. Deshalb tritt nie ein fehlerhafter Betrieb auf Grund des Störens zwischen der Mehrzahl der Ausgangsschaltungen OA und OB auf.
Auch wenn ein positiver oder negativer elektrostatischer Puls in Bezug auf den Pin T&sub2; der Leistungsversorgungslei tung Vss2 an dem Anschluss des Ausgangssignals Douta anliegt, fließt ein Strom durch das Spannungsklammerelement Q4a, das zwischen dem Gateanschluss und dem Sourceanschluss des Transistors Q3 geschaltet ist, was den Durchbruch des Gates des Transistors Q3a vermeidet. Deshalb wird eine elektrostatische Durchbruchstoleranz nie durch das Trennen der Leistungsversorgungsleitungen Vss1 und Vss2 verschlechtert.
Als Nächstes wird ein Beispiel der Ausgestaltung des Transistors Q3 und des Spannungsklammerelementes Q4 unter Bezug auf die Fig. 5A und 5B erläutert. Angemerkt sei, dass Fig. 5A eine Aufsicht und Fig. 5B eine Querschnittsansicht entlang der Linie V-V aus Fig. 5A ist.
Zunächst wird ein Feldoxidfilm 2 für das Spannungsklammerelement Q4 auf einem Halbleitersubstrat 1 vom P-Typ ausgebildet, und auch ein Gateoxidfilm 3 für den Transistor Q3 wird gebildet. Des weiteren wird eine Gateelektrode 4 darauf ausgebildet.
Andererseits werden Verunreinigungsdiffusionsschichten 5-1, 5-2 und 5-3 vom N-Typ innerhalb des Substrats 1 ausgebildet. In diesem Fall sind die Verunreinigungsdiffusionsschichten 5-1 und 5-2 für einen parasitären bipolaren Transistor des Spannungsklammerelementes Q4, und die Verunreinigungsdiffusionsschichten 5-2 und 5-3 sind für die Source und den Drain des Transistors Q3. Das Bezugszeichen 6 bezeichnet auch eine Seitenwandisolierschicht, und deshalb sind die Source- und Drainbereiche des Transistors Q3 durch eine flache Schicht vom N-Typ und eine tiefe Schicht vom N&spplus;-Typ gebildet, um eine LDD-Konfiguration (lightly doped drain configuration) anzunehmen, um die Haltespannung zu verbessern.
Das Bezugszeichen 7 bezeichnet auch eine Schicht zwischen dem Isolierfilm, in der Kontaktlöcher 8 hin zu den Verun reinigungsdiffusionsschichten 5-1, 5-2 und 5-3 ausgebildet sind, und Elektroden aus Aluminium werden als Verbindungen 9 darin ausgebildet.
In Fig. 6, die eine zweite Ausführungsform der Erfindung zeigt, sind P-Kanal-MOS-Transistoren Q1', Q2' und Q3' anstatt der N-Kanal-MOS-Transistoren Q1, Q2 und Q3 vorgesehen, und zwei getrennte Leistungsversorgungsleitungen VCC1 und VCC2 mit einem hohen Potential sind vorgesehen. Auch ist ein Spannungsklammerelement Q4' zwischen dem Gateanschluss und dem Sourceanschluss des Transistors Q3' vorgesehen, um so den Durchbruch des Transistors Q3' zu vermeiden.
Fig. 7 zeigt eine Halbleitervorrichtung, bei der eine Mehrzahl von Ausgangsschaltungen aus Fig. 6 miteinander verbunden sind. Das heißt, die Leistungsversorgungsleitungen VCC1 und VCC2 mit dem hohen Potentialpegel sind über getrennte Anschlüsse P&sub3; und P&sub4; mit getrennten Pins T&sub3; und T&sub4; geschaltet. Deshalb wird, wie es in Fig. 7 gezeigt ist, auch wenn diese Pins P&sub3; und P&sub4; extern kurzgeschlossen und im Ergebnis auf demselben hohen Potential sind, die Leistungsversorgungsleitung VCC1 mit dem hohen Potential der Ausgangstransistoren Q1a' und Q1b' und die Leistungsversorgungsleitung VCC2 mit dem hohen Potential der Ausgangstransistoren Q3a' und Q3b' kaum durch die Anwesenheiten der Impedanzen Z&sub3; und Z&sub4; auf Grund interner Verbindungen und der Impedanzen Z3' und Z&sub4;' auf Grund der Bondingdrähte beeinflusst. Anders gesagt, auch wenn das hohe Potential am Knoten c vorübergehend ansteigt, steigt das hohe Potential am Knoten d' nicht genug an, um den Transistor Q3a' AN-zuschalten. Deshalb wird nie ein fehlerhafter Betrieb auf Grund der Störung zwischen der Mehrzahl Ausgangsschaltungen OA' und OB' auftreten.
Auch wenn ein positiver oder negativer elektrostatischer Puls in Bezug auf den Pin T&sub4; der Leistungsversorgungsleitung VCC2 an dem Anschluss des Ausgangssignals Douta an liegt, fließt ein Strom durch das Spannungsklammerelement Q4a', das zwischen dem Gateanschluss und dem Sourceanschluss des Transistors Q3' geschaltet ist, wodurch der Durchbruch des Gates des Transistors Q3a' vermieden wird. Deshalb wird die elektrostatische Durchbruchstoleranz nicht durch die Trennung der Leistungsversorgungsleitungen VCC1 und VCC2 verschlechtert.
Der Transistor Q3' und das Spannungsklammerelement Q4' haben die gleiche Konfiguration, wie sie in den Fig. 5A und 5B gezeigt ist, mit der Ausnahme der Verunreinigungstypen des Halbleitersubstrats 1 und der Verunreinigungsdiffusionsschichten 5-1, 5-2 und 5-3. In diesem Fall ist das Halbleitersubstrat 1 von einem N&supmin;-Typ, und die Verunreinigungsdiffusionsschichten 5-1, 5-2 und 5-3 sind von einem P&spplus;-Typ, wie es in Fig. 8 gezeigt ist.
Wie vorangehend erwähnt wurde, kann, wenn eine Mehrzahl von erfindungsgemäßen Ausgangsschaltungen vorgesehen sind, der fehlerhafte Betrieb auf Grund gegenseitiger Beeinflussung zwischen diesen vermieden werden. Des weiteren kann die Verringerung der elektrostatischen Durchbruchsspannung vermieden werden.

Claims

1. Halbleitervorrichtung mit:

einer ersten Versorgungsleitung, an die ein erstes Potential (Vcc' Vcc1) angelegt wird,

einer zweiten Versorgungsleitung, an die ein zweites Potential (Vss1' Vss) angelegt wird,

einer dritten Versorgungsleitung, an die ein drittes Potential (Vss2' Vcc2) angelegt wird,

einem Ausgangsknoten (Dout),

einem ersten MOS-Transistor (Q1, Q1'), der zwischen die erste Versorgungsleitung und den Knoten geschaltet ist, wobei das Gate des ersten MOS-Transistors ein erstes Eingangssignal (Φ 1) erhält,

einem zweiten MOS-Transistor (Q2, Q2'), der zwischen den Ausgangsknoten und die zweite Versorgungsleitung geschaltet ist, wobei das Gate des zweiten MOS-Transistors ein zweites Eingangssignal (Φ 2) erhält, und

einem dritten MOS-Transistors (Q3, Q3'), der zwischen den Ausgangsknoten und zumindest eines der Gates des ersten und des zweiten MOS-Transistors geschaltet ist, wobei das Gate des dritten MOS-Transistors durch die dritte Versorgungsleitung gesteuert wird, gekennzeichnet durch

ein Spannungsklemmelement (Q4, Q4'), das zwischen den Ausgangsknoten und das Gate des dritten MOS-Transistors geschaltet ist.

2. Vorrichtung nach Anspruch 1, wobei das Spannungsklemmelement durch einen parasitären Bipolar-Transistor aufgebaut ist.

3. Vorrichtung nach Anspruch 1, wobei das erste Potential ein positives hohes Potential ist und das zweite und das dritte Potential Massenpotentiale sind, wobei die zweite Versorgungsleitung über eine vorgegebene Impedanz (Z1, Z1', Z2, Z2') mit der dritten Versorgungsleitung verbunden ist.

4. Vorrichtung nach Anspruch 2, wobei der parasitäre Bipolar-Transistor aufweist:

ein Halbleitersubstrat vom P-Typ, das als Basis im Bereich des Bipolars-Transistors dient,

eine Feldisolierschicht, die auf dem Halbleitersubstrat vom P-Typ ausgebildet ist, und

zwei Störstoff-Bereiche vom N-Typ, die innerhalb des Halbleiters vom P-Typ gebildet sind und durch die Feldisolierschicht isoliert sind, wobei die Störstoff-Bereiche vom N-Typ als Emitter bzw. Kollektor des Bipolar-Transistors dienen,

wobei der Kollektor des parasitären Bipolar-Transistors mit dem Gate des dritten MOS-Transistors verbunden ist,

wobei der Emitter des parasitären Bipolar-Transistors mit der Source des dritten MOS-Transistors verbunden ist.

5. Vorrichtung nach Anspruch 1, wobei das erste und das zweite Potential positiv hohe Potentiale sind und das dritte Potential ein Massenpotential ist, wobei die erste Versorgungsleitung über eine vorgegebene Impedanz (Z3, Z3', Z4, Z4') mit der dritten Versorgungsleitung verbunden ist,

wobei der erste, der zweite und der dritte MOS-Transistor vom P-Kanal-Typ sind.

6. Vorrichtung nach Anspruch 2, wobei der parasitäre Bipolar-Transistor aufweist:

ein Halbleitersubstrat vom N-Typ, das als Basisbereich des Bipolar-Transistors dient, und

eine Feldisolierschicht, die auf dem Halbleitersubstrat vom N-Typ ausgebildet ist, und

zwei Störstoff-Bereiche vom P-Typ, die innerhalb des Halbleiters vom N-Typ gebildet sind und durch die Feldisolierschicht isoliert sind, wobei die Störstoff-Bereiche vom P-Typ als Emitter bzw. Kollektor des Bipolar-Transistors dienen,

wobei der Kollektor des parasitären Bipolar-Transistors mit dem Gate des dritten P-Kanal-Transistors verbunden ist und

der Emitter des parasitären Bipolar-Transistors mit der Source des dritten P-Kanal-Transistors verbunden ist.