DE69319968T2 - ESD-Schutz von Ausgangspuffern - Google Patents

ESD-Schutz von Ausgangspuffern

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Description

  • Die vorliegende Erfindung betrifft integrierte Schaltungen.
  • Der Schutz integrierter Schaltungen vor elektrostatischer Entladung (ESD) ist ein wesentlicher Gesichtspunkt bei der Entwicklung, und zwar insbesondere bei unter den 1,5-um-Wert fallenden Transistorelektrodenabmessungen. Eine übermäßig hohe ESD-Spannung, die aus einem Gehäuseanschluß zu der Bondkontaktstelle der integrierten Schaltung geleitet wird, kann leicht Eingangs- oder Ausgangsschaltkreise beschädigen, wenn keine Schutzverfahren eingesetzt werden. Es scheint, daß die Verwendung der leicht dotierten Drainstruktur (LDD-Struktur) und die Verwendung silizidbeschichteter Source-/Drainbereiche die ESD-Empfindlichkeit vergrößert haben, und zwar inbesondere bei Ausgangspuffern, die n-Kanal- Feldeffekttransistoren einsetzen. Eine neuere Studie von C.Duvvury und Cn Diaz, "Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection", Proceedings of the IRPS (1992), zeigt an, daß durch die Verwendung eines Feldoxidkondensators zur Ankopplung des Gate des Ausgangstransistors an die Bondkontaktstelle eine verbesserte ESD-Leistung erzielt werden kann; siehe FIG. 6 in dieser Literaturstelle. Bei diesem Verfahren läßt man den Ausgangstransistor den ESD-Strom führen. Der Feldoxidkondensator erhöht jedoch unerwünschterweise die kapazitive Last an der Bondkontaktstelle, was einen größeren Ausgangstransistor erfordert.
  • Ein zu einem bestimmten Grad ähnliches Verfahren des Stands der Technik ist in FIG. 1 gezeigt, wobei ein Ausgangspuffer 10 mit der Bondkontaktstelle 11 verbunden ist. Ein n-Kanal-Schutztransistor 13 ist mit der Bondkontaktstelle verbunden, um ESD-Strom (I) zu dem Stromversorgungsleiter (VSS) zu leiten. Die ESD- Spannung wird durch den Kondensator 12, der in einem Entwurf typischerweise etwa 10 Pikofarad beträgt, zu dem Gate des Transistors 13 geleitet. Diese Leitung ermöglicht dem Transistor 13 tendenziell, während eines ESD-Ereignisses mittels einer Bipolar-Durchbruchwirkung zu leiten, wodurch der Strom I fließen kann. Der Widerstand 14, der typischerweise etwa 2 Kiloohm beträgt, bewirkt, daß die positive Ladung an dem Gate des Transistors 13 zu VSS geleitet wird, wodurch der Transistor 13 ausgeschaltet wird, nachdem das ESD- Ereignis abgeklungen ist. Auf diese Weise leitet der Transistor 13 während des normalen Betriebs des Ausgangspuffers nicht. Die Schaltkreise von FIG. 1 erfordern jedoch, daß der Schutztransistor groß genug ist, um in der Lage zu sein, den relativ großen ESD- Strom zu führen. Dieses Erfordernis vergrößert die zur Implementierung des Ausgangspuffers erforderliche Fläche. Außerdem stellt der Transistor 13 eine zusätzliche kapazitive Last für den Puffer 10 dar, was wiederum unerwünschterweise eine zusätzliche Treiberstärke und folglich größere Abmessungen des Puffers erfordert.
  • In manchen Fällen wird der Schutz vor positiven ESD-Spannungen durch das Vorliegen eines p-Kanal- Ausgangstransistors verbessert. In diesem Fall wird durch den pn-Übergang der Drainelektrode, die mit der Bondkontaktstelle verbunden ist, ein Abfangen positiver ESD-Spannungen auf einem Stromversorgungsleiter bereitgestellt. Bei manchen Entwürfen werden jedoch nur n-Kanal-Ausgangstransistoren verwendet. Zum Beispiel verwenden TTL-Ausgangspuffer typischerweise sowohl für die Pull-up- als auch für die Pull-down-Bauelemente n- Kanal-Transistoren. Seit neuerem weisen die Chips der Standard-Schnittstelle für Computersysteme (SCSI-Chips) Ausgangspuffer auf, die typischerweise nur n-Kanal- Transistoren verwenden. Es ist deshalb wünschenswert, über ein verbessertes ESD-Schutzverfahren zu verfügen, das mit Ausgangspuffern wirksam ist und bestimmte, den Verfahren des Stands der Technik anhaftende Probleme mildert.
  • Die US-A-4855620 offenbart einen Transistor mit hoher Schwelle, dessen Source-zu-Drain-Weg zwischen dem Gate eines Treibertransistors und einem Bezugs- Versorgungs knoten angeschlossen ist.
  • Gemäß der vorliegenden Erfindung wird eine integrierte Schaltung nach Anspruch 1 bereitgestellt.
  • Bei einem Verfahren zum Schutz von Ausgangstransistoren bewirkt ein an die Bondkontaktstelle angekoppeltes zusätzliches Bauelement, daß ein Ausgangstransistor während eines ESD-Ereignisses leitet. In einem beispielhaften Fall ist das Gate eines n-Kanal-Ausgangstransistors durch einen zusätzlichen Transistor, dessen Gate mittels eines Kondensators an die Bondkontaktstelle angekoppelt ist, an die Ausgangsbondkontaktstelle angekoppelt. Diese Anordnung ermöglicht, daß sich der Ausgangstransistor während eines ESD-Ereignisses einschaltet und dadurch den ESD-Strom zu einem Stromversorgungsleiter leitet. Auf diese Weise können sowohl Pull-up- als auch Pull-down-Ausgangstransistoren geschützt werden. In einer Ausführungsform der Erfindung ist der dotierte Halbleiterbereich (z.B. die n-Wanne), in dem ein Vor-Treibertransistor (z.B. ein p- Kanal-Transistor) ausgebildet ist, außerdem an die Bondkontaktstelle angekoppelt, um so spannungsmäßig heraufgesetzt zu werden, wenn ein ESD-Ereignis eintritt.
    • Kurze Beschreibung der Zeichnungen
  • FIG. 1 zeigt ein Ausgangs-Schutzverfahren des Stands der Technik.
  • FIG 2 zeigt eine beispielhafte Ausführungsform der vorliegenden Erfindung.
  • FIG. 3 zeigt einen beispielhaften Widerstand, der in einer Ausführungsform der Erfindung verwendet wird.
    • Ausführliche Beschreibung
  • Die vorliegende ausführliche Beschreibung betrifft ein verbessertes Verfahren zum Schutz integrierter Schaltung vor elektrostatischer Entladung. Es kann vorteilhafterweise mit Ausgangspuffern verwendet werden, die Pull-up- und Pull-down- Transistoren eines einzigen Leitfähigkeitstyps aufweisen. In dem beispielhaften Fall werden n-Kanal- Ausgangsbauelemente gezeigt. Eine vergleichbare Schutzschaltung zur Verwendung mit p-Kanal- Ausgangsbauelementen ist dieselbe wie die gezeigte, mit der Ausnahme, daß anstelle von n-Kanal-Transistoren p- Kanal-Transistoren verwendet werden und die Stromversorgungsverbindungen den gezeigten entgegengesetzt sind.
  • In der beispielhaften Ausführungsform von FIG. 2 ist ein Ausgangsleiter (die Bondkontaktstelle 200) mit dem n-Kanal-Pull-up-Transistor 201 und dem n-Kanal- Pull-down-Transistor 202 verbunden. In einem ersten Aspekt der vorliegenden Erfindung sind die Gates der Transistoren 201 und 202 mit den Schutztransistoren 203 und 204 verbunden, die ebenfalls, wie gezeigt, mit der Bondkontaktstelle 200 verbunden sind. Weiterhin sind die Gates der Schutztransistoren 203 und 204 an dem gemeinsamen Knoten 207 mit dem Kondensator 205 und dem Widerstand 206 verbunden. Während eines ESD-Ereignisses mit positiver Spannung wird eine hohe Spannung durch den Kondensator 205 zu den Gates der Transistoren 203 und 204 geleitet. Diese Leitung erhöht die Spannung an den Gates dieser Transistoren auf ungefähr dieselbe Spannung wie auf ihren ebenfalls mit der Bondkontaktstelle 200 verbundenen Sourcen-/Drainbereichen. Dadurch wird die Durchbruchspannung über den Transistoren 203 und 204 verringert, wodurch diese mittels einer Bipolarwirkung bei einer relativ niedrigen Spannung leiten können (in der Technik ist wohlbekannt, daß jeder MOS-Transistor als einen parallelgeschalteten Bipolartransistor aufweisend betrachtet werden kann, der Emitter-, Basis- und Kollektorbereiche umfaßt, die den Source-, Kanal- und Drainbereichen des MOS- Bauelements entsprechen). Diese Leitung durch die Schutztransistoren 203 und 204 erhöht ebenfalls die Spannung auf den Gates der Ausgangstransistoren 201 bzw. 202. Diese Leitung setzt außerdem die Durchbruchschwellen dieser Ausgangstransistoren herab, wodurch ermöglicht wird, daß der ESD-Strom durch bipolare Leitung durch diese Transistoren hindurch zu deren jeweiligen Stromversorgungsleitern VDD und VSS geleitet wird.
  • Nach einer gewissen Zeitdauer nach dem Beginn eines ESD-Ereignisses verkleinert die Leitung von Strom durch den Widerstand 206 hindurch zu dem VSS-Leiter die Spannung an dem Knoten 207 und damit an den Gates der Schutztransistoren 203 und 204. Die niedrigere Gatespannung erhöht die Durchbruchschwelle dieser Transistoren und schaltet sie an einem bestimmten Punkt aus. Deshalb liegen die Gates der Ausgangstransistoren 201 und 202 nicht mehr auf einer hohen Spannung, und diese Transistoren hören ebenfalls an einem bestimmten Punkt auf, mittels einer Bipolar-Durchbruchwirkung zu leiten. Bei normalem Betrieb der Schaltung wird der Knoten 207 jedoch durch den Widerstand 206 niedrig gehalten, so daß Leitung durch die Schutztransistoren 203 und 204 nicht auftritt. Deshalb wird der normale Betrieb der Schaltung nicht beeinträchtigt. Es wird empfohlen, daß der Kondensator 205 einen Wert im Bereich von 0,2 bis 50 Pikofarad und der Widerstand 206 einen Wert im Bereich von 200 Ohm bis 50 Kiloohm aufweist. Weiterhin wird empfohlen, daß die durch diese Bauelemente bereitgestellte RC-Zeitkonstante vorzugsweise im Bereich von 1 bis 50 Nanosekunden liegt. In einer beispielhaften Ausführungsform hat der Kondensator 205 einen Nennwert von 3,3 Pikofarad, während der Widerstand 206 einen Nennwert von 3 Kiloohm aufweist. Durch diese Werte wird eine nominale RC- Zeitkonstante von etwa 10 Nanosekunden bereitgestellt.
  • Es wird empfohlen, daß die Schaltkreise so ausgelegt werden, daß Leitung der Ausgangstransistoren nur für ein solches ESD-Ereignis erzielt wird, das auf der Bondkontaktstelle eine Spannung erzeugt, die schneller als 100 Volt pro Nanosekunde ansteigt. Auf diese Weise bewirken normale Informationssignale keine Leitung über die Schutzschaltkreise. Der Kondensator 205 ist als Beispiel vom MOS-Typ, wobei eine leitfähige Polysiliziumschicht eine erste Kondensatorplatte und ein dotierter Halbleitersubstratbereich (oder ein dotierter Wannenbereich) die zweite Kondensatorplatte bilden, wobei eine Siliziumdioxidschicht auf Gateebene das Dielektrikum des Kondensators bildet. Als Alternative kann der Kondensator zwei Polysiliziumschichten für die Platten mit einem dazwischen angeordneten Dielektrikum umfassen. Darüber hinaus sind in der Technik weitere Arten von Kondensatortypen bekannt und können verwendet werden. Der Widerstand 206 ist als Beispiel auf eine mit dem nachfolgend besprochenen Widerstand 209 vergleichbare Weise in einer n-Wanne ausgebildet. Als Alternative kann er jedoch auch in einer p-Wanne ausgebildet werden oder kann ein abgelagerter Widerstand des Polysilizium- oder Silizidtyps sein, oder kann von anderer in der Technik bekannter Beschaffenheit sein.
  • In der beispielhaften Ausführungsform des erfindungsgemäßen Verfahrens werden außerdem Mittel zur Verstärkung der Spannung auf dem n-Wannenbereich bereitgestellt, in dem während eines ESD-Ereignisses der p-Kanal-Vor-Treibertransistor ausgebildet wird. Diese Verstärkung verhindert, daß die Leitung aus dem Drainbereich des p-Kanal-Vor-Treibers in die darunterliegende n-Wanne während eines ESD-Ereignisses die Spannung auf dem Gate des zugeordneten Ausgangstransistors begrenzt; d.h. der p-Drainbereich des Vor-Treibertransistors 210 bildet, wie in FIG. 2 gezeigt, mit dem darunterliegenden n-Wannenbereich 213, in dem der Drainbereich ausgebildet ist, eine Diode 212. Bei herkömmlichen Entwürfen von integrierten CMOS- Schaltungen wäre die Wanne 213 direkt mit dem VDD-Leiter verbunden. Deshalb würde die Leitung durch die Diode 212 während eines ESD-Ereignisses die positive Spannung an dem Gate des Ausgangstransistors 202 auf nicht mehr als einen Sperrschicht-Spannungsabfall über der Spannung an dem VDD-Leiter begrenzen. Dieser Begrenzungseffekt der Diode 212 würde deshalb der Wirksamkeit der oben beschriebenen Wirkung des Schutztransistors 204 eine unerwünschte Beschränkung auferlegen. Deshalb wird in der beispielhaften Ausführungsform der Erfindung ein Transistor 208 zwischen die Bondkontaktstelle 200 und die n-Wanne 213 geschaltet. Dieser Transistor 208 weist außerdem bei einem ESD-Ereignis einen Bipolar-Durchbruch auf, wodurch Ladung zu der n-Wanne 213 geleitet und deren Spannung erhöht wird.
  • Damit die Spannung auf der n-Wanne 213 ansteigen kann, wird die n-Wanne nicht direkt mit dem VDD-Leiter verbunden, sondern durch den Widerstand 209. Dieser Widerstand begrenzt die Leitung durch die Diode 212 hindurch zu dem VDD-Leiter und ermöglicht daher der Spannung auf dem Gate des Ausgangstransistors 202 während eines ESD-Ereignisses auf einen höheren Wert anzusteigen. Der Widerstand 209 hat in der beispielhaften Ausführungsform einen Wert von etwa 600 Ohm und liegt typischerweise im Bereich von etwa 50 bis 5000 Ohm. Der Widerstand kann ein abgelagerter Widerstand (z.B. eine Polysiliziumwiderstand) oder ein diffundierter Bereich in dem Halbleitersubstrat oder von anderer Beschaffenheit sein. Zum Beispiel kann der Widerstand 209, wie in FIG. 3 gezeigt, durch eine n-Wanne 31 gebildet werden, die über den n&spplus;-Kontaktbereich 37 mit VDD verbunden ist. Der Widerstand ist über den n&spplus;- Kontaktbereich 36, Leiter 39 und den über den n&spplus;- Kontaktbereich 35 mit der n-Wanne 30 verbunden, die dem Bereich 213 in FIG. 2 entspricht. Der p-Kanal-Vor- Treibertransistor (210 von FIG. 2), der die Source- /Drainbereiche 32 und 34 und die Gateelektrode 33 umfaßt, ist in der n-Wanne 30 ausgebildet. Der p-Kanal- Transistor in dem Komplementärinverter 214 des Vor- Treibers kann sich in einer n-Wanne befinden, die gleichermaßen mit VDD verbunden ist, oder als Alternative in derselben n-Wanne wie der Transistor 210.
  • Man beachte jedoch, daß die Verwendung des Wannenverstärkungstransistors 208 und des Widerstands 209 zwar in der beispielhaften Ausführungsform nützlich, aber nicht in allen Fällen notwendig sind; d.h. die Vor-Treiberstufe, die das Logiksignal für den Ausgangstransistor erzeugt, kann einen anderen Entwurf als den gezeigten aufweisen, und die Diode 212 kann abwesend sein. Zum Beispiel kann das Vor-Treiber-Pull- up-Bauelement kein p-Kanal-Transistor sondern ein n- Kanal-Transistor sein; daher würde die Source-zu- Substrat-Diode der gezeigten Diode 212 entgegengesetzt geschaltet werden und würde keine Begrenzung positiver Spannungen bewirken.
  • Man beachte, daß im Gegensatz zu dem Verfahren von FIG. 1 des Stands der Technik die Schutztransistoren 203 und 204 den tatsächlichen ESD- Strom nicht selbst führen. Daher können die Transistoren 203 und 204 relativ klein ausgeführt werden, was verglichen mit bestimmten Verfahren des Stands der Technik Platz spart. Bei dem vorliegenden Verfahren sind es die Ausgangstransistoren 201 und 202, die den ESD-Strom zu einem oder beiden VSS und VDD leiten. Die Ausgangstransistoren sind jedoch gewöhnlich sowieso relativ groß, um eine ausreichende Treiberstärke bereitzustellen. Daher muß zur Bereitstellung von ESD-Schutz bei typischen Implementierungen des vorliegenden Verfahrens keine Vergrößerung erforderlich sein. Weiterhin tragen die Schutztransistoren 203 und 204, da sie relativ klein sind, verglichen mit dem Verfahren des Stands der Technik nur minimal zu der kapazitiven Belastung für die Ausgangsschaltkreise bei.
  • Die obige Ausführungsform hat ein Transistor- (z.B. 203 und 204) und ein RC-Netzwerk (Kondensator 205 und Widerstand 206) als das Schutzmittel gezeigt, das bewirkt, daß die Ausgangstransistoren (201 und 202) während eines ESD-Ereignisses als Reaktion auf die hohe Spannung auf der Bondkontaktstelle 200 leiten. Man beachte, daß das Schutzmittel nach dem Abbrechen der ESD-Spannung nicht mehr bewirkt, daß der Ausgangstransistor leitet, und sie werden durch das Logiksignal aus den Vor-Treiberschaltkreisen zur Steuerung zuruckgeführt. Normalerweise treten ESD- Ereignisse auf, wenn die integrierte Schaltung nicht in einer Leiterplatte oder in einem Multichipmodul angeschlossen ist und die Logiksignale sowieso nicht vorliegen. Umgekehrt können die normalen Betriebs- Logiksignale bei Anschluß in einer Leiterplatte oder in einem Modul vorliegen, aber das Auftreten der ESD- Ereignisse ist weniger wahrscheinlich. Obwohl hier digitale Logikschaltkreise besprochen wurden, können die geschützten Schaltkreise analog sein. Deshalb kann das gewünschte Betriebssignal (Vin) im allgemeinen als das "Informationssignal" bezeichnet werden.
  • Wie oben besprochen, kann das vorliegende Verfahren mit einem Ausgangspuffer mit einem Ausgangstransistor nur eines einzigen Leitfähigkeitstyps verwendet werden. Als Alternative kann es jedoch auch mit CMOS-Ausgangspuffern verwendet werden, wobei ein p-Kanal-Transistor als das Pull-up- Bauelement und ein n-Kanal-Transistor als das Pull- down-Bauelement dient. In diesem Fall kann das n-Kanal- Pull-down-Bauelement immer noch durch die in FIG. 2 gezeigten Schaltkreise geschützt sein. Gegebenenfalls kann das p-Kanal-Bauelement mit vergleichbaren Schaltkreisen, aber mit den den gezeigten entgegengesetzten Transistor-Leitfähigkeitstypen und mit entgegengesetzten Stromversorgungsverbindungen geschützt werden. In diesem Fall könnte dann ein mit 209 vergleichbarer Widerstand zwischen die p-Wanne, in der der n-Kanal-Vor-Treiber-Transistor ausgebildet ist, und dem VSS-Stromversorgungsleiter geschaltet werden. Die Verbindung zwischen den Source-/Drainelektroden der Ausgangstransistoren und dem Ausgangsleiter (z.B. der Bondkontaktstelle) kann einen Widerstand enthalten, so wie es zum Beispiel in dem gleichzeitig mit dem vorliegenden übertragenen US-Patent 4 990 802 gezeigt wird.

Claims (5)

1. Integrierte Schaltung mit einem Ausgangstransistor (201, 202) mit einer ersten gesteuerten Elektrode, die mit einem Stromversorgungsleiter (VDD, VSS) verbunden ist, einer zweiten gesteuerten Elektrode, die mit einem Ausgangsleiter (200) verbunden ist, und einer Steuerelektrode, die so angekoppelt ist, daß sie ein Informationssignal (Vin) empfängt;
wobei die besagte integrierte Schaltung weiterhin folgendes umfaßt:
einen Schutz-Feldeffekttransistor (203, 204) mit einer ersten Source/Drain-Elektrode, die mit dem besagten Ausgangsleiter verbunden ist, einer zweiten Source/Drain-Elektrode, die mit der Steuerelektrode des besagten Ausgangstransistors verbunden ist, und einer Gate-Elektrode, die mit einem ersten Anschluß eines Kondensators (205) verbunden ist, der einen zweiten Anschluß aufweist, der mit dem besagten Ausgangsleiter verbunden ist, um so zu bewirken, daß der besagte Ausgangstransistor während eines elektrostatischen Entladungsereignisses auf dem besagten Ausgangsleiter leitet; und
einen Widerstand (206) mit einem ersten Anschluß, der mit der Gate-Elektrode des besagten Schutztransistors verbunden ist, und einem zweiten Anschluß, der mit einem Stromversorgungsleiter (VSS) verbunden ist, so daß der besagte Schutztransistor bei Abwesenheit eines elektrostatischen Entladungsereignisses auf dem besagten Ausgangsleiter nicht leitet.
2. Integrierte Schaltung nach Anspruch 1, wobei der besagte Ausgangstransistor ein n-Kanal- Feldeffekttransistor ist, wobei das besagte Informationssignal durch eine Vor-Treiberstufe zugeführt wird, die einen p-Kanal-Pull-up-Transistor (210) umfaßt, der sich in einem n-Wannenbereich (213) befindet;
und die besagte integrierte Schaltung einen Feldeffekttransistor (208) zur Erhöhung der Spannung auf dem besagten n-Wannenbereich während eines elektrostatischen Entladungsereignisses umfaßt, der außerdem einen ersten Source/Drain-Bereich, der mit dem besagten Ausgangsleiter (200) verbunden ist, und einen zweiten Source/Drain-Bereich, der mit der besagten Wanne (213) verbunden ist, aufweist.
3. Integrierte Schaltung nach Anspruch 1, wobei der besagte Ausgangstransistor ein p-Kanal- Feldeffekttransistor ist, wobei das besagte Informationssignal durch eine Vor-Treiberstufe zugeführt wird, die einen n-Kanal-Pull-up-Transistor umfaßt, der sich in einem p-Wannenbereich befindet;
und die besagte integrierte Schaltung einen Feldeffekttransistor zur Erhöhung der Spannung auf dem besagten p-Wannenbereich während eines elektrostatischen Entladungsereignisses umfaßt, der außerdem einen ersten Source/Drain-Bereich, der mit dem besagten Ausgangsleiter verbunden ist, und einen zweiten Source/Drain-Bereich, der mit der besagten Wanne verbunden ist, aufweist.
4. Integrierte Schaltung nach Anspruch 2 mit einem Widerstand (209), der zwischen die besagte n-Wanne und den positiven Stromversorgungsleiter (VDD) geschaltet ist.
5. Integrierte Schaltung nach Anspruch 1, wobei der besagte Schutz-Feldeffekttransistor gewährleistet, daß der besagte Ausgangstransistor leitet, wenn das elektrostatische Entladungsereignis auf dem besagten Ausgangsleiter eine Spannung erzeugt, die schneller als 100 Volt pro Nanosekunde ansteigt.
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