DE2904812C2 - Halbleiterspeichereinrichtung in MOS-Technologie - Google Patents

Halbleiterspeichereinrichtung in MOS-Technologie

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Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung der Im Oberbegriff des Patentanspruchs 1 angegebenen Art.
Eine solche Halbleiterspeichereinrichtung Ist aus der US-PS 37 33 591 bekannt. In der darin beschriebenen Speichereinrichtung erfolgt die Steuerung einer Speichermatrix durch eine periphere Schaltung aus einzelnen MOSFETs, jedoch nicht durch CMOS-Schaltkrelse. Zwei die periphere Steuerschaltung bzw. die Speichermatrix aufnehmende Trogbereiche sind dazu potentialmäßig voneinander getrennt Im Halbleitersubstrat angeordnet, d. h. der Trogbereich mit der peripheren Schaltung wird mit dem positiven Versorgungspotential beaufschlagt, während der Trogbereich mit den Transistoren der Speicherzellen auf Erdpotential Hegt. Die Beaufschlagung der beiden Trogbereiche mit unterschiedlichen Potentialen 1st In dieser Speicheranordnung erforderlich, um ein Löschen bzw. Einstellen der Speicherzellen an den Gate-Elektroden der sie aufbauenden Feldeffekttransistoren zu ermöglichen. Durch die aus einzelnen MOSFETs aufgebaute periphere Steuerschaltung fließt dabei ein Gleichstrom, so daß der Energiebedarf Im Vergleich zu In CMOS-Technlk aufgebauten Peripherieschaltungen groß ist, was gleichzeitig zu einer Begrenzung der Integrationsdichte führt.
Im IBM Technical Disclosure Bulletin, Bei. 18, Nr. 2, Juli 1985, Selten 440 und 441, 1st eine Anordnung zur Verminderung der Störeinflüsse von schaltenden Feldeffekttransistoren auf benachbarte Schaltkreise beschrieben. Nach dieser Anordnung ist In ein Halbleitersubstrat zwischen den schaltenden Transistor und den zu schützenden Schaltkreis ein Schutzring eindiffundiert, durch -den ein lateraler Bipolar-Transistor aufgebaut wird. Durch Beaufschlagung des Kollektor- und des Basisbereichs dieses Blpolar-Transistors mit dem Substratpotential werden die Störströme des schaltenden FET von dem durch den aktiven Schutzring aufgebauten Bipolar-Translstor abgeführt. Die Druckschrift gibt jedoch keinerlei Hinweise auf die Ausbildung von peripheren Schaltungen und Speicherzellen in voneinander getrennten Trogbereichen Im Halbleitersubstrat, auf die Anordnung der unterschiedlich dotierten Halbleiterbereiche im Substrat und auf ihre potentialmäßige Beaufschlagung, womit in einer gattungsgemäßen Speichereinrichtung die Beeinflussung der Spelchei2ellen durch Störsignale von schaltenden MOS-Transistoren peripherer CMOS-Schaltungen unterbunden werden könnte.
Herkömmliche integrierte Speichereinrichtungen, die eine integrierte komplementäre Metall-Oxld-Halblelterschaltung (CMOS-IC) umfassen, sind befspielsweise In der In Fig. 1 dargestellten Welse aufgebaut. Darin umfaßt ein die periphere Schaltung bildender Abschnitt 100 eine CMOS-Inverterschaltung. Mit Bezugsziffer 101 1st ein Speicherzeüenabschnltt, mit Bezugsziffer 1Ö2 eine periphere NMOS-IC-Schaltung dargestellt. Entsprechend Flg. 1 sind in einem p-leitenden Trog (aus einer diffundierten Schicht oder einer Epitaxieschicht), der in einem n-leltenden Siliziumsubstrat ausgebildet Ist. eine nleltende Drain-Schicht 7, eine n-leiiende Source-Schicht 8 und eine Gate-Elektrode 16 vorgessehen.so daß ein n-Kanal-MOSFET gebildet wird. Außerhalb des Trogs 3 sind eine p-leltende Drain-Schicht 5, eine p-leltende Source-Schlcht 4 und eine Gate-Elektrode 15 angeordnet, aus denen ein p-Kanal-MOSFET aufgebaut wird. Diese n- und p-Kanal-MOSFETs bilden eine sogenannte komplementäre MOS-Schaltung (CMOS-Inverterschaltung), die als eine Komponente einer peripheren CMOS-IC-Schaltung In Speicherschaltungen (von denen In Flg. 1 nur eine dargestellt ist) verwendet wird. Die Speicherzellen umfassen Im p-leltenden Trog 3 n-leltende Schichten 10, 11, 12, 13, Transfergate-Elektroden 17, 20 und Speicherkapazitäten 18, 19, wobei die Elemente 10, 11, 17, 18 eine sogenannte dynamische EIn-Translstor-Spelcherzelle für ein Bit, und die Elemente 12, 13, 19, 20 eine weitere solche Speicherzelle für ein weiteres Bit bilden (In Flg. 1 sind nur zwei solche Speicherzellen dargestellt, obgleich normalerweise eine größere Anzahl vorgesehen Ist). Weiterhin sind Datenleitungen 21 und 25 sowie Wortleitungen 22 und 24 vorgesehen. Über eine p-leltende Schicht 9 liegt der p-leltende Trog 3 spannungsmäßig fest an Massepotential K55. Das Substrat 1 Hegt über eine n-leltende Schicht 6 an einer Versorgungsspannung I00. Zusammen mit einer Gate-Elektrode 26 bilden n-leltende Schichten 14 und 30 einen n-Kanal-MOSFET. der für periphere NMOS-IC-.Schaltungen vorgesehen ist (von denen in Flg. I nur eine dargestellt
!si). Wenn der π-Kanal-MOSFET des die periphere Schaltung bildenden Abschnitts 100 und dfe Speicherzellen im selben p-leitenden Trog 3 ausgebildet sind, tritt ein schwerwiegendes Problem insofern auf, als Störsignale, die in den peripheren Schaltungen mit großer SlgnalampHtude erzeugt werden, die Speicherzelle, In der die Signalamplituden sehr klein sind, nachteilig beeinflussen. Dadurch ergibt sich ein unzuverlässiger, nicht stabiler Speicherbetrieb.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblelterspelcherelnrichtung der eingangs genannten Art zu schaffen, bei der Störsignale von MOS-Transistoren peripherer CMOS-Schdtungen die Speicherzellen nicht beeinflussen.
Diese Aufgabe wird durch die kennzeichnenden Merk- IS : male des Anspruchs 1 gelögt.
Vorteilhafte Ausgestaltungen der Erfindung sind In den Unteransprüchen angegeben.
Die vorliegende Erfindung schafft eine Halblelterspelcherelnrichtung, die eine zuverlässige, stabile Speicher-. wirkung ermöglicht.
:; Die Erfindung wird nachstehend anhand der Zcich-
: nungen beispielhaft näher erläutert. Es zeigt
: FIg. 1 einen Querschnitt durch eine herkömmliche
a Halbleiterspeichereinrichtung mit einer komplementären
MOSFET-Schaltung als peripherer Schaltung, und ■ - FI g. 2 einen Querschnitt durch eine Ausführungsform
;/ der erfindungsgemäßen Halbleiterspeichereinrichtung. £ F i g. 2 zeigt den Aufbau nach einer Ausführungsform
■f der erfindungsgemäßen Halbleiterspeichereinrichtung. ■■ Ein n-Kanal-MOSFET, der als eine Komponente der
S peripheren Schaltungen verwendet wird, ist ein einem p-
Ij leitenden Trog 2 ausgebildet; Speicherzellen sind in dem
I; davon getrennten Trog 3, der keine periphere Schaltung
ä enthält, ausgebildet. Im Trog 3 sind p-leltende Schichten ic 51 und 52 ausgebildet, die auf Massepotential Vss oder
£ einer anderen Spannung, welche die entgegengesetzte g Polarität zur Versorgungsspannung VDD hat, festliegen.
s\ Ein Vorteil, der mit der vorliegenden Erfindung erzielt
Sj wird, soll n-chfolgend beschrieben werden. Wenn ein n-
p. Kanal-MOSFET In der peripheren Schaltung, der durch
;| die Source-Schlcht 8, die Drain-Schicht 7 und die Gatefc Elektrode 16 gebildet wird, den Schaltvorgang mit großer
P Signalamplitude vornimmt, fließt ein großer Strom in
fei den p-leltenden Trog 2 und vergrößert die Spannung des λ Troges 2. infolgedessen tritt zwischen dem Trog 2 und den benachbarten η-leitenden Schichten eine sogenannte ■',', pnp-Lateral-Blpolar-Translstorwlrkung auf. Wenn dabei
ein dem MOSFET benachbartes Element eine Spelcher- ' zelle Ist, wird die darin gespeicherte Ladung gelöscht.
Gemäß dem Aufbau der In Flg. 2 dargestellten Erfln- ■' dung kann die In der Speicherzelle gespeicherte Ladung ;■-■ nicht gelöscht werden, und es wird ein stabiler Speicher-• betrieb erzielt, da die Speicherzelle In einem getrennten
; Trog ausgebildet ist, der die periphere Schaltung nicht
' ■ enthält. In der In Fig. 2 dargestellten Ausführungsform ; sind nur ein CMOS-Inverter und Speicherzellen für nur
:: zwei Bits dargestellt. Selbstverständlich Ist die vorliegende Erfindung nicht auf diese Ausführungsform beschränkt.
Der zuvor beschriebene Vorteil kann wesentlich dadurch vergrößert werden, daß auch der NMOS-IC getrennt vom Trog 3 oder in dem Trog 2 des CMOS-ICs vorgesehen Ist.
Bei dem zuvor beschriebenen Beispiel waren die Speicherzellen dynamische Ein-Transistor-Spelcherzellen. Die vorliegende Erfindung ist aber auch auf statische Speicherzellen anwendbar.
Hierzu 1 B'Ή Zeichnungen

Claims (4)

Patentansprüche:
1. Halbleiterspeichereinrichtung in MOS-TechnoIog!e mit in einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps vorgesehenen Abschnitten für Speicherzellen (101) und für eine periphere Schaltung (100),
wobei im Oberflächenbereich des Halbleitersubstrats
(1) zwei Trogbereiche (2, 3) mit einem zu dem des Halbleitersubstrats (1) entgegengesetzten zweiten Leitfähigkeitstyp ausgebildet sind, und
wobei im ersten Trogbereich (3) die Speicherzellen (10, 11, 17; 12, 13, 20) und Im zweiten Trogbereich
(2) ein MOSFET (7, 8, 16) der peripheren Schaltung (100) angeordnet sind,
dadurch gekennzeichnet,
daß die periphere Schaltung (100) einen CMOS-Schaltkreis mit dem in dem zweiten Trogbereich (2) angeordnetenMOSFET (7, 8,16) und einem im Oberfiächenbereich des Halbleitersubsirats (ΐ) mit dem ersten Leitfähigkeitstyp angeordneten MOSFET (4, 5, 15) entgegengesetzten Kanaltyps aufweist, und
daß die beiden Trogbereiche (2, 3) auf dem gleichen Potential {Vss) liegen.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) n-leltfähig 1st und auf einem festen Versorgungspotential {VDD) liegt, und daß die beiden Trogbereiche (2, 3) p-leltfahlg sind und an Masse (K55) oder einem Potential mil bezüglich des Versorgungspotentials (V00) entgegengesetzter Polarität Hegen.
3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, da3 Im Oberflächenbereich des Halbleitersubstrats (1) zwischen den zwei Trogbereichen (2, 3) ein dotierter Bereich (6) mit dem gleichen Leitfähigkeitstyp wie das Halbleitersubstrat (1) angeordnet Ist, und daß das Versorgungspotential (yD0) durch diesen dotierten Bereich (6) am Halbleitersubstrat (1) liegt.
4. Halblelterspelcherelnrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der eine MOSFET (4, 5,15) entgegengesetzten Kanaltyps des CMOS-Schaltkrelses zwischen den zwei Trogbereichen (2, 3) im Oberflächenbereich des Halbleitersubstrats (1) angeordnet ist.
DE2904812A 1978-02-10 1979-02-08 Halbleiterspeichereinrichtung in MOS-Technologie Expired DE2904812C2 (de)

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