JPS58125872A - 電荷結合素子 - Google Patents
電荷結合素子Info
- Publication number
- JPS58125872A JPS58125872A JP57008175A JP817582A JPS58125872A JP S58125872 A JPS58125872 A JP S58125872A JP 57008175 A JP57008175 A JP 57008175A JP 817582 A JP817582 A JP 817582A JP S58125872 A JPS58125872 A JP S58125872A
- Authority
- JP
- Japan
- Prior art keywords
- region
- charge
- output amplifier
- semiconductor
- coupled device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 4
- 210000000746 body region Anatomy 0.000 claims 2
- 239000002253 acid Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 21
- 239000010410 layer Substances 0.000 abstract 9
- 238000000034 method Methods 0.000 abstract 1
- 239000002344 surface layer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 241000272201 Columbiformes Species 0.000 description 1
- 101150103729 H1-6 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002922 epistatic effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
電荷結合素子（以ｖｋＣＣＵと記す）は１９７０年に発
表されて以来．従来からの烏度の集積回路技術を基盤と
し．その発展とともに急速な開発が進められ、近年固体
撮像，アナログ遅延線．メモリ等各種の応用がなされる
ようになった．特ＫＣＣＤｆ１−用ｉた固体撮鐵素子あ
るいはアナログ遅延線は低消費電力，小型軽量，高集積
化が可能．高８７Ｎが得られる等，多くの特徴を有し近
年その開発が盛んである．これら電荷結合素子の出力部
は通常，浮遊拡散層およびＭＯＩグーゲーオンチ。
表されて以来．従来からの烏度の集積回路技術を基盤と
し．その発展とともに急速な開発が進められ、近年固体
撮像，アナログ遅延線．メモリ等各種の応用がなされる
ようになった．特ＫＣＣＤｆ１−用ｉた固体撮鐵素子あ
るいはアナログ遅延線は低消費電力，小型軽量，高集積
化が可能．高８７Ｎが得られる等，多くの特徴を有し近
年その開発が盛んである．これら電荷結合素子の出力部
は通常，浮遊拡散層およびＭＯＩグーゲーオンチ。
ブ出力アンプによって構成されているため，出力容置が
極めて小さく本質的に高いＳ／Ｎのデバイスが実現され
る。
極めて小さく本質的に高いＳ／Ｎのデバイスが実現され
る。
ところで、近年種々の理由によシ，これら電荷結合素子
を半導体基板と反対導電型の半導体１一内に形成しよう
とめう試みがなされている．これに岡えばＪｌの半導体
基板を用ｂたときにはＰ型の半導体領域をこの基板表面
にイオン圧入あるｂはエビタ中シャル成長等の手段によ
り形成する．このｐｇ半半導体職域通常Ｐウェルと叶ば
れ，このＰウエル上に電荷結合素子を形成しようとする
ものである．以Ｑｋ，説明の都仕上このへ型誌板の場合
について説明する。
を半導体基板と反対導電型の半導体１一内に形成しよう
とめう試みがなされている．これに岡えばＪｌの半導体
基板を用ｂたときにはＰ型の半導体領域をこの基板表面
にイオン圧入あるｂはエビタ中シャル成長等の手段によ
り形成する．このｐｇ半半導体職域通常Ｐウェルと叶ば
れ，このＰウエル上に電荷結合素子を形成しようとする
ものである．以Ｑｋ，説明の都仕上このへ型誌板の場合
について説明する。
通常このＰウエルの不純動部にはｌｏ ７に一程ｆ，厚
さは数μＩｎ′ＩＯ／Ｊｒｎ根にである．このためこの
Ｐウエルの比抵抗は数十にΩに達する．これは通常のバ
ルク上に形成する場合に比べて約２桁大きな抵抗値にな
っている．また、とのＰウェルに対する電位は通常デバ
イスの周辺＆Ｂにおいてコンタクトｔ−設けて設定され
るようになっておハ通常のバルク上に形成する場合には
デバイス下部全面にわたってコンタクトが設けられてい
るのと比較するとＰウェルの電位が制作時安定しにくい
とｂう欠点がある。このため動作時にクロックパルスの
誘導によシＰウェル１位がゆらぎ，このゆらぎが同一の
Ｐウェル上に形成された出方アンプへと伝播するため出
力アンプでのノイズが増大すること（なる。
さは数μＩｎ′ＩＯ／Ｊｒｎ根にである．このためこの
Ｐウエルの比抵抗は数十にΩに達する．これは通常のバ
ルク上に形成する場合に比べて約２桁大きな抵抗値にな
っている．また、とのＰウェルに対する電位は通常デバ
イスの周辺＆Ｂにおいてコンタクトｔ−設けて設定され
るようになっておハ通常のバルク上に形成する場合には
デバイス下部全面にわたってコンタクトが設けられてい
るのと比較するとＰウェルの電位が制作時安定しにくい
とｂう欠点がある。このため動作時にクロックパルスの
誘導によシＰウェル１位がゆらぎ，このゆらぎが同一の
Ｐウェル上に形成された出方アンプへと伝播するため出
力アンプでのノイズが増大すること（なる。
第１図は従来のＰウエル上に形成された電荷結合素子の
主要部の断ＥＩ図を示してｂる．第１図において，ＩＦ
ｉＮＩ［の半導体基板％ ２はこの半導体基板上に形成
され．基板と反対導電型１有する半導体領域であり，本
ガではＰウェルである．３はＣＯＤ出力部の浮遊拡散層
．４は浮遊拡散層３をリセットするためのトランジスタ
（以後リセットトランジスタと記す）のドレイン拡散層
（以後リセットドレインと記す）、１６はリセットトラ
ンジスタのゲート（以後リセットゲートと起す）。
主要部の断ＥＩ図を示してｂる．第１図において，ＩＦ
ｉＮＩ［の半導体基板％ ２はこの半導体基板上に形成
され．基板と反対導電型１有する半導体領域であり，本
ガではＰウェルである．３はＣＯＤ出力部の浮遊拡散層
．４は浮遊拡散層３をリセットするためのトランジスタ
（以後リセットトランジスタと記す）のドレイン拡散層
（以後リセットドレインと記す）、１６はリセットトラ
ンジスタのゲート（以後リセットゲートと起す）。
５は出力アンプのドレイン，６は出力アンプの出力拡散
層．７は出力アンプのグランド拡散層，１７は出力アン
プの駆動トランジスタのゲート，１８は出力アンプの負
荷トランジスタのゲートである。
層．７は出力アンプのグランド拡散層，１７は出力アン
プの駆動トランジスタのゲート，１８は出力アンプの負
荷トランジスタのゲートである。
本岡では出力アンプとしては一般のソースフォロワアン
プについて示して＾る．また、浮遊拡散層３と出力アン
プのゲート１７とは配置１ｉ１９によって結合されてい
る．１０−１５はＣＣＤの転送電極．２０〜２５は転送
電極ｌＯ〜ｌ５へ所定の電圧を印加するための端子、２
６はリセットゲート１６の端子、２７はリセットドレイ
ン４の４子。
プについて示して＾る．また、浮遊拡散層３と出力アン
プのゲート１７とは配置１ｉ１９によって結合されてい
る．１０−１５はＣＣＤの転送電極．２０〜２５は転送
電極ｌＯ〜ｌ５へ所定の電圧を印加するための端子、２
６はリセットゲート１６の端子、２７はリセットドレイ
ン４の４子。
２８は出力アンプのドレイン５の端子，２９は出力端子
、３０はゲート１８に所定の電圧を印加するための端子
、３１はグランド端子，９はＰウエル２のコンタクト，
８はＰウエル２に電圧を印加するための端子であり、通
常このコンタクトはデバイス周辺部に設けられてｂる。
、３０はゲート１８に所定の電圧を印加するための端子
、３１はグランド端子，９はＰウエル２のコンタクト，
８はＰウエル２に電圧を印加するための端子であり、通
常このコンタクトはデバイス周辺部に設けられてｂる。
ところで、このようなＰウエル上ＶｃＣＣｉＪを形成し
たデバイスでは通常Ｐウエルのｉｉｉ’ｆｔｏボルトと
し，このＰウエルに対して，駆！！他１０〜ｌ５の端子
２０〜２５をはじめ各端子ｒＣは正のパルス電圧あるい
は直流電圧が印加される，ｅｅｌ）によりて転送された
ｆｆｌ号電荷は出力浮遊拡散層３へと流入し．ここで浮
遊拡散Ｍに付随する各種の容置によって電圧に変換され
出力アンプ倉介して出力端子２９よｐとり出される．と
ころが、この従来の＊ＥｊｔのデバイスではＰウエル２
が非富に純抵抗であるため．たとえコンタクト９によっ
てＰウェル２の電位を固定しても転送電極に印加される
パルスによってＰウェルは電位変ｍを受ける。
たデバイスでは通常Ｐウエルのｉｉｉ’ｆｔｏボルトと
し，このＰウエルに対して，駆！！他１０〜ｌ５の端子
２０〜２５をはじめ各端子ｒＣは正のパルス電圧あるい
は直流電圧が印加される，ｅｅｌ）によりて転送された
ｆｆｌ号電荷は出力浮遊拡散層３へと流入し．ここで浮
遊拡散Ｍに付随する各種の容置によって電圧に変換され
出力アンプ倉介して出力端子２９よｐとり出される．と
ころが、この従来の＊ＥｊｔのデバイスではＰウエル２
が非富に純抵抗であるため．たとえコンタクト９によっ
てＰウェル２の電位を固定しても転送電極に印加される
パルスによってＰウェルは電位変ｍを受ける。
こＣ）＠位変−はＰウェルに寄生する分布容置あるいは
分布抵抗、駆動パルス等により様々な周波数成分をもつ
ようになる。この電位変動は直接出力アンプ直下のＰウ
ェルを変動させることになる。
分布抵抗、駆動パルス等により様々な周波数成分をもつ
ようになる。この電位変動は直接出力アンプ直下のＰウ
ェルを変動させることになる。
これはＣＣＤが形成されているＰウェルと出力アンプが
形成されているＰウェルとが有限のＰウェル抵抗によっ
て結合されてｈる九めである。このため１本来ＣＣＩＪ
は高Ｓ／Ｎを有するにもかかわらず、このアンプ直下の
Ｐウェルの変動により駆動パルスの篩導ノイズ倉ひろい
込むことになる。
形成されているＰウェルとが有限のＰウェル抵抗によっ
て結合されてｈる九めである。このため１本来ＣＣＩＪ
は高Ｓ／Ｎを有するにもかかわらず、このアンプ直下の
Ｐウェルの変動により駆動パルスの篩導ノイズ倉ひろい
込むことになる。
本発明の目的は１ｌＴＩｔｌ！した従来の欠点を除去せ
しめた電荷結合素子を提供することにある。
しめた電荷結合素子を提供することにある。
本発明によれば、−導装置を有する半導体基板上に形成
され該半導体基板と反対導ｔＷＯ半導体領域上に形成さ
れ、電荷転送路部と電性検出部と出力アンプとを具備す
る電荷結合素子において。
され該半導体基板と反対導ｔＷＯ半導体領域上に形成さ
れ、電荷転送路部と電性検出部と出力アンプとを具備す
る電荷結合素子において。
前記電荷転送路部が形成される前記半導体領域と前記出
力アンプが形成されるｖｉ記元手体慣城とは高域阻止１
％性奢有する半導体領域により結合されていることｔ−
特徴とする電荷結合素子が得られる。
力アンプが形成されるｖｉ記元手体慣城とは高域阻止１
％性奢有する半導体領域により結合されていることｔ−
特徴とする電荷結合素子が得られる。
嬉２図は本舛明によるｗｔ電荷結合素子一実施列を示し
、第２図（ａ）は平面図、第２図（ｂ）Ｆｉ１２図（烏
）の一点鎖線ム−Ａ′に沿っての断面図を示す、＃Ｉ２
図にお囚て第１図と同一番号のものは同一対象物を示す
ものとする。第２図におりて。
、第２図（ａ）は平面図、第２図（ｂ）Ｆｉ１２図（烏
）の一点鎖線ム−Ａ′に沿っての断面図を示す、＃Ｉ２
図にお囚て第１図と同一番号のものは同一対象物を示す
ものとする。第２図におりて。
４３はＣＣＤの転送チャネル、４２．４３は転送電１ｉ
、４０．４１は転送電極４２．４３４Ｃ駆動電圧を印加
するための４子である。
、４０．４１は転送電極４２．４３４Ｃ駆動電圧を印加
するための４子である。
嬉２図（ａ）において、５０は第２図（ｂ）の断面図で
示されるようにＰウェルのない領域でＮＭ＆板が表面Ｋ
ｍ出した領域である。このＮ＃ｌｉの領域５０はＣＣＩ
）の転送チャネルの主ｉｓと出力アンプ部との中間の少
なくとも一部領域に位置すべく形成されるが、もちろん
、出力アンプ全体を囲むように形成されてもよい、この
領域５０ｔｔｍ２図（ｂ） Ｋ示すようＫＣＣＬ）の転
送チャネルが形成されているＰウェル５１と出力アンプ
が形成されているＰウェル５２との閲ＶｃｒＩ＆けられ
１両方のＰウェルのｒ１４に直流的な高抵抗ｉｉ域ｔ−
形成する。この高抵抗領域は、出力アンプが形成されて
いるＰウェルの寄生容量とともに一部の高域阻止フィル
タを形成し、ＣＣＤＱ転送電ｆｉＫ叩加されるパルスに
よｊ）ＣＣＤが形成されて込るＰウェルがＷ！ｉ４によ
シ受ける龜位変ｌｌ１Ｊ【ｊｌ［断し、出力アンプが形
成されるＰウェルの電位の安定化がはかれる。この結果
、パルスがＰウェル【介して出力アンプに伝播するノイ
ズが大−に抑制される。
示されるようにＰウェルのない領域でＮＭ＆板が表面Ｋ
ｍ出した領域である。このＮ＃ｌｉの領域５０はＣＣＩ
）の転送チャネルの主ｉｓと出力アンプ部との中間の少
なくとも一部領域に位置すべく形成されるが、もちろん
、出力アンプ全体を囲むように形成されてもよい、この
領域５０ｔｔｍ２図（ｂ） Ｋ示すようＫＣＣＬ）の転
送チャネルが形成されているＰウェル５１と出力アンプ
が形成されているＰウェル５２との閲ＶｃｒＩ＆けられ
１両方のＰウェルのｒ１４に直流的な高抵抗ｉｉ域ｔ−
形成する。この高抵抗領域は、出力アンプが形成されて
いるＰウェルの寄生容量とともに一部の高域阻止フィル
タを形成し、ＣＣＤＱ転送電ｆｉＫ叩加されるパルスに
よｊ）ＣＣＤが形成されて込るＰウェルがＷ！ｉ４によ
シ受ける龜位変ｌｌ１Ｊ【ｊｌ［断し、出力アンプが形
成されるＰウェルの電位の安定化がはかれる。この結果
、パルスがＰウェル【介して出力アンプに伝播するノイ
ズが大−に抑制される。
縞３＃４は本宛明和よる電荷結合素子の他の実施ガ會示
す、縞３図において第１図と同一番号は同一対象物を示
すものとする。第３図に示す本発明によるデバイスと、
菖１図に示す従来のデバイスとの相違点は、第３−にお
いては出力アンプ直下のＮ製餉域の少なくとも一部領域
は１４Ｉ６員直のΔ戯餉填６０ＦＣより形成されている
ことである。この＾濃度のＮ―執域は出力アンプ直下の
Ｐウェルとの間に大きな振合装置を形成する。この接合
容緻は他の奇生＠ｔＬおよびｔ、：ｃＩＪ＊下のＰウェ
ルと出力アンプ直下のＰウェルとの閾に存在する有限Ｏ
抵抗とともに、高域阻止フィルタを形成する。
す、縞３図において第１図と同一番号は同一対象物を示
すものとする。第３図に示す本発明によるデバイスと、
菖１図に示す従来のデバイスとの相違点は、第３−にお
いては出力アンプ直下のＮ製餉域の少なくとも一部領域
は１４Ｉ６員直のΔ戯餉填６０ＦＣより形成されている
ことである。この＾濃度のＮ―執域は出力アンプ直下の
Ｐウェルとの間に大きな振合装置を形成する。この接合
容緻は他の奇生＠ｔＬおよびｔ、：ｃＩＪ＊下のＰウェ
ルと出力アンプ直下のＰウェルとの閾に存在する有限Ｏ
抵抗とともに、高域阻止フィルタを形成する。
このためＣＣＤ直下のＰウェル電位が外部のパルスの誘
導によりゆらぐととに起因するノイズ成分が阻止され、
出力アンプ直下のＰウェル電位が安定化される。このた
め尚Ｓ／Ｎの出力アンプが実現される。この第３図に示
す実施列はすでに示しＪツ た嬉２の実施ガと組み合わせることによ′ＰＳＪ米的な
デバイスの実現が可能である。さらに第３図においては
出力アンプ直下にのみＮ型の烏一度慣域を形成している
が、この鵜洟１ｅ慣域はＣＣＤ直下のＰウェル直下にも
形成されてもよい、これは、ＣＣＤ直下のＰウェルとＮ
ｇ基板との間の接合谷ｊ１を増大させ得ることができ、
Ｐウェルの電位の安定化がはかれるためである。このた
めＣＣＤｆｉ下のＰウェルの変動も少なくなり、この結
果、低雑音化がはかれるととＫなる。
導によりゆらぐととに起因するノイズ成分が阻止され、
出力アンプ直下のＰウェル電位が安定化される。このた
め尚Ｓ／Ｎの出力アンプが実現される。この第３図に示
す実施列はすでに示しＪツ た嬉２の実施ガと組み合わせることによ′ＰＳＪ米的な
デバイスの実現が可能である。さらに第３図においては
出力アンプ直下にのみＮ型の烏一度慣域を形成している
が、この鵜洟１ｅ慣域はＣＣＤ直下のＰウェル直下にも
形成されてもよい、これは、ＣＣＤ直下のＰウェルとＮ
ｇ基板との間の接合谷ｊ１を増大させ得ることができ、
Ｐウェルの電位の安定化がはかれるためである。このた
めＣＣＤｆｉ下のＰウェルの変動も少なくなり、この結
果、低雑音化がはかれるととＫなる。
以上述べたように１本発明によればＰウェル上に形成さ
れたＣＣＤでも極めて低雑音のデバイスが実現できる。
れたＣＣＤでも極めて低雑音のデバイスが実現できる。
また１以上述べた説明は全てＮ＃ｉ基板の場合であった
が、Ｐ臘基板としても他の不純物の導電型あるいは電圧
関係を！！にすれば１本発明の主旨は同様に適用し得る
。
が、Ｐ臘基板としても他の不純物の導電型あるいは電圧
関係を！！にすれば１本発明の主旨は同様に適用し得る
。
１１１１図は従来のＣＣＤの断面図、第２図（ａ）。
（ｂ）Ｆｉ本発明によるＣＣＤの一実施内を示し、その
平面間およびＶ＃面図を示す、第３図は本発明によるｅ
ｃｌＪの他の実施丙を示す。 図におりて、ｌは一導電型を有する半導体基板、２はこ
の基板上に形成され、半導体基板とは反対導電Ｈ１ｆｔ
有する半導体−域、３は浮遊拡散１． ４はリセットド
レイン、５．６．７はそれぞれ出力アンプのドレイン、
出力拡散鳩、グランド拡散層。 ９は半導体領域２の電位を設定するためのコンタクト、
８はこの端子、１０〜１５．４２．４３はＣＣＤの転送
電極、２０〜２５．４０．４１はこれらの端子、１６は
リセットゲートｍ１７は出力アンプの１勅トランジスタ
のゲート、１８は負楯トランジスタのゲート、１９は浮
遊拡散１３およびゲー）１７を結ぶ配ＩＷ％ ２６〜３
１１１繭配リセツトゲート１６．リセットドレイン４．
アンプドレイン５．出力拡散層６．グー）１Ｂ 、グラ
ンド拡散層７の端子である。さらに、領域５０は半導体
基板１０篇出した領域、５１＃１ＣＣＤの形成される半
導体領域、５２は出力アンプの形成される半４体領域、
６０ｔｉ千尋体基板と同−尋電戯を舊する高濃度不純１
倉含有する半導体領域である。 ＼−−Ｉ
平面間およびＶ＃面図を示す、第３図は本発明によるｅ
ｃｌＪの他の実施丙を示す。 図におりて、ｌは一導電型を有する半導体基板、２はこ
の基板上に形成され、半導体基板とは反対導電Ｈ１ｆｔ
有する半導体−域、３は浮遊拡散１． ４はリセットド
レイン、５．６．７はそれぞれ出力アンプのドレイン、
出力拡散鳩、グランド拡散層。 ９は半導体領域２の電位を設定するためのコンタクト、
８はこの端子、１０〜１５．４２．４３はＣＣＤの転送
電極、２０〜２５．４０．４１はこれらの端子、１６は
リセットゲートｍ１７は出力アンプの１勅トランジスタ
のゲート、１８は負楯トランジスタのゲート、１９は浮
遊拡散１３およびゲー）１７を結ぶ配ＩＷ％ ２６〜３
１１１繭配リセツトゲート１６．リセットドレイン４．
アンプドレイン５．出力拡散層６．グー）１Ｂ 、グラ
ンド拡散層７の端子である。さらに、領域５０は半導体
基板１０篇出した領域、５１＃１ＣＣＤの形成される半
導体領域、５２は出力アンプの形成される半４体領域、
６０ｔｉ千尋体基板と同−尋電戯を舊する高濃度不純１
倉含有する半導体領域である。 ＼−−Ｉ
Claims (1)
- 【特許請求の範囲】 （１） −導電＃１を有する半導体基板上に形成され
該半導体基板と反対導電型の半導体領域上に形成され、
′＃１荷転退転送路部荷検出部と出力アンプと倉具倫す
る電荷結合素子において、前記電荷転送路部が形成され
る部組半導体領域と前記出力アンプが形成される前記半
導体領域とは扁域困止％性を有する半導体−域により結
合されていることｔ時該半導体基板と反対導電型の半４
体領域上く形成される電荷結合素子の電荷転送路部が形
成される前記半導体領域と出力アンプが形成される前記
半導体領域と１ｉ高抵抗領域により分離されてなる特許
請求の範囲第１項記載の電荷結合素子。 （３） −導電Ｉ！ｌを有する半導体基板上に形成さ
れ該半導体基板と反対導電型の半導体領域上に形成され
る電荷結合素子の電荷転送路部が形成される前・起生導
体領域と出力アンプが形成される＠元手導体領域との間
の少なくとも一部領域は前記半導体基板により分離され
てなる特許請求の範囲第１項あるいは縞２項６己載の電
荷結合素子。 （４）−導Ｉ＃を型を喘する半導体基板上に形成され該
半導体基板と反対４電型の半導体領域上に形成される篭
＃結合素子の亀（ｌｉｌｉ転送路部が形成される前記半
導体領域と出力アンプが形成される前記＋導体領域との
間の少なくと鳴一部領域は前記″Ｐ４体饋域の不純物の
ｌｉ］鴇・屁よりもより少ない面缶旺を有する半導体鎖
酸により分岐されてなる特許請求の範囲第１項あるいは
第２項記載の電荷結合素子。 （５） −導電をを有する半４体基板上に形成され該
半導体基板と反対部を型の半導体領域上に形成される電
荷結合素子の出力アンプか形成される前記半導体領域直
下の前ｍｌ半導体品板の少なくとも一一愉域は該半導体
基板と１Ｔｈｊ−尋亀緘でよシ関麺直の不純物を有する
半導体領域が形成されてなる特許請求の範囲縞１項記載
の電荷結合素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008175A JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008175A JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125872A true JPS58125872A (ja) | 1983-07-27 |
| JPH0468789B2 JPH0468789B2 (ja) | 1992-11-04 |
Family
ID=11685979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008175A Granted JPS58125872A (ja) | 1982-01-21 | 1982-01-21 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125872A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163761U (ja) * | 1984-04-05 | 1985-10-30 | ソニー株式会社 | 電荷結合素子 |
| US5294817A (en) * | 1992-04-02 | 1994-03-15 | Nec Corporation | Output circuit for charged transfer device and having a high detection sensitivity |
| US5357129A (en) * | 1992-12-28 | 1994-10-18 | Sharp Kabushiki Kaisha | Solid state imaging device having high-sensitivity and low-noise characteristics by reducing electrostatic capacity of interconnection |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427311A (en) * | 1977-08-01 | 1979-03-01 | Hitachi Ltd | Solid state pickup element |
| JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| JPS5623779A (en) * | 1979-07-31 | 1981-03-06 | Mitel Corp | Semiconductor device and method of manufacturing same |
| JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1982
- 1982-01-21 JP JP57008175A patent/JPS58125872A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427311A (en) * | 1977-08-01 | 1979-03-01 | Hitachi Ltd | Solid state pickup element |
| JPS54107278A (en) * | 1978-02-10 | 1979-08-22 | Hitachi Ltd | Semiconductor device |
| JPS5623779A (en) * | 1979-07-31 | 1981-03-06 | Mitel Corp | Semiconductor device and method of manufacturing same |
| JPS56167361A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163761U (ja) * | 1984-04-05 | 1985-10-30 | ソニー株式会社 | 電荷結合素子 |
| JPH0445240Y2 (ja) * | 1984-04-05 | 1992-10-23 | ||
| US5294817A (en) * | 1992-04-02 | 1994-03-15 | Nec Corporation | Output circuit for charged transfer device and having a high detection sensitivity |
| US5357129A (en) * | 1992-12-28 | 1994-10-18 | Sharp Kabushiki Kaisha | Solid state imaging device having high-sensitivity and low-noise characteristics by reducing electrostatic capacity of interconnection |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0468789B2 (ja) | 1992-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4873202A (en) | Solid state relay and method of manufacturing the same | |
| US7026185B2 (en) | Methods of fabricating image sensors including local interconnections | |
| US5970316A (en) | Method of making active pixel sensor cell that minimizes leakage current | |
| US5302545A (en) | Method of making charge-coupled device and solid-state imaging device having an ONO transfer gate insulating film | |
| JPH04500438A (ja) | ２重ゲート型抗曇り構造を備えたｃｃｄ撮像器 | |
| US4616249A (en) | Solid state image pick-up element of static induction transistor type | |
| JPS61180475A (ja) | 電荷転送装置 | |
| JPS58125872A (ja) | 電荷結合素子 | |
| JPH09275201A (ja) | 固体撮像素子 | |
| US6215139B1 (en) | Solid-state image sensor and manufacturing method thereof | |
| JPS60223161A (ja) | 電荷転送素子の出力回路 | |
| US20080210846A1 (en) | Driven light shield for imagers | |
| JPH0352218B2 (ja) | ||
| JPH0524671B2 (ja) | ||
| JP2746883B2 (ja) | 光電変換装置 | |
| US6023195A (en) | On-chip source follower amplifier | |
| GB1577653A (en) | Chargecoupled devices | |
| GB2212326A (en) | Reduction of soft errors in semiconductor integrated circuit | |
| JPH0563177A (ja) | Ｃｃｄ撮像素子 | |
| JPH04369230A (ja) | 電荷結合装置 | |
| JPH0590564A (ja) | 信号電荷検出器 | |
| KR900002915B1 (ko) | 반도체 기억 장치 | |
| JPH06168964A (ja) | 信号電荷検出回路 | |
| JPH06350026A (ja) | 集積半導体装置 | |
| JPH0330452A (ja) | 半導体集積回路装置 |