JPH06350026A - 集積半導体装置 - Google Patents
集積半導体装置Info
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- JPH06350026A JPH06350026A JP6106093A JP10609394A JPH06350026A JP H06350026 A JPH06350026 A JP H06350026A JP 6106093 A JP6106093 A JP 6106093A JP 10609394 A JP10609394 A JP 10609394A JP H06350026 A JPH06350026 A JP H06350026A
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【目的】 集積半導体装置において半導体装置内に実現
されるそのつどの回路を製造プロセスのためのマスクに
変換する際に少なからざる費用がかかるという問題を回
避し、また任意の回路に対して使用され得る第１および
第２の範囲の分布を示す。 【構成】 第１および第２の範囲６、８がストリップ状
に構成されており、第１および第２の範囲６、８がそれ
らの長辺で互いに境を接しており、第２の範囲８の各ド
ーピング領域２７、２９が第２の範囲の幅を越えて延び
ており、それぞれ２つのドーピング領域２７、２９の間
に第１の導電形の半導体基板の一部が位置している。
されるそのつどの回路を製造プロセスのためのマスクに
変換する際に少なからざる費用がかかるという問題を回
避し、また任意の回路に対して使用され得る第１および
第２の範囲の分布を示す。 【構成】 第１および第２の範囲６、８がストリップ状
に構成されており、第１および第２の範囲６、８がそれ
らの長辺で互いに境を接しており、第２の範囲８の各ド
ーピング領域２７、２９が第２の範囲の幅を越えて延び
ており、それぞれ２つのドーピング領域２７、２９の間
に第１の導電形の半導体基板の一部が位置している。
Description
【０００１】
【産業上の利用分野】本発明は、第１の供給電位に接続
されている第１の導電形の半導体基板を有し、この半導
体基板が、スイッチング段が配置されている第１の範囲
と、スイッチング段の信号端子を接続するための少なく
とも１つの接続線が配置されている少なくとも１つの第
２の範囲とを有する集積半導体装置であって、第２の範
囲内に第１の導電形に対して相補性の第２の導電形を有
する多数のドーピング領域が配置されており、ドーピン
グ領域が第２の供給電位に接続されており、またドーピ
ング領域の全面の少なくとも一部分が接続線の下に位置
している集積半導体装置に関する。
されている第１の導電形の半導体基板を有し、この半導
体基板が、スイッチング段が配置されている第１の範囲
と、スイッチング段の信号端子を接続するための少なく
とも１つの接続線が配置されている少なくとも１つの第
２の範囲とを有する集積半導体装置であって、第２の範
囲内に第１の導電形に対して相補性の第２の導電形を有
する多数のドーピング領域が配置されており、ドーピン
グ領域が第２の供給電位に接続されており、またドーピ
ング領域の全面の少なくとも一部分が接続線の下に位置
している集積半導体装置に関する。
【０００２】
【従来の技術】このような集積半導体装置は米国特許第
5,136,357号明細書から公知である。
5,136,357号明細書から公知である。
【０００３】集積半導体装置では、１つのスイッチング
段の出力端を別のスイッチング段の入力端と接続する信
号線と、半導体基板が接触している供給電位との間に寄
生的コンデンサが作用する。スイッチング段の切換の際
に信号線のレベルがＨからＬへ、またはその逆に変化す
る。その結果、寄生的コンデンサも充放電される。コン
デンサが放電される信号エッジでは、放電電流が短絡電
流としてコンデンサ電極の間に接続されている構成要素
を経て流れる。これに対しコンデンサが充電される信号
エッジでは、充電電流が半導体装置の供給電位源から供
給される。
段の出力端を別のスイッチング段の入力端と接続する信
号線と、半導体基板が接触している供給電位との間に寄
生的コンデンサが作用する。スイッチング段の切換の際
に信号線のレベルがＨからＬへ、またはその逆に変化す
る。その結果、寄生的コンデンサも充放電される。コン
デンサが放電される信号エッジでは、放電電流が短絡電
流としてコンデンサ電極の間に接続されている構成要素
を経て流れる。これに対しコンデンサが充電される信号
エッジでは、充電電流が半導体装置の供給電位源から供
給される。
【０００４】多数のスイッチング段が同期して切換わる
ときには、接続線の寄生的インダクタンスが有効とな
り、またその両端にパルス状の電圧が降下するような高
い電流パルスが供給電位源と半導体装置上に集積された
スイッチング段との間の接続線上に生じ得る。その場
合、切換過程の間にスイッチング段に与えられている供
給電圧が低下する。それにより信号のノイズイミュニテ
ィが減少する。寄生的インダクタンスは電流パルスに逆
作用し、従ってスイッチング段と出力側で接続されてい
る信号線の寄生的キャパシタンスの充放電のためにより
小さい電流が生ずる。信号伝播時間はその場合高められ
る。
ときには、接続線の寄生的インダクタンスが有効とな
り、またその両端にパルス状の電圧が降下するような高
い電流パルスが供給電位源と半導体装置上に集積された
スイッチング段との間の接続線上に生じ得る。その場
合、切換過程の間にスイッチング段に与えられている供
給電圧が低下する。それにより信号のノイズイミュニテ
ィが減少する。寄生的インダクタンスは電流パルスに逆
作用し、従ってスイッチング段と出力側で接続されてい
る信号線の寄生的キャパシタンスの充放電のためにより
小さい電流が生ずる。信号伝播時間はその場合高められ
る。
【０００５】米国特許第 5,136,357号明細書から公知の
半導体装置では、信号線に有効な寄生的キャパシタンス
の影響が、第２の範囲内に第１の導電形に対して相補性
の第２の導電形を有する多数のドーピング領域が配置さ
れており、これらのドーピング領域が第２の供給電位に
接続されており、またドーピング領域の全面の少なくと
も一部分が接続線の下に位置していることにより減ぜら
れる。
半導体装置では、信号線に有効な寄生的キャパシタンス
の影響が、第２の範囲内に第１の導電形に対して相補性
の第２の導電形を有する多数のドーピング領域が配置さ
れており、これらのドーピング領域が第２の供給電位に
接続されており、またドーピング領域の全面の少なくと
も一部分が接続線の下に位置していることにより減ぜら
れる。
【０００６】しかしながら公知の半導体装置では第１の
範囲が任意に基板の上に分布されており、従って存在す
る各接続線に対して適当に位置するドーピング領域が形
成されなければならず、それによって必然的にドーピン
グ領域も任意に基板の上に分布されていなければならな
い。それにより半導体装置内に実現すべき回路をそれぞ
れ製造プロセスのためのマスクする際に少なからざる費
用を要する。
範囲が任意に基板の上に分布されており、従って存在す
る各接続線に対して適当に位置するドーピング領域が形
成されなければならず、それによって必然的にドーピン
グ領域も任意に基板の上に分布されていなければならな
い。それにより半導体装置内に実現すべき回路をそれぞ
れ製造プロセスのためのマスクする際に少なからざる費
用を要する。
【０００７】
【発明が解決しようとする課題】従って本発明の課題
は、この問題を回避し、また任意の回路に対して使用さ
れ得る第１および第２の範囲の分布を示すことである。
は、この問題を回避し、また任意の回路に対して使用さ
れ得る第１および第２の範囲の分布を示すことである。
【０００８】
【課題を解決するための手段】この課題は、請求項１の
前文による集積半導体装置において、第１および第２の
範囲がストリップ状に構成されており、第１および第２
の範囲がそれらの長辺で互いに境を接しており、第２の
範囲の各ドーピング領域が第２の範囲の幅を越えて延び
ており、またそれぞれ２つのドーピング領域の間に第１
の導電形の半導体基板の一部が位置していることにより
解決される。
前文による集積半導体装置において、第１および第２の
範囲がストリップ状に構成されており、第１および第２
の範囲がそれらの長辺で互いに境を接しており、第２の
範囲の各ドーピング領域が第２の範囲の幅を越えて延び
ており、またそれぞれ２つのドーピング領域の間に第１
の導電形の半導体基板の一部が位置していることにより
解決される。
【０００９】
【発明の効果】本発明の利点は、第２の範囲内にのみド
ーピング領域が設けられていればよく、またこれらの第
２の範囲か固定した個所に位置することである。
ーピング領域が設けられていればよく、またこれらの第
２の範囲か固定した個所に位置することである。
【００１０】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【００１１】図１に示されている半導体チップはたとえ
ばＣＭＯＳ技術で実現された集積回路である。ｎドープ
された基板１の上にｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯＳトランジスタから成る信号処理のた
めのスイッチング段と、供給電位ＶＤＤおよびそれに対
して負の供給電位ＶＳＳに対する供給線と、スイッチン
グ段をそれらの入力端および出力端で接続する信号線と
が示されている。詳細にはチップはその縁に入力および
出力信号の前処理および供給電圧の接続のための周辺セ
ル２を含んでいる。周辺セル２を経て、それぞれ供給電
位を導く少なくとも２つの供給線３、３ａが延びてい
る。チップの内側範囲のなかに信号処理のための回路部
分を有する範囲６、７が配置されている。範囲６、７の
間に、１つまたは種々の信号処理範囲内の信号処理のた
めのスイッチング段と接続される信号接続線が延びてい
る範囲８が位置している。信号処理範囲６、７のスイッ
チング段は供給電位ＶＤＤおよび供給電位ＶＳＳに対す
る各１つの導線４、１０または５、１１を経て電圧を供
給される。これらはチップ周辺の導線３、３ａの相応の
ものに接続されている。
ばＣＭＯＳ技術で実現された集積回路である。ｎドープ
された基板１の上にｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯＳトランジスタから成る信号処理のた
めのスイッチング段と、供給電位ＶＤＤおよびそれに対
して負の供給電位ＶＳＳに対する供給線と、スイッチン
グ段をそれらの入力端および出力端で接続する信号線と
が示されている。詳細にはチップはその縁に入力および
出力信号の前処理および供給電圧の接続のための周辺セ
ル２を含んでいる。周辺セル２を経て、それぞれ供給電
位を導く少なくとも２つの供給線３、３ａが延びてい
る。チップの内側範囲のなかに信号処理のための回路部
分を有する範囲６、７が配置されている。範囲６、７の
間に、１つまたは種々の信号処理範囲内の信号処理のた
めのスイッチング段と接続される信号接続線が延びてい
る範囲８が位置している。信号処理範囲６、７のスイッ
チング段は供給電位ＶＤＤおよび供給電位ＶＳＳに対す
る各１つの導線４、１０または５、１１を経て電圧を供
給される。これらはチップ周辺の導線３、３ａの相応の
ものに接続されている。
【００１２】範囲６、７内にはＭＯＳトランジスタのチ
ャネル範囲およびドレインおよびソース領域に対する相
応のドーピング領域が配置されている。ｐチャネルＭＯ
Ｓトランジスタがｎ基板内に、またｎチャネルＭＯＳト
ランジスタが基板内に設けられているｐウェル内に実現
される。半導体装置はたとえば標準セル技術で実現され
ていてよい。そこに機能を予め定められたセルが範囲
６、７に相応して行状に並べられる。各セルは、セルの
内部に発生すべき回路機能に従って配線されているトラ
ンジスタを含んでいる。チップ全体のユーザーにより望
まれる機能に相応してセルは配線チャネル内に配置され
た接続線と互いに接続される。図１による装置はゲート
アレイ設計技術でも製造され得る。ここでは既に、基板
１内の範囲６、７内に配置されており接続されていない
トランジスタから出発し、これらのトランジスタが次い
でそれぞれ特定のスイッチング機能を果たすセルを形成
するために局部的に範囲６、７内で配線される。種々の
セル間の信号接続は配線チャネル８内の接続線により形
成される。
ャネル範囲およびドレインおよびソース領域に対する相
応のドーピング領域が配置されている。ｐチャネルＭＯ
Ｓトランジスタがｎ基板内に、またｎチャネルＭＯＳト
ランジスタが基板内に設けられているｐウェル内に実現
される。半導体装置はたとえば標準セル技術で実現され
ていてよい。そこに機能を予め定められたセルが範囲
６、７に相応して行状に並べられる。各セルは、セルの
内部に発生すべき回路機能に従って配線されているトラ
ンジスタを含んでいる。チップ全体のユーザーにより望
まれる機能に相応してセルは配線チャネル内に配置され
た接続線と互いに接続される。図１による装置はゲート
アレイ設計技術でも製造され得る。ここでは既に、基板
１内の範囲６、７内に配置されており接続されていない
トランジスタから出発し、これらのトランジスタが次い
でそれぞれ特定のスイッチング機能を果たすセルを形成
するために局部的に範囲６、７内で配線される。種々の
セル間の信号接続は配線チャネル８内の接続線により形
成される。
【００１３】境を接する範囲６、７を有する配線チャネ
ル８の一部を含んでいるセクション９が図２に詳細に示
されている。範囲６、７内に配置されているスイッチン
グ段の導体帯２０〜２３は配線チャネル８のなかに達し
ている。これらの導体帯はこれに垂直に延びている導体
帯２４、２５を経て互いに接続されている。導体帯２０
はたとえば、導体帯２４、２２を経て範囲６内の別のス
イッチング段の入力端と接続されているスイッチング段
の出力端である。相応の仕方で導体帯２１、２５、２３
を経て範囲６、７のスイッチング段の入力端および出力
端が接続されている。配線チャネル８内でｎ基板領域２
６、２８、３０がｐウェル領域２７、２９と交互に位置
している。信号処理のための回路部分を有する範囲６、
７は通常、範囲７のｎチャネルトランジスタおよび範囲
６のｐチャネルトランジスタが配線チャネル８のすぐ近
くに配置されているように構成されている。このこと
は、範囲６内でｎ基板領域が、また範囲７内でｐウェル
領域がチャネル８まで達していることを意味する。その
際に配線チャネル８のｐウェル領域２７、２９は範囲７
のｐウェル領域に移行する。同じく配線チャネル８のｎ
基板領域２６、２８、３０および範囲６のｎ基板領域は
つながっている。範囲６のｎ基板領域は多数の接触部に
より供給線５と接続されており、またこうして供給電位
ＶＤＤに接続されている。範囲７のｐウェル領域は供給
線１０を経て供給電位ＶＳＳに接続されている。こうし
て、配線チャネル８の領域２６〜３０の間のｐ‐ｎ接合
が阻止方向に極性付けられたダイオードを形成すること
も保証されている。
ル８の一部を含んでいるセクション９が図２に詳細に示
されている。範囲６、７内に配置されているスイッチン
グ段の導体帯２０〜２３は配線チャネル８のなかに達し
ている。これらの導体帯はこれに垂直に延びている導体
帯２４、２５を経て互いに接続されている。導体帯２０
はたとえば、導体帯２４、２２を経て範囲６内の別のス
イッチング段の入力端と接続されているスイッチング段
の出力端である。相応の仕方で導体帯２１、２５、２３
を経て範囲６、７のスイッチング段の入力端および出力
端が接続されている。配線チャネル８内でｎ基板領域２
６、２８、３０がｐウェル領域２７、２９と交互に位置
している。信号処理のための回路部分を有する範囲６、
７は通常、範囲７のｎチャネルトランジスタおよび範囲
６のｐチャネルトランジスタが配線チャネル８のすぐ近
くに配置されているように構成されている。このこと
は、範囲６内でｎ基板領域が、また範囲７内でｐウェル
領域がチャネル８まで達していることを意味する。その
際に配線チャネル８のｐウェル領域２７、２９は範囲７
のｐウェル領域に移行する。同じく配線チャネル８のｎ
基板領域２６、２８、３０および範囲６のｎ基板領域は
つながっている。範囲６のｎ基板領域は多数の接触部に
より供給線５と接続されており、またこうして供給電位
ＶＤＤに接続されている。範囲７のｐウェル領域は供給
線１０を経て供給電位ＶＳＳに接続されている。こうし
て、配線チャネル８の領域２６〜３０の間のｐ‐ｎ接合
が阻止方向に極性付けられたダイオードを形成すること
も保証されている。
【００１４】図２の一部の電気等価回路が図３に示され
ている。集積半導体チップ４０は電圧源４１から電圧を
供給される。供給電位ＶＤＤ、ＶＳＳに対するそのつど
の接続線内で寄生的インダクタンス４２、４３、４４が
作用する。たとえばプリント板の導体帯のなかに存在す
るインダクタンス４２の作用はコンデンサ４５により補
償される。そのために、コンデンサ４５内に含まれてい
る電荷は半導体チップ４０から受け入れられる電流パル
スの少なくとも一部を供給する。電流パルスのこの部分
はインダクタンス４２の両端に電圧降下を生じさせな
い。このことは、供給電圧供給線の当該のセクションに
おける電圧がサポートされるといわれる。その後に続く
サポートコンデンサ４５と集積スイッチング段の供給端
子５５、５６との間の寄生的インダクタンス４３、４４
は主としてケースピンおよびボンドワイヤにより生ず
る。これらのインダクタンスはサポートコンデンサ４５
により補償されない。供給電位ＶＤＤには集積回路の内
部で相補性ＭＯＳトランジスタ４６、４７から成るイン
バータ５４が接続されている。このインバータはたとえ
ば図２のレイアウトの範囲６内に配置されている。その
出力端５７は同じく範囲６内に配置されている別のイン
バータ５３の入力端５８と接続されている。出力端子５
７および入力端子５８は配線チャネル８内を延びている
導線５９を経て接続されている。その際に端子５７、５
８は図２の導体帯２０、２２と接続されている端子に相
当し、また導線５９は図２の導体帯２４に相当する。出
力端５７と供給電位ＶＤＤとの間には寄生的キャパシタ
ンス４８が作用し、また出力端５７と供給電位ＶＳＳと
の間には寄生的キャパシタンス４９が作用する。キャパ
シタンス４８、４９内に導体帯２０、２４、２２に沿っ
て分布しているキャパシタンスが正の供給電位ＶＤＤに
接続されているｎ基板領域２６、２８または負の供給電
位ＶＳＳに接続されているｐウェル領域２７、２９と向
かい合って含まれている。
ている。集積半導体チップ４０は電圧源４１から電圧を
供給される。供給電位ＶＤＤ、ＶＳＳに対するそのつど
の接続線内で寄生的インダクタンス４２、４３、４４が
作用する。たとえばプリント板の導体帯のなかに存在す
るインダクタンス４２の作用はコンデンサ４５により補
償される。そのために、コンデンサ４５内に含まれてい
る電荷は半導体チップ４０から受け入れられる電流パル
スの少なくとも一部を供給する。電流パルスのこの部分
はインダクタンス４２の両端に電圧降下を生じさせな
い。このことは、供給電圧供給線の当該のセクションに
おける電圧がサポートされるといわれる。その後に続く
サポートコンデンサ４５と集積スイッチング段の供給端
子５５、５６との間の寄生的インダクタンス４３、４４
は主としてケースピンおよびボンドワイヤにより生ず
る。これらのインダクタンスはサポートコンデンサ４５
により補償されない。供給電位ＶＤＤには集積回路の内
部で相補性ＭＯＳトランジスタ４６、４７から成るイン
バータ５４が接続されている。このインバータはたとえ
ば図２のレイアウトの範囲６内に配置されている。その
出力端５７は同じく範囲６内に配置されている別のイン
バータ５３の入力端５８と接続されている。出力端子５
７および入力端子５８は配線チャネル８内を延びている
導線５９を経て接続されている。その際に端子５７、５
８は図２の導体帯２０、２２と接続されている端子に相
当し、また導線５９は図２の導体帯２４に相当する。出
力端５７と供給電位ＶＤＤとの間には寄生的キャパシタ
ンス４８が作用し、また出力端５７と供給電位ＶＳＳと
の間には寄生的キャパシタンス４９が作用する。キャパ
シタンス４８、４９内に導体帯２０、２４、２２に沿っ
て分布しているキャパシタンスが正の供給電位ＶＤＤに
接続されているｎ基板領域２６、２８または負の供給電
位ＶＳＳに接続されているｐウェル領域２７、２９と向
かい合って含まれている。
【００１５】符号５１、５２を付して、たとえばＬレベ
ルからＨレベルへのインバータ５４の切換過程の際に流
れる充放電電流が示されている。その際に寄生的キャパ
シタンス４８は放電され、また寄生的キャパシタンス４
９は充電される。キャパシタンス４８の放電電流はチッ
プの内部をトランジスタ４６を経て流れる。キャパシタ
ンス４９の充電電流は供給電位ＶＤＤ、ＶＳＳに対する
供給端子５５、５６から供給される。
ルからＨレベルへのインバータ５４の切換過程の際に流
れる充放電電流が示されている。その際に寄生的キャパ
シタンス４８は放電され、また寄生的キャパシタンス４
９は充電される。キャパシタンス４８の放電電流はチッ
プの内部をトランジスタ４６を経て流れる。キャパシタ
ンス４９の充電電流は供給電位ＶＤＤ、ＶＳＳに対する
供給端子５５、５６から供給される。
【００１６】配線チャネル内の交互に位置する基板およ
びウェル領域が等しい大きさであれば、寄生的キャパシ
タンス４８、４９もほぼ等しい大きさの値を有する。従
来の半導体装置と比較して、切換過程の際に供給源から
供給される電流により充放電されるキャパシタンスの値
はほぼ半減されている。その結果、充放電電流もより小
さい。従って、供給導線のなかで有効な寄生的インダク
タンスの供給電圧への有害な影響もより小さい。
びウェル領域が等しい大きさであれば、寄生的キャパシ
タンス４８、４９もほぼ等しい大きさの値を有する。従
来の半導体装置と比較して、切換過程の際に供給源から
供給される電流により充放電されるキャパシタンスの値
はほぼ半減されている。その結果、充放電電流もより小
さい。従って、供給導線のなかで有効な寄生的インダク
タンスの供給電圧への有害な影響もより小さい。
【００１７】ｎ基板領域２６、２８、３０およびｐウェ
ル領域２７、２９の境界層におけるｐ‐ｎ接合は、供給
電位ＶＤＤ、ＶＳＳの間に位置する拡散キャパシタンス
を形成する。図３中でこの拡散キャパシタンスは供給電
位ＶＤＤ、ＶＳＳの間のキャパシタンス５０として接続
されている。拡散キャパシタンス５０は有利な仕方で、
寄生的インダクタンス４３、４４の作用を少なくとも部
分的に補償するサポートキャパシタンスとして作用す
る。
ル領域２７、２９の境界層におけるｐ‐ｎ接合は、供給
電位ＶＤＤ、ＶＳＳの間に位置する拡散キャパシタンス
を形成する。図３中でこの拡散キャパシタンスは供給電
位ＶＤＤ、ＶＳＳの間のキャパシタンス５０として接続
されている。拡散キャパシタンス５０は有利な仕方で、
寄生的インダクタンス４３、４４の作用を少なくとも部
分的に補償するサポートキャパシタンスとして作用す
る。
【図１】集積半導体チップの平面図。
【図２】配線チャネル内のｐおよびｎドーピング領域の
本発明による配置。
本発明による配置。
【図３】図２による配置の電気等価回路図。 〔図面の簡単な説明〕 １ 半導体基板 ２ 周辺セル ３ 供給線 ６ 第１の範囲 ８ 第２の範囲 ２０〜２５ スイッチング段 ２７、２９ ドーピング領域 ４０ 半導体チップ ４２〜４４ 寄生的インダクタンス ４５ サポートコンデンサ ４８、４９ 寄生的キャパシタンス ５３ インバータ ５５、５６ 供給端子 ＶＤＤ 第１の供給電位 ＶＳＳ 第２の供給電位
Claims (3)
- 【請求項１】 第１の供給電位（ＶＤＤ）に接続されて
いる第１の導電形の半導体基板を有し、この半導体基板
が、スイッチング段が配置されている第１の範囲（６）
と、スイッチング段（２０〜２５）の信号端子を接続す
るための少なくとも１つの接続線が配置されている少な
くとも１つの第２の範囲（８）とを有する集積半導体装
置であって、第２の範囲（８）内に第１の導電形に対し
て相補性の第２の導電形を有する多数のドーピング領域
（２７、２９）が配置されており、これらのドーピング
領域が第２の供給電位（ＶＳＳ）に接続されており、ま
たドーピング領域の全面の少なくとも一部が接続線の下
に位置している集積半導体装置において、第１および第
２の範囲（６、８）がストリップ状に構成されており、
第１および第２の範囲（６、８）がそれらの長辺で互い
に境を接しており、第２の範囲（８）の各ドーピング領
域（２７、２９）が第２の範囲の幅を越えて延びてお
り、それぞれ２つのドーピング領域（２７、２９）の間
に第１の導電形の半導体基板の一部が位置していること
を特徴とする集積半導体装置。 - 【請求項２】 ドーピング領域（２７、２９）が長方形
で等しい寸法を有し、またドーピング領域（２７、２
９）の相互間隔がドーピング領域（２７、２９）の長さ
に等しいことを特徴とする請求項１記載の集積半導体装
置。 - 【請求項３】 第１の範囲（６）が長辺において長辺の
長さを越えて延びているドーピング領域を有し、また第
１および第２の範囲（６、８）のドーピング領域がつな
がっていることを特徴とする請求項２記載の集積半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4313053.4 | 1993-04-21 | ||
| DE4313053A DE4313053C1 (de) | 1993-04-21 | 1993-04-21 | Integrierte Halbleiteranordnung mit Verbindungsleitungen, die durch Dotierungsgebiete gegenüber parasitären Effekten unempfindlich sind |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350026A true JPH06350026A (ja) | 1994-12-22 |
Family
ID=6486026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6106093A Withdrawn JPH06350026A (ja) | 1993-04-21 | 1994-04-20 | 集積半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5393996A (ja) |
| EP (1) | EP0621634A1 (ja) |
| JP (1) | JPH06350026A (ja) |
| DE (1) | DE4313053C1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4027438B2 (ja) | 1995-05-25 | 2007-12-26 | 三菱電機株式会社 | 半導体装置 |
| JPH1092857A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP2004163493A (ja) | 2002-11-11 | 2004-06-10 | Sanyo Electric Co Ltd | 表示装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5946044A (ja) * | 1982-09-08 | 1984-03-15 | Nec Corp | 半導体装置 |
| JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
| JPS61119060A (ja) * | 1984-11-14 | 1986-06-06 | Toshiba Corp | 半導体集積回路の信号伝送路 |
| JPS63107140A (ja) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0290649A (ja) * | 1988-09-28 | 1990-03-30 | Seiko Epson Corp | 半導体集積回路装置 |
| US5136357A (en) * | 1989-06-26 | 1992-08-04 | Micron Technology, Inc. | Low-noise, area-efficient, high-frequency clock signal distribution line structure |
| JPH0449662A (ja) * | 1990-06-18 | 1992-02-19 | Seiko Epson Corp | マスタースライス方式集積回路装置 |
| JP3098762B2 (ja) * | 1990-06-28 | 2000-10-16 | シャープ株式会社 | 半導体集積回路装置 |
-
1993
- 1993-04-21 DE DE4313053A patent/DE4313053C1/de not_active Expired - Fee Related
-
1994
- 1994-03-28 EP EP94104891A patent/EP0621634A1/de not_active Withdrawn
- 1994-04-20 JP JP6106093A patent/JPH06350026A/ja not_active Withdrawn
- 1994-04-21 US US08/230,637 patent/US5393996A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5393996A (en) | 1995-02-28 |
| EP0621634A1 (de) | 1994-10-26 |
| DE4313053C1 (de) | 1994-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |