JP2004163493A - 表示装置 - Google Patents
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Abstract
【課題】表示装置において、薄膜トランジスタのゲート絶縁層の絶縁破壊や絶縁リークの発生を防止する。
【解決手段】ゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中で、ゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続する。ゲートライン２０は例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線２５はアルミニウムから成る。ゲートライン２０は、分断されているため、液晶表示装置の製造プロセスの過程でゲートライン２０に蓄積された電荷が、薄膜トランジスタＴＦＴ１のゲート配線１３に放電することがなくなり、薄膜トランジスタＴＦＴ２のゲート絶縁層１２の破壊等が防止される。
【選択図】 図２
【解決手段】ゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中で、ゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続する。ゲートライン２０は例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線２５はアルミニウムから成る。ゲートライン２０は、分断されているため、液晶表示装置の製造プロセスの過程でゲートライン２０に蓄積された電荷が、薄膜トランジスタＴＦＴ１のゲート配線１３に放電することがなくなり、薄膜トランジスタＴＦＴ２のゲート絶縁層１２の破壊等が防止される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、該複数のゲートラインに順次ゲート走査信号を供給する垂直ドライバ回路とを備える表示装置に関し、特にその静電破壊防止対策に関するものである。
【０００２】
【従来の技術】
図１０は従来例の液晶表示装置の構成図である。液晶パネル１００は、ｎ行ｍ列マトリクスに配置された複数の画素を備え、各画素は、画素選択用薄膜トランジスタＴＦＴ１０、液晶ＬＣ及び保持容量Ｃｓｃから成っている。以下この明細書中では、薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）をＴＦＴと記載する。
【０００３】
ＴＦＴ１０のゲートには、行方向に延びたゲートライン２０が接続され、そのドレインには、列方向に延びたデータライン２２が接続されている。各行のゲートライン２０には垂直ドライブ回路（Ｖドライブ回路）１３０からゲート走査信号が順次供給され、これに応じて画素選択トランジスタが選択される。また、データライン２２には水平ドライブ回路（Ｈドライブ回路）１４０からのドレイン走査信号に応じて、ビデオ信号が供給され、ＴＦＴ１０を通して液晶ＬＣに印加される。（例えば、特許文献１を参照。）
【０００４】
【特許文献１】
特開平１０−１１５８３９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示装置では垂直ドライブ回路１３０のゲート走査信号出力部のＴＦＴのゲート絶縁層がＴＦＴ製造プロセス中の静電気により破壊したり、絶縁リークを生じるという問題があった。この問題について図８を参照して説明する。図１１は図１０の破線で囲まれた部分Ｂを拡大した図であり、ゲートライン２０の端部及び垂直ドライブ回路１３０の出力部のパターンを示している。図１１（Ａ）はその平面図であり、図１１（Ｂ）は図１１（Ａ）のＸ−Ｘ線に沿った断面図である。
【０００６】
ゲートライン２０、保持容量ライン２１、垂直ドライブ回路１３０内のゲート配線の加工にはドライエッチングが用いられるが、その際にゲートライン２０、保持容量ライン２１、ゲート配線に静電気が蓄積される。また、その後ゲートライン２０をマスクとして、Ｐ−Ｓｉ層に砒素や燐のようなＮ型不純物をイオン注入（ＰチャネルＴＦＴの場合にはホウ素のようなＰ型不純物をイオン注入）してソース領域及びドレイン領域を形成する際にも、チャージアップ現象が生じ、ゲートライン２０、保持容量ライン２１、ゲート配線に静電気が蓄積される。ゲートライン２０、保持容量ライン２１は液晶パネル１００を横断するように長く延在しているので、特に静電気を帯びやすい。
【０００７】
すると、図１１に示すように、ゲートライン２０の端部から、これと近接して配置されたＴＦＴ１のゲート配線１３に放電が起こり、ゲート配線１３を通って、隣接したＴＦＴ２のゲート電極まで移動し、ＴＦＴ２−１のゲート絶縁層１２の部分Ａが破壊されたり、絶縁リークを生じる。なお、図において、４０は透明絶縁基板、１１は透明絶縁基板４０上に形成された能動層（ポリシリコン層）、１４はアルミニウム配線層である。図１１（Ｂ）では、アルミニウム配線形成前の断面図を示している。
【０００８】
【課題を解決するための手段】
そこで、本発明は液晶表示装置の製造プロセス中に生じる静電気によるデバイスの破壊に対する対策を講じたものである。
【０００９】
第１に、図１，図２に示すようにゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中でゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続した。
【００１０】
第２に、図４に示すように、垂直ドライバ回路１３０内の回路を構成するＴＦＴのゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した。
【００１１】
第３に、図４に示すように、垂直ドライバ回路１３０内のゲート配線は、３個以上の薄膜トランジスタに直接入力しないように、ゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した。
【００１２】
第４に、図６（Ｂ），（Ｃ）に示すように、垂直ドライバ回路１３０内の相異なる信号がゲート配線を通して３つ以上入力されるマルチゲート型ＴＦＴについては、２以上のゲート配線が同一の能動層上に延在しないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続した。
【００１３】
【発明の実施の形態】
次に本発明の実施形態について図面を参照しながら詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る液晶表示装置の構成図である。図７と同一の構成部分については同一符号を付してその説明を省略する。この液晶表示装置では、ゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中でゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続した（図１の破線で囲まれた部分Ｃを参照。）
ゲートライン２０は例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線２５はアルミニウムから成る。
【００１４】
図２は、図１の破線で囲まれた部分Ｃを拡大した図であり、ゲートライン２０の端部及び垂直ドライブ回路１３０の出力部のパターンを示している。図２（Ａ）はその平面図であり、図２（Ｂ）は図２（Ａ）のＸ−Ｘ線に沿った断面図である。
【００１５】
ゲートライン２０は、分断されているため、液晶表示装置の製造プロセスの過程でゲートライン２０に蓄積された電荷が、ＴＦＴ１のゲート配線１３に放電することがなくなり、ＴＦＴのゲート絶縁層１２の破壊等が防止される。
【００１６】
そして、分断されたゲートライン２０，２０同士は、その後、ゲートライン２０，２０上の層間絶縁膜（不図示）に設けられたコンタクトホールを介して上層のメタル配線２５に接続される。
【００１７】
この場合、分断されたゲートライン２０，２０間の間隔が１０μｍ以上であることが好ましい。本発明者の検討によれば、同じ層に作られた配線間で放電する確率は、その間隔が大きいほど小さくなることがわかっており、その間隔を１０μｍ以上にすることによって放電確率を非常に小さくできる。
【００１８】
また、図２に示すように垂直ドライバ回路の出力部のＴＦＴ１より分断される前のゲートライン端が画素部に近いレイアウトの場合、ゲートライン２０を分断しても、画素部側のゲートライン２０から放電する先が分断したゲートライン２０ではなくＴＦＴ１のゲート配線になる可能性がある。これを防ぐためにゲートライン２０を分断する場所は、垂直ドライバ回路の出力部のＴＦＴ１からも１０μｍ以上はなれた位置にする必要がある。
【００１９】
こうすることによってゲートライン２０からの放電が直接ＴＦＴ１のゲート配線に落ちることはなく、必ず、分断されたゲートライン２０に落ちた後でＴＦＴ１のゲート配線に向かうことになる。
【００２０】
本発明者の検討によれば、ゲートラインなどの長い配線に蓄積された電荷量が大きいため、これがＴＦＴを形成するゲート配線に直接放電するとＴＦＴのゲート絶縁膜を破壊したり、ダメージを与え、リーク電流を発生させることになる。ゲートラインを分断し、短いゲートラインの一部を作ると、ここに蓄積される電荷量は、長いゲートラインに比べてはるかに小さくなる。
【００２１】
したがって、もし短いゲートラインに蓄積された電荷がＴＦＴを構成するゲートラインに放電してもＴＦＴの絶縁膜に与えるダメージは小さく、ＴＦＴの特性不良を引き起こす可能性は低くなる。
【００２２】
この理由から、ゲートラインを分断すること、出力部のＴＦＴのゲート配線から離すこと、ゲートラインと出力部の間に分断された短いゲートラインを作ることが静電気ダメージに対する対策として有効である。
【００２３】
なお、上記はＴＦＴプロセス中において、ゲート配線を作製した後から、メタル配線の前の工程までの状況を説明しており、これらの工程においてはゲート配線部以外の表面が絶縁膜で覆われているため特に静電ダメージを受けやすい。したがって、これらの工程の間でゲート配線を分断しておき、後のメタル配線で接続することがプロセス中の静電気対策として有効である。
【００２４】
（第２の実施形態）
本実施形態は、垂直ドライバ回路１３０や水平ドライバ回路１４０内での静電気によるゲート絶縁層の破壊等を防止するものである。ここでは、垂直ドライバ回路１３０を例としてその防止対策について説明するが、水平ドライバ回路１４０についても同様の対策をとることができる。
【００２５】
図３は垂直ドライバ回路１３０の構成図である。この垂直ドライバ回路１３０は、シフトレジスタ部１３１、双方向スキャン部、ゲート走査信号をゲートライン２０に出力する出力部１３３を有する。ここで、双方向スキャン部１３２は複数の３入力ＮＡＮＤゲート１３４Ａ，１３４Ｂ，１３４Ｃ，１３４Ｄを含んでいる。
【００２６】
各３入力ＮＡＮＤゲートには、クロック信号線１５１のクロック信号が共通に入力されている。また、シフトレジスタ部１３１からのゲート配線１５３は、入力ＮＡＮＤゲート１３４Ａ，１３４Ｂに共通に入力され、シフトレジスタ部１３１からのゲート配線１５４は、入力ＮＡＮＤゲート１３４Ｂ，１３４Ｃに共通に入力され、シフトレジスタ部１３１からの信号線１５５は、入力ＮＡＮＤゲート１３４Ｃ，１３４Ｄに共通入力されている。
【００２７】
図４は、図３の破線で囲まれた部分のパターン図である。このパターンの特徴は、３入力ＮＡＮＤゲート１３４Ａを構成するＴＦＴ１６１，１６２及び隣接する入力ＮＡＮＤゲート１３４Ｂを構成するＴＦＴ１６３，１６４に共通に入力されるゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した点である。
【００２８】
同様に、ゲート配線１５４の途中を分断し、分断されたゲート配線１５４，１５４同士を上層のメタル配線１５４Ａで接続した。なお、ゲート配線１５３，１５４は例えば例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線１５３Ａ，１５４Ａはアルミニウムから成る。
【００２９】
ここで、ゲート配線１５３，１５４等を分断しない場合におけるＴＦＴのゲート絶縁膜の静電破壊メカニズムについて説明する。
【００３０】
ゲート配線１７１からそれに最も近いゲート配線である１５２−１に静電気が放電した場合、まずＴＦＴ１６１のｐ−Ｓｉ層（能動層）と１５２−１の間にあるゲート絶縁層の破壊等がおきやすい。この破壊によりＴＦＴ１６１のｐ−Ｓｉ層の電圧が急激に変化すると、それと容量結合しているゲート配線１５１，１５３−１の電位が急激に変化する。ゲート配線１５３はＴＦＴ１６３に入力されているため、ＴＦＴ１６３のｐ−Ｓｉ層とゲート配線１５３の間に大きな電位差が発生し、ゲート酸化膜が破壊されることになる。
【００３１】
このようにゲート配線１５３，１５４等が途中で分断されていない場合、静電破壊もしくはダメージがｐ−Ｓｉゲート間の容量結合によってとなりのｐ−Ｓｉアイランドに伝播することになる。ゲートラインを分断することによって、１個のゲートラインに蓄積する電荷の量を下げるとともに、別のｐ−Ｓｉアイランドに静電破壊が伝播しないようにすることができる。最終的にはメタルの配線でゲート配線を接続することになるが、静電気ダメージを受けやすい工程において、配線を分断しておくことが静電気対策として有効である。
【００３２】
なお、静電気ダメージが伝播していくためには、ゲートラインが入力される複数個のｐ−Ｓｉアイランド（ゲート配線１５３が４個のｐ−Ｓｉアイランドに入力されている）のうち、少なくとも１つのｐ−Ｓｉアイランドには別のゲート信号が入力されていることが必要である。逆にいえば、あるゲートラインが入力されるｐ−Ｓｉアイランドが複数個あって、それらの少なくとも１つのｐ−Ｓｉアイランドには別のゲート配線が入力される場合にはゲート配線を分断し、上層のメタル配線でつないだほうが良いことになる。
【００３３】
図４に示す３入力ＮＡＮＤ回路においては、３つの入力信号がそれぞれｐ−ｃｈ側のｐ−Ｓｉアイランドとｎ−ｃｈ側のｐ−Ｓｉアイランドに入力されている。ゲート配線１５２，１５３，１５４は同一のゲートラインが２つのｐ−Ｓｉアイランドに入力されており、ゲート配線１５１は別々のゲート配線としてそれぞれのＰ−Ｓｉアイランドに入力されている。静電ダメージを伝播しないという意味ではゲート配線１５１の方が好ましい。
【００３４】
同様に図１１に示すゲート配線１３についてもＴＦＴ１，ＴＦＴ２−１で示される２個のｐ−Ｓｉアイランドに入力されており、これを図７に示すように分断すると、ゲートライン２０から放電された静電気がＴＦＴ２にダメージを与える可能性が低くなる。
【００３５】
以上の説明においては、垂直ドライバ回路１３０の中の回路を用いたが、プロセス途中において、長いゲート配線に電荷が蓄積しやすいことにおいては水平ドライバ回路１４０にも当てはまるため、これらを区別する必要はなく、水平ドライバ回路１４０内にも同様の対策ができる。
【００３６】
このように本発明者の検討によれば、長いゲート配線があると、液晶表示装置の製造プロセス（ゲート配線のドライエッチング工程、その後のソースドレイン形成のためのイオン注入工程）の過程で、チャージアップのメカニズムで多量の電荷が蓄積し、放電により薄膜トランジスタのゲート絶縁層の破壊等が起きやすい。そこで、ゲート配線の途中を分断して電荷の蓄積が少なくなるようにした。
【００３７】
図５はこの発明の概念図を示した断面図であり、図５（Ａ）のように、長いゲート配線２０１が、薄膜トランジスタのｐ−Ｓｉアイランド２００−１，２００−２．・・・上にゲート絶縁層２０３を介して延在すると、静電気によりゲート絶縁層２０３の破壊が起きやすい。
【００３８】
そこで、図５（Ｂ）に示すように、ゲート配線２０１−１，２０１−２，・・・の途中を分断して、その後の製造プロセスでアルミニウム配線等の上層配線で必要な接続をした。
【００３９】
また、図４に示すように、ゲート配線１５３，１５４は、３個以上のＴＦＴに直接入力しないように、それらのゲート配線１５３，１５４の途中を分断している。例えば、ゲート配線１５３は途中で分断されているため、３入力ＮＡＮＤ回路１３４Ａの薄膜トランジスタ１６１，１６２と、３入力ＮＡＮＤ回路１３４Ｂの薄膜トランジスタ１６３，１６４に分かれて入力されている。
【００４０】
すなわち、この場合、ゲート配線１５３は２個のＴＦＴにだけ直接入力されている。このように構成する理由は、１つのゲート配線が多数のＴＦＴに分断されずに直接入力されると、ＴＦＴのゲート絶縁層の破壊等が起きやすいからである。ゲート配線を３個以上のＴＦＴに直接入力しないとした理由は、２個以下について規制することは、実用的でないためである。
【００４１】
（第３の実施形態）
上記第１，第２の実施形態では、ゲート配線から考えた場合の静電気対策であるが、本実施形態ではＴＦＴのｐ−Ｓｉアイランド（Ｐ−Ｓｉ能動層）から考えた対策であり、ドライバ回路（垂直ドライバ回路だけでなく水平ドライバ回路も含む）内において相異なるゲート配線が１つのｐ−Ｓｉアイランドに入力されないように、ｐ−Ｓｉ能動層を分断し、分断されたｐ−Ｓｉアイランド同士を前記ゲート配線よりも上層のメタル配線で接続したものである。
【００４２】
図１１のＴＦＴ２で示されるｐ−Ｓｉアイランドはゲート配線１３が入力されているＴＦＴ２−１とゲート配線１５が入力されるＴＦＴ２−２，ＴＦＴ２−３で構成されている。
【００４３】
静電気による放電がゲート配線１３に入り、電位が大きく変化した場合、ゲート配線１５とゲート配線１３の間の電位差が大きくなり、ｐ−Ｓｉ膜はその両方のゲート配線と容量で結合しているため、結果ゲート絶縁膜に大きな電位差がかかり、絶縁膜破壊が起きる。
【００４４】
これを防ぐため、図８に示すようにｐ−Ｓｉアイランドを分断しておき、それぞれのｐ−Ｓｉアイランドに別々のゲート配線が入力されるようにする。これによって静電気によるゲート配線の電位変化はそれが入力されるｐ−Ｓｉアイランドのみに影響を与えることになり、このｐ−Ｓｉアイランドは前記ゲートラインのみと容量結合しているため、ゲート絶縁膜の破壊が起こりにくくなる。
【００４５】
ｐ−Ｓｉアイランドは、後の工程のメタル配線で接続することによって、図８に示す回路と同じ動作をする。１つのｐ−Ｓｉアイランドに別々のゲート配線が入力されないように切断する方法は、そのｐ−Ｓｉアイランドがマルチゲートトランジスタを構成する場合にも適用できる。
【００４６】
図６は３入力ゲート型の薄膜トランジスタのパターン例（Ａ），（Ｂ），（Ｃ）を示す図である。これは、例えば３入力ＮＡＮＤ回路のＮチャネル型ＴＦＴに対応するものである（図４のＴＦＴ１６１，１６３を参照）。
【００４７】
図において左側が平面パターン図であり、右側に各平面パターンのＸ−Ｘ線、Ｙ−Ｙ線、Ｚ−Ｚ線に沿った断面図を示している。また、いずれのパターンにおいても、３つの異なる信号Ｃ１，Ｃ２，Ｃ３がそれぞれのゲート配線によって入力されているものとする。
【００４８】
まず、パターン例（Ａ）では、１つのｐ−Ｓｉアイランド３００上に、３つのゲート配線が入力されているが、このパターンはゲート絶縁層４００の絶縁破壊や絶縁リークが発生しやすい。
【００４９】
それは、静電気が蓄積し、放電する過程で、３つのゲート配線のいずれかの間に大きな電位差が生じると、ゲート絶縁層４００に大きな電位差がかかり、絶縁破壊等が生じるためである。そこで、本実施例では、このようなパターン例は用いることはデザインルール上で禁止し、次のパターン例（Ｂ），（Ｃ）を用いるようにする。
【００５０】
パターン例（Ｂ）では、３入力型のＴＦＴのｐ−Ｓｉアイランドは、２つのｐ−Ｓｉアイランド３０１，３０２に分離されており、一方のｐ−Ｓｉアイランド３０１上に絶縁層４００を介して２つのゲート配線が延在しており、これと隣接した他方のｐ−Ｓｉアイランド３０２には１つのゲート配線が延在している。
【００５１】
そして、２つのｐ−Ｓｉアイランド３０１，３０２は、その後の製造プロセスで、上層のメタル配線３０３によって接続され、１つの３入力型のＴＦＴとして機能するように構成されている。
【００５２】
また、パターン例（Ｃ）では、３入力型のＴＦＴのｐ−Ｓｉアイランドは、３つのｐ−Ｓｉアイランド３０４，３０５，３０６に分離されており、各ｐ−Ｓｉアイランド上に絶縁層４００を介して１つずつのゲート配線が延在している。
【００５３】
そして、３つの分離されたｐ−Ｓｉアイランド３０４，３０５，３０６は、その後の製造プロセスで、上層のメタル配線３０７，３０８によって接続され、１つの３入力型の薄膜トランジスタとして機能するように構成されている。
【００５４】
以上の各実施形態では、液晶表示装置への適用を例として説明したが本発明はこれに限定されるものではなく、ゲートラインや垂直ドライバ回路を有する他の表示装置、例えばＥＬ表示装置等にも広く適用することができるものである。
【００５５】
ただし、３入力ＮＡＮＤのｎ−ｃｈＴＦＴのｐ−Ｓｉアイランドを２つに分割するより、３つに分割する方が好ましい。
【００５６】
また、図７に示すゲート配線の分断と図８に示すｐ−Ｓｉアイランドの分断を合わせると、図９に示すように１個のｐ−Ｓｉアイランドには１個のゲート配線が入力されている構成となる。
【００５７】
【発明の効果】
本発明によれば、ゲートラインが垂直ドライバ回路の出力部に至る途中でゲートラインを分断し、分断されたゲートライン同士を上層のメタル配線で接続したので、表示装置の製造工程中に生じる静電気の影響を無くすことができ、当該出力部のＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００５８】
また、垂直ドライバ回路又は水平ドライバ回路内の回路を構成するＴＦＴのゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したので、ゲート配線に蓄積される静電気の量を少なくし、当該ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００５９】
また、垂直ドライバ回路内のゲート配線は、複数個以上のＴＦＴ又は能動層に直接入力しないように、ゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したので、当該ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００６０】
さらに、複数のゲート配線が入力される能動層では、２以上のゲート配線が同一の能動層上に延在しないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続したので、当該マルチゲート型ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶表示装置の構成図である。
【図２】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図３】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の構成図である。
【図４】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の部分パターン図である。
【図５】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の部分断面図である。
【図６】入力ゲート型の薄膜トランジスタのパターン例（Ａ），（Ｂ），（Ｃ）を示す図である。
【図７】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図８】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図９】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図１０】従来例に係る液晶表示装置の構成図である。
【図１１】従来例に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【符号の説明】
１１ 能動層
１２ ゲート絶縁層
１３ ゲート配線
１４ メタル配線
２０ ゲートライン
２１ 保持容量ライン
２２ データライン
２５ メタル配線
４０ 透明絶縁基板
１００ 液晶パネル
１３０ 垂直ドライブ回路
１３１ シフトレジスタ部
１３２ 双方向スキャン部
１３３ 出力部
１３４Ａ〜１３４Ｄ ＮＡＮＤゲート
１４０ 水平ドライブ回路
１５３〜１５６ ゲート配線
１６１〜１６４ 薄膜トランジスタ
２００ ｐ−Ｓｉアイランド
２０１ ゲート配線
２０３ ゲート絶縁層
【発明の属する技術分野】
本発明は、マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、該複数のゲートラインに順次ゲート走査信号を供給する垂直ドライバ回路とを備える表示装置に関し、特にその静電破壊防止対策に関するものである。
【０００２】
【従来の技術】
図１０は従来例の液晶表示装置の構成図である。液晶パネル１００は、ｎ行ｍ列マトリクスに配置された複数の画素を備え、各画素は、画素選択用薄膜トランジスタＴＦＴ１０、液晶ＬＣ及び保持容量Ｃｓｃから成っている。以下この明細書中では、薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）をＴＦＴと記載する。
【０００３】
ＴＦＴ１０のゲートには、行方向に延びたゲートライン２０が接続され、そのドレインには、列方向に延びたデータライン２２が接続されている。各行のゲートライン２０には垂直ドライブ回路（Ｖドライブ回路）１３０からゲート走査信号が順次供給され、これに応じて画素選択トランジスタが選択される。また、データライン２２には水平ドライブ回路（Ｈドライブ回路）１４０からのドレイン走査信号に応じて、ビデオ信号が供給され、ＴＦＴ１０を通して液晶ＬＣに印加される。（例えば、特許文献１を参照。）
【０００４】
【特許文献１】
特開平１０−１１５８３９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の液晶表示装置では垂直ドライブ回路１３０のゲート走査信号出力部のＴＦＴのゲート絶縁層がＴＦＴ製造プロセス中の静電気により破壊したり、絶縁リークを生じるという問題があった。この問題について図８を参照して説明する。図１１は図１０の破線で囲まれた部分Ｂを拡大した図であり、ゲートライン２０の端部及び垂直ドライブ回路１３０の出力部のパターンを示している。図１１（Ａ）はその平面図であり、図１１（Ｂ）は図１１（Ａ）のＸ−Ｘ線に沿った断面図である。
【０００６】
ゲートライン２０、保持容量ライン２１、垂直ドライブ回路１３０内のゲート配線の加工にはドライエッチングが用いられるが、その際にゲートライン２０、保持容量ライン２１、ゲート配線に静電気が蓄積される。また、その後ゲートライン２０をマスクとして、Ｐ−Ｓｉ層に砒素や燐のようなＮ型不純物をイオン注入（ＰチャネルＴＦＴの場合にはホウ素のようなＰ型不純物をイオン注入）してソース領域及びドレイン領域を形成する際にも、チャージアップ現象が生じ、ゲートライン２０、保持容量ライン２１、ゲート配線に静電気が蓄積される。ゲートライン２０、保持容量ライン２１は液晶パネル１００を横断するように長く延在しているので、特に静電気を帯びやすい。
【０００７】
すると、図１１に示すように、ゲートライン２０の端部から、これと近接して配置されたＴＦＴ１のゲート配線１３に放電が起こり、ゲート配線１３を通って、隣接したＴＦＴ２のゲート電極まで移動し、ＴＦＴ２−１のゲート絶縁層１２の部分Ａが破壊されたり、絶縁リークを生じる。なお、図において、４０は透明絶縁基板、１１は透明絶縁基板４０上に形成された能動層（ポリシリコン層）、１４はアルミニウム配線層である。図１１（Ｂ）では、アルミニウム配線形成前の断面図を示している。
【０００８】
【課題を解決するための手段】
そこで、本発明は液晶表示装置の製造プロセス中に生じる静電気によるデバイスの破壊に対する対策を講じたものである。
【０００９】
第１に、図１，図２に示すようにゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中でゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続した。
【００１０】
第２に、図４に示すように、垂直ドライバ回路１３０内の回路を構成するＴＦＴのゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した。
【００１１】
第３に、図４に示すように、垂直ドライバ回路１３０内のゲート配線は、３個以上の薄膜トランジスタに直接入力しないように、ゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した。
【００１２】
第４に、図６（Ｂ），（Ｃ）に示すように、垂直ドライバ回路１３０内の相異なる信号がゲート配線を通して３つ以上入力されるマルチゲート型ＴＦＴについては、２以上のゲート配線が同一の能動層上に延在しないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続した。
【００１３】
【発明の実施の形態】
次に本発明の実施形態について図面を参照しながら詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る液晶表示装置の構成図である。図７と同一の構成部分については同一符号を付してその説明を省略する。この液晶表示装置では、ゲートライン２０が垂直ドライバ回路１３０の出力部に至る途中でゲートライン２０を分断し、分断されたゲートライン２０，２０同士を上層のメタル配線２５で接続した（図１の破線で囲まれた部分Ｃを参照。）
ゲートライン２０は例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線２５はアルミニウムから成る。
【００１４】
図２は、図１の破線で囲まれた部分Ｃを拡大した図であり、ゲートライン２０の端部及び垂直ドライブ回路１３０の出力部のパターンを示している。図２（Ａ）はその平面図であり、図２（Ｂ）は図２（Ａ）のＸ−Ｘ線に沿った断面図である。
【００１５】
ゲートライン２０は、分断されているため、液晶表示装置の製造プロセスの過程でゲートライン２０に蓄積された電荷が、ＴＦＴ１のゲート配線１３に放電することがなくなり、ＴＦＴのゲート絶縁層１２の破壊等が防止される。
【００１６】
そして、分断されたゲートライン２０，２０同士は、その後、ゲートライン２０，２０上の層間絶縁膜（不図示）に設けられたコンタクトホールを介して上層のメタル配線２５に接続される。
【００１７】
この場合、分断されたゲートライン２０，２０間の間隔が１０μｍ以上であることが好ましい。本発明者の検討によれば、同じ層に作られた配線間で放電する確率は、その間隔が大きいほど小さくなることがわかっており、その間隔を１０μｍ以上にすることによって放電確率を非常に小さくできる。
【００１８】
また、図２に示すように垂直ドライバ回路の出力部のＴＦＴ１より分断される前のゲートライン端が画素部に近いレイアウトの場合、ゲートライン２０を分断しても、画素部側のゲートライン２０から放電する先が分断したゲートライン２０ではなくＴＦＴ１のゲート配線になる可能性がある。これを防ぐためにゲートライン２０を分断する場所は、垂直ドライバ回路の出力部のＴＦＴ１からも１０μｍ以上はなれた位置にする必要がある。
【００１９】
こうすることによってゲートライン２０からの放電が直接ＴＦＴ１のゲート配線に落ちることはなく、必ず、分断されたゲートライン２０に落ちた後でＴＦＴ１のゲート配線に向かうことになる。
【００２０】
本発明者の検討によれば、ゲートラインなどの長い配線に蓄積された電荷量が大きいため、これがＴＦＴを形成するゲート配線に直接放電するとＴＦＴのゲート絶縁膜を破壊したり、ダメージを与え、リーク電流を発生させることになる。ゲートラインを分断し、短いゲートラインの一部を作ると、ここに蓄積される電荷量は、長いゲートラインに比べてはるかに小さくなる。
【００２１】
したがって、もし短いゲートラインに蓄積された電荷がＴＦＴを構成するゲートラインに放電してもＴＦＴの絶縁膜に与えるダメージは小さく、ＴＦＴの特性不良を引き起こす可能性は低くなる。
【００２２】
この理由から、ゲートラインを分断すること、出力部のＴＦＴのゲート配線から離すこと、ゲートラインと出力部の間に分断された短いゲートラインを作ることが静電気ダメージに対する対策として有効である。
【００２３】
なお、上記はＴＦＴプロセス中において、ゲート配線を作製した後から、メタル配線の前の工程までの状況を説明しており、これらの工程においてはゲート配線部以外の表面が絶縁膜で覆われているため特に静電ダメージを受けやすい。したがって、これらの工程の間でゲート配線を分断しておき、後のメタル配線で接続することがプロセス中の静電気対策として有効である。
【００２４】
（第２の実施形態）
本実施形態は、垂直ドライバ回路１３０や水平ドライバ回路１４０内での静電気によるゲート絶縁層の破壊等を防止するものである。ここでは、垂直ドライバ回路１３０を例としてその防止対策について説明するが、水平ドライバ回路１４０についても同様の対策をとることができる。
【００２５】
図３は垂直ドライバ回路１３０の構成図である。この垂直ドライバ回路１３０は、シフトレジスタ部１３１、双方向スキャン部、ゲート走査信号をゲートライン２０に出力する出力部１３３を有する。ここで、双方向スキャン部１３２は複数の３入力ＮＡＮＤゲート１３４Ａ，１３４Ｂ，１３４Ｃ，１３４Ｄを含んでいる。
【００２６】
各３入力ＮＡＮＤゲートには、クロック信号線１５１のクロック信号が共通に入力されている。また、シフトレジスタ部１３１からのゲート配線１５３は、入力ＮＡＮＤゲート１３４Ａ，１３４Ｂに共通に入力され、シフトレジスタ部１３１からのゲート配線１５４は、入力ＮＡＮＤゲート１３４Ｂ，１３４Ｃに共通に入力され、シフトレジスタ部１３１からの信号線１５５は、入力ＮＡＮＤゲート１３４Ｃ，１３４Ｄに共通入力されている。
【００２７】
図４は、図３の破線で囲まれた部分のパターン図である。このパターンの特徴は、３入力ＮＡＮＤゲート１３４Ａを構成するＴＦＴ１６１，１６２及び隣接する入力ＮＡＮＤゲート１３４Ｂを構成するＴＦＴ１６３，１６４に共通に入力されるゲート配線１５３の途中を分断し、分断されたゲート配線１５３，１５３同士を上層のメタル配線１５３Ａで接続した点である。
【００２８】
同様に、ゲート配線１５４の途中を分断し、分断されたゲート配線１５４，１５４同士を上層のメタル配線１５４Ａで接続した。なお、ゲート配線１５３，１５４は例えば例えば、モリブデン（Ｍｏ）やクロム（Ｃｒ）から成り、メタル配線１５３Ａ，１５４Ａはアルミニウムから成る。
【００２９】
ここで、ゲート配線１５３，１５４等を分断しない場合におけるＴＦＴのゲート絶縁膜の静電破壊メカニズムについて説明する。
【００３０】
ゲート配線１７１からそれに最も近いゲート配線である１５２−１に静電気が放電した場合、まずＴＦＴ１６１のｐ−Ｓｉ層（能動層）と１５２−１の間にあるゲート絶縁層の破壊等がおきやすい。この破壊によりＴＦＴ１６１のｐ−Ｓｉ層の電圧が急激に変化すると、それと容量結合しているゲート配線１５１，１５３−１の電位が急激に変化する。ゲート配線１５３はＴＦＴ１６３に入力されているため、ＴＦＴ１６３のｐ−Ｓｉ層とゲート配線１５３の間に大きな電位差が発生し、ゲート酸化膜が破壊されることになる。
【００３１】
このようにゲート配線１５３，１５４等が途中で分断されていない場合、静電破壊もしくはダメージがｐ−Ｓｉゲート間の容量結合によってとなりのｐ−Ｓｉアイランドに伝播することになる。ゲートラインを分断することによって、１個のゲートラインに蓄積する電荷の量を下げるとともに、別のｐ−Ｓｉアイランドに静電破壊が伝播しないようにすることができる。最終的にはメタルの配線でゲート配線を接続することになるが、静電気ダメージを受けやすい工程において、配線を分断しておくことが静電気対策として有効である。
【００３２】
なお、静電気ダメージが伝播していくためには、ゲートラインが入力される複数個のｐ−Ｓｉアイランド（ゲート配線１５３が４個のｐ−Ｓｉアイランドに入力されている）のうち、少なくとも１つのｐ−Ｓｉアイランドには別のゲート信号が入力されていることが必要である。逆にいえば、あるゲートラインが入力されるｐ−Ｓｉアイランドが複数個あって、それらの少なくとも１つのｐ−Ｓｉアイランドには別のゲート配線が入力される場合にはゲート配線を分断し、上層のメタル配線でつないだほうが良いことになる。
【００３３】
図４に示す３入力ＮＡＮＤ回路においては、３つの入力信号がそれぞれｐ−ｃｈ側のｐ−Ｓｉアイランドとｎ−ｃｈ側のｐ−Ｓｉアイランドに入力されている。ゲート配線１５２，１５３，１５４は同一のゲートラインが２つのｐ−Ｓｉアイランドに入力されており、ゲート配線１５１は別々のゲート配線としてそれぞれのＰ−Ｓｉアイランドに入力されている。静電ダメージを伝播しないという意味ではゲート配線１５１の方が好ましい。
【００３４】
同様に図１１に示すゲート配線１３についてもＴＦＴ１，ＴＦＴ２−１で示される２個のｐ−Ｓｉアイランドに入力されており、これを図７に示すように分断すると、ゲートライン２０から放電された静電気がＴＦＴ２にダメージを与える可能性が低くなる。
【００３５】
以上の説明においては、垂直ドライバ回路１３０の中の回路を用いたが、プロセス途中において、長いゲート配線に電荷が蓄積しやすいことにおいては水平ドライバ回路１４０にも当てはまるため、これらを区別する必要はなく、水平ドライバ回路１４０内にも同様の対策ができる。
【００３６】
このように本発明者の検討によれば、長いゲート配線があると、液晶表示装置の製造プロセス（ゲート配線のドライエッチング工程、その後のソースドレイン形成のためのイオン注入工程）の過程で、チャージアップのメカニズムで多量の電荷が蓄積し、放電により薄膜トランジスタのゲート絶縁層の破壊等が起きやすい。そこで、ゲート配線の途中を分断して電荷の蓄積が少なくなるようにした。
【００３７】
図５はこの発明の概念図を示した断面図であり、図５（Ａ）のように、長いゲート配線２０１が、薄膜トランジスタのｐ−Ｓｉアイランド２００−１，２００−２．・・・上にゲート絶縁層２０３を介して延在すると、静電気によりゲート絶縁層２０３の破壊が起きやすい。
【００３８】
そこで、図５（Ｂ）に示すように、ゲート配線２０１−１，２０１−２，・・・の途中を分断して、その後の製造プロセスでアルミニウム配線等の上層配線で必要な接続をした。
【００３９】
また、図４に示すように、ゲート配線１５３，１５４は、３個以上のＴＦＴに直接入力しないように、それらのゲート配線１５３，１５４の途中を分断している。例えば、ゲート配線１５３は途中で分断されているため、３入力ＮＡＮＤ回路１３４Ａの薄膜トランジスタ１６１，１６２と、３入力ＮＡＮＤ回路１３４Ｂの薄膜トランジスタ１６３，１６４に分かれて入力されている。
【００４０】
すなわち、この場合、ゲート配線１５３は２個のＴＦＴにだけ直接入力されている。このように構成する理由は、１つのゲート配線が多数のＴＦＴに分断されずに直接入力されると、ＴＦＴのゲート絶縁層の破壊等が起きやすいからである。ゲート配線を３個以上のＴＦＴに直接入力しないとした理由は、２個以下について規制することは、実用的でないためである。
【００４１】
（第３の実施形態）
上記第１，第２の実施形態では、ゲート配線から考えた場合の静電気対策であるが、本実施形態ではＴＦＴのｐ−Ｓｉアイランド（Ｐ−Ｓｉ能動層）から考えた対策であり、ドライバ回路（垂直ドライバ回路だけでなく水平ドライバ回路も含む）内において相異なるゲート配線が１つのｐ−Ｓｉアイランドに入力されないように、ｐ−Ｓｉ能動層を分断し、分断されたｐ−Ｓｉアイランド同士を前記ゲート配線よりも上層のメタル配線で接続したものである。
【００４２】
図１１のＴＦＴ２で示されるｐ−Ｓｉアイランドはゲート配線１３が入力されているＴＦＴ２−１とゲート配線１５が入力されるＴＦＴ２−２，ＴＦＴ２−３で構成されている。
【００４３】
静電気による放電がゲート配線１３に入り、電位が大きく変化した場合、ゲート配線１５とゲート配線１３の間の電位差が大きくなり、ｐ−Ｓｉ膜はその両方のゲート配線と容量で結合しているため、結果ゲート絶縁膜に大きな電位差がかかり、絶縁膜破壊が起きる。
【００４４】
これを防ぐため、図８に示すようにｐ−Ｓｉアイランドを分断しておき、それぞれのｐ−Ｓｉアイランドに別々のゲート配線が入力されるようにする。これによって静電気によるゲート配線の電位変化はそれが入力されるｐ−Ｓｉアイランドのみに影響を与えることになり、このｐ−Ｓｉアイランドは前記ゲートラインのみと容量結合しているため、ゲート絶縁膜の破壊が起こりにくくなる。
【００４５】
ｐ−Ｓｉアイランドは、後の工程のメタル配線で接続することによって、図８に示す回路と同じ動作をする。１つのｐ−Ｓｉアイランドに別々のゲート配線が入力されないように切断する方法は、そのｐ−Ｓｉアイランドがマルチゲートトランジスタを構成する場合にも適用できる。
【００４６】
図６は３入力ゲート型の薄膜トランジスタのパターン例（Ａ），（Ｂ），（Ｃ）を示す図である。これは、例えば３入力ＮＡＮＤ回路のＮチャネル型ＴＦＴに対応するものである（図４のＴＦＴ１６１，１６３を参照）。
【００４７】
図において左側が平面パターン図であり、右側に各平面パターンのＸ−Ｘ線、Ｙ−Ｙ線、Ｚ−Ｚ線に沿った断面図を示している。また、いずれのパターンにおいても、３つの異なる信号Ｃ１，Ｃ２，Ｃ３がそれぞれのゲート配線によって入力されているものとする。
【００４８】
まず、パターン例（Ａ）では、１つのｐ−Ｓｉアイランド３００上に、３つのゲート配線が入力されているが、このパターンはゲート絶縁層４００の絶縁破壊や絶縁リークが発生しやすい。
【００４９】
それは、静電気が蓄積し、放電する過程で、３つのゲート配線のいずれかの間に大きな電位差が生じると、ゲート絶縁層４００に大きな電位差がかかり、絶縁破壊等が生じるためである。そこで、本実施例では、このようなパターン例は用いることはデザインルール上で禁止し、次のパターン例（Ｂ），（Ｃ）を用いるようにする。
【００５０】
パターン例（Ｂ）では、３入力型のＴＦＴのｐ−Ｓｉアイランドは、２つのｐ−Ｓｉアイランド３０１，３０２に分離されており、一方のｐ−Ｓｉアイランド３０１上に絶縁層４００を介して２つのゲート配線が延在しており、これと隣接した他方のｐ−Ｓｉアイランド３０２には１つのゲート配線が延在している。
【００５１】
そして、２つのｐ−Ｓｉアイランド３０１，３０２は、その後の製造プロセスで、上層のメタル配線３０３によって接続され、１つの３入力型のＴＦＴとして機能するように構成されている。
【００５２】
また、パターン例（Ｃ）では、３入力型のＴＦＴのｐ−Ｓｉアイランドは、３つのｐ−Ｓｉアイランド３０４，３０５，３０６に分離されており、各ｐ−Ｓｉアイランド上に絶縁層４００を介して１つずつのゲート配線が延在している。
【００５３】
そして、３つの分離されたｐ−Ｓｉアイランド３０４，３０５，３０６は、その後の製造プロセスで、上層のメタル配線３０７，３０８によって接続され、１つの３入力型の薄膜トランジスタとして機能するように構成されている。
【００５４】
以上の各実施形態では、液晶表示装置への適用を例として説明したが本発明はこれに限定されるものではなく、ゲートラインや垂直ドライバ回路を有する他の表示装置、例えばＥＬ表示装置等にも広く適用することができるものである。
【００５５】
ただし、３入力ＮＡＮＤのｎ−ｃｈＴＦＴのｐ−Ｓｉアイランドを２つに分割するより、３つに分割する方が好ましい。
【００５６】
また、図７に示すゲート配線の分断と図８に示すｐ−Ｓｉアイランドの分断を合わせると、図９に示すように１個のｐ−Ｓｉアイランドには１個のゲート配線が入力されている構成となる。
【００５７】
【発明の効果】
本発明によれば、ゲートラインが垂直ドライバ回路の出力部に至る途中でゲートラインを分断し、分断されたゲートライン同士を上層のメタル配線で接続したので、表示装置の製造工程中に生じる静電気の影響を無くすことができ、当該出力部のＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００５８】
また、垂直ドライバ回路又は水平ドライバ回路内の回路を構成するＴＦＴのゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したので、ゲート配線に蓄積される静電気の量を少なくし、当該ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００５９】
また、垂直ドライバ回路内のゲート配線は、複数個以上のＴＦＴ又は能動層に直接入力しないように、ゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したので、当該ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【００６０】
さらに、複数のゲート配線が入力される能動層では、２以上のゲート配線が同一の能動層上に延在しないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続したので、当該マルチゲート型ＴＦＴの絶縁破壊や絶縁リークの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶表示装置の構成図である。
【図２】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図３】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の構成図である。
【図４】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の部分パターン図である。
【図５】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の部分断面図である。
【図６】入力ゲート型の薄膜トランジスタのパターン例（Ａ），（Ｂ），（Ｃ）を示す図である。
【図７】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図８】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図９】本発明の実施形態に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【図１０】従来例に係る液晶表示装置の構成図である。
【図１１】従来例に係る液晶表示装置の垂直ドライブ回路の出力部の構成図である。
【符号の説明】
１１ 能動層
１２ ゲート絶縁層
１３ ゲート配線
１４ メタル配線
２０ ゲートライン
２１ 保持容量ライン
２２ データライン
２５ メタル配線
４０ 透明絶縁基板
１００ 液晶パネル
１３０ 垂直ドライブ回路
１３１ シフトレジスタ部
１３２ 双方向スキャン部
１３３ 出力部
１３４Ａ〜１３４Ｄ ＮＡＮＤゲート
１４０ 水平ドライブ回路
１５３〜１５６ ゲート配線
１６１〜１６４ 薄膜トランジスタ
２００ ｐ−Ｓｉアイランド
２０１ ゲート配線
２０３ ゲート絶縁層
Claims (17)
- マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路とを備え、前記ゲート走査信号に応じて各画素が選択される表示装置において、前記ゲートラインが前記画素から前記垂直ドライバ回路の出力部に至る途中で該ゲートラインを分断し、分断されたゲートライン同士を上層のメタル配線で接続したことを特徴とする表示装置。
- 前記分断されたゲートライン間の間隔が１０μｍ以上であることを特徴とする請求項１記載の表示装置。
- 前記分断されたゲートラインの端から前記垂直ドライバ回路の出力部のゲート配線までの距離が１０μｍ以上であることを特徴とする請求項１記載の表示装置。
- 前記分断されたゲートライン同士を上層のメタル配線で接続するまでは、画素のゲートラインと前記垂直ドライバ回路の出力部に近いゲートラインの２本が存在していることを特徴とする請求項１記載の表示装置。
- 前記ゲートラインは、モリブデン、クロムのいずれかで形成されていることを特徴とする請求項１記載の表示装置。
- 前記メタル配線はアルミニウム配線で形成されていることを特徴とする請求項１記載の表示装置。
- マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又は前記水平ドライバ回路内の回路を構成する薄膜トランジスタのゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したことを特徴とする表示装置。 - マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又は前記水平ドライバ回路内の１つのゲート配線が複数個の薄膜トランジスタに直接入力しないように、前記ゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したことを特徴とする表示装置。 - 前記複数個の薄膜トランジスタのうち少なくとも１つの薄膜トランジスタには前記ゲート配線と別のゲート配線が入力されていることを特徴とする請求項８記載の表示装置。
- 前記複数個の薄膜トランジスタは、３個以上の薄膜トランジスタであることを特徴とする請求項８又は請求項９記載の表示装置。
- マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又は前記水平ドライバ回路内の１つのゲート配線が複数個の能動層に直接入力しないように、前記ゲート配線の途中を分断し、分断されたゲート配線同士を上層のメタル配線で接続したことを特徴とする表示装置。 - 前記複数個の能動層のうち少なくとも１つの能動層には前記ゲート配線とは別のゲート配線が入力されていることを特徴とする請求項１１記載の表示装置。
- 前記複数個の能動層は、３個以上の能動層であることを特徴とする請求項１１又は請求項１２記載の表示装置。
- マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又水平ドライバ回路内の１つの能動層には、同一の信号線ではない複数のゲート配線が入力されないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続したことを特徴とする表示装置。 - マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又水平ドライバ回路内の１つの能動層には、同一の信号線ではない３本以上のゲート配線が入力されないように、能動層を分断し、分断された能動層同士を前記ゲート配線よりも上層のメタル配線で接続したことを特徴とする表示装置。 - 前記能動層がマルチゲート型薄膜トランジスタを構成していることを特徴とする請求項１４又は請求項１５記載の表示装置。
- マトリクスに配置された複数の画素と、行方向に延在する複数のゲートラインと、列方向に延在する複数のデータラインと、該複数のゲートラインに順次ゲート走査信号を出力する垂直ドライバ回路と、前記複数のデータラインにビデオ信号が供給されるタイミングを制御するためのドレイン走査信号を発生する水平ドライバ回路と、を備える表示装置において、
前記垂直ドライバ回路又水平ドライバ回路内の１つの能動層には、１つのゲート配線のみが入力されていることを特徴とする表示装置。
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