JPH10115839A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10115839A JPH10115839A JP27004096A JP27004096A JPH10115839A JP H10115839 A JPH10115839 A JP H10115839A JP 27004096 A JP27004096 A JP 27004096A JP 27004096 A JP27004096 A JP 27004096A JP H10115839 A JPH10115839 A JP H10115839A
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Abstract
(57)【要約】
【課題】 ｐ−ＳｉＴＦＴを用いたドライバー一体型Ｌ
ＣＤにおいて、実効電流を減少し、表示画素情報の書き
換えに用する時間を短縮して、消費電力の低下、、大画
面化、高精細化を達成する。 【解決手段】 ドレインラインDLを接続用アナログスイ
ッチSW2を介して接続用ラインCLにより導通接続する。
１水平期間中にサンプリング用アナログスイッチSW1よ
り当該行の表示画素へ供給された各ドレインラインDLに
残った画素信号電圧は、続く水平期間が始まるまでの帰
線期間中にアナログスイッチSW2がオンされて平均化さ
れる。ドット反転駆動において、画素信号電圧はドレイ
ンラインDL毎に極性が異なっているので、これらを導通
接続することにより直前の画素表示情報が相殺的に消去
される。
ＣＤにおいて、実効電流を減少し、表示画素情報の書き
換えに用する時間を短縮して、消費電力の低下、、大画
面化、高精細化を達成する。 【解決手段】 ドレインラインDLを接続用アナログスイ
ッチSW2を介して接続用ラインCLにより導通接続する。
１水平期間中にサンプリング用アナログスイッチSW1よ
り当該行の表示画素へ供給された各ドレインラインDLに
残った画素信号電圧は、続く水平期間が始まるまでの帰
線期間中にアナログスイッチSW2がオンされて平均化さ
れる。ドット反転駆動において、画素信号電圧はドレイ
ンラインDL毎に極性が異なっているので、これらを導通
接続することにより直前の画素表示情報が相殺的に消去
される。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置（ＬＣＤ：Liquid CrystalDispla
y）に関する。
クス型の液晶表示装置（ＬＣＤ：Liquid CrystalDispla
y）に関する。
【０００２】
【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちＴＦＴ（Thin Film Transistor）を用いた
アクティブマトリクス型は、原理的にデューティ比１０
０％のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ即ちＴＦＴ（Thin Film Transistor）を用いた
アクティブマトリクス型は、原理的にデューティ比１０
０％のスタティック駆動をマルチプレクス的に行うこと
ができ、大画面、高精細な動画ディスプレイに使用され
ている。
【０００３】近年、ＴＦＴのチャンネル層として多結晶
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
回路を形成することにより、高速駆動回路を構成するこ
とができる。このように、駆動回路部を同一基板上にマ
トリクス表示部と一体形成することにより、製造コスト
の削減、ＬＣＤモジュールの小型化が実現される。
（ポリ）シリコン（ｐ−Ｓｉ）を用いることによって、
マトリクス表示部と周辺駆動回路部を同一基板上に形成
した駆動回路一体型のＬＣＤが開発されている。一般
に、ｐ−Ｓｉは非晶質シリコン（ａ−Ｓｉ）に比べて移
動度が高い。このため、ＴＦＴが小型化され、高精細化
が実現される。また、ゲートセルフアライン構造による
微細化、寄生容量の縮小による高速化が達成されるた
め、ｎ−ｃｈＴＦＴとｐ−ｃｈＴＦＴからなるＣＭＯＳ
回路を形成することにより、高速駆動回路を構成するこ
とができる。このように、駆動回路部を同一基板上にマ
トリクス表示部と一体形成することにより、製造コスト
の削減、ＬＣＤモジュールの小型化が実現される。
【０００４】図３はＬＣＤの構成図である。中央のマト
リクス回路は表示部である。走査線であるゲートライン
（ＧＬ）と画素信号線であるドレインライン（ＤＬ）が
横縦に配置形成され、その各交差部にはＴＦＴ（ＳＥ）
が形成されている。各ＴＦＴ（ＳＥ）には、それぞれ液
晶駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量
の（ＳＣ）の一方の電極が接続されている。画素容量
（ＬＣ）の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量（ＬＣ）は表示電極により液晶及び共通電極が区画さ
れてなり、これらにＴＦＴ（ＳＥ）が接続されて表示画
素が構成されている。
リクス回路は表示部である。走査線であるゲートライン
（ＧＬ）と画素信号線であるドレインライン（ＤＬ）が
横縦に配置形成され、その各交差部にはＴＦＴ（ＳＥ）
が形成されている。各ＴＦＴ（ＳＥ）には、それぞれ液
晶駆動用の画素容量（ＬＣ）及び電荷保持用の補助容量
の（ＳＣ）の一方の電極が接続されている。画素容量
（ＬＣ）の他方の電極は、液晶層を挟んで対向配置され
た別の基板上に全面的に形成されている。即ち、画素容
量（ＬＣ）は表示電極により液晶及び共通電極が区画さ
れてなり、これらにＴＦＴ（ＳＥ）が接続されて表示画
素が構成されている。
【０００５】表示部の周辺には、主として水平シフトレ
ジスタとサンプリング回路からなるドレインドライバー
（ＤＤ）と、主として垂直シフトレジスタからなるゲー
トドライバー（ＧＤ）が配置されている。これら、ゲー
トドライバー（ＧＤ）及びドレインドライバー（ＤＤ）
は、ＴＦＴのＣＭＯＳ回路により構成されており、画素
部のＴＦＴ（ＳＥ）と同様、ｐ−Ｓｉを用いて同一基板
上に一体的に形成されている。
ジスタとサンプリング回路からなるドレインドライバー
（ＤＤ）と、主として垂直シフトレジスタからなるゲー
トドライバー（ＧＤ）が配置されている。これら、ゲー
トドライバー（ＧＤ）及びドレインドライバー（ＤＤ）
は、ＴＦＴのＣＭＯＳ回路により構成されており、画素
部のＴＦＴ（ＳＥ）と同様、ｐ−Ｓｉを用いて同一基板
上に一体的に形成されている。
【０００６】ドレインドライバー（ＤＤ）は、水平シフ
トレジスタと、外部集積回路において作成された原画信
号ＶＤＳＧが供給されたビデオデータライン、及び、水
平シフトレジスタの各段出力によりＯＮ／ＯＦＦが制御
されるサンプリング用アナログスイッチが配列されてな
る。アナログスイッチの一方の端子には、ビデオデータ
ラインが接続され、他方の端子には、各々ドレインライ
ン（ＤＬ）が接続されている。水平シフトレジスタには
外部集積回路より水平クロック信号ＨＣＬＫとその反転
クロック信号＊ＨＣＬＫ及び水平スタートパルスＨＳＴ
が供給され、垂直シフトレジスタには垂直クロック信号
ＶＣＬＫとその反転信号＊ＶＣＬＫ、及び、垂直スター
トパルスＶＳＴが供給されている。これら水平シフトレ
ジスタと垂直シフトレジスタはタイミングを合わせてス
タートされ、行列的に指定された１点に合致する画素信
号電圧がサンプリングされて各ドレインライン（ＤＬ）
へ供給され、ゲートライン（ＧＬ）の選択中にＯＮされ
たＴＦＴ（ＳＥ）を介して、画素容量（ＬＣ）へと充電
される。
トレジスタと、外部集積回路において作成された原画信
号ＶＤＳＧが供給されたビデオデータライン、及び、水
平シフトレジスタの各段出力によりＯＮ／ＯＦＦが制御
されるサンプリング用アナログスイッチが配列されてな
る。アナログスイッチの一方の端子には、ビデオデータ
ラインが接続され、他方の端子には、各々ドレインライ
ン（ＤＬ）が接続されている。水平シフトレジスタには
外部集積回路より水平クロック信号ＨＣＬＫとその反転
クロック信号＊ＨＣＬＫ及び水平スタートパルスＨＳＴ
が供給され、垂直シフトレジスタには垂直クロック信号
ＶＣＬＫとその反転信号＊ＶＣＬＫ、及び、垂直スター
トパルスＶＳＴが供給されている。これら水平シフトレ
ジスタと垂直シフトレジスタはタイミングを合わせてス
タートされ、行列的に指定された１点に合致する画素信
号電圧がサンプリングされて各ドレインライン（ＤＬ）
へ供給され、ゲートライン（ＧＬ）の選択中にＯＮされ
たＴＦＴ（ＳＥ）を介して、画素容量（ＬＣ）へと充電
される。
【０００７】
【発明が解決しようとする課題】通常のＬＣＤでは、液
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、１フィールド毎、１ライン
毎、更には、１ドット毎に液晶への印加電圧の極性を正
負に反転させている。このため、各画素への書き込みに
際して、１つ前の水平期間に同じドレインライン（Ｄ
Ｌ）へ印加された原画信号が逆極性の電圧として残って
おり、サンプリング用アナログスイッチを介して各ドレ
インライン（ＤＬ）へ印加される電圧は極性が反転さ
れ、その間に流れる電流が大きくなっていた。また、ド
レインライン（ＤＬ）は、液晶を挟んで対向配置された
共通電極、ＴＦＴ（ＳＥ）、ゲートライン（ＧＬ）や補
助容量の電極配線との間に形成される寄生容量が大き
く、ドレインライン（ＤＬ）の極性を反転することによ
り消費電力を増大させていた。
晶の劣化を防ぐために、交流駆動が行われ、かつ、同一
方向への電圧変化により、画面がちらついて見えるいわ
ゆるフリッカを防ぐため、１フィールド毎、１ライン
毎、更には、１ドット毎に液晶への印加電圧の極性を正
負に反転させている。このため、各画素への書き込みに
際して、１つ前の水平期間に同じドレインライン（Ｄ
Ｌ）へ印加された原画信号が逆極性の電圧として残って
おり、サンプリング用アナログスイッチを介して各ドレ
インライン（ＤＬ）へ印加される電圧は極性が反転さ
れ、その間に流れる電流が大きくなっていた。また、ド
レインライン（ＤＬ）は、液晶を挟んで対向配置された
共通電極、ＴＦＴ（ＳＥ）、ゲートライン（ＧＬ）や補
助容量の電極配線との間に形成される寄生容量が大き
く、ドレインライン（ＤＬ）の極性を反転することによ
り消費電力を増大させていた。
【０００８】
【課題を解決するための手段】本発明は、この課題を解
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第１群のスイッチング素子と、この第１群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、外部より供給された原画信号より対応する画素
信号電圧をサンプリングして前記各ドレインラインに印
加するドレインドライバーと、前記第１群のスイッチン
グ素子を行単位に導通するために前記各ゲートラインに
走査信号電圧を印加するゲートドライバーとを有する液
晶表示装置において、極性の異なる画素信号電圧が印加
された前記ドレインラインを第２群のスイッチング素子
を介して接続する構成である。
決するために成され、互いに交差して配置された複数の
ゲートラインおよびドレインラインと、これら各交差部
に形成された第１群のスイッチング素子と、この第１群
のスイッチング素子に各々接続された液晶駆動用の表示
電極と、外部より供給された原画信号より対応する画素
信号電圧をサンプリングして前記各ドレインラインに印
加するドレインドライバーと、前記第１群のスイッチン
グ素子を行単位に導通するために前記各ゲートラインに
走査信号電圧を印加するゲートドライバーとを有する液
晶表示装置において、極性の異なる画素信号電圧が印加
された前記ドレインラインを第２群のスイッチング素子
を介して接続する構成である。
【０００９】これにより、互いに逆極性の画素信号電圧
が供給されたドレインラインの電荷が平均化される。こ
のため、画素信号電圧が印加される前に、前の水平期間
に供給された逆極性の画素信号電圧が抜き取られた形
で、全てのドレインラインが正負の中間の電圧にされる
ので、現水平期間で各ドレインラインへ原画信号が印加
されたときの画素信号電圧の変化量が減少し、消費電力
が低減される。
が供給されたドレインラインの電荷が平均化される。こ
のため、画素信号電圧が印加される前に、前の水平期間
に供給された逆極性の画素信号電圧が抜き取られた形
で、全てのドレインラインが正負の中間の電圧にされる
ので、現水平期間で各ドレインラインへ原画信号が印加
されたときの画素信号電圧の変化量が減少し、消費電力
が低減される。
【００１０】特に、前記第１群及び第２群のスイッチン
グ素子は、多結晶半導体を用いた薄膜トランジスタであ
る構成である。これにより、多結晶半導体の薄膜トラン
ジスタを用いて画素部と周辺駆動回路を一体にした液晶
表示装置において、画素毎に画素信号電圧の極性を反転
した交流駆動に要される消費電力が低減される。
グ素子は、多結晶半導体を用いた薄膜トランジスタであ
る構成である。これにより、多結晶半導体の薄膜トラン
ジスタを用いて画素部と周辺駆動回路を一体にした液晶
表示装置において、画素毎に画素信号電圧の極性を反転
した交流駆動に要される消費電力が低減される。
【００１１】特に、前記第２群のスイッチング素子は、
前記ドレインドライバーがいずれの前記ドレインライン
にも画素信号電圧を印加しない期間に導通される構成で
ある。これにより、現フィールドにおいて画素信号電圧
が印加される直前に、前フィールドで供給された逆極性
の画素信号電圧が抜き取られるので、各ドレインライン
へ原画信号を印加した時の原画信号電圧の変化量が減少
し、消費電力が低減される。
前記ドレインドライバーがいずれの前記ドレインライン
にも画素信号電圧を印加しない期間に導通される構成で
ある。これにより、現フィールドにおいて画素信号電圧
が印加される直前に、前フィールドで供給された逆極性
の画素信号電圧が抜き取られるので、各ドレインライン
へ原画信号を印加した時の原画信号電圧の変化量が減少
し、消費電力が低減される。
【００１２】
【発明の実施の形態】図１に、本発明の第１の実施の形
態にかかる液晶表示装置の構成を示す。図の中央部は表
示部であり、走査線であるゲートライン（ＧＬ）と画素
信号線であるドレインライン（ＤＬ）が横縦に配置形成
され、その各交差部にはＴＦＴ（ＳＥ）が形成されてい
る。各ＴＦＴ（ＳＥ）には、それぞれ液晶駆動用の画素
容量（ＬＣ）及び電荷保持用の補助容量の（ＳＣ）の一
方の電極が接続されている。画素容量（ＬＣ）の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量（ＬＣ）は表示
電極により液晶及び共通電極が区画されてなり、これら
にＴＦＴ（ＳＥ）が接続されて表示画素が構成されてい
る。
態にかかる液晶表示装置の構成を示す。図の中央部は表
示部であり、走査線であるゲートライン（ＧＬ）と画素
信号線であるドレインライン（ＤＬ）が横縦に配置形成
され、その各交差部にはＴＦＴ（ＳＥ）が形成されてい
る。各ＴＦＴ（ＳＥ）には、それぞれ液晶駆動用の画素
容量（ＬＣ）及び電荷保持用の補助容量の（ＳＣ）の一
方の電極が接続されている。画素容量（ＬＣ）の他方の
電極は、液晶層を挟んで対向配置された別の基板上に全
面的に形成されている。即ち、画素容量（ＬＣ）は表示
電極により液晶及び共通電極が区画されてなり、これら
にＴＦＴ（ＳＥ）が接続されて表示画素が構成されてい
る。
【００１３】図の上部には、走査信号に合致して、各ド
レインライン（ＤＬ）に所定の画素信号電圧を供給する
ための、ドレインドライバーの一部構成要素を示してあ
る。ここでは、Ｒ，Ｇ，Ｂ各々２本ずつのビデオデータ
ライン（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）と、こ
れらに順に接続して配列されたサンプリング用アナログ
スイッチ（ＳＷ１）を示している。これらアナログスイ
ッチ（ＳＷ１）は、不図示である水平シフトレジスタに
より制御されて順にオンされ、そのタイミングに合致し
てＲ，Ｇ，Ｂの原画信号をサンプリングし、画素信号電
圧として各ドレインライン（ＤＬ）に順次に印加する。
レインライン（ＤＬ）に所定の画素信号電圧を供給する
ための、ドレインドライバーの一部構成要素を示してあ
る。ここでは、Ｒ，Ｇ，Ｂ各々２本ずつのビデオデータ
ライン（Ｒ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２）と、こ
れらに順に接続して配列されたサンプリング用アナログ
スイッチ（ＳＷ１）を示している。これらアナログスイ
ッチ（ＳＷ１）は、不図示である水平シフトレジスタに
より制御されて順にオンされ、そのタイミングに合致し
てＲ，Ｇ，Ｂの原画信号をサンプリングし、画素信号電
圧として各ドレインライン（ＤＬ）に順次に印加する。
【００１４】一方、ゲートライン（ＧＬ）は、不図示で
ある垂直シフトレジスタからなるゲートラドライバーに
より、順次に走査信号電圧が供給され、同一行のＴＦＴ
（ＳＥ）を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン（ＤＬ）に画素信
号電圧が印加され、行列的に指定された各表示画素へ供
給される。
ある垂直シフトレジスタからなるゲートラドライバーに
より、順次に走査信号電圧が供給され、同一行のＴＦＴ
（ＳＥ）を一斉にオンとする。このオン期間中に、ドレ
インドライバーより各ドレインライン（ＤＬ）に画素信
号電圧が印加され、行列的に指定された各表示画素へ供
給される。
【００１５】ビデオデータラインのＲ１とＲ２、Ｇ１と
Ｇ２、及び、Ｂ１とＢ２は、互いに逆極性となってお
り、かつ、隣接するビデオデータライン（Ｒ１，Ｇ１，
Ｂ１，Ｒ２，Ｇ２，Ｂ２）は互いに逆極性となってい
る。図の下部には、本発明の主要構成要素の等価回路が
示されている。ドレインライン（ＤＬ）が、各々接続用
アナログスイッチ（ＳＷ２）を介して接続ライン（Ｃ
Ｌ）により接続されている。これら、接続用アナログス
イッチ（ＳＷ２）は、制御信号Ｄ１，Ｄ２により開閉さ
れる。
Ｇ２、及び、Ｂ１とＢ２は、互いに逆極性となってお
り、かつ、隣接するビデオデータライン（Ｒ１，Ｇ１，
Ｂ１，Ｒ２，Ｇ２，Ｂ２）は互いに逆極性となってい
る。図の下部には、本発明の主要構成要素の等価回路が
示されている。ドレインライン（ＤＬ）が、各々接続用
アナログスイッチ（ＳＷ２）を介して接続ライン（Ｃ
Ｌ）により接続されている。これら、接続用アナログス
イッチ（ＳＷ２）は、制御信号Ｄ１，Ｄ２により開閉さ
れる。
【００１６】各行に関して、ゲートライン（ＧＬ）へハ
イレベルの走査信号電圧が印加されると、同一行のＴＦ
Ｔ（ＳＥ）が全てオンとなり、書き換え待機状態とな
る。この１水平期間は、ドレインドライバーにおいて、
複合映像信号に含まれた水平同期信号に基づいて作成さ
れた水平スタートパルス及び水平クロックパルスによ
り、そのスタートタイミング、及び、各列に割り当てる
べき１ドット期間が制御される。即ち、原画信号との位
相タイミングが取られながら、各画素に供給すべき画素
信号電圧をサンプリングして各ドレインライン（ＤＬ）
へと印加していく。
イレベルの走査信号電圧が印加されると、同一行のＴＦ
Ｔ（ＳＥ）が全てオンとなり、書き換え待機状態とな
る。この１水平期間は、ドレインドライバーにおいて、
複合映像信号に含まれた水平同期信号に基づいて作成さ
れた水平スタートパルス及び水平クロックパルスによ
り、そのスタートタイミング、及び、各列に割り当てる
べき１ドット期間が制御される。即ち、原画信号との位
相タイミングが取られながら、各画素に供給すべき画素
信号電圧をサンプリングして各ドレインライン（ＤＬ）
へと印加していく。
【００１７】制御信号Ｄ１，Ｄ２は、この水平帰線期間
中、即ち、１行分の書き換えが終了して、次の行の書き
換えまでの期間中に、接続用アナログスイッチ（ＳＷ
２）をオンする。直前の水平期間中には、各ドレインラ
イン（ＤＬ）に各画素へ書き込んだ画素信号電圧が残っ
ており、これら各画素信号電圧は１列毎に正負逆極性と
なっている。従って、１水平期間終了後に、接続用アナ
ログスイッチ（ＳＷ２）がオンされると、これを介し
て、全てのドレインライン（ＤＬ）が接続ライン（Ｃ
Ｌ）により導通接続され、各ドレインライン（ＤＬ）に
残っていた電荷が相互に移動し電圧が平均化される。即
ち、各ドレインライン（ＤＬ）には、１本毎に正逆の電
荷が残されており、これらが平均化されると、ほぼそれ
らの電圧は０に近づく。
中、即ち、１行分の書き換えが終了して、次の行の書き
換えまでの期間中に、接続用アナログスイッチ（ＳＷ
２）をオンする。直前の水平期間中には、各ドレインラ
イン（ＤＬ）に各画素へ書き込んだ画素信号電圧が残っ
ており、これら各画素信号電圧は１列毎に正負逆極性と
なっている。従って、１水平期間終了後に、接続用アナ
ログスイッチ（ＳＷ２）がオンされると、これを介し
て、全てのドレインライン（ＤＬ）が接続ライン（Ｃ
Ｌ）により導通接続され、各ドレインライン（ＤＬ）に
残っていた電荷が相互に移動し電圧が平均化される。即
ち、各ドレインライン（ＤＬ）には、１本毎に正逆の電
荷が残されており、これらが平均化されると、ほぼそれ
らの電圧は０に近づく。
【００１８】このように、水平帰線期間中に、各ドレイ
ンライン（ＤＬ）に残った画素信号電圧を平均化するこ
とで、次の水平期間に、各ドレインライン（ＤＬ）へ前
の水平期間とは極性が逆の画素信号電圧が印加される直
前に、前フィールドの逆極性の電圧が消えているので、
サンプリング用アナログスイッチ（ＳＷ１）を流れる電
流が低減される。
ンライン（ＤＬ）に残った画素信号電圧を平均化するこ
とで、次の水平期間に、各ドレインライン（ＤＬ）へ前
の水平期間とは極性が逆の画素信号電圧が印加される直
前に、前フィールドの逆極性の電圧が消えているので、
サンプリング用アナログスイッチ（ＳＷ１）を流れる電
流が低減される。
【００１９】通常、各ドレインライン（ＤＬ）に与えら
れる画素信号電圧は、１フィールド毎に正負が反転され
るため、従来では、サンプリング用アナログスイッチ
（ＳＷ１）に流れる電流は正から負へ、あるいは負から
正へと大きくなる。このため、画素データの書き換えに
おいては、前に充電された逆極性の画素信号電圧が無く
なる前にも時間が要され、当該の画素信号電圧が充電さ
れるまでの時間が長くなり、コントラスト比の低下、あ
るいは、大画面化及び高精細化の妨げ等の問題があっ
た。また、サンプリング用アナログスイッチ（ＳＷ１）
を流れる電流が大きくなるので、消費電力が増大してし
まう。
れる画素信号電圧は、１フィールド毎に正負が反転され
るため、従来では、サンプリング用アナログスイッチ
（ＳＷ１）に流れる電流は正から負へ、あるいは負から
正へと大きくなる。このため、画素データの書き換えに
おいては、前に充電された逆極性の画素信号電圧が無く
なる前にも時間が要され、当該の画素信号電圧が充電さ
れるまでの時間が長くなり、コントラスト比の低下、あ
るいは、大画面化及び高精細化の妨げ等の問題があっ
た。また、サンプリング用アナログスイッチ（ＳＷ１）
を流れる電流が大きくなるので、消費電力が増大してし
まう。
【００２０】本半発明において、１水平期間が終了する
度に、次の水平期間が開始される前に、隣接する各ドレ
インライン（ＤＬ）を導通接続することで、直前に供給
された互いに逆極性の電荷が平均化されて電圧が下が
り、あるいは無くなる。従って、次の水平期間中に各ド
レインライン（ＤＬ）へ印加される画素信号電圧が前の
水平期間とは逆であっても、サンプリング用アナログス
イッチ（ＳＷ１）を流れる電流が半減され、画素信号電
圧の充電に要する時間が短縮され、また、消費電力が低
減される。
度に、次の水平期間が開始される前に、隣接する各ドレ
インライン（ＤＬ）を導通接続することで、直前に供給
された互いに逆極性の電荷が平均化されて電圧が下が
り、あるいは無くなる。従って、次の水平期間中に各ド
レインライン（ＤＬ）へ印加される画素信号電圧が前の
水平期間とは逆であっても、サンプリング用アナログス
イッチ（ＳＷ１）を流れる電流が半減され、画素信号電
圧の充電に要する時間が短縮され、また、消費電力が低
減される。
【００２１】図２に、本発明の第２の実施の形態にかか
る液晶表示装置の構成を示す。本実施の形態では、接続
ライン（ＣＬ）は隣接する２本のドレインライン（Ｄ
Ｌ）を１組にして、接続用アナログスイッチ（ＳＷ２）
を介して接続している。これにより、水平帰線期間中
に、アナログスイッチ（ＳＷ２）を導通とすることで、
互いに逆の極性の画素信号電圧が残された２本のドレイ
ンライン（ＤＬ）が導通接続され、これらの電荷が相互
に移動して平均化され、前フィールドの画素信号電圧が
消去される。
る液晶表示装置の構成を示す。本実施の形態では、接続
ライン（ＣＬ）は隣接する２本のドレインライン（Ｄ
Ｌ）を１組にして、接続用アナログスイッチ（ＳＷ２）
を介して接続している。これにより、水平帰線期間中
に、アナログスイッチ（ＳＷ２）を導通とすることで、
互いに逆の極性の画素信号電圧が残された２本のドレイ
ンライン（ＤＬ）が導通接続され、これらの電荷が相互
に移動して平均化され、前フィールドの画素信号電圧が
消去される。
【００２２】本実施の形態では、隣接する２本のドレイ
ンライン（ＤＬ）に印加された画素信号電圧が、互いに
極性が逆でも必ずしもその大きさが同じではないため、
２本のドレインライン（ＤＬ）を導通接続しても、前フ
ィールドの画素信号電圧が完全には消去されない。しか
し、本実施の形態では、多数本のドレインライン（Ｄ
Ｌ）を導通接続する場合と比べて、電荷の移動総量が少
なく、比較的速い時間で電圧が平均化されて安定する。
また、接続ライン（ＣＬ）の形成が少なくて済むので、
高精細、小型の駆動回路内蔵型ｐ−ＳｉＴＦＴＬＣＤに
おいて、水平帰線期間が短く、かつ、配線形成のレイア
ウト上制約がある場合等、に適している。
ンライン（ＤＬ）に印加された画素信号電圧が、互いに
極性が逆でも必ずしもその大きさが同じではないため、
２本のドレインライン（ＤＬ）を導通接続しても、前フ
ィールドの画素信号電圧が完全には消去されない。しか
し、本実施の形態では、多数本のドレインライン（Ｄ
Ｌ）を導通接続する場合と比べて、電荷の移動総量が少
なく、比較的速い時間で電圧が平均化されて安定する。
また、接続ライン（ＣＬ）の形成が少なくて済むので、
高精細、小型の駆動回路内蔵型ｐ−ＳｉＴＦＴＬＣＤに
おいて、水平帰線期間が短く、かつ、配線形成のレイア
ウト上制約がある場合等、に適している。
【００２３】なお、本発明は、上述の実施の形態に限定
されるものではなく、例えば、アナログスイッチ（ＳＷ
２）を介して導通すべきドレインライン（ＤＬ）数は、
当該液晶表示装置の帰線期間の長さ、配線形成における
レイアウト上の制約を鑑みて２本乃至全本数で自由にで
きる。
されるものではなく、例えば、アナログスイッチ（ＳＷ
２）を介して導通すべきドレインライン（ＤＬ）数は、
当該液晶表示装置の帰線期間の長さ、配線形成における
レイアウト上の制約を鑑みて２本乃至全本数で自由にで
きる。
【００２４】
【発明の効果】以上の説明から明らかな如く、本発明
で、画素表示情報の書き換え毎に極性が反転する液晶表
示装置において、直前の画素表示情報を消去することが
出来、書き換えに要する時間が短縮され、大画面化及び
高精細化が促進されるとともに、実効電流が減少し、消
費電力の低下が達成された。
で、画素表示情報の書き換え毎に極性が反転する液晶表
示装置において、直前の画素表示情報を消去することが
出来、書き換えに要する時間が短縮され、大画面化及び
高精細化が促進されるとともに、実効電流が減少し、消
費電力の低下が達成された。
【図１】本発明の第１の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図２】本発明の第２の実施の形態にかかる液晶表示装
置の構成図である。
置の構成図である。
【図３】液晶表示装置の構成図である。
Claims (3)
- 【請求項１】 互いに交差して配置された複数のゲート
ラインおよびドレインラインと、これら各交差部に形成
された第１群のスイッチング素子と、この第１群のスイ
ッチング素子に各々接続された液晶駆動用の表示電極
と、外部より供給された原画信号より対応する画素信号
電圧をサンプリングして前記各ドレインラインに印加す
るドレインドライバーと、前記第１群のスイッチング素
子を行単位に導通するために前記各ゲートラインに走査
信号電圧を印加するゲートドライバーとを有する液晶表
示装置において、 極性の異なる画素信号電圧が印加された前記ドレインラ
インを第２群のスイッチング素子を介して導通接続する
ことを特徴とする液晶表示装置。 - 【請求項２】 前記第１群及び第２群のスイッチング素
子は、多結晶半導体を用いた薄膜トランジスタであるこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】 前記第２群のスイッチング素子は、前記
ドレインドライバーがいずれの前記ドレインラインにも
画素信号電圧を印加しない期間に導通されることを特徴
とする請求項１または請求項２記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004096A JPH10115839A (ja) | 1996-10-11 | 1996-10-11 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27004096A JPH10115839A (ja) | 1996-10-11 | 1996-10-11 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10115839A true JPH10115839A (ja) | 1998-05-06 |
Family
ID=17480702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27004096A Pending JPH10115839A (ja) | 1996-10-11 | 1996-10-11 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10115839A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002268613A (ja) * | 2001-02-26 | 2002-09-20 | Samsung Electronics Co Ltd | 液晶表示装置及びその駆動方法 |
| JP2005208551A (ja) * | 2003-12-25 | 2005-08-04 | Sharp Corp | 表示装置および駆動装置 |
| JP2005222072A (ja) * | 1997-05-13 | 2005-08-18 | Oki Electric Ind Co Ltd | 液晶表示装置の駆動回路及びその駆動方法 |
| JP2007058177A (ja) * | 2005-08-23 | 2007-03-08 | Lg Philips Lcd Co Ltd | 液晶表示装置、液晶表示装置の駆動方法及びチャージシェア回路 |
| US7218370B2 (en) | 2002-11-11 | 2007-05-15 | Sanyo Electric Co., Ltd. | Display device |
| US7812807B2 (en) | 2004-03-30 | 2010-10-12 | Sharp Kabushiki Kaisha | Display device and driving device |
| JP2013068837A (ja) * | 2011-09-22 | 2013-04-18 | Sony Corp | 表示装置およびその駆動方法、ならびに電子機器 |
-
1996
- 1996-10-11 JP JP27004096A patent/JPH10115839A/ja active Pending
Cited By (9)
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|---|---|---|---|---|
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| US7817126B2 (en) | 2005-08-23 | 2010-10-19 | Lg. Display Co., Ltd. | Liquid crystal display device and method of driving the same |
| JP2013068837A (ja) * | 2011-09-22 | 2013-04-18 | Sony Corp | 表示装置およびその駆動方法、ならびに電子機器 |
| US9747857B2 (en) | 2011-09-22 | 2017-08-29 | Sony Corporation | Display device, method of driving the same, and electronic unit |
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