DE112004002717T5

DE112004002717T5 - Pufferschaltung mit elektrostatischem Entladeschutz

Info

Publication number: DE112004002717T5
Application number: DE112004002717T
Authority: DE
Inventors: Chan-Hee Suwon Jeon; Bong-jae Yongin Kwon; Eun-kyoung Suwon Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-02-07
Filing date: 2004-12-30
Publication date: 2006-12-14
Anticipated expiration: 2024-12-31
Also published as: US7271629B2; DE112004002717B4; CN1914731A; KR100781537B1; US20050174142A1; KR20050079842A; CN100541800C

Abstract

Pufferschaltung mit einer Pull-up-Schaltung und einer Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem Eingabe-/Ausgabe-anschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die Pull-up-Schaltung und die Pull-down-Schaltung mit separaten Energieversorgungsleitungen so verbunden sind, dass kein Strompfad zwischen dem Eingabe-/Ausgabeanschluss und der Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabean-schluss empfangen wird.

Description

Technischer Bereich
Die vorliegende Erfindung betrifft eine Pufferschaltung mit einem elektrostatischen Entladeschutz, der mit Energieversorgungen verbunden ist und während des Betriebs verschiedene Spannungen empfängt.
Stand der Technik
Es ist eine bekannte Ursache für Ausfälle von elektronischen integrierten Schaltungen, wenn diese hoher und plötzlicher elektrostatischer Entladung (ESD) ausgesetzt sind. Die Entladung kann signifikante Schäden in der integrierten Schaltung über einen dielektrischen Durchbruch von Oxiden und anderen dünnen Schichten und durch hohe Leitungspegel über relativ kleine Flächen der Schaltung verursachen, die durch einen Durchbruch von pn-Übergängen in Sperrrichtung in der Schaltung entstehen. Dies trifft insbesondere auf Schaltungsteile wie Pufferschaltun gen zu, die mit Energieversorgungen verbunden sind und während des Betriebs verschiedene Spannungen empfangen.
1 zeigt eine Ausgabepufferschaltung des Standes der Technik, die einen ESD-Schutz aufweist, in einer integrierten Schaltung. Wie dargestellt, ist ein Eingabe-/Ausgabeanschluss IOPAD1 zwischen einer Pull-up-Schaltung UP1 und einer Pull-down-Schaltung DOWN1 einer Ausgabepufferschaltung 2 eingeschleift. Der Eingabe-/Ausgabeanschluss IO-PAD1 ist über einen ersten Widerstand R1 der Ausgabepufferschaltung 2 und über eine Eingabepufferschaltung 4 auch mit einer internen Logikschaltung oder mit anderen internen Schaltkreisen der integrierten Schaltung verbunden. Die Ausgabepufferschaltung 2 empfängt von der Eingabepufferschaltung 4 ein Signal zum Anlegen an den Eingabe-/Ausgabeanschluss IOPAD1.
Die Pull-up-Schaltung UP1 und die Pull-down-Schaltung DOWN1 sind in Reihe zwischen einer ersten Energieversorgungsleitung 6 und einer Masseleitung 8 eingeschleift. Die Energieversorgungsleitung 6 liefert eine Energieversorgungsspannung VDD, die über einen Energieversorgungsanschluss VDDPAD empfangen wird. Die Masseleitung 8 ist zur Bereitstellung einer Massespannung VSS mit einem Masseanschluss VSSPAD verbunden. Die Pull-up-Schaltung UP1 umfasst einen PMOS-Transistor MP1, der zwischen der Energieversorgungsleitung 6 und der Pull-down-Schaltung DOWN1 eingeschleift ist. Das Volumen (Bulkbereich) des PMOS-Transistors MP1 ist ebenfalls mit der Energieversorgungsleitung 6 verbunden und ein Gate des PMOS-Transistors MP1 empfängt ein Vortreibersignal von einer nicht dargestellten Vorladetreiberschaltung.
Die Pull-down-Schaltung DOWN1 umfasst einen ersten und einen zweiten NMOS-Transistor MN1 und MN2, die in Reihe zwischen der Pull-up-Schaltung UP1 und der Massespannungsleitung 8 eingeschleift sind.
Bulkbereiche des ersten und zweiten NMOS-Transistors MN1 und MN2 sind mit der Masseleitung 8 verbunden. Ein Gate des ersten NMOS-Transistors MN1 ist über einen zweiten Widerstand R2 mit der Energieversorgungsleitung 6 verbunden, und ein Gate des zweiten NMOS-Transistors MN2 empfängt das Vortreibersignal von der Vorladetreiberschaltung.
Während eines Normalbetriebs, wenn das Vortreibersignal eine hohe logische Spannung ist, ist der zweite NMOS-Transistor MN2 leitend geschaltet und der PMOS-Transistor MP1 ist sperrend geschaltet. Daraus resultiert, dass die Pull-down-Schaltung DOWN1 leitet und den Eingabe-/Ausgabeanschluss IOPAD1 auf die Massespannung VSS hinunterzieht. Wenn das Vortreibersignal eine niedrige logische Spannung ist, ist der zweite NMOS-Transistor MN1 sperrend geschaltet und der PMOS-Transistor MP1 ist leitend geschaltet. Daraus resultiert, dass die Pull-up-Schaltung UP1 leitet und den Eingabe-/Ausgabeanschluss IOPAD1 auf die Energieversorgungsspannung VDD hochzieht.
Während eines ESD-Vorfalls, wenn eine ESD am Eingabe-/Ausgabeanschluss IOPAD1 empfangen wird, schützt beispielsweise die Ausgabepufferschaltung 2 die integrierte Schaltung durch Ableiten von hohem Strom zur Masseleitung 8 unter Verwendung von parasitären Bipolartransistoren, die durch die Pull-down-Schaltung DOWN1 gebildet werden. 2 zeigt einen Querschnitt eines Halbleitersubstrats 12, in dem die Ausgabepufferschaltung 2 von 1 gebildet ist. 2 zeigt die dotierten Source- und Drainbereiche P1+, P2+, N1+, N2+ und N3+ des PMOS-Transistors MP1 und des ersten und zweiten NMOS-Transistors MN1 und MN2. Insbesondere zeigt 2 die parasitären Bipolartransistoren, die durch die Pull-down-Schaltung DOWN1 gebildet werden. Wie dargestellt, werden die drei parasitären lateralen npn-Bipolartransistoren NPN1, NPN2 und NPN3 von den n⁺-Source-/Drain-Bereichen N1+, N2+ und N3+ des ersten und zweiten NMOS- Transistors MN1 und MN2 und von der p-Mulde gebildet, in welcher der erste und zweite NMOS-Transistor MN1 und MN2 ausgebildet sind.
Offenbarung der Erfindung
Technisches Problem
Ein großer ESD-Strom verursacht einen Lawinendurchbruch oder ersten Durchbruch, bei dem die parasitären Bipolartransistoren NPN1, NPN2 und NPN3 leitend geschaltet werden und den ESD-Strom zur Masseleitung VSS ableiten. 3 zeigt eine Spannungs-Strom-Kennlinie, in welcher der erste Durchbruch bei einer Spannung Vt1 und einem Storm It1 auftritt. Der vom Lawinendurchbruch erzeugte Löcherstrom driftet durch einen effektiven Substratwiderstand R4 zur Masseleitung 8 und kann ein Substratpotential in der Nähe von Emitter-Basis-Übergängen der parasitären Bipolartransistoren NPN1, NPN2 und NPN3 anheben. Die Emitter-Basis-Übergänge der parasitären Bipolartransistoren NPN1, NPN2 und NPN3 können dann beginnen, sich durch die lokale Erhöhung des Substratpotentials etwas in Vorwärtsrichtung vorzuspannen. Der zusätzliche Elektronenstrom durch die parasitären Bipolartransistoren NPN1, NPN2 und NPN3 wirkt als Keimstrom, um eine signifikante Erhöhung am Kollektor-Basis-Übergang der parasitären Bipolartransistoren NPN1, NPN2 und NPN3 zu treiben. Dies wird allgemein als ein Rückstellmechanismus bezeichnet und 3 zeigt diesen Rückstellvorgang, der bei einer Rückstellspannung Vsp auftritt.
Bei hohen Belastungspegeln kann die Schaltung dann in einen thermischen oder zweiten Durchbruch eintreten, wie in 3 bei einer Spannung Vt2 und einem Strom It2 dargestellt. Hierbei ist die Bauteiltemperatur auf einen solchen Temperaturpegel angestiegen, dass eine thermische Ladungsträgererzeugung hoch genug ist, um den Leitungsprozess zu dominieren. Dieser zweite Durchbruch entspricht einem positiven Rückkopplungsvorgang, der aufgrund von Stromlokalisierung Bauteil ausfälle verursacht. Allgemein wird der Strompegel, bei dem ein integriertes Schaltungsbauelement den zweiten Durchbruch aufweist, als Vorhersagemittel für die Strombehandlungsfähigkeiten des Bauelements unter ESD-Ereignissen verwendet.
Unter der ESD-Belastungsbedingung kann die große ESD am Eingabe-/Ausgabeanschluss IOPAD1 über einen durch den PMOS-Transistor MP1 und die Energieversorgungsleitung 6 gebildeten Strompfad zum Gate des ersten NMOS-Transistors MN1 übertragen werden. Dies kann den ersten NMOS-Transistor MN1 leitend schalten, was einen Kanal zwischen der Source und der Drain N1+ und N2+ des ersten NMOS-Transistors MN1 ausbildet. Der Strom verdichtet sich in diesem Kanal anstatt durch die parasitären Bipolartransistoren NPN1, NPN2 und NPN3 zu fließen. Wenn die Gittertemperatur an der Kante des Kanals hoch wird, tritt durch ein aufgrund der Gatespannung induziertes Stromverdichtungsphänomen (GVICC-Phänomen) ein früher Bauteilausfall auf.
Technische Lösung
Die vorliegende Erfindung stellt eine Ausgabepufferschaltung mit einer Pull-up-Schaltung und einer Pull-down-Schaltung bereit, die konfiguriert sind, um selektiv eine Spannung an einem Eingabe-/Ausgabeanschluss hochzuziehen bzw. hinunterzuziehen. Die Pull-up-Schaltung und die Pull-down-Schaltung sind so mit separaten Energieversorgungsleitungen verbunden, dass kein Strompfad vom Eingabe-/Ausgabeanschluss zur Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabeanschluss empfangen wird.
Bei einer Ausführungsform bildet die Pull-down-Schaltung eine elektrostatische Entladeschaltung zum Entladen von elektrostatischem Strom, der am Eingabe-/Ausgabeanschluss empfangen wird.
Bei einer Ausführungsform umfasst die Pull-up-Schaltung einen PMOS-Transistor, der zwischen dem Eingabe-/Ausgabeanschluss und einer ersten Energieversorgungsleitung eingeschleift ist. Ein Gate des PMOS-Transistors empfängt ein Treibersignal. Die Pull-down-Schaltung umfasst einen ersten und einen zweiten NMOS-Transistor, die in Reihe zwischen dem Eingabe-/Ausgabeanschluss und einer Referenzleitung mit niedrigem Potential eingeschleift sind. Ein Gate des ersten NMOS-Transistors ist mit einer zweiten Energieversorgungsleitung verbunden, und ein Gate des zweiten NMOS-Transistors empfängt das Treibersignal. Hierbei bildet die Pull-down-Schaltung wenigstens einen parasitären Bipolartransistor, um einen elektrostatischen Strom zu entladen, wenn der elektrostatische Strom am Eingabe-/Ausgabeanschluss empfangen wird.
Bei einer anderen Ausführungsform umfasst die Pufferschaltung zudem eine Isolierschaltung, die konfiguriert ist, um den Eingabe-/Ausgabeanschluss von der Energieversorgungsleitung zu isolieren, mit der die Pull-up-Schaltung verbunden ist.
Eine andere Ausführungsform umfasst eine Pull-up-Schaltung, die einen Eingabe-/Ausgabeanschluss selektiv mit einer ersten Energieversorgungsleitung verbindet, und eine Pull-down-Schaltung, die den Eingabe-/Ausgabeanschluss selektiv mit einer Referenzleitung mit niedrigem Potential verbindet. Die Pull-down-Schaltung bildet die elektrostatische Entladeschaltung zum Entladen von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur Referenzleitung mit niedrigem Potential, und die Pull-down-Schaltung umfasst aktive Elemente, von denen mindestens eines mit einer zweiten Energieversorgungsleitung verbunden ist.
Bei einer weiteren exemplarischen Ausführungsform umfasst die Pufferschaltung wenigstens einen ersten und einen zweiten Schaltungsblock. Der erste Schaltungsblock umfasst eine erste Pull-up-Schaltung und eine erste Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem ersten Eingabe-/Ausgabeanschluss selektiv hochzuziehen bzw. hinunterzuziehen, wobei die erste Pull-up-Schaltung und die erste Pull-down-Schaltung mit einer ersten bzw. einer zweiten Energieversorgungsleitung verbunden sind. Der zweite Schaltungsblock umfasst eine dritte und vierte Energieversorgungsleitung und die vierte Energieversorgungsleitung ist mit der zweiten Energieversorgungsleitung verbunden.
Bei einer Ausführungsform ist die zweite Energieversorgungsleitung mit einem Energieversorgungsanschluss des zweiten Schaltungsblocks verbunden.
Bei einer anderen Ausführungsform umfasst der zweite Schaltungsblock weiter eine zweite Pull-up-Schaltung und eine zweite Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem zweiten Eingabe-/Ausgabeanschluss selektiv hochzuziehen bzw. hinunterzuziehen, wobei die zweite Pull-up-Schaltung und die zweite Pull-down-Schaltung mit der dritten bzw. vierten Energieversorgungsleitung verbunden sind.
Noch eine weitere Ausführungsform umfasst einen dritten Schaltungsblock. Der dritte Schaltungsblock umfasst eine dritte Pull-up-Schaltung und eine dritte Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem dritten Eingabe-/Ausgabeanschluss selektiv hochzuziehen bzw. hinunterzuziehen. Die dritte Pull-up-Schaltung und die dritte Pull-down-Schaltung sind mit einer fünften bzw. sechsten Energieversorgungsleitung verbunden.
Bei einer Ausführungsform ist die sechste Energieversorgungsleitung mit der dritten Energieversorgungsleitung verbunden.
Bei noch einer weiteren Ausführungsform der vorliegenden Erfindung umfasst die Pufferschaltung eine Anzahl von Schaltungsblöcken. Jeder Schaltungsblock umfasst eine Pull-up- und eine Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem assoziierten Eingabe-/Ausgabeanschluss selektiv hochzuziehen bzw. hinunterzuziehen. Jedes der Pull-up- und Pull-down-Schaltungspaare ist mit separaten Energieversorgungsleitungen verbunden, so dass kein Strompfad vom assoziierten Eingabe-/Ausgabeanschluss zur Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabeanschluss empfangen wird.
Beschreibung der Zeichnungen
Die vorliegende Erfindung wird durch die nachfolgende detaillierte Beschreibung und die beigefügten Zeichnungen verständlicher, in denen gleiche Elemente durch gleiche Bezugszeichen repräsentiert werden und die nur zur Darstellung und nicht zur Begrenzung der Erfindung gegeben werden und in denen
1 eine Ausgabepufferschaltung des Standes der Technik zeigt, die einen elektrostatischen Entladungsschutz (ESD-Schutz) aufweist und zu einer integrierten Schaltung gehört,
2 einen Querschnitt eines Halbleitersubstrats zeigt, in welchem die Ausgabepufferschaltung gemäß 1 ausgebildet ist,
3 ein Spannungs-Strom-Diagramm für die Schaltung gemäß 1 zeigt,
4 eine Ausführungsform einer Ausgabepufferschaltung, die einen ESD-Schutz aufweist, für eine integrierte Schaltung gemäß der vorliegenden Erfindung zeigt,
5 einen Querschnitt eines Halbleitersubstrats zeigt, in welchem die Ausgabepufferschaltung gemäß 4 ausgebildet ist,
6 analog zu 3 ein Spannungs-Strom-Diagramm zeigt, in dem die in 3 dargestellte Kennlinie für den Stand der Technik mit Kurve 2 bezeichnet ist und die Kennlinie für die Ausführungsform gemäß 4 mit Kurve 1 bezeichnet ist, und
8 bis 10 Ausführungsformen eines Feldes von Ausgabepufferschaltungen gemäß der vorliegenden Erfindung zeigt.
Ausführungsformen der Erfindung
4 zeigt eine Ausführungsform einer Ausgabepufferschaltung, die einen elektrostatischen Entladungsschutz (ESD-Schutz) aufweist, für eine integrierte Schaltung gemäß der vorliegenden Erfindung. Wie dargestellt, ist ein Eingabe-/Ausgabeanschluss IOPAD10 zwischen einer Pull-up-Schaltung UP10 und einer Pull-down-Schaltung DOWN10 einer Ausgabepufferschaltung 22 eingeschleift. Der Eingabe-/Ausgabeanschluss IOPAD10 ist über einen ersten Widerstand R10 der Ausgabepufferschaltung 22 und über eine Eingabepufferschaltung 24 auch mit einer internen Logikschaltung oder mit anderen internen Schaltkreisen der integrierten Schaltung verbunden. Die Ausgabepufferschaltung 22 empfängt von der Eingabepufferschaltung 24 ein Signal, das an den Eingabe-/Ausgabeanschluss IOPAD10 angelegt werden soll.
Die Pull-up-Schaltung UP10 und die Pull-down-Schaltung DOWN10 sind in Reihe zwischen einer ersten Energieversorgungsleitung 26 und einer Masseleitung 28 eingeschleift. Die erste Energieversorgungsleitung 26 liefert eine Energieversorgungsspannung VDDO, die über einen Energieversorgungsanschluss VDDPAD empfangen wird. Die Masseleitung 28 ist zur Bereitstellung einer Massespannung VSS mit einem Masseanschluss VSSPAD verbunden. Die Pull-up-Schaltung UP10 umfasst einen PMOS-Transistor MP10, der zwischen der ersten Energieversorgungsleitung 26 und der Pull-down-Schaltung DOWN10 eingeschleift ist. Ein Bulkbereich des PMOS-Transistors MP10 kann mit der ersten Energieversorgungsleitung 26 oder optional, wie in 4 dargestellt ist, mit einer Isolierschaltung P10 verbunden sein. Ein Gate des PMOS-Transistors MP10 empfängt ein Vortreibersignal von einer nicht dargestellten Vorladetreiberschaltung.
Die Isolierschaltung P10 isoliert die erste Energieversorgungsleitung 26 elektrisch vom Eingabe-/Ausgabeanschluss IOPAD10. Die Isolierschaltung P10 umfasst einen zweiten PMOS-Transistor MPC und einen dritten PMOS-Transistor MPD, die in Reihe zwischen dem ersten Widerstand R10 und der ersten Energieversorgungsleitung 26 eingeschleift sind. Die Bulkbereiche des zweiten und dritten PMOS-Transistors MPC und MPD sind miteinander verbunden. Das Gate des zweiten PMOS-Transistors MPC ist mit dem ersten Widerstand R10 verbunden, und das Gate des dritten PMOS-Transistors MPD ist mit der ersten Energieversorgungsleitung 26 verbunden.
Die Pull-down-Schaltung DOWN10 umfasst einen ersten und einen zweiten NMOS-Transistor MNA und MNB, die in Reihe zwischen der Pull-up-Schaltung UP10 und der Massespannungsleitung 28 eingeschleift sind. Bulkbereiche des ersten und zweiten NMOS-Transistors MNA und MNB sind mit der Masseleitung 28 verbunden. Ein Gate des ersten NMOS-Transistors MNA ist über einen zweiten Widerstand R20 mit einer zweiten Energieversorgungsleitung 30 verbunden. Die zweite Energieversorgungsleitung 30 trägt eine zweite Energieversorgungsspannung VDD-TOL und ist elektrisch von der ersten Energieversorgungsleitung 26 isoliert. Ein Gate des zweiten NMOS-Transistors MNB empfängt das Vortreibersignal von der Vorladetreiberschaltung. Der zweite Widerstand R20 und der erste Widerstand R10 können als Drahtwiderstand, Polywiderstand, Diffusionswiderstand usw. ausgeführt sein.
Zur Vereinfachung der Beschreibung nachfolgender Ausführungsformen werden die Ausgabepufferschaltung 22 und die Isolierschaltung P10 zusammengefasst als Ausgabepufferschaltungsblock 20 bezeichnet.
Während eines Normalbetriebs, wenn das Vortreibersignal eine hohe logische Spannung ist, ist der zweite NMOS-Transistor MNB leitend geschaltet und der PMOS-Transistor MP10 ist sperrend geschaltet. Daraus resultiert, dass die Pull-down-Schaltung DOWN10 leitet und den Eingabe-/Ausgabeanschluss IOPAD10 auf die Massespannung VSS hinunterzieht. Wenn das Vortreibersignal eine niedrige logische Spannung ist, ist der zweite NMOS-Transistor MNB sperrend geschaltet und der PMOS-Transistor MP10 ist leitend geschaltet. Daraus resultiert, dass die Pull-up-Schaltung UP10 leitet und den Eingabe-/Ausgabeanschluss IO-PAD10 auf die Energieversorgungsspannung VDD hochzieht.
Während eines ESD-Vorfalls, wenn eine ESD am (Eingabe-/Ausgabeanschluss IOPAD10 empfangen wird, schützt beispielsweise die Ausgabepufferschaltung 22 die integrierte Schaltung durch Ableiten eines hohen Stroms zur Masseleitung 28 unter Verwendung von parasitären Bi polartransistoren, die durch die Pull-down-Schaltung DOWN10 gebildet werden. 5 zeigt einen Querschnitt eines Halbleitersubstrats 32, in dem die Ausgabepufferschaltung 22 von 5 gebildet ist. 5 zeigt die dotierten Source- und Drainbereiche P1+, P2+, N1+, N2+ und N3+ des PMOS-Transistors MP10 und des ersten und zweiten NMOS-Transistors MNA und MNB. Insbesondere zeigt 5 die parasitären Bipolartransistoren, die durch die Pull-down-Schaltung DOWN10 gebildet werden. Wie dargestellt ist, werden die drei parasitären lateralen npn-Bipolartransistoren NPN1, NPN2 und NPN3 von den n⁺-Source-/Draingebieten N1+, N2+ und N3+ des ersten und zweiten NMOS-Transistors MNA und MNB und von der p-Mulde gebildet, in dem der erste und zweite NMOS-Transistor MNA und MNB ausgebildet sind.
Ein großer ESD-Strom verursacht einen Lawinendurchbruch oder ersten Durchbruch, bei dem die parasitären Bipolartransistoren NPN1, NPN2 und NPN3 leitend geschaltet werden und den ESD-Strom zur Masseleitung VSS ableiten.
Unter der ESD-Belastungsbedingung wird die große ESD am Eingabe-/Ausgabeanschluss IOPAD10 nicht über den PMOS-Transistor MP10 und die Energieversorgungsleitung 26 zum Gate des ersten NMOS-Transistors MNA übertragen, da das Gate des ersten NMOS-Transistors MNA mit der zweiten Energieversorgungsleitung 30 verbunden ist. Denn es existiert kein Strompfad vom Eingabe-/Ausgabeanschluss IOPAD10 zum Gate des ersten NMOS-Transistors MNA der Pull-down-Schaltung DOWN10, wenn die ESD empfangen wird, so dass die parasitären Bipolartransistoren NPN1, NPN2 und NPN3 den großen Strom passend zur Masseleitung 28 ableiten und die integrierte Schaltung schützen. Somit reduziert dieses Ausführungsbeispiel der vorliegenden Erfindung die Möglichkeit eines frühen Bauteilausfalls, der durch das aufgrund der Gatespannung induzierte Stromverdichtungsphänomen (GVICC-Phänomen) auftreten kann.
6 zeigt analog zu 3 ein Spannungs-Strom-Diagramm, in dem die in 3 dargestellte Kennlinie für den Stand der Technik mit Kurve 2 bezeichnet ist, und die Kennlinie für die Ausführungsform gemäß 4 mit Kurve 1 bezeichnet ist. Wie dargestellt ist, erlaubt die Ausführungsform der vorliegenden Erfindung in 4 einen wesentlich größeren Stromfluss.
Nachfolgend wird die Funktionsweise der optionalen Isolierschaltung P10 beschrieben. Wie oben ausgeführt ist, isoliert die Isolierschaltung P10 den Eingabe-/Ausgabeanschluss IOPAD10 von der Energieversorgungsleitung 26. Immer wenn ein Ausgabesignal einen höheren Spannungspegel als die Energieversorgungsspannung VDDO hat, wird der zweite PMOS-Transistor MPC sperrend geschaltet. Und immer wenn das Ausgabesignal einen niedrigeren Spannungspegel als die Energieversorgungsspannung VDDO hat, wird der dritte PMOS-Transistor MPD sperrend geschaltet. Somit bleibt die zum Eingabe-/Ausgabeanschluss IOPAD10 übertragene Ausgabespannung unbeeinflusst von der Energieversorgungsspannung VDDO.
Nachfolgend wird eine zweite Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf 7 beschrieben, die ein Feld von Ausgabepufferschaltungen darstellt. 7 zeigt eine erste, zweite und dritte Energieversorgungsleitung 40, 42 und 44, die eine erste, zweite bzw. dritte Energieversorgungsspannung VDDO1, VDDO2 und VDDO3 liefern. Die erste, zweite und dritte Energieversorgungsleitung 40, 42 und 44 sind mit einem ersten, zweiten bzw. dritten Energieversorgungsanschluss VDDPAD11, VDDPAD12 bzw. VDDPAD13 verbunden.
7 zeigt weiter eine vierte, fünfte und sechste Energieversorgungsleitung 46, 48 und 50, die eine vierte, fünfte bzw. sechste Energieversorgungsspannung VDD-TOL1, VDD-TOL2 und VDD-TOL3 liefern. Die vierte, fünfte und sechste Energieversorgungsleitung 46, 48 und 50 sind elektrisch von der ersten, zweiten bzw. dritten Energieversorgungsleitung 40, 42 bzw. 44 isoliert. Die vierte Energieversorgungsleitung 46 ist mit dem zweiten Energieversorgungsanschluss VDDPAD12 verbunden. Die fünfte Energieversorgungsleitung 48 ist mit der ersten Energieversorgungsleitung 40 und dem dritten Energieversorgungsanschluss VDDPAD13 verbunden. Die sechste Energieversorgungsleitung 50 ist mit der zweiten Energieversorgungsleitung 42 verbunden.
Zudem sind eine erste, zweite und dritte Masseleitung 52, 54 und 56 mit einem ersten, zweiten bzw. dritten Masseanschluss VSSPAD11, VSSPAD12 bzw. VSSPAD13 verbunden. Die erste Masseleitung 52 ist zudem mit dem zweiten Masseanschluss VSSPAD12 verbunden, und die zweite Masseleitung 54 ist auch mit dem dritten Masseanschluss VSSPAD13 verbunden.
7 zeigt einen ersten, zweiten und dritten Ausgabepufferschaltungsblock 20-1, 20-2 und 20-3, die jeweils die gleiche Struktur wie der Ausgabepufferschaltungsblock 20 gemäß 4 aufweisen. Der erste, zweite und dritte Ausgabepufferschaltungsblock 20-1, 20-2 und 20-3 unterscheiden sich in ihrer entsprechenden Verbindung mit den Energieversorgungsleitungen, in ihrer entsprechenden Verbindung mit den Masseleitungen, im jeweils empfangenen Vortreibersignal und in ihrer entsprechenden Verbindung mit den Eingabepufferschaltungen 24-1, 24-2 und 24-3.
Insbesondere sind die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im ersten Ausgabepufferschaltungsblock 20-1 mit der ersten Energieversorgungsleitung 40 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der vierten Energieversorgungsleitung 46 verbunden, und der zweite NMOS-Transistor MNB ist mit der ersten Masse leitung 52 verbunden. Die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im zweiten Ausgabepufferschaltungsblock 20-2 sind mit der zweiten Energieversorgungsleitung 42 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der fünften Energieversorgungsleitung 48 verbunden, und der zweite NMOS-Transistor MNB ist mit der zweiten Masseleitung 54 verbunden. Die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im dritten Ausgabepufferschaltungsblock 20-3 sind mit der dritten Energieversorgungsleitung 44 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der sechsten Energieversorgungsleitung 50 verbunden, und der zweite NMOS-Transistor MNB ist mit der dritten Masseleitung 56 verbunden.
Der Betrieb dieser Ausführungsform in Bezug auf jeden der Ausgabepufferschaltungsblöcke 20-1, 20-2 und 20-3 ist gleich wie oben unter Bezugnahme auf 4 beschrieben und wird daher aus Gründen der Übersichtlichkeit nicht wiederholt.
Entsprechend zeigt 7, dass eine Anzahl von Ausgabepufferschaltungen gemäß der vorliegenden Erfindung in einem integrierten Schaltungsbauelement angeordnet sein können. Zudem kann, wie sich versteht, während 7 ein Feld mit drei Ausgabepufferschaltungen zeigt, eine größere oder kleinere Anzahl als drei ein Feld bilden, imdem dem in 7 bereitgestellten Muster gefolgt wird.
Zudem kann in einer alternativen Ausgestaltung der Eingabe-/Ausgabeanschluss IOPAD10 des zweiten Ausgabepufferschaltungsblocks 20-2 fehlen. In diesem Ausführungsbeispiel besteht dann kein Bedarf an einer ESD-Schutzschaltung und der zweite Energieversorgungsanschluss VDDPAD12 kann fehlen. Die zweite Energieversor gungsleitung 42 ist nämlich mit der vierten Energieversorgungsleitung 46 verbunden.
In noch einer weiteren alternativen Ausgestaltung können beispielsweise der erste und dritte Energieversorgungsanschluss VDDPAD11 und VDDPAD13 zu einem einzelnen Anschluss zusammengefasst sein.
8 zeigt eine andere Ausführungsform eines Ausgabepufferschaltungsfelds gemäß der vorliegenden Erfindung. Die Ausführungsform gemäß 8 entspricht der Ausführungsform gemäß 7, außer dass 1) die fünfte Energieversorgungsleitung 48 elektrisch von der ersten Energieversorgungsleitung 40 isoliert ist, 2) die sechste Energieversorgungsleitung 50 elektrisch von der zweiten Energieversorgungsleitung 42 isoliert ist, 3) eine erste Isolierschaltung 60-1 zwischen der ersten Masseleitung 52 und dem zweiten Masseanschluss VSSPAD12 eingeschleift ist und 4) eine zweite Isolierschaltung 60-2 zwischen der zweiten Masseleitung 54 und dem dritten Masseanschluss VSSPAD13 eingeschleift ist.
Die erste und zweite Isolierschaltung 60-1 und 60-2 haben die gleiche Struktur einer ersten und zweiten Diode D11 und D12, die Anode zu Kathode miteinander verbunden sind.
Außer der oben genannten zusätzlichen elektrischen Isolation entsprechen die Funktionseigenschaften der Ausführungsform gemäß 8 denen der Ausführungsform gemäß 7 und werden daher aus Gründen der Übersichtlichkeit nicht wiederholt. Zudem können die oben unter Bezugnahme auf 7 erörterten Optionen und die alternative Ausführungsform auch auf die Ausführungsform gemäß 8 angewendet werden und werden aus Gründen der Übersichtlichkeit nicht wiederholt.
9 zeigt eine andere Ausführungsform eines Ausgabepufferschaltungsfelds gemäß der vorliegenden Erfindung. Diese Ausführungsform zeigt, dass das Feld eine Mehrzahl von Energieversorgungsleitungen umfassen kann. Während dieses Ausführungsbeispiel eine bestimmte Anzahl von Energieversorgungsleitungen umfasst, wird aus dieser und den vorherigen Ausführungsformen klar, dass die vorliegende Erfindung nicht auf diese Anzahl begrenzt ist.
Wie dargestellt ist, umfasst das Feld eine erste, zweite und dritte Energieversorgungsleitung 40, 42 und 44, die eine erste, zweite bzw. dritte Energieversorgungsspannung VDDO1, VDDO2 und VDDO3 liefern. Die erste, zweite und dritte Energieversorgungsleitung VDDO1, VDDO2 und VDDO3 sind mit einem ersten, zweiten bzw. dritten Energieversorgungsanschluss VDDPAD11, VDDPAD12 bzw. VDDPAD13 verbunden. Das Feld umfasst weiter eine vierte, fünfte und sechste Energieversorgungsleitung 46, 48 und 50, die eine vierte, fünfte bzw. sechste Energieversorgungsspannung VDD-TOL1, VDD-TOL2 und VDD-TOL3 liefern. Die vierte, fünfte und sechste Energieversorgungsleitung 46, 48 und 50 sind elektrisch von der ersten, zweiten bzw. dritten Energieversorgungsleitung 40, 42 bzw. 44 isoliert.
9 zeigt weiter, dass das Feld eine siebte, achte und neunte Energieversorgungsleitung 70, 72 und 74 umfasst, die eine siebte, achte bzw. neunte Energieversorgungsspannung VDDP1, VDDP2 und VDDP3 liefern und mit dem ersten, zweiten bzw. dritten Energieversorgungsanschluss VDDPAD11, VDDPAD12 bzw. VDDPAD13 verbunden sind. Die siebte, achte und neunte Energieversorgungsleitung 70, 72 und 74 sind elektrisch von der vierten, fünften bzw. sechsten Energieversorgungsleitung 46, 48 bzw. 50 isoliert. Die vierte Energieversorgungsleitung 46 ist mit dem zweiten Energieversorgungsanschluss VDDPAD12 verbunden. Die fünfte Energieversorgungsleitung 48 ist mit der siebten Energieversorgungsleitung 70 und dem dritten Energieversorgungsanschluss VDDPAD13 verbunden. Die sechste Energieversorgungsleitung 50 ist mit der achten Energieversorgungsleitung 42 verbunden.
Zudem sind eine erste, zweite und dritte Masseleitung 52, 54 und 56 mit einem ersten, zweiten bzw. dritten Masseanschluss VSSPAD11, VSSPAD12 bzw. VSSPAD13 verbunden. Die erste Masseleitung 52 ist zudem mit dem zweiten Masseanschluss VSSPAD12 verbunden, und die zweite Masseleitung 54 ist auch mit dem dritten Masseanschluss VSSPAD13 verbunden.
9 zeigt einen ersten, zweiten und dritten Ausgabepufferschaltungsblock 20-1, 20-2 und 20-3, die jeweils die gleiche Struktur wie der Ausgabepufferschaltungsblock 20 gemäß 4 aufweisen. Der erste, zweite und dritte Ausgabepufferschaltungsblock 20-1, 20-2 und 20-3 unterscheiden sich in ihrer entsprechenden Verbindung mit den Energieversorgungsleitungen, der entsprechenden Verbindung mit den Masseleitungen, dem entsprechenden empfangenen Vortreibersignal und der entsprechenden Verbindung mit den Eingabepufferschaltungen 24-1, 24-2 und 24-3.
Insbesondere sind die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im ersten Ausgabepufferschaltungsblock 20-1 mit der ersten Energieversorgungsleitung 40 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der vierten Energieversorgungsleitung 46 verbunden, und der zweite NMOS-Transistor MNB ist mit der ersten Masseleitung 52 verbunden. Die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im zweiten Ausgabepufferschaltungsblock 20-2 sind mit der zweiten Energieversorgungsleitung 42 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der fünften Energieversorgungsleitung 48 verbunden, und der zweite NMOS-Transistor MNB ist mit der zweiten Masseleitung 54 verbunden. Die Sourcebereiche des ersten und zweiten PMOS-Transistors MP10 und MPC und das Gate des dritten PMOS-Transistors MPD im dritten Ausgabepufferschaltungsblock 20-3 sind mit der dritten Energieversorgungsleitung 44 verbunden. Das Gate des ersten NMOS-Transistors MNA ist mit der sechsten Energieversorgungsleitung 50 verbunden, und der zweite NMOS-Transistor MNB ist mit der dritten Masseleitung 56 verbunden.
Der Betrieb dieser Ausführungsform in Bezug auf jeden der Ausgabepufferschaltungsblöcke 20-1, 20-2 und 20-3 ist gleich wie oben unter Bezugnahme auf 4 beschrieben und wird daher aus Gründen der Übersichtlichkeit nicht wiederholt.
Entsprechend zeigt 9, dass eine Anzahl von Ausgabepufferschaltungen gemäß der vorliegenden Erfindung in einem integrierten Schaltungsbauelement angeordnet sein kann. Zudem kann, wie sich versteht, während 9 ein Feld mit drei Ausgabepufferschaltungen zeigt, eine größere oder kleinere Anzahl als drei ein Feld bilden, indem dem in 9 bereitgestellten Muster gefolgt wird.
Zudem kann in einer alternativen Ausgestaltung der Eingabe-/Ausgabeanschluss IOPAD10 des zweiten Ausgabepufferschaltungsblocks 20-2 fehlen. In diesem Ausführungsbeispiel besteht dann kein Bedarf an einer ESD-Schutzschaltung und der zweite Energieversorgungsanschluss VDDPAD12 kann fehlen. Die zweite Energieversorgungsleitung 42 und die achte Energieversorgungsleitung 72 sind nämlich mit der vierten Energieversorgungsleitung 46 verbunden.
In noch einer weiteren alternativen Ausgestaltung können beispielsweise der erste und dritte Energieversorgungsanschluss VDDPAD11 und VDDPAD13 in einem einzelnen Anschluss zusammengefasst sein.
10 zeigt eine andere Ausführungsform eines Ausgabepufferschaltungsfelds gemäß der vorliegenden Erfindung. Die Ausführungsform gemäß 10 entspricht der Ausführungsform gemäß 9, außer dass 1) die fünfte Energieversorgungsleitung 48 elektrisch von der siebten Energieversorgungsleitung 70 isoliert ist, 2) die sechste Energieversorgungsleitung 50 elektrisch von der achten Energieversorgungsleitung 72 isoliert ist, 3) eine erste Isolierschaltung 60-1 zwischen der ersten Masseleitung 52 und dem zweiten Masseanschluss VSSPAD12 eingeschleift ist und 4) eine zweite Isolierschaltung 60-2 zwischen der zweiten Masseleitung 54 und dem dritten Masseanschluss VSSPAD13 eingeschleift ist.
Die erste und zweite Isolierschaltung 60-1 und 60-2 haben die gleiche Struktur einer ersten und zweiten Diode D11 und D12, die Anode zu Kathode miteinander verbunden sind.
Außer der oben genannten zusätzlichen elektrischen Isolation entsprechen die Funktionseigenschaften der Ausführungsform gemäß 10 denen der Ausführungsform gemäß 9 und werden daher aus Gründen der Übersichtlichkeit nicht wiederholt. Zudem können die oben unter Bezugnahme auf 9 beschriebenen Optionen und alternativen Ausführungsformen auch auf die Ausführungsform gemäß 10 angewendet werden und werden aus Gründen der Übersichtlichkeit nicht wiederholt.
Die so beschriebene Erfindung kann selbstverständlich auf viele Arten variiert werden. Solche Variationen werden nicht als Abweichungen von der Erfindung betrachtet und alle diese Modifikationen fallen in den Umfang der Erfindung.
Gewerbliche Anwendbarkeit
Diese Ausführungsformen der vorliegenden Erfindung reduzieren die Möglichkeit eines frühen Bauteilausfalls, der aufgrund eines durch die Gatespannung induzierten Stromverdichtungsphänomens (GVICC-Phänomen) auftritt.
Zusammenfassung
Die Pufferschaltung umfasst eine Pull-up-Schaltung und eine Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen. Die Pull-up-Schaltung und die Pull-down-Schaltung sind mit separaten Energieversorgungsleitungen so verbunden, dass kein Strompfad zwischen dem Eingabe-/Ausgabeanschluss und der Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabeanschluss empfangen wird.

Claims

Pufferschaltung mit einer Pull-up-Schaltung und einer Pull-down-Schaltung, die konfiguriert sind, um eine Spannung an einem Eingabe-/Ausgabe-anschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die Pull-up-Schaltung und die Pull-down-Schaltung mit separaten Energieversorgungsleitungen so verbunden sind, dass kein Strompfad zwischen dem Eingabe-/Ausgabeanschluss und der Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabean-schluss empfangen wird.
Pufferschaltung nach Anspruch 1, wobei die Pull-down-Schaltung eine elektrostatische Entladeschaltung zum Ableiten von am Eingabe-/Ausgabeanschluss empfangenem elektrostatischem Strom bildet.
Pufferschaltung nach Anspruch 2, wobei die elektrostatische Entladeschaltung wenigstens einen parasitären Bipolartransistor umfasst.
Pufferschaltung nach Anspruch 1, wobei – die Pull-up-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer ersten Energieversorgungsleitung verbindet und – die Pull-down-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer Referenzleitung mit niedrigem Potential verbindet, wobei die Pull-down-Schaltung die elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur Referenzleitung mit niedrigem Potential bildet.
Pufferschaltung nach Anspruch 4, wobei die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit einer zweiten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 4, die weiter eine Isolierschaltung umfasst, die konfiguriert ist, um den Eingabe-/Ausgabeanschluss von der ersten Energieversorgungsleitung zu isolieren.
Pufferschaltung nach Anspruch 4, wobei die Pull-up-Schaltung einen PMOS-Transistor umfasst, der zwischen dem Eingabe-/Ausgabeanschluss und der ersten Energieversorgungsleitung eingeschleift ist, wobei ein Gate des PMOS-Transistors ein Treibersignal empfängt.
Pufferschaltung nach Anspruch 5, wobei die Pull-down-Schaltung einen ersten und zweiten NMOS-Transistor umfasst, die in Reihe zwischen dem Eingabe-/Ausgabeanschluss und der Referenzleitung mit niedrigem Potential eingeschleift sind, wobei ein Gate des ersten NMOS-Transistors mit der zweiten Energieversorgungsleitung verbunden ist und ein Gate des zweiten NMOS-Transistors ein Treibersignal empfängt.
Pufferschaltung nach Anspruch 8, wobei die Pull-down-Schaltung wenigstens einen parasitären Bipolartransistor ausbildet, um einen elektrostatischen Strom abzuleiten, wenn der elektrostatische Strom am Eingabe-/Ausgabeanschluss empfangen wird.
Pufferschaltung nach Anspruch 1, die weiter eine Isolierschaltung umfasst, die konfiguriert ist, um den Eingabe-/Ausgabeanschluss von der Energieversorgungsleitung zu isolieren, mit der die Pull-up-Schaltung verbunden ist.
Pufferschaltung mit wenigstens einem ersten und zweiten Schaltungsblock, wobei der erste Schaltungsblock umfasst: – einen ersten Energieversorgungsanschluss, – eine erste Energieversorgungsleitung, die mit dem Energieversorgungsanschluss verbunden ist, – eine zweite Energieversorgungsleitung, die mit einem Energieversorgungsanschluss des zweiten Schaltungsblocks verbunden ist, – einen ersten Eingabe-/Ausgabeanschluss, – eine erste Pull-up-Schaltung und eine erste Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am ersten Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die erste Pull-up-Schaltung mit der ersten und die erste Pull-down-Schaltung mit der zweiten Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 11, wobei die erste Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit der zweiten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 11, wobei die Pull-down-Schaltung einen ersten und zweiten NMOS-Transistor umfasst, die in Reihe zwischen dem ersten Eingabe-/Ausgabeanschluss und einer Referenzleitung mit niedrigem Potential eingeschleift sind, wobei ein Gate des ersten NMOS-Transistors mit der zweiten Energieversorgungsleitung verbunden ist und ein Gate des zweiten NMOS-Transistors ein Treibersignal empfängt.
Pufferschaltung nach Anspruch 11, wobei der zweite Schaltungsblock weiter umfasst: – einen zweiten Energieversorgungsanschluss, der mit der zweiten Energieversorgungsleitung verbunden ist, – eine dritte Energieversorgungsleitung, die mit dem zweiten Energieversorgungsanschluss verbunden ist, – eine vierte Energieversorgungsleitung, – einen zweiten Eingabe-/Ausgabeanschluss, – eine zweite Pull-up-Schaltung und eine zweite Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am zweiten Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die zweite Pull-up-Schaltung mit der dritten und die zweite Pull-down-Schaltung mit der vierten Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 14, wobei die vierte Energieversorgungsleitung mit der ersten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 14, die weiter einen dritten Schaltungsblock aufweist, wobei der dritte Schaltungsblock umfasst: – eine fünfte Energieversorgungsleitung, die mit der vierten Energieversorgungsleitung verbunden ist, – eine sechste Energieversorgungsleitung, – einen dritten Eingabe-/Ausgabeanschluss und – eine dritte Pull-up-Schaltung und eine dritte Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am dritten Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die dritte Pull-up-Schaltung mit der fünften und die dritte Pull-down-Schaltung mit der sechsten Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 16, wobei die sechste Energieversorgungsleitung mit der dritten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 15, die weiter einen dritten Schaltungsblock aufweist, wobei der dritte Schaltungsblock umfasst: – einen dritten Energieversorgungsanschluss, – eine fünfte Energieversorgungsleitung, die mit dem dritten Energieversorgungsanschluss verbunden ist, – eine sechste Energieversorgungsleitung, – einen dritten Eingabe-/Ausgabeanschluss und – eine dritte Pull-up-Schaltung und eine dritte Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am dritten Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die dritte Pull-up-Schaltung mit der fünften und die dritte Pull-down-Schaltung mit der sechsten Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 16, wobei die sechste Energieversorgungsleitung mit der dritten Energieversorgungsleitung verbunden ist.
Pufferschaltung mit wenigstens einem ersten und zweiten Schaltungsblock, wobei der erste und zweite Schaltungsblock umfassen: – einen Eingabe-/Ausgabeanschluss, – einer Pull-up-Schaltung und einer Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die Pull-up-Schaltung und die Pull-down-Schaltung mit separaten Energieversorgungsleitungen so verbunden sind, dass kein Strompfad zwischen dem Eingabe-/Ausgabeanschluss und der Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabeanschluss empfangen wird.
Pufferschaltung nach Anspruch 20, wobei die Pull-up-Schaltung des zweiten Schaltungsblocks und die Pull-down-Schaltung des ersten Schaltungsblocks mit der gleichen Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 21, wobei die Pull-down-Schaltung des zweiten Schaltungsblocks und die Pull-up-Schaltung des ersten Schaltungsblocks mit der gleichen Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 21, wobei die Pull-down-Schaltung des zweiten Schaltungsblocks und die Pull-up-Schaltung des ersten Schaltungsblocks mit verschiedenen Energieversorgungsleitungen verbunden sind.
Pufferschaltung nach Anspruch 21, wobei die Pull-down-Schaltung des ersten und zweiten Schaltungsblocks eine elektrostatische Entladeschaltung zum Entladen von am Eingabe-/Ausgabeanschluss empfangenem elektrostatischem Strom bilden.
Pufferschaltung nach Anspruch 21, wobei der erste und zweite Schaltungsblock jeweils eine Isolierschaltung umfassen, die konfiguriert ist, um den Eingabe-/Ausgabeanschluss von der Energieversorgungsleitung zu isolieren, mit der die Pull-up-Schaltung verbunden ist.
Pufferschaltung nach Anspruch 21, wobei im ersten Schaltungsblock – die Pull-up-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer ersten Energieversorgungsleitung verbindet und – die Pull-down-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer Referenzleitung mit niedrigem Potential ver bindet, wobei die Pull-down-Schaltung die elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur Referenzleitung mit niedrigem Potential bildet und die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit einer zweiten Energieversorgungsleitung verbunden ist, und im zweiten Schaltungsblock – die Pull-up-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit der zweiten Energieversorgungsleitung verbindet und – die Pull-down-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer Referenzleitung mit niedrigem Potential verbindet, wobei die Pull-down-Schaltung die elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur Referenzleitung mit niedrigem Potential bildet und die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit der ersten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 21, wobei im ersten Schaltungsblock – die Pull-up-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer ersten Energieversorgungsleitung verbindet und – die Pull-down-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer ersten Referenzleitung mit niedrigem Potential verbindet, wobei die Pull-down-Schaltung die elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur ersten Referenzleitung mit niedrigem Potential bildet und die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit einer zweiten Energieversorgungsleitung verbunden ist, und im zweiten Schaltungsblock – die Pull-up-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit der zweiten Energieversorgungsleitung verbindet und – die Pull-down-Schaltung selektiv den Eingabe-/Ausgabeanschluss mit einer zweiten Referenzleitung mit niedrigem Potential verbindet, wobei die Pull-down-Schaltung die elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur zweiten Referenzleitung mit niedrigem Potential bildet und die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit einer dritten Energieversorgungsleitung verbunden ist.
Pufferschaltung nach Anspruch 27, wobei der erste Schaltungsblock eine Isolierschaltung umfasst, die zwischen der ersten Referenzleitung mit niedrigem Potential und der zweiten Referenzleitung mit niedrigem Potential eingeschleift ist.
Pufferschaltung mit einer Anzahl von Schaltungsblöcken, wobei jeder der Schaltungsblöcke umfasst: – einen Eingabe-/Ausgabeanschluss und – eine Pull-up-Schaltung und eine Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die Pull-up-Schaltung und die Pull-down-Schaltung mit separaten Energieversorgungsleitungen so verbunden sind, dass kein Strompfad zwischen dem Eingabe-/Ausgabeanschluss zu der Pull-down-Schaltung über die Pull-up-Schaltung existiert, wenn eine elektrostatische Entladung am Eingabe-/Ausgabeanschluss empfangen wird.
Pufferschaltung nach Anspruch 29, wobei die Pull-up-Schaltung eines nachfolgenden Schaltungsblocks und die Pull-down- Schaltung des vorherigen Schaltungsblocks mit der gleichen Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 30, wobei die Pull-down-Schaltung des nachfolgenden Schaltungsblocks und die Pull-up-Schaltung des vorherigen Schaltungsblocks mit der gleichen Energieversorgungsleitung verbunden sind.
Pufferschaltung nach Anspruch 30, wobei die Pull-down-Schaltung des nachfolgenden Schaltungsblocks und die Pull-up-Schaltung des vorherigen Schaltungsblocks mit verschiedenen Energieversorgungsleitungen verbunden sind.
Pufferschaltung mit wenigstens einem ersten und einem zweiten Schaltungsblock, wobei der erste und zweite Schaltungsblock umfassen: – einen Eingabe-/Ausgabeanschluss und – eine Pull-up-Schaltung und eine Pull-down-Schaltung, die konfiguriert sind, um eine Spannung am Eingabe-/Ausgabeanschluss selektiv hochzuziehen oder hinunterzuziehen, wobei die Pull-up-Schaltung und die Pull-down-Schaltung mit separaten Energieversorgungsleitungen verbunden sind, und – wobei die Pull-up-Schaltung des zweiten Schaltungsblocks und die Pull-down-Schaltung des ersten Schaltungsblocks mit der gleichen Energieversorgungsleitung verbunden sind.
Pufferschaltung mit – einem Eingabe-/Ausgabeanschluss, – einer Pull-up-Schaltung, die selektiv den Eingabe-/Ausgabeanschluss mit einer ersten Energieversorgungsleitung verbindet, und – einer Pull-down-Schaltung, die selektiv den Eingabe-/Ausgabeanschluss mit einer Referenzleitung mit niedrigem Potential verbindet, wobei die Pull-down-Schaltung eine elektrostatische Entladeschaltung zum Ableiten von elektrostatischem Strom am Eingabe-/Ausgabeanschluss zur Referenzleitung mit niedrigem Potential bildet und die Pull-down-Schaltung aktive Elemente umfasst, von denen wenigstens eines mit einer zweiten Energieversorgungsleitung verbunden ist.