KR20050079842A - 정전기 방전 보호 반도체 소자 및 이를 포함하는 반도체집적 회로 - Google Patents

정전기 방전 보호 반도체 소자 및 이를 포함하는 반도체집적 회로 Download PDF

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Abstract

좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전(Electro Static Discharge; ESD) 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로가 제공된다. 정전기 방전 보호 반도체 소자는 풀업 소자와 풀다운 소자를 포함하며, 풀업 소자에 전원 전압을 전달하는 전원 전압 라인과 풀다운 소자에 전원 전압을 전달하는 전원 전압 라인이 별도로 구비되어 있다.

Description

정전기 방전 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로{Semiconductor device for protecting electrostatic discharge and semiconductor integrated circuit employing the same}
본 발명은 정전기 방전 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로에 관한 것으로서, 보다 상세하게는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전(Electro Static Discharge; ESD) 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로에서는 대전한 사람 또는 금속 기기가 반도체 집적 회로에 접촉하였을 때 전하를 반도체 집적 회로에 방전함으로써 정전기가 반도체 집적 회로 외부에서 내부로 들어가면서 스트레스를 주는 HBM(Human Body Model)과 MM(Machine Model)에 의하여 반도체 소자의 전기적 특성이 변화하거나 열화 또는 파괴되어 비정상적인 동작이 유발된다. 그러므로 이를 방지하기 위하여 각각의 입출력 패드에 정전기 방전 보호 회로를 구비한다.
최근에 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체가 널리 보급됨에 따라 반도체 집적 회로는 고속으로 동작하는 동시에 대용량의 저장 능력을 보유하도록 요구되어 반도체 집적 회로의 집적도를 향상시키는 방향으로 반도체 관련 기술이 발전되고 있다.
그러므로 반도체 집적 회로의 집적도를 높이기 위하여 반도체 집적 회로를 구성하는 반도체 소자(예를 들면, 모스 트랜지스터)의 크기 또한 작아지고 있다(scale down). 반도체 소자의 크기가 작아짐에 따라 특히 문제가 되는 것은 정전기 방전 보호의 특성이 저하되는 것이다.
도 1을 참조하여 종래의 정전기 방전 보호 반도체 소자에 대해서 설명한다. 종래의 정전기 방전 보호 반도체 소자는 입출력 패드(IOPAD1), 풀업 소자(UP1), 풀다운 소자(DOWN1), 전원 전압 라인(VDD) 및 접지 전압 라인(VSS)을 포함한다.
종래의 정전기 방전 보호 반도체 소자는 정상 동작 모드에서는 입출력 패드(IOPAD1)로 프리-드라이버 신호(pre-driver; Pr Drv.)에 따라서 풀업 소자(UP1)를 통하여 전원 전압을 전달하거나 풀다운 소자(DOWN1)를 통하여 접지 전압을 전달하며, 정전기 방전이 발생되는 경우에는 풀다운 소자(DOWN1)에 기생하는 바이폴라 트랜지스터를 이용하여 대용량의 전류를 흘림으로써 정전기 방전에 의한 스트레스로부터 반도체 집적 회로를 보호한다. 특히 서로 다른 동작 전압을 갖는 회로들로 구성된 반도체 칩의 경우, 입출력 패드에 고전압 인가에 따른 내구성(tolence)을 갖추기 위해 도 1에서처럼 엔모스 트랜지스터 두 개를 직렬로 연결한 형태의 풀다운 소자를 구비한다. 입출력 패드(IOPAD1)는 정전기 방전 보호 반도체 소자의 외부로부터 인가되는 전기 신호를 입력 버퍼(Input Buffer1)로 전달하거나 정전기 방전 보호 반도체 소자의 내부로부터 제공되는 전기 신호를 외부로 전달한다.
정상 동작 모드에서는 입출력 패드(IOPAD1)로 하이 상태의 전기 신호를 전달하는 경우에는 프리-드라이버 신호(pre-driver; Pr Drv.)를 조절하여 풀업 소자(UP1)를 턴온시킴으로써 입출력 패드(IOPAD1)에 전원 전압을 전달하며, 입출력 패드(IOPAD1)로 로우 상태의 전기 신호를 전달하는 경우에는 프리-드라이버 신호(pre-driver; Pr Drv.)를 조절하여 풀다운 소자(DOWN1)를 턴온시킴으로써 입출력 패드(IOPAD1)에 접지 전압을 전달한다. 그러므로 풀업 소자(UP1)와 풀다운 소자(DOWN1)는 정상 동작 모드에서는 출력 버퍼(Output Buffer1)로 이용될 수 있다.
정전기 방전이 발생하여 입출력 패드(IOPAD1)로 정전기가 유입되는 경우에는 도 2와 도 3을 참조하여 설명한다. 도 2는 도 1의 정전기 방전 보호 반도체 소자의 전압 전류 특성을 나타내는 그래프이고, 도 3은 도 1의 정전기 방전 보호 반도체 소자의 부분적인 횡단면도로서, 기생 바이폴라 트랜지스터를 도시한 도면이다.
입출력 패드(IOPAD1)로 정전기가 유입되면 모스 트랜지스터(MN1)의 드레인 영역(N1+)을 가로질러 강한 전계가 걸리게 되어, 상기 드레인 영역(N1+)의 공핍층에 애벌랜치 항복(avalanche breakdown)이 유발된다. 그럼으로써 전하가 생성되어 그 일부는 상기 드레인(N1+)으로 흐르고, 일부는 우물 영역(p-well)으로 흐르게 된다.
상기 우물 영역(p-well)으로 흐르는 전하의 축적에 의해서 모스 트랜지스터(MN1) 및 모스 트랜지스터(MN2)의 소스 영역(N2+, N3+)과 우물 영역(p-well) 사이에는 모스 트랜지스터(MN1) 및 모스 트랜지스터(MN2)의 소스 정션을 순방향으로 바이어스(bias)시키는 국부적인 전압이 발생되며, 이 전압으로 인하여 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)이 턴온된다. 이러한 현상은 스냅백(snapback)이라고 불리며, 스냅백 현상이 발생됨으로써 정전기 방전으로 인한 대용량의 전류를 기생하는 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)을 통하여 접지 전압 라인(VSS)으로 흘리게 된다. 여기에서 저항(R4)은 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)의 베이스와 접지 전압 전극 패드(VSSPAD) 사이의 기생 저항을 도시한 것이다.
즉, 도 2에 도시된 것처럼, (Vt1, It1)에서 상기 애벌랜치 항복이 발생되며, Vsp에서 상기 스냅백이 발생된다. 그리고 상기 스냅백이 발생한 후에 정전기 방전으로 인하여 흐르는 전류의 양이 증가함에 따라 열이 발생하게 되고 열에 의한 항복(Thermal Breakdown or 2nd Breakdown)이 발생하게 되며, 이 때의 전압과 전류를 Vt2, It2 라고 한다. 열 항복(Vt2, It2)을 지나게 되면 상기 모스 트랜지스터들(MN1, MN2)이 파괴된다.
상기 입출력 패드(IOPAD1)로 유입되는 정전기가 풀업 소자(UP1)의 피채널 모스 트랜지스터(MP1)나 다른 전류 경로를 통하여 풀다운 소자(DOWN1)의 모스 트랜지스터(MN1)의 게이트에 전달되면, 모스 트랜지스터(MN1)는 턴온되어 채널이 유도된다. 그럼으로써 상기 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)을 통하여 흐르는 전류가 모스 트랜지스터(MN1)의 채널 쪽으로 집중된다. 이러한 현상은 GVICC(Gate Voltage Induced Current Crowding)이라고 불리며, 이러한 현상으로 인하여 격자 온도가 상승하게 되므로 모스 트랜지스터(MN1)에 채널이 유도되지 않는 경우에 비해서 정전기 방전으로 인하여 발생되는 전류를 흘릴 수 있는 전류량이 감소하게 된다. 결국 정전기 방전 보호 특성이 저하하게 된다.
도 1의 정전기 방전 보호 반도체 소자는 동일한 전원 전압 라인(VDD)을 통하여 풀업 소자(UP1)의 피채널 모스 트랜지스터(MP1)의 소스와 풀다운 소자(DOWN1)의 엔모스 트랜지스터(MN1)의 게이트에 전원 전압을 제공하기 때문에 입출력 패드(IOPAD1)를 통하여 정전기가 유입되는 경우에 유입되는 정전기가 풀업 소자(UP1)의 피채널 모스 트랜지스터(MP1)를 통해서 풀다운 소자(DOWN1)의 엔모스 트랜지스터(MN1)의 게이트에 전달된다. 이때 엔모스 트랜지스터(MN1)의 채널(Channel) 영역으로 전류가 집중(Current Crowding)됨으로서 열이 발생하여 소자가 일찍 파괴된다. 그럼으로써 정전기 방전 상황에서의 풀다운 소자(DOWN1)에 기생하는 바이폴라 트랜지스터를 이용하여 흘릴 수 있는 전류량이 감소하게 되어 정전기 방전 보호 특성이 저하된다. 저하되는 정전기 방전 보호 특성을 보상하기 위해서는 풀다운 소자(DOWN1)를 구성하는 엔모스 트랜지스터(MN1, MN2)의 개수를 증가시킬 수 있으나, 이로 인하여 반도체 집적 회로의 집적도가 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전 보호 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 정전기 방전 보호 반도체 소자를 포함하는 반도체 집적 회로를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자는 입출력 패드, 상기 입출력 패드에 일측이 연결되어 있는 풀업 소자, 상기 입출력 패드에 드레인이 연결되어 있는 A 모스 트랜지스터와 상기 A 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B 모스 트랜지스터를 구비하는 풀다운 소자, 상기 풀업 소자의 타측에 연결되어 있는 A 전원 전압 라인, 상기 A 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A 전원 전압 라인과 절연되어 있는 B 전원 전압 라인 및 상기 B 모스 트랜지스터의 소스에 연결되어 있는 접지 전압 라인을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 집적 회로는 제 1 입출력 패드, 상기 제 1 입출력 패드에 일측이 연결되어 있는 제 1 풀업 소자, 상기 제 1 입출력 패드에 드레인이 연결되어 있는 A1 모스 트랜지스터와 상기 A1 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터를 구비하는 제 1 풀다운 소자, 상기 제 1 풀업 소자의 타측에 연결되어 있는 A1 전원 전압 라인, 상기 A1 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인과 절연되어 있는 B1 전원 전압 라인 및 상기 B1 모스 트랜지스터의 소스에 연결되어 있는 제 1 접지 전압 라인를 포함하는 제 1 반도체 회로 블록 및 상기 A1 전원 전압 라인과 절연되어 있으며 상기 B1 전원 전압 라인과 연결되어 있는 A2 전원 전압 라인을 포함하는 제 2 반도체 회로 블록을 포함하고 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로는 제 1 입출력 패드, 상기 제 1 입출력 패드에 일측이 연결되어 있는 제 1 풀업 소자, 상기 제 1 입출력 패드에 드레인이 연결되어 있는 A1 모스 트랜지스터와 상기 A1 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터를 구비하는 제 1 풀다운 소자, 상기 제 1 풀업 소자의 타측에 연결되어 있는 A1 전원 전압 라인, 상기 A1 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인과 절연되어 있는 B1 전원 전압 라인, 상기 A1 전원 전압 라인에 연결되어 있는 C1 전원 전압 라인 및 상기 B1 모스 트랜지스터의 소스에 연결되어 있는 제 1 접지 전압 라인를 포함하는 제 1 반도체 회로 블록 및 상기 A1 전원 전압 라인과 절연되어 있는 A2 전원 전압 라인 및 상기 A2 전원 전압 라인과 연결되어 있으며 상기 B1 전원 전압 라인과 연결되어 있는 C2 전원 전압 라인을 포함하는 제 2 반도체 회로 블록을 포함하고 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 4 및 도 5를 참조하여 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자를 설명한다. 도 4는 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자의 회로도이고, 도 5는 도 4의 정전기 방전 보호 반도체 소자의 부분적인 횡단면도로서, 기생 바이폴라 트랜지스터를 도시한 도면이다. 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자는 입출력 패드(IOPAD10), 풀업 소자(UP10), 풀다운 소자(DOWN10), A 전원 전압 라인(VDDO), B 전원 전압 라인(VDD-TOL) 및 접지 전압 라인(VSS)을 포함한다.
풀업 소자(UP10)는 피채널 모스 트랜지스터(MP10)로 구성되어 있고, 피채널 모스 트랜지스터(MP10)는 A 전원 전압 라인(VDDO)과 입출력 패드(IOPAD10) 사이에 연결되어 있으며, 피채널 모스 트랜지스터(MP10)의 게이트에는 프리-드라이버 신호(pre-driver; Pr Drv.)가 전달된다.
풀다운 소자(DOWN10)는 입출력 패드(IOPAD10)에 드레인이 연결되어 있는 A 모스 트랜지스터(MNA) 및 A 모스 트랜지스터(MNA)의 소스와 접지 전압 라인(VSS) 사이에 연결되어 있는 B 모스 트랜지스터(MNB)를 구비하며, A 모스 트랜지스터(MNA)의 게이트는 B 전원 전압 라인(VDD-TOL)에 연결되고, B 모스 트랜지스터(MNB)의 게이트에는 프리-드라이버 신호(pre-driver; Pr Drv.)가 전달된다. A 모스 트랜지스터(MNA)의 게이트와 B 전원 전압 라인(VDD-TOL) 사이에 연결되어 있는 저항(R20)은 배선 저항 또는 폴리저항 및 확산 저항 등을 나타낸다. A 전원 전압 라인(VDDO)과 B 전원 전압 라인(VDD-TOL)은 절연되어 있다. 입출력 패드(IOPAD10)는 정전기 방전 보호 반도체 소자의 외부로부터 인가되는 전기 신호를 입력 버퍼(Input Buffer10)로 전달하거나 정전기 방전 보호 반도체 소자의 내부로부터 제공되는 전기 신호를 외부로 전달한다.
정상 동작 모드에서는 입출력 패드(IOPAD10)로 하이 상태의 전기 신호를 전달하는 경우에는 제어 신호(Pr Drv.)를 조절하여 풀업 소자(UP10)를 턴온시킴으로써 입출력 패드(IOPAD10)에 전원 전압을 전달하며, 입출력 패드(IOPAD10)로 로우 상태의 전기 신호를 전달하는 경우에는 제어 신호(Pr Drv.)를 조절하여 풀다운 소자(DOWN10)를 턴온시킴으로써 입출력 패드(IOPAD10)에 접지 전압을 전달한다. 그러므로 풀업 소자(UP10)와 풀다운 소자(DOWN10)는 정상 동작 모드에서는 출력 버퍼(Output Buffer10)로 이용될 수 있다.
본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자는 풀업 소자(UP10)의 피채널 모스 트랜지스터(MP10)의 소스에 전원 전압을 전달하는 A 전원 전압 라인(VDDO)과 풀다운 소자(DOWN10)의 A 모스 트랜지스터(MNA)의 게이트에 전원 전압을 전달하는 B 전원 전압 라인(VDD-TOL)을 절연하여 별도로 구비함으로써, 정전기 방전이 발생하여 상기 입출력 패드(IOPAD10)로 정전기가 유입되는 경우에 유입되는 정전기가 풀업 소자(UP10)의 피채널 모스 트랜지스터(MP10)나 다른 전류 경로를 통하여 풀다운 소자(DOWN10)의 A 모스 트랜지스터(MNA)의 게이트에 전달되는 것이 억제될 수 있다. 그럼으로써 A 모스 트랜지스터(MNA)에 채널이 유도되지 않으므로 열 항복 전류(It2) 값이 감소하지 않으며, 정전기 방전 상황에서의 상기 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)을 통하여 흐를 수 있는 전류량이 감소되지 않는다. 따라서 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있다.
도 6은 도 4의 정전기 방전 보호 반도체 소자의 정전기 방전 특성을 측정한 것을 도시하는 그래프이다. 도 6에는 바쓰(Barth)사의 TLP(Transmission Line Pulse) 장비를 이용하여 A 모스 트랜지스터(MNA)의 게이트에 어떠한 전압(전원 전압이나 접지 전압)도 인가하지 않는 플로팅(floating) 상태에서의 정전기 방전 특성(①)과 A 모스 트랜지스터(MNA)의 게이트를 입출력 패드(IOPAD10)에 연결한 상태에서의 정전기 방전 특성(②)을 측정한 것이 도시되어 있다.
도 6에 도시된 것처럼, A 모스 트랜지스터(MNA)의 게이트가 플로팅 상태인 경우(①)가 A 모스 트랜지스터(MNA)의 게이트가 입출력 패드(IOPAD10)에 연결되어 있는 경우(②)에 비해서 풀다운 소자(DOWN10)의 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)을 통하여 흐르는 전류량이 매우 크다. 이는 A 모스 트랜지스터(MNA)의 게이트가 입출력 패드(IOPAD10)에 연결되어 있는 경우(②)에는 입출력 패드(IOPAD10)에 정전기가 유입되면 A 모스 트랜지스터(MNA)가 턴온되어 채널이 유도됨으로써 게이트 바이어스에 의한 전류의 집중(GVICC)에 의한 열 상승으로 열 항복이 발생하여 풀다운 소자(DOWN10)의 기생 바이폴라 트랜지스터들(NPN1, NPN2, NPN3)을 통하여 흐르는 전류량이 감소되기 때문인 것으로 해석된다. 따라서 본 발명의 일실시예에 의해 풀다운 소자(DOWN10)의 A 모스 트랜지스터(MNA)의 게이트에 연결되는 B 전원 전압 라인(VDD-TOL)을 A 전원 전압 라인(VDD)와 절연하여 별도로 구비하게 되면, 정전기 방전이 발생한 경우에도 상기 입출력 패드(IOPAD10)로 유입되는 정전기가 풀업 소자(UP10)의 피채널 모스 트랜지스터(MP10)나 다른 전류 경로를 통하여 풀다운 소자(DOWN10)의 A 모스 트랜지스터(MNA)의 게이트에 전달되는 것을 방지하므로써 A 모스 트랜지스터(MNA)의 게이트가 입출력 패드(IOPAD10)에 연결되어 있는 경우(②)보다 우수한 정전기 특성을 가지게 됨을 알 수 있다.
상기 A 모스 트랜지스터(MNA) 및 상기 B 모스 트랜지스터(MNB)는 엔(N) 채널(channel) 모스 트랜지스터인 것이 바람직하다. 상기 풀다운 소자(DOWN10)를 엔채널 모스 트랜지스터로 구성하는 경우에는 정상 동작 모드에서 입출력 패드(IOPAD10)에 효과적으로 접지 전압을 전달할 수 있다. 또한 풀다운 소자(DOWN10)의 기생 바이폴라 트랜지스터(NPN1, NPN2, NPN3)가 npn 형 바이폴라 트랜지스터가 되므로 정전기 방전이 발생되어 입출력 패드(IOPAD10)로 정전기가 유입되면 대용량의 전류를 효율적으로 접지 전압 라인(VSS)으로 흘릴 수 있다.
상기 A 모스 트랜지스터(MNA)와 상기 B 모스 트랜지스터(MNB)는 반도체 기판상에 형성되어 있는 동일한 우물 영역(p-well)에 형성하는 것이 바람직하다. 상기 A 모스 트랜지스터(MNA)와 상기 B 모스 트랜지스터(MNB)를 동일한 우물 영역(p-well)에 형성하는 경우에는 A 모스 트랜지스터(MNA)의 기생 바이폴라 트랜지스터(NPN1)와 B 모스 트랜지스터(MNB)의 기생 바이폴라 트랜지스터(NPN2)가 연결되어 형성되기 때문에 정전기 방전이 발생되어 입출력 패드(IOPAD1)로 정전기가 유입되면 보다 많은 전류를 접지 전압 라인(VSS)으로 흘릴 수 있다.
본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자는 입출력 패드(IOPAD10)와 상기 A 전원 전압 라인(VDDO) 사이에 연결되어 상기 입출력 패드(IOPAD10)와 상기 A 전원 전압 라인(VDDO)을 전기적으로 절연시키는 분리 소자(P10)를 더 포함하는 것이 바람직하다. 상기 분리 소자(P10)를 더 포함함으로써 서로 다른 동작전압을 갖는 회로들로 구성된 반도체 칩에서 입출력 패드(IOPAD10)에 A 전원 전압 라인(VDD)보다 높거나 낮은 전압이 인가되는 경우에도 입출력 패드(IOPAD10)와 A 전원 전압 라인(VDDO) 사이에 전류 경로가 발생되지 않아서 입력 버퍼(Input Buffer10)에 인가된 전압을 그대로 전달할 수 있다.
상기 분리 소자(P10)는 A 전원 전압 라인(VDDO)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD10)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC)와 C 피채널 모스 트랜지스터(MPC)의 드레인에 소스가 연결되어 있고, 게이트가 A 전원 전압 라인(VDDO)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD10)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD)를 구비한다. 한편 본 실시예에서 언급하지는 않았지만 풀업 소자가 엔채널 모스 트랜지스터로 구성된 경우에는 이에 상응하도록 다른 회로 구성을 갖는 분리소자를 구비할 수 있다.
입출력 패드(IOPAD10)에 인가되는 전압이 A 전원 전압 라인(VDDO)에 전달되는 전원 전압보다 큰 경우에는 C 피채널 모스 트랜지스터(MPC)가 턴오프되어 입출력 패드(IOPAD10)와 A 전원 전압 라인(VDDO)이 전기적으로 절연되고, 입출력 패드(IOPAD1)에 인가되는 전압이 A 전원 전압 라인(VDDO)에 전달되는 전원 전압보다 작은 경우에는 D 피채널 모스 트랜지스터(MPD)가 턴오프되어 입출력 패드(IOPAD10)와 A 전원 전압 라인(VDDO)이 전기적으로 절연되며, 입출력 패드(IOPAD10)에 인가되는 전압과 A 전원 전압 라인(VDDO)에 전달되는 전원 전압이 동일한 경우에는 C 피채널 모스 트랜지스터(MPC)와 D 피채널 모스 트랜지스터(MPD)가 턴오프되어 입출력 패드(IOPAD10)와 A 전원 전압 라인(VDDO)이 전기적으로 절연된다.
이하 도 7 내지 도 10을 참조하여 도 4에 도시되어 있는 바와 같이 구현되는 정전기 방전 보호 반도체 소자를 포함하는 반도체 집적 회로의 다른 실시예들에 대하여 설명한다.
도 7을 참조하여 본 발명의 제 2 실시예에 따른 반도체 집적 회로에 대해서 설명한다. 도 7은 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 회로도이다. 본 발명의 제 2 실시예에 따른 반도체 집적 회로는 제 1 반도체 회로 블록과 제 2 반도체 회로 블록을 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD11), 상기 제 1 입출력 패드(IOPAD11)에 일측이 연결되어 있는 제 1 풀업 소자(UP11), 상기 제 1 입출력 패드(IOPAD11)에 드레인이 연결되어 있는 A1 모스 트랜지스터(MNA1)와 상기 A1 모스 트랜지스터(MNA1)의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터(MNB1)를 구비하는 제 1 풀다운 소자(DOWN11), 상기 제 1 풀업 소자(UP11)의 타측에 연결되어 있는 A1 전원 전압 라인(VDDO1), 상기 A1 모스 트랜지스터(MNA1)의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인(VDDO1)과 절연되어 있는 B1 전원 전압 라인(VDD-TOL1) 및 상기 B1 모스 트랜지스터(MNB1)의 소스에 연결되어 있는 제 1 접지 전압 라인(VSS1)를 포함한다.
제 2 반도체 회로 블록은 A1 전원 전압 라인(VDDO1)과 절연되어 있으며 B1 전원 전압 라인(VDD-TOL1)과 연결되어 있는 A2 전원 전압 라인(VDDO2) 및 제 1 접지 전압 라인(VSS1)과 연결되어 있는 제 2 접지 전압 라인(VSS2)을 포함한다. 제 2 반도체 회로 블록이 입출력 패드를 구비하지 않는 경우에는 반드시 정전기 방전 보호 반도체 소자를 포함할 필요는 없다. 단지 A2 전원 전압 라인(VDDO2)을 B1 전원 전압 라인(VDD-TOL1)과 연결함으로써 제 2 전원 전압단 패드(VDDPAD12)에 전원 전압을 제공하면 B1 전원 전압 라인(VDD-TOL1)에 전원 전압이 전달되므로, B1 전원 전압 라인(VDD-TOL1)에 별도의 전원 전압단 패드를 구비하지 않고도 전원 전압을 효과적으로 전달할 수 있다.
제 2 반도체 회로 블록이 제 2 입출력 패드(IOPAD12)를 구비하는 경우에는 제 2 입출력 패드(IOPAD12)와 A2 전원 전압 라인 사이(VDDO2)에 연결되어 있는 제 2 풀업 소자(UP12), 제 2 입출력 패드(IOPAD12)에 드레인이 연결되어 있는 A2 모스 트랜지스터(MNA2)와 상기 A2 모스 트랜지스터(MNA2)의 소스에 드레인이 연결되어 있으며 제 2 접지 전압 라인(VSS2)에 소스가 연결되어 있는 B2 모스 트랜지스터(MNB2)를 구비하는 제 2 풀다운 소자(DOWN12) 및 A2 모스 트랜지스터(MNA2)의 게이트에 연결되어 있으며 A2 전원 전압 라인(VDDO2)과 절연되어 있는 B2 전원 전압 라인(VDD-TOL2)를 더 포함한다.
그리고 상기 A1 전원 전압 라인(VDDO1)과 상기 B2 전원 전압 라인(VDD-TOL2)은 연결되어 있고, 상기 B1 전원 전압 라인(VDD-TOL1)과 상기 A2 전원 전압 라인(VDDO2)은 연결되어 있으며, 상기 제 1 접지 전압 라인(VSS1)과 상기 제 2 접지 전압 라인(VSS2)은 연결되어 있다. 그럼으로써 제 1 전원 전압단 패드(VDDPAD11)에 전원 전압을 제공하면 상기 A1 전원 전압 라인(VDDO1)과 상기 제 B2 전원 전압 라인(VDD-TOL2)에 전원 전압이 전달되고, 제 2 전원 전압단 패드(VDDPAD12)에 전원 전압을 제공하면 상기 B1 전원 전압 라인(VDD-TOL1)과 상기 A2 전원 전압 라인(VDDO2)에 전원 전압이 전달되므로, 상기 B1 전원 전압 라인(VDD-TOL1)과 상기 B2 전원 전압 라인(VDD-TOL2)에 별도의 전원 전압단 패드를 구비하지 않고도 전원 전압을 효과적으로 전달할 수 있다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD11)와 상기 A1 전원 전압 라인(VDDO1) 사이에 연결되어 상기 입출력 패드(IOPAD11)와 상기 A1 전원 전압 라인(VDDO1)을 전기적으로 절연시키는 분리 소자(P11)를 더 포함하는 것이 바람직하다. 상기 분리 소자(P11)를 더 포함함으로써 서로 다른 동작전압을 갖는 회로들로 구성된 반도체 칩에서 입출력 패드(IOPAD11)에 A1 전원 전압 라인(VDD)보다 높거나 낮은 전압이 인가되는 경우에도 제 1 입출력 패드(IOPAD11)와 A1 전원 전압 라인(VDDO1) 사이에 전류 경로가 발생되지 않아서 입력 버퍼(Input Buffer11)에 인가된 전압을 그대로 전달할 수 있다.
상기 분리 소자(P11)는 A1 전원 전압 라인(VDDO1)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD11)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC1)와 C 피채널 모스 트랜지스터(MPC1)의 드레인에 소스가 연결되어 있고, 게이트가 A1 전원 전압 라인(VDDO1)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD11)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD1)를 구비한다.
제 2 반도체 회로 블록은 제 2 입출력 패드(IOPAD12)와 상기 A2 전원 전압 라인(VDDO2) 사이에 연결되어 상기 입출력 패드(IOPAD12)와 상기 A2 전원 전압 라인(VDDO2)을 전기적으로 절연시키는 분리 소자(P12)를 더 포함하는 것이 상술한 것처럼, 바람직하다.
상기 분리 소자(P12)는 A2 전원 전압 라인(VDDO2)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD12)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC2)와 C 피채널 모스 트랜지스터(MPC2)의 드레인에 소스가 연결되어 있고, 게이트가 A2 전원 전압 라인(VDDO2)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD12)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD2)를 구비한다.
본 발명의 제 2 실시예에 따른 반도체 집적 회로는 제 3 반도체 회로 블록을 더 포함할 수 있다. 제 3 반도체 회로 블록은 제 3 입출력 패드(IOPAD13), 상기 제 3 입출력 패드(IOPAD13)에 일측이 연결되어 있는 제 3 풀업 소자(UP13), 상기 제 3 입출력 패드(IOPAD13)에 드레인이 연결되어 있는 A3 모스 트랜지스터(MNA3)와 상기 A3 모스 트랜지스터(MNA3)의 소스에 드레인이 연결되어 있는 B3 모스 트랜지스터(MNB3)를 구비하는 제 3 풀다운 소자(DOWN13), 상기 제 3 풀업 소자(UP13)의 타측에 연결되어 있는 A3 전원 전압 라인(VDDO3), 상기 A3 모스 트랜지스터(MNA3)의 게이트에 연결되어 있으며 상기 A3 전원 전압 라인(VDDO3)과 절연되어 있는 B3 전원 전압 라인(VDD-TOL3) 및 상기 B3 모스 트랜지스터(MNB3)의 소스에 연결되어 있는 제 3 접지 전압 라인(VSS3)를 포함한다. 그리고 상기 A2 전원 전압 라인(VDDO2)과 상기 B3 전원 전압 라인(VDD-TOL3)은 연결되어 있고, 상기 B2 전원 전압 라인(VDD-TOL2)과 상기 A3 전원 전압 라인(VDDO3)은 연결되어 있으며, 상기 제 2 접지 전압 라인(VSS2)과 상기 제 3 접지 전압 라인(VSS3)은 연결되어 있다. 결국, A1 전원 전압 라인(VDDO1), B2 전원 전압 라인(VDD-TOL2) 및 A3 전원 전압 라인(VDDO3)이 연결되어 있으므로, 제 1 전원 전압단 패드(VDDPAD11)와 제 3 전원 전압단 패드(VDDPAD13)가 연결된다.
본 발명의 제 2 실시예에 따른 반도체 집적 회로는 m(m≥ 1) 개의 반도체 회로 블록을 더 포함한다. 상기 m 개의 반도체 회로 블록은 각각 입출력 패드(IOPAD10), 풀업 소자(UP10), 풀다운 소자(DOWN10), A 전원 전압 라인(VDDO), B 전원 전압 라인(VDD-TOL) 및 접지 전압 라인(VSS)를 포함하며, 상기 m 개의 반도체 회로 블록의 각각의 A 전원 전압 라인(VDDO)은 인접하는 반도체 회로 블록의 B 전원 전압 라인(VDD-TOL)과 연결되어 있고, 상기 m 개의 반도체 회로 블록의 각각의 B 전원 전압 라인(VDD-TOL)은 인접하는 반도체 회로 블록의 A 전원 전압 라인(VDDO)과 연결되어 있으며, 상기 m 개의 반도체 회로 블록의 각각의 접지 전압 라인(VSS)은 인접하는 반도체 회로 블록의 접지 전압 라인(VSS)과 연결되어 있다. 그럼으로써 각각의 반도체 회로 블록에 동일한 전원 전압을 전달할 수 있다. 따라서 본 발명의 제 2실시예에 따른 반도체 집적 회로는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있다.
도 8을 참조하여 본 발명의 제 3 실시예에 따른 반도체 집적 회로에 대해서 설명한다. 도 8은 본 발명의 제 3 실시예에 따른 반도체 집적 회로의 회로도이다. 본 발명의 제 3 실시예에 따른 반도체 집적 회로는 제 1 반도체 회로 블록과 제 2 반도체 회로 블록을 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD110), 상기 제 1 입출력 패드(IOPAD110)에 일측이 연결되어 있는 제 1 풀업 소자(UP110), 상기 제 1 입출력 패드(IOPAD110)에 드레인이 연결되어 있는 A1 모스 트랜지스터(MNA10)와 상기 A1 모스 트랜지스터(MNA10)의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터(MNB10)를 구비하는 제 1 풀다운 소자(DOWN110), 상기 제 1 풀업 소자(UP110)의 타측에 연결되어 있는 A1 전원 전압 라인(VDDO10), 상기 A1 모스 트랜지스터(MNA10)의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인(VDDO10)과 절연되어 있는 B1 전원 전압 라인(VDD-TOL10) 및 상기 B1 모스 트랜지스터(MNB10)의 소스에 연결되어 있는 제 1 접지 전압 라인(VSS10)를 포함한다.
제 2 반도체 회로 블록은 A1 전원 전압 라인(VDDO10)과 절연되어 있으며 B1 전원 전압 라인(VDD-TOL10)과 연결되어 있는 A2 전원 전압 라인(VDDO20) 및 제 1 접지 전압 라인(VSS10)과 절연되어 있는 제 2 접지 전압 라인(VSS20)을 포함한다.
제 2 반도체 회로 블록이 입출력 패드를 구비하지 않는 경우에는 반드시 정전기 방전 보호 반도체 소자를 포함할 필요는 없다. 단지 A2 전원 전압 라인(VDDO20)을 B1 전원 전압 라인(VDD-TOL10)과 연결함으로써 제 2 전원 전압단 패드(VDDPAD120)에 전원 전압을 제공하면 B1 전원 전압 라인(VDD-TOL10)에 전원 전압이 전달되므로, B1 전원 전압 라인(VDD-TOL10)에 별도의 전원 전압단 패드를 구비하지 않고도 전원 전압을 효과적으로 전달할 수 있다.
제 2 반도체 회로 블록이 제 2 입출력 패드(IOPAD120)를 구비하는 경우에는 제 2 입출력 패드(IOPAD120)와 A2 전원 전압 라인 사이(VDDO20)에 연결되어 있는 제 2 풀업 소자(UP120), 제 2 입출력 패드(IOPAD120)에 드레인이 연결되어 있는 A2 모스 트랜지스터(MNA20)와 상기 A2 모스 트랜지스터(MNA20)의 소스에 드레인이 연결되어 있으며 제 2 접지 전압 라인(VSS20)에 소스가 연결되어 있는 B2 모스 트랜지스터(MNB20)를 구비하는 제 2 풀다운 소자(DOWN120) 및 A2 모스 트랜지스터(MNA20)의 게이트에 연결되어 있으며 A2 전원 전압 라인(VDDO20)과 절연되어 있는 B2 전원 전압 라인(VDD-TOL20)를 더 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD110)와 상기 A1 전원 전압 라인(VDDO10) 사이에 연결되어 상기 입출력 패드(IOPAD110)와 상기 A1 전원 전압 라인(VDDO10)을 전기적으로 절연시키는 분리 소자(P110)를 더 포함하는 것이 바람직하다. 상기 분리 소자(P110)를 더 포함함으로써 서로 다른 동작전압을 갖는 회로들로 구성된 반도체 칩에서 입출력 패드(IOPAD110)에 A1 전원 전압 라인(VDD)보다 높거나 낮은 전압이 인가되는 경우에도 제 1 입출력 패드(IOPAD110)와 A1 전원 전압 라인(VDDO10) 사이에 전류 경로가 발생되지 않아서 입력 버퍼(Input Buffer110)에 인가된 전압을 그대로 전달할 수 있다.
상기 분리 소자(P110)는 A1 전원 전압 라인(VDDO10)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD110)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC10)와 C 피채널 모스 트랜지스터(MPC10)의 드레인에 소스가 연결되어 있고, 게이트가 A1 전원 전압 라인(VDDO10)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD110)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD10)를 구비한다.
제 2 반도체 회로 블록은 제 2 입출력 패드(IOPAD120)와 상기 A2 전원 전압 라인(VDDO20) 사이에 연결되어 상기 입출력 패드(IOPAD120)와 상기 A2 전원 전압 라인(VDDO20)을 전기적으로 절연시키는 분리 소자(P120)를 더 포함하는 것이 상술한 것처럼, 바람직하다.
상기 분리 소자(P120)는 A2 전원 전압 라인(VDDO20)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD120)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC20)와 C 피채널 모스 트랜지스터(MPC20)의 드레인에 소스가 연결되어 있고, 게이트가 A2 전원 전압 라인(VDDO20)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD120)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD20)를 구비한다.
본 발명의 제 3 실시예에 따른 반도체 집적 회로는 제 3 반도체 회로 블록을 더 포함한다. 제 3 반도체 회로 블록은 제 3 입출력 패드(IOPAD130), 상기 제 3 입출력 패드(IOPAD130)에 일측이 연결되어 있는 제 3 풀업 소자(UP130), 상기 제 3 입출력 패드(IOPAD130)에 드레인이 연결되어 있는 A3 모스 트랜지스터(MNA30)와 상기 A3 모스 트랜지스터(MNA30)의 소스에 드레인이 연결되어 있는 B3 모스 트랜지스터(MNB30)를 구비하는 제 3 풀다운 소자(DOWN130), 상기 제 3 풀업 소자(UP130)의 타측에 연결되어 있는 A3 전원 전압 라인(VDDO30), 상기 A3 모스 트랜지스터(MNA30)의 게이트에 연결되어 있으며 상기 A3 전원 전압 라인(VDDO30)과 절연되어 있는 B3 전원 전압 라인(VDD-TOL30) 및 상기 B3 모스 트랜지스터(MNB30)의 소스에 연결되어 있는 제 3 접지 전압 라인(VSS30)를 포함한다. 그리고 상기 B2 전원 전압 라인(VDD-TOL20)과 상기 A3 전원 전압 라인(VDDO30)은 연결되어 있으며, 상기 제 2 접지 전압 라인(VSS20)과 상기 제 3 접지 전압 라인(VSS30)은 절연되어 있다.
본 발명의 제 3 실시예에 따른 반도체 집적 회로는 m(m≥ 1) 개의 반도체 회로 블록을 더 포함한다. 상기 m 개의 반도체 회로 블록은 각각 입출력 패드(IOPAD10), 풀업 소자(UP10), 풀다운 소자(DOWN10), A 전원 전압 라인(VDDO), B 전원 전압 라인(VDD-TOL) 및 접지 전압 라인(VSS)를 포함하며, 상기 m 개의 반도체 회로 블록의 각각의 B 전원 전압 라인(VDD-TOL)은 인접하는 반도체 회로 블록의 A 전원 전압 라인(VDDO)과 연결되어 있으며, 상기 m 개의 반도체 회로 블록의 각각의 접지 전압 라인(VSS)은 인접하는 반도체 회로 블록의 접지 전압 라인(VSS)은 절연되어 있다. 그럼으로써 각각의 반도체 회로 블록의 A 전원 전압 라인(VDDO)은 인접하는 반도체 회로 블록의 A 전원 전압 라인(VDDO)과 절연되어 있으므로, 각각의 반도체 회로 블록에는 인접하는 반도체 회로 블록에 인가되는 전원 전압과 독립적으로 인가할 수 있다. 따라서 본 발명의 제 3 실시예에 따른 반도체 집적 회로는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있다.
본 발명의 제 3 실시예에 따른 반도체 집적 회로는 제 1 접지 라인(VSS10)에 애노드(anode)가 연결되어 있고 제 2 접지 라인(VSS20)에 캐소드(cathode)가 연결되어 있는 제 1 다이오드(D11)와 제 1 접지 라인(VSS10)에 캐소드가 연결되어 있고 제 2 접지 라인(VSS20)에 애노드가 연결되어 있는 제 2 다이오드(D12)를 포함하는 것이 바람직하다. 그럼으로써 제 1 접지 라인(VSS10)과 제 2 접지 라인(VSS20)은 전기적으로 분리되어 제 1 반도체 회로 블록과 제 2 반도체 회로 블록에 접지 전압을 독립적으로 인가할 수 있다.
또한, 본 발명의 제 3 실시예에 따른 반도체 집적 회로는 제 2 접지 라인(VSS20)에 애노드(anode)가 연결되어 있고 제 3 접지 라인(VSS30)에 캐소드(cathode)가 연결되어 있는 제 3 다이오드(D21)와 제 2 접지 라인(VSS20)에 캐소드가 연결되어 있고 제 3 접지 라인(VSS30)에 애노드가 연결되어 있는 제 4 다이오드(D22)를 더 포함하는 것이 바람직하다. 그럼으로써 제 2 접지 라인(VSS20)과 제 3 접지 라인(VSS30)은 전기적으로 분리되어 제 2 반도체 회로 블록과 제 3 반도체 회로 블록에 접지 전압을 독립적으로 인가 할 수 있다.
도 9을 참조하여 본 발명의 제 4 실시예에 따른 반도체 집적 회로에 대해서 설명한다. 도 9은 본 발명의 제 4 실시예에 따른 반도체 집적 회로의 회로도이다. 본 발명의 제 2 실시예에 따른 반도체 집적 회로는 제 1 반도체 회로 블록과 제 2 반도체 회로 블록을 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD11), 상기 제 1 입출력 패드(IOPAD11)에 일측이 연결되어 있는 제 1 풀업 소자(UP11), 상기 제 1 입출력 패드(IOPAD11)에 드레인이 연결되어 있는 A1 모스 트랜지스터(MNA1)와 상기 A1 모스 트랜지스터(MNA1)의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터(MNB1)를 구비하는 제 1 풀다운 소자(DOWN11), 상기 제 1 풀업 소자(UP11)의 타측에 연결되어 있는 A1 전원 전압 라인(VDDO1), 상기 A1 모스 트랜지스터(MNA1)의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인(VDDO1)과 절연되어 있는 B1 전원 전압 라인(VDD-TOL1), 상기 A1 전원 전압 라인(VDDO1)에 연결되어 있는 C1 전원 전압 라인(VDDP1) 및 상기 B1 모스 트랜지스터(MNB1)의 소스에 연결되어 있는 제 1 접지 전압 라인(VSS1)를 포함한다. A1 전원 전압 라인(VDDO1)은 출력 드라이버(output driver)에 전원 전압을 전달하는데 이용될 수 있고, C1 전원 전압 라인(VDDP1)은 프리-드라이버(pre-driver)에 전원 전압을 전달하는데 이용될 수 있다.
제 2 반도체 회로 블록은 A1 전원 전압 라인(VDDO1)과 절연되어 있는 A2 전원 전압 라인(VDDO2), A2 전원 전압 라인(VDDO2)과 연결되어 있으며 B1 전원 전압 라인(VDD-TOL1)과 연결되어 있는 C2 전원 전압 라인(VDDP2) 및 제 1 접지 전압 라인(VSS1)과 연결되어 있는 제 2 접지 전압 라인(VSS2)을 포함한다. 제 2 반도체 회로 블록이 입출력 패드를 구비하지 않는 경우에는 반드시 정전기 방전 보호 반도체 소자를 포함할 필요는 없다. 단지 C2 전원 전압 라인(VDDP2)을 B1 전원 전압 라인(VDD-TOL1)과 연결함으로써 제 2 전원 전압단 패드(VDDPAD12)에 전원 전압을 제공하면 B1 전원 전압 라인(VDD-TOL1)에 전원 전압이 전달되므로, B1 전원 전압 라인(VDD-TOL1)에 별도의 전원 전압단 패드를 구비하지 않고도 전원 전압을 효과적으로 전달할 수 있다.
제 2 반도체 회로 블록이 제 2 입출력 패드(IOPAD12)를 구비하는 경우에는 제 2 입출력 패드(IOPAD12)와 A2 전원 전압 라인 사이(VDDO2)에 연결되어 있는 제 2 풀업 소자(UP12), 상기 제 2 입출력 패드(IOPAD12)에 드레인이 연결되어 있는 A2 모스 트랜지스터(MNA2)와 상기 A2 모스 트랜지스터(MNA2)의 소스에 드레인이 연결되어 있으며 제 2 접지 전압 라인(VSS2)에 소스가 연결되어 있는 B2 모스 트랜지스터(MNB2)를 구비하는 제 2 풀다운 소자(DOWN12) 및 상기 A2 모스 트랜지스터(MNA2)의 게이트에 연결되어 있으며 상기 A2 전원 전압 라인(VDDO2)과 절연되어 있는 B2 전원 전압 라인(VDD-TOL2)를 더 포함한다. 그리고 상기 C1 전원 전압 라인(VDDP1)과 상기 B2 전원 전압 라인(VDD-TOL2)은 연결되어 있고, 상기 B1 전원 전압 라인(VDD-TOL1)과 상기 C2 전원 전압 라인(VDDP2)은 연결되어 있으며, 상기 제 1 접지 전압 라인(VSS1)과 상기 제 2 접지 전압 라인(VSS2)은 연결되어 있다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD11)와 상기 A1 전원 전압 라인(VDDO1) 사이에 연결되어 상기 입출력 패드(IOPAD11)와 상기 A1 전원 전압 라인(VDDO1)을 전기적으로 절연시키는 분리 소자(P11)를 더 포함하는 것이 바람직하다. 상기 분리 소자(P11)를 더 포함함으로써 서로 다른 동작전압을 갖는 회로들로 구성된 반도체 칩에서 입출력 패드(IOPAD11)에 A1 전원 전압 라인(VDD)보다 높거나 낮은 전압이 인가되는 경우에도 제 1 입출력 패드(IOPAD11)와 A1 전원 전압 라인(VDDO1) 사이에 전류 경로가 발생되지 않아서 입력 버퍼(Input Buffer11)에 인가된 전압을 그대로 전달할 수 있다.
상기 분리 소자(P11)는 A1 전원 전압 라인(VDDO1)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD11)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC1)와 C 피채널 모스 트랜지스터(MPC1)의 드레인에 소스가 연결되어 있고, 게이트가 A1 전원 전압 라인(VDDO1)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD11)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD1)를 구비한다.
제 2 반도체 회로 블록은 제 2 입출력 패드(IOPAD12)와 상기 A2 전원 전압 라인(VDDO2) 사이에 연결되어 상기 입출력 패드(IOPAD12)와 상기 A2 전원 전압 라인(VDDO2)을 전기적으로 절연시키는 분리 소자(P12)를 더 포함하는 것이 상술한 것처럼, 바람직하다.
상기 분리 소자(P12)는 A2 전원 전압 라인(VDDO2)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD12)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC2)와 C 피채널 모스 트랜지스터(MPC2)의 드레인에 소스가 연결되어 있고, 게이트가 A2 전원 전압 라인(VDDO2)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD12)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD2)를 구비한다.
제 3 반도체 회로 블록은 제 3 입출력 패드(IOPAD13), 상기 제 3 입출력 패드(IOPAD13)에 일측이 연결되어 있는 제 3 풀업 소자(UP13), 상기 제 3 입출력 패드(IOPAD13)에 드레인이 연결되어 있는 A3 모스 트랜지스터(MNA3)와 상기 A3 모스 트랜지스터(MNA3)의 소스에 드레인이 연결되어 있는 B3 모스 트랜지스터(MNB3)를 구비하는 제 3 풀다운 소자(DOWN13), 상기 제 3 풀업 소자(UP13)의 타측에 연결되어 있는 A3 전원 전압 라인(VDDO3), 상기 A3 모스 트랜지스터(MNA3)의 게이트에 연결되어 있으며 상기 A3 전원 전압 라인(VDDO3)과 절연되어 있는 B3 전원 전압 라인(VDD-TOL3), 상기 A3 전원 전압 라인(VDDO3)에 연결되어 있는 C3 전원 전압 라인(VDDP3) 및 상기 B3 모스 트랜지스터(MNB3)의 소스에 연결되어 있는 제 3 접지 전압 라인(VSS3)를 포함한다. 그리고 상기 C2 전원 전압 라인(VDDP2)과 상기 B3 전원 전압 라인(VDD-TOL3)은 연결되어 있고, 상기 B2 전원 전압 라인(VDD-TOL2)과 상기 C3 전원 전압 라인(VDDP3)은 연결되어 있으며, 상기 제 2 접지 전압 라인(VSS2)과 상기 제 3 접지 전압 라인(VSS3)은 연결되어 있다.
결국, C1 전원 전압 라인(VDDP1), B2 전원 전압 라인(VDD-TOL2) 및 C3 전원 전압 라인(VDDP3)이 연결되어 있으므로, 제 1 전원 전압단 패드(VDDPAD11)와 제 3 전원 전압단 패드(VDDPAD13)가 연결된다.
본 발명의 제 4 실시예에 따른 반도체 집적 회로의 각각의 반도체 회로 블록은 A 전원 전압 라인(VDDO)에 연결되어 있는 C 전원 전압 라인(VDDP)을 더 구비하여, 인접하는 반도체 회로 블록의 B 전원 전압 라인(VDD-TOL)과 연결시키고, B 전원 전압 라인(VDD-TOL)을 인접하는 반도체 회로 블록의 C 전원 전압 라인(VDDP)과 연결시킨다. 그럼으로써 정전기 방전 시에 각각의 입출력 패드(IOPAD10)를 통하여 각각의 반도체 회로 블록의 A 모스 트랜지스터(MNA)의 게이트로 전달되는 정전기를 더욱더 억제하므로 정전기 방전 보호 특성이 향상될 수 있다. 따라서 본 발명의 제 4 실시예에 따른 반도체 집적 회로는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있다.
도 10을 참조하여 본 발명의 제 5 실시예에 따른 반도체 집적 회로에 대해서 설명한다. 도 10은 본 발명의 제 5 실시예에 따른 반도체 집적 회로의 회로도이다. 본 발명의 제 5 실시예에 따른 반도체 집적 회로는 제 1 반도체 회로 블록과 제 2 반도체 회로 블록을 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD110), 상기 제 1 입출력 패드(IOPAD110)에 일측이 연결되어 있는 제 1 풀업 소자(UP110), 상기 제 1 입출력 패드(IOPAD110)에 드레인이 연결되어 있는 A1 모스 트랜지스터(MNA10)와 상기 A1 모스 트랜지스터(MNA10)의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터(MNB10)를 구비하는 제 1 풀다운 소자(DOWN110), 상기 제 1 풀업 소자(UP110)의 타측에 연결되어 있는 A1 전원 전압 라인(VDDO10), 상기 A1 모스 트랜지스터(MNA10)의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인(VDDO10)과 절연되어 있는 B1 전원 전압 라인(VDD-TOL10), 상기 A1 전원 전압 라인(VDDO10)에 연결되어 있는 C1 전원 전압 라인(VDDP10) 및 상기 B1 모스 트랜지스터(MNB10)의 소스에 연결되어 있는 제 1 접지 전압 라인(VSS10)를 포함한다. A1 전원 전압 라인(VDDO10)은 출력 드라이버(output driver)에 전원 전압을 전달하는데 이용될 수 있고, C1 전원 전압 라인(VDDP10)은 프리-드라이버(pre-driver)에 전원 전압을 전달하는데 이용될 수 있다.
제 2 반도체 회로 블록은 A1 전원 전압 라인(VDDO10)과 절연되어 있는 A2 전원 전압 라인(VDDO20), A2 전원 전압 라인(VDDO20)과 연결되어 있으며 B1 전원 전압 라인(VDD-TOL10)과 연결되어 있는 C2 전원 전압 라인(VDDP20) 및 제 1 접지 전압 라인(VSS10)과 절연되어 있는 제 2 접지 전압 라인(VSS20)을 포함한다.
제 2 반도체 회로 블록이 입출력 패드를 구비하지 않는 경우에는 반드시 정전기 방전 보호 반도체 소자를 포함할 필요는 없다. 단지 C2 전원 전압 라인(VDDP20)을 B1 전원 전압 라인(VDD-TOL10)과 연결함으로써 제 2 전원 전압단 패드(VDDPAD120)에 전원 전압을 제공하면 B1 전원 전압 라인(VDD-TOL10)에 전원 전압이 전달되므로, B1 전원 전압 라인(VDD-TOL10)에 별도의 전원 전압단 패드를 구비하지 않고도 전원 전압을 효과적으로 전달할 수 있다.
제 2 반도체 회로 블록이 제 2 입출력 패드(IOPAD120)를 구비하는 경우에는 제 2 입출력 패드(IOPAD120)와 A2 전원 전압 라인 사이(VDDO20)에 연결되어 있는 제 2 풀업 소자(UP120), 상기 제 2 입출력 패드(IOPAD120)에 드레인이 연결되어 있는 A2 모스 트랜지스터(MNA20)와 상기 A2 모스 트랜지스터(MNA20)의 소스에 드레인이 연결되어 있으며 제 2 접지 전압 라인(VSS20)에 소스가 연결되어 있는 B2 모스 트랜지스터(MNB20)를 구비하는 제 2 풀다운 소자(DOWN120) 및 상기 A2 모스 트랜지스터(MNA20)의 게이트에 연결되어 있으며 상기 A2 전원 전압 라인(VDDO20)과 절연되어 있는 B2 전원 전압 라인(VDD-TOL20)를 더 포함한다.
제 1 반도체 회로 블록은 제 1 입출력 패드(IOPAD110)와 상기 A1 전원 전압 라인(VDDO10) 사이에 연결되어 상기 입출력 패드(IOPAD110)와 상기 A1 전원 전압 라인(VDDO10)을 전기적으로 절연시키는 분리 소자(P110)를 더 포함하는 것이 바람직하다. 상기 분리 소자(P110)를 더 포함함으로써 서로 다른 동작전압을 갖는 회로들로 구성된 반도체 칩에서 입출력 패드(IOPAD110)에 A1 전원 전압 라인(VDD)보다 높거나 낮은 전압이 인가되는 경우에도 제 1 입출력 패드(IOPAD110)와 A1 전원 전압 라인(VDDO10) 사이에 전류 경로가 발생되지 않아서 입력 버퍼(Input Buffer110)에 인가된 전압을 그대로 전달할 수 있다.
상기 분리 소자(P110)는 A1 전원 전압 라인(VDDO10)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD110)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC10)와 C 피채널 모스 트랜지스터(MPC10)의 드레인에 소스가 연결되어 있고, 게이트가 A1 전원 전압 라인(VDDO10)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD110)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD10)를 구비한다.
제 2 반도체 회로 블록은 제 2 입출력 패드(IOPAD120)와 상기 A2 전원 전압 라인(VDDO20) 사이에 연결되어 상기 입출력 패드(IOPAD120)와 상기 A2 전원 전압 라인(VDDO20)을 전기적으로 절연시키는 분리 소자(P120)를 더 포함하는 것이 상술한 것처럼, 바람직하다.
상기 분리 소자(P120)는 A2 전원 전압 라인(VDDO20)에 소스가 연결되어 있고, 게이트가 입출력 패드(IOPAD120)에 연결되어 있는 C 피채널 모스 트랜지스터(MPC20)와 C 피채널 모스 트랜지스터(MPC20)의 드레인에 소스가 연결되어 있고, 게이트가 A2 전원 전압 라인(VDDO20)에 연결되어 있으며, 드레인이 입출력 패드(IOPAD120)에 연결되어 있는 D 피채널 모스 트랜지스터(MPD20)를 구비한다.
제 3 반도체 회로 블록은 제 3 입출력 패드(IOPAD130), 상기 제 3 입출력 패드(IOPAD130)에 일측이 연결되어 있는 제 3 풀업 소자(UP130), 상기 제 3 입출력 패드(IOPAD130)에 드레인이 연결되어 있는 A3 모스 트랜지스터(MNA30)와 상기 A3 모스 트랜지스터(MNA30)의 소스에 드레인이 연결되어 있는 B3 모스 트랜지스터(MNB30)를 구비하는 제 3 풀다운 소자(DOWN130), 상기 제 3 풀업 소자(UP130)의 타측에 연결되어 있는 A3 전원 전압 라인(VDDO30), 상기 A3 모스 트랜지스터(MNA30)의 게이트에 연결되어 있으며 상기 A3 전원 전압 라인(VDDO30)과 절연되어 있는 B3 전원 전압 라인(VDD-TOL30), 상기 A3 전원 전압 라인(VDDO30)에 연결되어 있는 C3 전원 전압 라인(VDDP30) 및 상기 B3 모스 트랜지스터(MNB30)의 소스에 연결되어 있는 제 3 접지 전압 라인(VSS30)를 포함한다. 그리고 상기 B2 전원 전압 라인(VDD-TOL20)과 상기 C3 전원 전압 라인(VDDP30)은 연결되어 있으며, 상기 제 2 접지 전압 라인(VSS20)과 상기 제 3 접지 전압 라인(VSS30)은 절연되어 있다.
본 발명의 제 5 실시예에 따른 반도체 집적 회로의 각각의 반도체 회로 블록은 A 전원 전압 라인(VDDO)에 연결되어 있는 C 전원 전압 라인(VDDP)을 더 구비하여, 인접하는 반도체 회로 블록의 B 전원 전압 라인(VDD-TOL)과 연결시킨다. 그럼으로써 정전기 방전 시에 각각의 입출력 패드(IOPAD10)를 통하여 각각의 반도체 회로 블록의 A 모스 트랜지스터(MNA)의 게이트로 전달되는 정전기를 더욱더 억제하므로 정전기 방전 보호 특성이 향상될 수 있다. 따라서 본 발명의 제 5 실시예에 따른 반도체 집적 회로는 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있다.
본 발명의 제 5 실시예에 따른 반도체 집적 회로는 제 1 접지 라인(VSS10)에 애노드(anode)가 연결되어 있고 제 2 접지 라인(VSS20)에 캐소드(cathode)가 연결되어 있는 제 1 다이오드(D11)와 제 1 접지 라인(VSS10)에 캐소드가 연결되어 있고 제 2 접지 라인(VSS20)에 애노드가 연결되어 있는 제 2 다이오드(D12)를 포함하는 것이 바람직하다. 그럼으로써 제 1 접지 라인(VSS10)과 제 2 접지 라인(VSS20)은 전기적으로 분리되어 제 1 반도체 회로 블록과 제 2 반도체 회로 블록에 접지 전압을 독립적으로 인가 할 수 있다.
또한, 본 발명의 제 5 실시예에 따른 반도체 집적 회로는 제 2 접지 라인(VSS20)에 애노드(anode)가 연결되어 있고 제 3 접지 라인(VSS30)에 캐소드(cathode)가 연결되어 있는 제 3 다이오드(D21)와 제 2 접지 라인(VSS20)에 캐소드가 연결되어 있고 제 3 접지 라인(VSS30)에 애노드가 연결되어 있는 제 4 다이오드(D22)를 더 포함하는 것이 바람직하다. 그럼으로써 제 2 접지 라인(VSS20)과 제 3 접지 라인(VSS30)은 전기적으로 분리되어 제 2 반도체 회로 블록과 제 3 반도체 회로 블록에 접지 전압을 독립적으로 인가 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, 좁은 면적을 차지하면서도 제조 공정 단계가 추가되지 않고 정전기 방전 보호 특성을 향상시킬 수 있는 정전기 방전(Electro Static Discharge; ESD) 보호 반도체 소자 및 이를 포함하는 반도체 집적 회로를 제공할 수 있다.
도 1은 종래의 정전기 방전 보호 반도체 소자의 회로도이다.
도 2는 도 1의 정전기 방전 보호 반도체 소자의 정전기 방전 특성을 나타내는 그래프이다.
도 3은 도 1의 정전기 방전 보호 반도체 소자 의 부분적인 횡단면도로서, 기생 바이폴라 트랜지스터를 도시하는 도면이다.
도 4는 본 발명의 일실시예에 따른 정전기 방전 보호 반도체 소자의 회로도이다.
도 5는 도 4의 정전기 방전 보호 반도체 소자의 부분적인 횡단면도로서, 기생 바이폴라 트랜지스터를 도시한 도면이다.
도 6은 도 4의 정전기 방전 보호 반도체 소자의 정전기 방전 특성을 측정한 것을 도시하는 그래프이다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 집적 회로의 회로도이다.
도 8은 본 발명의 제 3 실시예에 따른 반도체 집적 회로의 회로도이다.
도 9는 본 발명의 제 4 실시예에 따른 반도체 집적 회로의 회로도이다.
도 10은 본 발명의 제 5 실시예에 따른 반도체 집적 회로의 회로도이다.
(도면의 주요 부분에 대한 부호의 설명)
IOPAD10, IOPAD11, IOPAD12, IOPAD13, IOPAD110, IOPAD120, IOPAD130: 입출력 패드
UP10, UP11, UP12, UP13, UP110, UP120, UP130: 풀업 소자
DOWN10, DOWN11, DOWN 12, DOWN13, DOWN110, DOWN120, DOWN130: 풀다운 소자
VDDO, VDDO1, VDDO2, VDDO3, VDDO10, VDDO20, VDDO30: A 전원 전압 라인
VDD-TOL, VDD-TOL1, VDD-TOL2, VDD-TOL3, VDD-TOL10, VDD-TOL20, VDD-TOL30: B 전원 전압 라인
VDDP1, VDDP2, VDDP3, VDDP10, VDDP20, VDDP30: C 전원 전압 라인
P10, P11, P12, P13, P110, P120, P130: 분리 소자

Claims (36)

  1. 입출력 패드;
    상기 입출력 패드에 일측이 연결되어 있는 풀업 소자;
    상기 입출력 패드에 드레인이 연결되어 있는 A 모스 트랜지스터와 상기 A 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B 모스 트랜지스터를 구비하는 풀다운 소자;
    상기 풀업 소자의 타측에 연결되어 있는 A 전원 전압 라인;
    상기 A 모스 트랜지스터의 게이트에 연결되어 있으며, 상기 A 전원 전압 라인과 절연되어 있는 B 전원 전압 라인; 및
    상기 B 모스 트랜지스터의 소스에 연결되어 있는 접지 전압 라인을 포함하는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  2. 제1항에 있어서,
    상기 풀업 소자는 피채널(p-channel) 모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  3. 제2항에 있어서,
    상기 피채널 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  4. 제1항에 있어서,
    상기 풀다운 소자내 A 모스 트랜지스터와 B 모스 트랜지스터는 엔채널(n-channel) 모스 트랜지스터인 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  5. 제4항에 있어서,
    상기 B 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  6. 제4항에 있어서,
    상기 모스 트랜지스터들은 모두 반도체 기판상에 형성되어 있는 동일한 우물 영역(well)에 형성되어 있는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  7. 제1항에 있어서,
    상기 입출력 패드와 상기 A 전원 전압 라인 사이에 연결되어 상기 입출력 패드와 상기 A 전원 전압 라인을 전기적으로 절연시키는 분리 소자를 더 포함하는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  8. 제7항에 있어서,
    상기 분리 소자는 상기 A 전원 전압 라인에 소스가 연결되어 있고, 게이트가 상기 입출력 패드에 연결되어 있는 C 피채널(p-channel) 모스 트랜지스터와 상기 C 피채널 모스 트랜지스터의 드레인에 소스가 연결되어 있고, 게이트가 상기 A 전원 전압 라인에 연결되어 있으며, 드레인이 상기 입출력 패드에 연결되어 있는 D 피채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  9. 제 1 입출력 패드, 상기 제 1 입출력 패드에 일측이 연결되어 있는 제 1 풀업 소자, 상기 제 1 입출력 패드에 드레인이 연결되어 있는 A1 모스 트랜지스터와 상기 A1 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터를 구비하는 제 1 풀다운 소자, 상기 제 1 풀업 소자의 타측에 연결되어 있는 A1 전원 전압 라인, 상기 A1 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인과 절연되어 있는 B1 전원 전압 라인 및 상기 B1 모스 트랜지스터의 소스에 연결되어 있는 제 1 접지 전압 라인를 포함하는 제 1 반도체 회로 블록; 및
    상기 A1 전원 전압 라인과 절연되어 있으며 상기 B1 전원 전압 라인과 연결되어 있는 A2 전원 전압 라인을 포함하는 제 2 반도체 회로 블록을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 제 1 풀업 소자는 피채널(p-channel) 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 피채널 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  12. 제9항에 있어서,
    상기 제 2 반도체 회로 블록은 상기 제 1 접지 라인과 연결되어 있는 제 2 접지 전압 라인을 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  13. 제9항에 있어서,
    상기 제 2 반도체 회로 블록은 제 2 접지 전압 라인을 더 포함하며, 상기 제 1 접지 라인에 애노드가 연결되어 있고 상기 제 2 접지 전압 라인에 캐소드가 연결되어 있는 제 1 다이오드와 상기 제 1 접지 라인에 캐소드가 연결되어 있고 상기 제 2 접지 라인에 애노드가 연결되어 있는 제 2 다이오드를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제9항에 있어서,
    상기 제 2 반도체 회로 블록은 제 2 입출력 패드, 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인 사이에 연결되어 있는 제 2 풀업 소자, 상기 제 2 입출력 패드에 드레인이 연결되어 있는 A2 모스 트랜지스터와 상기 A2 모스 트랜지스터의 소스에 드레인이 연결되어 있으며 상기 제 2 접지 전압 라인에 소스가 연결되어 있는 B2 모스 트랜지스터를 구비하는 제 2 풀다운 소자 및 상기 A2 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A2 전원 전압 라인과 절연되어 있는 B2 전원 전압 라인를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  15. 제14항에 있어서,
    상기 A1 전원 전압 라인과 상기 B2 전원 전압 라인은 연결되어 있는 것을 특징으로 하는 반도체 집적 회로.
  16. 제9항에 있어서,
    상기 A1 모스 트랜지스터 및 상기 B1 모스 트랜지스터는 엔채널 모스 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  17. 제16항에 있어서,
    상기 B1 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  18. 제16항에 있어서,
    상기 A1 모스 트랜지스터와 상기 B1 모스 트랜지스터는 반도체 기판상에 형성되어 있는 동일한 우물 영역(well)에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  19. 제9항에 있어서,
    상기 제 1 반도체 회로 블록은 상기 제 1 입출력 패드와 상기 A1 전원 전압 라인 사이에 연결되어 상기 제 1 입출력 패드와 상기 A1 전원 전압 라인을 전기적으로 절연시키는 제 1 분리 소자를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서,
    상기 제 1 분리 소자는 상기 A1 전원 전압 라인에 소스가 연결되어 있고, 게이트가 상기 제 1 입출력 패드에 연결되어 있는 C1 피채널 모스 트랜지스터와 상기 C1 피채널 모스 트랜지스터의 드레인에 소스가 연결되어 있고, 게이트가 상기 A1 전원 전압 라인에 연결되어 있으며, 드레인이 상기 제 1 입출력 패드에 연결되어 있는 D1 피채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  21. 제14항에 있어서,
    상기 제 2 반도체 회로 블록은 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인 사이에 연결되어 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인을 전기적으로 절연시키는 제 2 분리 소자를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  22. 제21항에 있어서,
    상기 제 2 분리 소자는 상기 A2 전원 전압 라인에 소스가 연결되어 있고, 게이트가 상기 제 2 입출력 패드에 연결되어 있는 C2 피채널 모스 트랜지스터와 상기 C2 피채널 모스 트랜지스터의 드레인에 소스가 연결되어 있고, 게이트가 상기 A2 전원 전압 라인에 연결되어 있으며, 드레인이 상기 제 2 입출력 패드에 연결되어 있는 D2 피채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  23. 제 1 입출력 패드, 상기 제 1 입출력 패드에 일측이 연결되어 있는 제 1 풀업 소자, 상기 제 1 입출력 패드에 드레인이 연결되어 있는 A1 모스 트랜지스터와 상기 A1 모스 트랜지스터의 소스에 드레인이 연결되어 있는 B1 모스 트랜지스터를 구비하는 제 1 풀다운 소자, 상기 제 1 풀업 소자의 타측에 연결되어 있는 A1 전원 전압 라인, 상기 A1 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A1 전원 전압 라인과 절연되어 있는 B1 전원 전압 라인, 상기 A1 전원 전압 라인에 연결되어 있는 C1 전원 전압 라인 및 상기 B1 모스 트랜지스터의 소스에 연결되어 있는 제 1 접지 전압 라인를 포함하는 제 1 반도체 회로 블록; 및
    상기 A1 전원 전압 라인과 절연되어 있는 A2 전원 전압 라인 및 상기 A2 전원 전압 라인과 연결되어 있으며 상기 B1 전원 전압 라인과 연결되어 있는 C2 전원 전압 라인을 포함하는 제 2 반도체 회로 블록을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 제 1 풀업 소자는 피채널(p-channel) 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  25. 제24항에 있어서,
    상기 피채널 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  26. 제23항에 있어서,
    상기 제 2 반도체 회로 블록은 상기 제 1 접지 라인과 연결되어 있는 제 2 접지 전압 라인을 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  27. 제23항에 있어서,
    상기 제 2 반도체 회로 블록은 제 2 접지 전압 라인을 더 포함하며, 상기 제 1 접지 라인에 애노드가 연결되어 있고 상기 제 2 접지 전압 라인에 캐소드가 연결되어 있는 제 1 다이오드와 상기 제 1 접지 라인에 캐소드가 연결되어 있고 상기 제 2 접지 라인에 애노드가 연결되어 있는 제 2 다이오드를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  28. 제23항에 있어서,
    상기 제 2 반도체 회로 블록은 제 2 입출력 패드, 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인 사이에 연결되어 있는 제 2 풀업 소자, 상기 제 2 입출력 패드에 드레인이 연결되어 있는 A2 모스 트랜지스터와 상기 A2 모스 트랜지스터의 소스에 드레인이 연결되어 있으며 상기 제 2 접지 전압 라인에 소스가 연결되어 있는 B2 모스 트랜지스터를 구비하는 제 2 풀다운 소자 및 상기 A2 모스 트랜지스터의 게이트에 연결되어 있으며 상기 A2 전원 전압 라인과 절연되어 있는 B2 전원 전압 라인를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  29. 제28항에 있어서,
    상기 C1 전원 전압 라인과 상기 B2 전원 전압 라인은 연결되어 있는 것을 특징으로 하는 반도체 집적 회로.
  30. 제23항에 있어서,
    상기 A1 모스 트랜지스터 및 상기 B1 모스 트랜지스터는 엔채널 모스 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
  31. 제30항에 있어서,
    상기 B1 모스 트랜지스터의 게이트는 프리-드라이버(pre-driver)의 신호에 의해 제어되는 것을 특징으로 하는 정전기 방전 보호 반도체 소자.
  32. 제23항에 있어서,
    상기 A1 모스 트랜지스터와 상기 B1 모스 트랜지스터는 반도체 기판상에 형성되어 있는 동일한 우물 영역에 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
  33. 제23항에 있어서,
    상기 제 1 반도체 회로 블록은 상기 제 1 입출력 패드와 상기 A1 전원 전압 라인 사이에 연결되어 상기 제 1 입출력 패드와 상기 A1 전원 전압 라인을 전기적으로 절연시키는 제 1 분리 소자를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  34. 제33항에 있어서,
    상기 제 1 분리 소자는 상기 A1 전원 전압 라인에 소스가 연결되어 있고, 게이트가 상기 제 1 입출력 패드에 연결되어 있는 C1 피채널 모스 트랜지스터와 상기 C1 피채널 모스 트랜지스터의 드레인에 소스가 연결되어 있고, 게이트가 상기 A1 전원 전압 라인에 연결되어 있으며, 드레인이 상기 제 1 입출력 패드에 연결되어 있는 D1 피채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  35. 제28항에 있어서,
    상기 제 2 반도체 회로 블록은 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인 사이에 연결되어 상기 제 2 입출력 패드와 상기 A2 전원 전압 라인을 전기적으로 절연시키는 제 2 분리 소자를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  36. 제35항에 있어서,
    상기 제 2 분리 소자는 상기 A2 전원 전압 라인에 소스가 연결되어 있고, 게이트가 상기 제 2 입출력 패드에 연결되어 있는 C2 피채널 모스 트랜지스터와 상기 C2 피채널 모스 트랜지스터의 드레인에 소스가 연결되어 있고, 게이트가 상기 A2 전원 전압 라인에 연결되어 있으며, 드레인이 상기 제 2 입출력 패드에 연결되어 있는 D2 피채널 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
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CNB2004800413935A CN100541800C (zh) 2004-02-07 2004-12-30 具有静电放电保护功能的缓冲器电路
DE112004002717T DE112004002717B4 (de) 2004-02-07 2004-12-30 Pufferschaltung und Pufferschaltungsanordnung mit elektrostatischem Entladeschutz
JP2006552037A JP5085139B2 (ja) 2004-02-07 2004-12-30 静電気保護機能を有するバッファ回路
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744123B1 (ko) * 2006-01-27 2007-08-01 삼성전자주식회사 정전기 방전에 대한 내성을 향상시킨 ｅｓｄ 보호회로

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838937B1 (en) * 2005-09-23 2010-11-23 Cypress Semiconductor Corporation Circuits providing ESD protection to high voltage laterally diffused metal oxide semiconductor (LDMOS) transistors
KR101238005B1 (ko) * 2006-05-17 2013-03-04 엘지디스플레이 주식회사 유기전계발광표시장치
US7768068B1 (en) 2006-06-05 2010-08-03 Cypress Semiconductor Corporation Drain extended MOS transistor with increased breakdown voltage
US7667241B1 (en) 2006-09-26 2010-02-23 Cypress Semiconductor Corporation Electrostatic discharge protection device
US8737027B1 (en) 2007-07-27 2014-05-27 Cypress Semiconductor Corporation ESD protection device with charge collections regions
US7672101B2 (en) * 2007-09-10 2010-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit and method
US8283727B1 (en) 2008-05-02 2012-10-09 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
US8143673B1 (en) 2008-05-02 2012-03-27 Cypress Semiconductor Corporation Circuit with electrostatic discharge protection
KR101633858B1 (ko) * 2009-02-17 2016-06-28 삼성전자주식회사 패드인터페이스회로 및 패드인터페이스회로 신뢰성 향상방법
KR20120047094A (ko) * 2010-11-03 2012-05-11 삼성전자주식회사 반도체 장치, 이의 제조 방법, 및 이를 포함하는 시스템들
US8830639B2 (en) * 2011-01-14 2014-09-09 Fairchild Semiconductor Corporation ESD protection against charge coupling
CN103187411B (zh) * 2011-12-30 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件的保护电路
TW201532386A (zh) * 2014-02-11 2015-08-16 Advanced Analog Technology Inc 可快速切換閘極電位之輸出緩衝器及靜電防護電路
CN104578035B (zh) * 2015-01-26 2017-09-15 浪潮电子信息产业股份有限公司 一种基于双向i/o缓冲的esd保护电路
CN106129056A (zh) * 2016-07-01 2016-11-16 中国电子科技集团公司第五十八研究所 基于pd‑soi工艺的高esd耐受能力的输出结构
CN114220807B (zh) * 2022-02-22 2022-08-09 上海天马微电子有限公司 驱动基板、发光面板及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381059A (en) * 1993-12-30 1995-01-10 Intel Corporation CMOS tristateable buffer
KR0166509B1 (ko) * 1995-12-29 1999-01-15 김주용 정전기 보호 회로
JPH10242400A (ja) * 1997-02-18 1998-09-11 Motorola Inc 静電気放電の保護のための回路
US6300800B1 (en) * 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
US6327126B1 (en) * 2000-01-28 2001-12-04 Motorola, Inc. Electrostatic discharge circuit
US6385021B1 (en) * 2000-04-10 2002-05-07 Motorola, Inc. Electrostatic discharge (ESD) protection circuit
KR100429870B1 (ko) * 2001-02-14 2004-05-03 삼성전자주식회사 Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로
US6552583B1 (en) * 2001-10-11 2003-04-22 Pericom Semiconductor Corp. ESD-protection device with active R-C coupling to gate of large output transistor
KR100725361B1 (ko) * 2005-02-24 2007-06-07 삼성전자주식회사 이에스디 보호 소자 및 파워 클램프를 구비하는 멀티 파워블록형 집적 회로 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744123B1 (ko) * 2006-01-27 2007-08-01 삼성전자주식회사 정전기 방전에 대한 내성을 향상시킨 ｅｓｄ 보호회로

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