KR20020055935A - 정전기 방전 보호 회로 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 정전기 방전 보호 회로 및 그 제조 방법에 관한 것으로, 입력 패드와, 상기 입력 패드와 내부 회로 사이에 접속된 저항과, 상기 입력 패드와 저항 사이에 접속된 전송 게이트와, 상기 입력 패드와 전송 게이트 사이의 노드와 접지 단자 사이에 접속된 바이폴라 정션 트랜지스터와, 상기 전송 게이트와 상기 저항 사이의 노드와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터와, 상기 저항과 상기 내부 회로 사이의 노드와 접지 단자 사이에 접속된 제 3 NMOS 트랜지스터를 포함하여 이루어져 고속 회로의 집적 회로에 사용되는 혼합 문턱 전압 입출력 구조의 ESD 보호를 효과적으로 개선할 수 있어 집적 회로의 신회성을 향상시킬 수 있는 정전기 방전 보호 회로 및 그 제조 방법이 제시된다.
Description
본 발명은 정전기 방전(ElectroStatic Discharge: 이하, "ESD"라 함) 보호 회로에 관한 것으로, 특히 바이폴라 정션 트랜지스터와 두개의 NMOS 트랜지스터로 이루어진 전송 게이트를 이용하여 ESD 보호를 효과적으로 개선할 수 있어 집적 회로의 신회성을 향상시킬 수 있는 ESD 보호 회로에 관한 것이다.
메모리 소자의 집적 회로에서 발생되는 불량 모드에는 여러가지 있지만, 전기적 현상에 의한 모드로는 EOS와 ESD가 있다. 그중에서 ESD 현상은 정전기가 흐르면서 발생되는 현상으로, 이러한 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합 영역이나 콘택 또는 게이트 산화막 부분에서의 멜팅에 의한 불량 현상을 발생시킨다. ESD 현상은 발생 원인에 따라 HBM, MM, CDM으로 분류되며, 이러한 ESD 현상에 대해 내부 회로를 보호하기 위해 입력 패드에 ESD 보호 회로를 구성한다.
도 1은 종래의 ESD 보호 회로도로서, 입력 패드(11)와 내부 회로 사이에 저항(R11)이 접속되고, 입력 패드(11)와 저항(R11) 사이의 노드와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 직렬 접속되고, 저항(R11)과 내부 회로 사이의 노드와 접지 단자(Vss) 사이에 제 3 NMOS 트랜지스터(N13)가 다이오드 형태로 접속되어 있다.
상기와 같이 구성되는 종래의 ESD 보호 회로는 제 1 및 제 2 NMOS 트랜지스터의 ESD 방전 레벨이 낮다. 이것은 두개의 NMOS 트랜지스터를 통하여 항복이 발생하는 구조이기 때문에 ESD의 턴온 시간이 늦어 기생적인 트랜지스터의 동작이 많이 발생되기 때문이다. 따라서, 필요 이상의 접합부를 소모해야 되는데, 이는 기생 정전 용량을 증가시키는 문제를 발생시킨다. 고속 동작을 특징으로 하는 집적 회로에서는 핀의 기생 정전 용량의 크기를 매우 작게 요구하고 있어 이 문제를 해결하기는 어려웠다.
본 발명의 목적은 기생 정전 용량을 작게 발생시킬 수 있어 집적 회로의 신뢰성을 향상시킬 수 있는 ESD 보호 회로 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 전송 게이트를 사용하여 회로를 단절시키고, ESD 보호 트랜지스터를 형성하여 ESD의 특성을 확보할 수 있는 ESD 보호 회로 및 그 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 ESD 보호 회로는 입력 패드와,상기 입력 패드와 내부 회로 사이에 접속된 저항과, 상기 입력 패드와 저항 사이에 접속된 전송 게이트와, 상기 입력 패드와 전송 게이트 사이의 노드와 접지 단자 사이에 접속된 바이폴라 정션 트랜지스터와, 상기 전송 게이트와 상기 저항 사이의 노드와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터와, 상기 저항과 상기 내부 회로 사이의 노드와 접지 단자 사이에 접속된 제 3 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 ESD 회로의 제조 방법은 입력 패드와 내부 저항 사이에 바이폴라 정션 트랜지스터, 전송 게이트, 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터, 저항 및 제 3 NMOS 트랜지스터로 이루오진 정전기 방전 보호 회로의 제조 방법에 있어서, 상기 바이폴라 정션 트랜지스터 및 전송 게이트는 반도체 기판 상의 소정 영역에 다수의 필드 산화막을 형성하여 NMOS 트랜지스터 영역, 바이폴라 정션 트랜지스터 영역, 픽업 영역 및 웰 가드링 영역을 확정하는 단계와, 상기 NMOS 트랜지스터 영역의 반도체 기판 상부의 소정 영역에 게이트 전극을 형성한 후 저농도 불순물 이온 주입 공정을 실시하는 단계와, 상기 NMOS 트랜지스터 영역에 형성된 게이트 전극 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 고농도 불순물 이온 주입 공정을 실시하여 상기 NMOS 트랜지스터 영역에는 소오스 영역 및 드레인 영역을 형성하고, 상기 바이폴라 정션 트랜지스터 영역, 픽업 영역 및 웰 가드링 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 정전기 방전 보호 회로도.
도 2는 본 발명에 따른 정전기 방전 보호 회로도.
도 3은 본 발명에 따른 정전기 방전 보호 회로의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 입력 패드 R11 및 R21 : 제 1 및 제 2 저항
N11, N12 및 N13 : 제 1, 제 2 및 제 3 NMOS 트랜지스터
N21, N22 및 N23 : 제 1, 제 2 및 제 3 NMOS 트랜지스터
T21 : 전송 게이트B21 : 바이폴라 정션 트랜지스터
40 : NMOS 트랜지스터 영역50 : 바이폴라 정션 트랜지스터 영역
60 : 픽업 영역70 : 웰 가드링 영역
31 : 반도체 기판32 : 필드 산화막
33 : 게이트 전극34 : 스페이서
35 : 소오스 영역36 : 드레인 영역
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 ESD 보호 회로도로서, 다음과 같이 구성된다.
입력 패드(21)와 내부 회로 사이에 저항(R21)이 접속된다. 입력 패드(21)와 저항 사이에 전송 게이트(T21)가 접속된다. 전송 게이트(T21)는 두개의 NMOS 트랜지스터가 연결된 구조로서 두 부분은 각각 전원 전압(Vcc)에 따라 구동된다. 입력 패드(21)와 전송 게이트(T21) 사이의 노드와 접지 단자(Vss) 사이에 기생 성분의 바이폴라 정션 트랜지스터(B21)가 다이오드 형태로 접속된다. 전송 게이트(T21)와 저항(R21) 사이의 노드와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터 (N21 및 N22)가 직렬 접속된다. 저항과 내부 회로 사이의 노드와 접지 단자(Vss) 사이에 제 3 NMOS 트랜지스터(N23)가 다이오드 형태로 접속된다.
상기와 같이 구성되는 본 발명에 따른 ESD 보호 회로의 구동 방법을 설명하면 다음과 같다.
일반적인 DRAM의 구동에 있어서는 ESD 보호 회로는 작은 값을 가지는 저항으로 사용된다. 그런데, ESD 재핑 모드(zapping mode)에서는 ESD의 보호 역할을 한다. 즉, 기생 성분의 바이폴라 정션 트랜지스터(B21)가 대부분의 ESD에 의한 전류를 접지 단자(Vss)로 흘려주는 역할을 하고, 전송 게이트(T21)와 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)를 통해 ESD에 의한 전류를 접지 단자(Vss)로 흘려준다. 이렇게 3개의 트랜지스터를 통해 전류가 흐르기 때문에 저항이 커서 전류가 잘흐르지 않는다. 여기서, 전송 게이트(T21)의 채널 길이는 0.5㎛ 이상으로 하고, 입력 패드(21), 즉 보호하고자 하는 소자 쪽으로부터 1㎛ 이내로 전송 게이트(T21)를 설치한다. 한편, 전송 게이트(T21)를 턴온시키기 위한 게이트 바이어스는 입력 신호가 하이 상태로 인가되는 전압에 NMOS 트랜지스터의 문턱 전압인 0.7V 이상이 더 가해진 전압을 이용한다.
도 3은 본 발명에 따른 ESD 보호 회로의 단면도로서, 전송 게이트와 바이폴라 정션 트랜지스터의 단면도이다.
반도체 기판(31) 상의 소정 영역에 다수의 필드 산화막(32)을 형성한다. 다수의 필드 산화막(32)을 형성함으로써 NMOS 트랜지스터 영역(40), 바이폴라 정션 트랜지스터 영역(50), 픽업(pick up) 영역(60) 및 웰 가드링(well guard ring) 영역(70)이 확정된다. NMOS 트랜지스터 영역(40)의 반도체 기판(31) 상부의 소정 영역에 게이트 전극(33)을 형성한 후 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역을 형성한다. 게이트 전극(33) 측벽에 스페이서(34)를 형성한 후 전체 구조 상부에 고농도 불순물 이온 주입 공정을 실시하여 NMOS 트랜지스터 영역(40)에는 소오스 영역(35) 및 드레인 영역(36)을 형성한다. 그리고, 바이폴라 정션 트랜지스터 영역(50), 픽업(pick up) 영역(60) 및 웰 가드링(well guard ring) 영역(70)을 형성한다.
상술한 바와 같이 본 발명에 의하면 고속 회로의 집적 회로에 주로 사용되는 혼합 문턱 전압 입출력 단자의 ESD 보호를 효과적으로 개선할 수 있어 집적 회로의 신회성을 향상시킬 수 있다.
Claims (6)
- 입력 패드와,상기 입력 패드와 내부 회로 사이에 접속된 저항과,상기 입력 패드와 저항 사이에 접속된 전송 게이트와,상기 입력 패드와 전송 게이트 사이의 노드와 접지 단자 사이에 접속된 바이폴라 정션 트랜지스터와,상기 전송 게이트와 상기 저항 사이의 노드와 접지 단자 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터와,상기 저항과 상기 내부 회로 사이의 노드와 접지 단자 사이에 접속된 제 3 NMOS 트랜지스터를 포함하여 이루어진 것을 특징으로 하는 정전기 방전 보호 회로.
- 제 1 항에 있어서, 상기 전송 게이트는 두개의 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 정전기 방전 보호 회로.
- 제 1 항에 있어서, 상기 전송 게이트의 채널 길이는 0.5㎛ 이상인 것을 특징으로 하는 정전기 방전 회로.
- 제 1 항에 있어서, 상기 전송 게이트는 상기 입력 패드에서 1㎛ 이내로 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
- 제 1 항에 있어서, 상기 전송 게이트는 고전압과 NMOS 트랜지스터의 문턱 전압을 합한 전압에 의해 구동되는 것을 특징으로 하는 정전기 방전 보호 회로.]
- 입력 패드와 내부 저항 사이에 바이폴라 정션 트랜지스터, 전송 게이트, 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터, 저항 및 제 3 NMOS 트랜지스터로 이루오진 정전기 방전 보호 회로의 제조 방법에 있어서,상기 바이폴라 정션 트랜지스터 및 전송 게이트는 반도체 기판 상의 소정 영역에 다수의 필드 산화막을 형성하여 NMOS 트랜지스터 영역, 바이폴라 정션 트랜지스터 영역, 픽업 영역 및 웰 가드링 영역을 확정하는 단계와,상기 NMOS 트랜지스터 영역의 반도체 기판 상부의 소정 영역에 게이트 전극을 형성한 후 저농도 불순물 이온 주입 공정을 실시하는 단계와,상기 NMOS 트랜지스터 영역에 형성된 게이트 전극 측벽에 스페이서를 형성하는 단계와,전체 구조 상부에 고농도 불순물 이온 주입 공정을 실시하여 상기 NMOS 트랜지스터 영역에는 소오스 영역 및 드레인 영역을 형성하고, 상기 바이폴라 정션 트랜지스터 영역, 픽업 영역 및 웰 가드링 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 정전기 방전 보호 회로의 제조 방법.
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