JP2000269440A - Ｅｓｄ保護回路 - Google Patents
Ｅｓｄ保護回路Info
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Abstract
(57)【要約】
【課題】レイアウト面積を増大させることなく、半導体
装置のＥＳＤ耐性を向上させることができるＥＳＤ保護
回路を提供する。 【解決手段】コレクタとなるＰ型またはＮ型の半導体基
板、この半導体基板上に形成されるベースとなるＮ型ま
たはＰ型のウェル、および、このウェル内に形成される
エミッタとなるＰ型またはＮ型の拡散層からなる寄生バ
イポーラトランジスタと、電源とグランドとの間に存在
する寄生容量とを有し、寄生バイポーラトランジスタの
エミッタを、外部ピンが接続されるパッドに接続し、そ
のベースを、当該ベースのＮ型またはＰ型に対応して電
源またはグランドに接続し、そのコレクタを、当該コレ
クタのＰ型またはＮ型に対応してグランドまたは電源に
接続することにより、上記課題を解決する。
装置のＥＳＤ耐性を向上させることができるＥＳＤ保護
回路を提供する。 【解決手段】コレクタとなるＰ型またはＮ型の半導体基
板、この半導体基板上に形成されるベースとなるＮ型ま
たはＰ型のウェル、および、このウェル内に形成される
エミッタとなるＰ型またはＮ型の拡散層からなる寄生バ
イポーラトランジスタと、電源とグランドとの間に存在
する寄生容量とを有し、寄生バイポーラトランジスタの
エミッタを、外部ピンが接続されるパッドに接続し、そ
のベースを、当該ベースのＮ型またはＰ型に対応して電
源またはグランドに接続し、そのコレクタを、当該コレ
クタのＰ型またはＮ型に対応してグランドまたは電源に
接続することにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
回路を静電気放電（ＥＳＤ：Electro Static Discharg
e）による破壊から保護するためのＥＳＤ保護回路に関
するものである。
回路を静電気放電（ＥＳＤ：Electro Static Discharg
e）による破壊から保護するためのＥＳＤ保護回路に関
するものである。
【０００２】
【従来の技術】ＥＳＤとは、静電気を帯電した人体や物
体が、半導体装置の外部ピンを介して静電気を放電した
り、あるいは、半導体装置をパッケージに組み立てる時
や、半導体装置を搬送する時に半導体装置自身が帯電
し、人体や物体を介して放電することにより、半導体装
置の内部回路の一部が劣化あるいは破壊されるというも
のである。したがって、従来より、半導体装置では、そ
の内部回路を静電気放電から保護するＥＳＤ保護回路が
用いられている。
体が、半導体装置の外部ピンを介して静電気を放電した
り、あるいは、半導体装置をパッケージに組み立てる時
や、半導体装置を搬送する時に半導体装置自身が帯電
し、人体や物体を介して放電することにより、半導体装
置の内部回路の一部が劣化あるいは破壊されるというも
のである。したがって、従来より、半導体装置では、そ
の内部回路を静電気放電から保護するＥＳＤ保護回路が
用いられている。
【０００３】ここで、図４に、従来のＥＳＤ保護回路の
一例の構成回路図を示す。同図（ａ）に示すＥＳＤ保護
回路３６は、半導体装置の入力ピンに設けられるもの
で、入力ピン３８と入力バッファ４０との間に直列接続
された保護抵抗４２と、入力ピン３８から保護抵抗４２
までの配線ライン４４と電源ライン４６との間に順方向
に接続された保護ダイオード４８と、グランドライン５
０と配線ライン４４との間に順方向に接続された保護ダ
イオード５２とを有する。
一例の構成回路図を示す。同図（ａ）に示すＥＳＤ保護
回路３６は、半導体装置の入力ピンに設けられるもの
で、入力ピン３８と入力バッファ４０との間に直列接続
された保護抵抗４２と、入力ピン３８から保護抵抗４２
までの配線ライン４４と電源ライン４６との間に順方向
に接続された保護ダイオード４８と、グランドライン５
０と配線ライン４４との間に順方向に接続された保護ダ
イオード５２とを有する。
【０００４】また、同図（ｂ）に示すＥＳＤ保護回路５
４は、半導体装置の出力ピンに設けられるもので、同じ
く、出力バッファ５６の出力から出力ピン５８までの配
線ライン４４と電源ライン４６との間に順方向に接続さ
れた保護ダイオード４８と、グランドライン５０と配線
ライン４４との間に順方向に接続された保護ダイオード
５２とを有する。
４は、半導体装置の出力ピンに設けられるもので、同じ
く、出力バッファ５６の出力から出力ピン５８までの配
線ライン４４と電源ライン４６との間に順方向に接続さ
れた保護ダイオード４８と、グランドライン５０と配線
ライン４４との間に順方向に接続された保護ダイオード
５２とを有する。
【０００５】このＥＳＤ保護回路３６，５４を適用する
半導体装置において、例えば正電圧の静電気パルスが入
力ピン３８や出力ピン５８に印加されると、保護ダイオ
ード４８がオンしたり保護ダイオード５２がブレークダ
ウンし、電源ライン４６やグランドライン５０を介し
て、静電気パルスの高電圧による電流を電源ピンまたは
グランドピンから半導体装置の外部へ放電することによ
り、内部回路を静電破壊から防止することができる。
半導体装置において、例えば正電圧の静電気パルスが入
力ピン３８や出力ピン５８に印加されると、保護ダイオ
ード４８がオンしたり保護ダイオード５２がブレークダ
ウンし、電源ライン４６やグランドライン５０を介し
て、静電気パルスの高電圧による電流を電源ピンまたは
グランドピンから半導体装置の外部へ放電することによ
り、内部回路を静電破壊から防止することができる。
【０００６】一方、負電圧の静電気パルスが入力ピン３
８や出力ピン５８に印加されると、正電圧の静電気パル
スの場合とは逆に、保護ダイオード５２がオンしたり保
護ダイオード４８がブレークダウンする。このため、静
電気パルスの負電圧による電流は、グランドピンや電源
ピンから、電源ライン４６やグランドライン５０を介し
て入力ピン３８や出力ピン５８へ流れ、最終的に半導体
装置の外部へ放電される。
８や出力ピン５８に印加されると、正電圧の静電気パル
スの場合とは逆に、保護ダイオード５２がオンしたり保
護ダイオード４８がブレークダウンする。このため、静
電気パルスの負電圧による電流は、グランドピンや電源
ピンから、電源ライン４６やグランドライン５０を介し
て入力ピン３８や出力ピン５８へ流れ、最終的に半導体
装置の外部へ放電される。
【０００７】ところで、半導体装置の製造プロセスの微
細化に伴って、次第に素子のＥＳＤ耐量が十分取れなく
なっている。従来のＥＳＤ保護回路３６，５４では、電
源ライン４６やグランドライン５０の抵抗成分や容量成
分等の受動素子によるエネルギーの吸収が基本となって
いる。したがって、十分なＥＳＤ耐量を得るためには、
各素子のレイアウト面積を余り小さくすることができ
ず、レイアウト面積が増大するという問題がある。
細化に伴って、次第に素子のＥＳＤ耐量が十分取れなく
なっている。従来のＥＳＤ保護回路３６，５４では、電
源ライン４６やグランドライン５０の抵抗成分や容量成
分等の受動素子によるエネルギーの吸収が基本となって
いる。したがって、十分なＥＳＤ耐量を得るためには、
各素子のレイアウト面積を余り小さくすることができ
ず、レイアウト面積が増大するという問題がある。
【０００８】また、半導体装置の製造プロセスの微細化
により、現在では、１つの半導体チップ上に様々な回路
が搭載されている。したがって、それらの電源系統のノ
イズ干渉を防止するために、内部回路を分割して、それ
ぞれの内部回路に供給される電源系統（電源ピン、グラ
ンドピンや電源ライン、グランドライン）を分離する場
合がある。この場合、小規模な内部回路に供給されてい
る電源ラインやグランドラインに接続される寄生ダイオ
ード及び寄生容量が小さくなり、ＥＳＤ耐量を十分に確
保できないという問題がある。
により、現在では、１つの半導体チップ上に様々な回路
が搭載されている。したがって、それらの電源系統のノ
イズ干渉を防止するために、内部回路を分割して、それ
ぞれの内部回路に供給される電源系統（電源ピン、グラ
ンドピンや電源ライン、グランドライン）を分離する場
合がある。この場合、小規模な内部回路に供給されてい
る電源ラインやグランドラインに接続される寄生ダイオ
ード及び寄生容量が小さくなり、ＥＳＤ耐量を十分に確
保できないという問題がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、レイアウト面積
を増大させることなく、半導体装置のＥＳＤ耐性を向上
させることができるＥＳＤ保護回路を提供することにあ
る。
従来技術に基づく問題点をかえりみて、レイアウト面積
を増大させることなく、半導体装置のＥＳＤ耐性を向上
させることができるＥＳＤ保護回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、コレクタとなるＰ型またはＮ型の半導体
基板、この半導体基板の表面から内部に形成されるベー
スとなる当該半導体基板と反対導電型のウェル、およ
び、このウェル内に形成されるエミッタとなる当該ウェ
ルと反対導電型の拡散層からなる寄生バイポーラトラン
ジスタと、電源とグランドとの間に存在する寄生容量と
を有し、前記寄生バイポーラトランジスタのエミッタ
を、外部ピンに接続されるパッドに接続し、そのベース
を、当該ベースのＮ型またはＰ型に対応して前記電源ま
たは前記グランドに接続し、そのコレクタを、当該コレ
クタのＰ型またはＮ型に対応して前記グランドまたは前
記電源に接続することを特徴とするＥＳＤ保護回路を提
供するものである。また、上記記載のＥＳＤ保護回路で
あって、さらに、前記寄生バイポーラトランジスタと前
記寄生容量との間に保護抵抗を有する事も有効である。
に、本発明は、コレクタとなるＰ型またはＮ型の半導体
基板、この半導体基板の表面から内部に形成されるベー
スとなる当該半導体基板と反対導電型のウェル、およ
び、このウェル内に形成されるエミッタとなる当該ウェ
ルと反対導電型の拡散層からなる寄生バイポーラトラン
ジスタと、電源とグランドとの間に存在する寄生容量と
を有し、前記寄生バイポーラトランジスタのエミッタ
を、外部ピンに接続されるパッドに接続し、そのベース
を、当該ベースのＮ型またはＰ型に対応して前記電源ま
たは前記グランドに接続し、そのコレクタを、当該コレ
クタのＰ型またはＮ型に対応して前記グランドまたは前
記電源に接続することを特徴とするＥＳＤ保護回路を提
供するものである。また、上記記載のＥＳＤ保護回路で
あって、さらに、前記寄生バイポーラトランジスタと前
記寄生容量との間に保護抵抗を有する事も有効である。
【００１１】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＥＳＤ保護回路を詳細に説明
する。
施例に基づいて、本発明のＥＳＤ保護回路を詳細に説明
する。
【００１２】図１は、本発明のＥＳＤ保護回路の一実施
例の構成回路図である。同図に示すＥＳＤ保護回路１０
は、半導体装置の入力／出力ピンに設けられるもので、
ｐｎｐ型の寄生バイポーラトランジスタ１２と、保護抵
抗１４とを有する。ここで、寄生バイポーラトランジス
タ１２のエミッタは、入力／出力ピン１６から半導体装
置の内部回路までの配線ライン１８に接続され、コレク
タはグランドに接続され、ベースは、電源ピン２０に接
続されている電源ライン２２に抵抗素子１４を介して接
続されている。
例の構成回路図である。同図に示すＥＳＤ保護回路１０
は、半導体装置の入力／出力ピンに設けられるもので、
ｐｎｐ型の寄生バイポーラトランジスタ１２と、保護抵
抗１４とを有する。ここで、寄生バイポーラトランジス
タ１２のエミッタは、入力／出力ピン１６から半導体装
置の内部回路までの配線ライン１８に接続され、コレク
タはグランドに接続され、ベースは、電源ピン２０に接
続されている電源ライン２２に抵抗素子１４を介して接
続されている。
【００１３】続いて、図２（ａ）および（ｂ）に、それ
ぞれ本発明のＥＳＤ保護回路の一実施例のレイアウト平
面図およびレイアウト断面図を示す。同図は、Ｐ- 型半
導体基板を使用した場合の一例となるもので、寄生バイ
ポーラトランジスタ１２は、コレクタとなるＰ- 型の半
導体基板２４と、この半導体基板２４上に形成された、
ベースとなるＮ型のウェル２６と、このウェル２６内に
形成された、エミッタとなるＰ+ 型の拡散層２８とから
構成されている。
ぞれ本発明のＥＳＤ保護回路の一実施例のレイアウト平
面図およびレイアウト断面図を示す。同図は、Ｐ- 型半
導体基板を使用した場合の一例となるもので、寄生バイ
ポーラトランジスタ１２は、コレクタとなるＰ- 型の半
導体基板２４と、この半導体基板２４上に形成された、
ベースとなるＮ型のウェル２６と、このウェル２６内に
形成された、エミッタとなるＰ+ 型の拡散層２８とから
構成されている。
【００１４】また、保護抵抗１４は、寄生バイポーラト
ランジスタ１２のベースとなるＮ型のウェル２６を、電
源ピン２０に接続されているＮ+ 型の拡散層、例えばＰ
型ＭＯＳトランジスタのウェルコンタクト３２まで引き
延ばすことによって構成されている。そして、寄生バイ
ポーラトランジスタ１２のエミッタは入力／出力ピン１
６のパッド３０に接続され、そのコレクタは、図示して
いないグランドに接続され、そのベースは、前述のＮ+
型の拡散層２６からなる抵抗素子１４を介して電源ピン
２０に接続されている。
ランジスタ１２のベースとなるＮ型のウェル２６を、電
源ピン２０に接続されているＮ+ 型の拡散層、例えばＰ
型ＭＯＳトランジスタのウェルコンタクト３２まで引き
延ばすことによって構成されている。そして、寄生バイ
ポーラトランジスタ１２のエミッタは入力／出力ピン１
６のパッド３０に接続され、そのコレクタは、図示して
いないグランドに接続され、そのベースは、前述のＮ+
型の拡散層２６からなる抵抗素子１４を介して電源ピン
２０に接続されている。
【００１５】図２から明らかなように、本発明のＥＳＤ
保護回路１０は、例えば入力／出力ピン１６が接続され
るパッド３０の直下に形成するものである。このため、
本発明のＥＳＤ保護回路１０では、レイアウト面積が増
大しないという利点がある。なお、保護抵抗１４は、必
然的に多少は存在するものであるが、必ずしも本発明に
必須の構成要件ではなく、寄生バイポーラトランジスタ
１２がオンするまでの時間やその電流量を調整するため
に必要に応じて意図的に適宜設ければよい。
保護回路１０は、例えば入力／出力ピン１６が接続され
るパッド３０の直下に形成するものである。このため、
本発明のＥＳＤ保護回路１０では、レイアウト面積が増
大しないという利点がある。なお、保護抵抗１４は、必
然的に多少は存在するものであるが、必ずしも本発明に
必須の構成要件ではなく、寄生バイポーラトランジスタ
１２がオンするまでの時間やその電流量を調整するため
に必要に応じて意図的に適宜設ければよい。
【００１６】ところで、半導体装置が静電気パルスで破
壊されるのは、一般的にプリントボードへの実装前、す
なわち、半導体装置に電源が供給されていない時が圧倒
的に多い。例えば、実装前の半導体装置の搬送時に、人
体あるいはプリントボード等の実装装置と半導体装置の
外部ピンとが接触し、半導体装置の外部ピンに静電気パ
ルスが印加される。このように、半導体装置に電源が供
給されていない場合の本発明のＥＳＤ保護回路１０の等
価回路を図３に示す。
壊されるのは、一般的にプリントボードへの実装前、す
なわち、半導体装置に電源が供給されていない時が圧倒
的に多い。例えば、実装前の半導体装置の搬送時に、人
体あるいはプリントボード等の実装装置と半導体装置の
外部ピンとが接触し、半導体装置の外部ピンに静電気パ
ルスが印加される。このように、半導体装置に電源が供
給されていない場合の本発明のＥＳＤ保護回路１０の等
価回路を図３に示す。
【００１７】図３に示すように、半導体装置１０に電源
が供給されていない時には、電源ピン２０や入力／出力
ピン１６はオープン状態であり、寄生バイポーラトラン
ジスタ１２のベースは、保護抵抗１４を介して、オープ
ン状態の電源ライン２２に接続されている全回路網の寄
生容量（電源〜グランド間の合成容量）３４に接続され
ていることになる。なお、言うまでもなく、この時の寄
生容量３４の両端の電位差は０Ｖである。
が供給されていない時には、電源ピン２０や入力／出力
ピン１６はオープン状態であり、寄生バイポーラトラン
ジスタ１２のベースは、保護抵抗１４を介して、オープ
ン状態の電源ライン２２に接続されている全回路網の寄
生容量（電源〜グランド間の合成容量）３４に接続され
ていることになる。なお、言うまでもなく、この時の寄
生容量３４の両端の電位差は０Ｖである。
【００１８】この時、例えば正電圧の静電気パルスが入
力／出力ピン１６に印加されて、そのパルス電圧が、寄
生バイポーラトランジスタ１２のエミッタ−ベース間に
形成される寄生ダイオードの順方向降下電圧である０．
７Ｖを超えると寄生ダイオードがオンし、寄生容量３４
によって静電気パルスのエネルギーを吸収するととも
に、寄生バイポーラトランジスタ１２もオンする。これ
により、入力／出力ピン１６に印加される静電気パルス
の高電圧による電流は、寄生バイポーラトランジスタ１
２を介してグランドピンから外部に放電され、半導体装
置の内部回路が破壊されるのを防止することができる。
力／出力ピン１６に印加されて、そのパルス電圧が、寄
生バイポーラトランジスタ１２のエミッタ−ベース間に
形成される寄生ダイオードの順方向降下電圧である０．
７Ｖを超えると寄生ダイオードがオンし、寄生容量３４
によって静電気パルスのエネルギーを吸収するととも
に、寄生バイポーラトランジスタ１２もオンする。これ
により、入力／出力ピン１６に印加される静電気パルス
の高電圧による電流は、寄生バイポーラトランジスタ１
２を介してグランドピンから外部に放電され、半導体装
置の内部回路が破壊されるのを防止することができる。
【００１９】また、負電圧の静電気パルスが入力／出力
ピン１６に印加されると、同様に、寄生ダイオードのブ
レークダウン電圧を超えた時点で、合成容量３４によっ
て静電気パルスのエネルギーを吸収するとともに、保護
抵抗１４を介して寄生バイポーラトランジスタ１２がオ
ンする。これにより、入力／出力ピン１６に印加される
静電気パルスの負電圧による電流は、グランドピンか
ら、寄生バイポーラトランジスタ１２を介して入力／出
力ピン１６へ流れ、最終的に半導体装置の外部へ放電さ
れる。
ピン１６に印加されると、同様に、寄生ダイオードのブ
レークダウン電圧を超えた時点で、合成容量３４によっ
て静電気パルスのエネルギーを吸収するとともに、保護
抵抗１４を介して寄生バイポーラトランジスタ１２がオ
ンする。これにより、入力／出力ピン１６に印加される
静電気パルスの負電圧による電流は、グランドピンか
ら、寄生バイポーラトランジスタ１２を介して入力／出
力ピン１６へ流れ、最終的に半導体装置の外部へ放電さ
れる。
【００２０】その後、入力／出力ピン１６に印加される
静電気パルスがなくなるとともに、寄生バイポーラトラ
ンジスタ１２はオフして元の状態に戻る。このように、
本発明のＥＳＤ保護回路１０を適用する半導体装置で
は、入力／出力ピン１６に静電気パルスが印加された場
合であっても、静電気パルスによる電流を寄生バイポー
ラトランジスタ１２を介して半導体装置の外部へ放電さ
せることができ、内部回路が静電気放電によって劣化あ
るいは破壊されるのを防止することができる。
静電気パルスがなくなるとともに、寄生バイポーラトラ
ンジスタ１２はオフして元の状態に戻る。このように、
本発明のＥＳＤ保護回路１０を適用する半導体装置で
は、入力／出力ピン１６に静電気パルスが印加された場
合であっても、静電気パルスによる電流を寄生バイポー
ラトランジスタ１２を介して半導体装置の外部へ放電さ
せることができ、内部回路が静電気放電によって劣化あ
るいは破壊されるのを防止することができる。
【００２１】一方、半導体装置１０に電源が供給されて
いる場合には、寄生バイポーラトランジスタ１２のベー
スの電位は電源電位と等しくなるため、寄生バイポーラ
トランジスタ１２は、動作電圧の範囲内ではオンせず、
半導体装置の動作に何ら影響を与えることはない。
いる場合には、寄生バイポーラトランジスタ１２のベー
スの電位は電源電位と等しくなるため、寄生バイポーラ
トランジスタ１２は、動作電圧の範囲内ではオンせず、
半導体装置の動作に何ら影響を与えることはない。
【００２２】なお、実施例では、ｐｎｐ型の寄生バイポ
ーラトランジスタを使用して構成する場合の一例を挙げ
て説明したが、本発明のＥＳＤ保護回路は、ｐｎｐ型の
寄生バイポーラトランジスタを使用して実現してもよい
し、ｎｐｎ型の寄生バイポーラトランジスタを使用して
実現してもよいし、両方を組み合わせてもよい。また、
実施例では、Ｐ- 型の半導体基板を使用しているが、こ
れも限定されず、Ｐ+型の半導体基板を使用してもＮ+
型の半導体基板を使用してもよい。
ーラトランジスタを使用して構成する場合の一例を挙げ
て説明したが、本発明のＥＳＤ保護回路は、ｐｎｐ型の
寄生バイポーラトランジスタを使用して実現してもよい
し、ｎｐｎ型の寄生バイポーラトランジスタを使用して
実現してもよいし、両方を組み合わせてもよい。また、
実施例では、Ｐ- 型の半導体基板を使用しているが、こ
れも限定されず、Ｐ+型の半導体基板を使用してもＮ+
型の半導体基板を使用してもよい。
【００２３】また、実施例では、一般的に、入力／出力
信号のやり取りが行われる入力ピンや出力ピン、あるい
は、入出力ピン等の入力／出力ピンに適用しているが、
本発明は、電源ピンやグランドピンに対して適用するこ
とも可能である。この場合、従来技術の説明でも述べた
ように、半導体装置の内部回路を分割して、それぞれの
内部回路に供給される電源系統（電源ピン、グランドピ
ンや電源ライン、グランドライン）を分離し、その中で
電源ラインやグランドラインの合成容量が比較的小さい
電源ピンやグランドピンを、電源ラインやグランドライ
ンの合成容量が比較的大きい電源ピンやグランドピンに
順次接続すればよい。
信号のやり取りが行われる入力ピンや出力ピン、あるい
は、入出力ピン等の入力／出力ピンに適用しているが、
本発明は、電源ピンやグランドピンに対して適用するこ
とも可能である。この場合、従来技術の説明でも述べた
ように、半導体装置の内部回路を分割して、それぞれの
内部回路に供給される電源系統（電源ピン、グランドピ
ンや電源ライン、グランドライン）を分離し、その中で
電源ラインやグランドラインの合成容量が比較的小さい
電源ピンやグランドピンを、電源ラインやグランドライ
ンの合成容量が比較的大きい電源ピンやグランドピンに
順次接続すればよい。
【００２４】以上、本発明のＥＳＤ保護回路について詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【００２５】
【発明の効果】以上詳細に説明した様に、本発明のＥＳ
Ｄ保護回路は、コレクタとなるＰ型またはＮ型の半導体
基板、この半導体基板の表面から内部に形成されるベー
スとなる当該半導体基板と反対導電型のウェル、およ
び、このウェル内に形成されるエミッタとなる当該ウェ
ルと反対導電型の拡散層からなる寄生バイポーラトラン
ジスタと、電源とグランドとの間に存在する寄生容量と
を有し、寄生バイポーラトランジスタのエミッタを、外
部ピンに接続されるパッドに接続し、そのベースを、当
該ベースのＮ型またはＰ型に対応して電源またはグラン
ドに接続し、そのコレクタを、当該コレクタのＰ型また
はＮ型に対応してグランドまたは電源に接続するもので
ある。本発明のＥＳＤ保護回路によれば、構造がシンプ
ルであるため、半導体装置の外部ピンに接続されるパッ
ドの直下に形成することができ、半導体チップ上のレイ
アウト面積を無駄にしないという利点がある。
Ｄ保護回路は、コレクタとなるＰ型またはＮ型の半導体
基板、この半導体基板の表面から内部に形成されるベー
スとなる当該半導体基板と反対導電型のウェル、およ
び、このウェル内に形成されるエミッタとなる当該ウェ
ルと反対導電型の拡散層からなる寄生バイポーラトラン
ジスタと、電源とグランドとの間に存在する寄生容量と
を有し、寄生バイポーラトランジスタのエミッタを、外
部ピンに接続されるパッドに接続し、そのベースを、当
該ベースのＮ型またはＰ型に対応して電源またはグラン
ドに接続し、そのコレクタを、当該コレクタのＰ型また
はＮ型に対応してグランドまたは電源に接続するもので
ある。本発明のＥＳＤ保護回路によれば、構造がシンプ
ルであるため、半導体装置の外部ピンに接続されるパッ
ドの直下に形成することができ、半導体チップ上のレイ
アウト面積を無駄にしないという利点がある。
【図１】 本発明のＥＳＤ保護回路の一実施例の構成回
路図である。
路図である。
【図２】 （ａ）および（ｂ）は、それぞれ本発明のＥ
ＳＤ保護回路の一実施例のレイアウト平面図およびレイ
アウト断面図である。
ＳＤ保護回路の一実施例のレイアウト平面図およびレイ
アウト断面図である。
【図３】 本発明のＥＳＤ保護回路の一実施例の等価回
路図である。
路図である。
【図４】 （ａ）および（ｂ）は、いずれも従来のＥＳ
Ｄ保護回路の一例の構成回路図である。
Ｄ保護回路の一例の構成回路図である。
１０，３６，５４ ＥＳＤ保護回路 １２ 寄生バイポーラトランジスタ １４，４２ 保護抵抗 １６ 入力／出力ピン １８，４４ 配線ライン ２０ 電源ピン ２２，４６ 電源ライン ２４ 半導体基板 ２６ ウェル ２８，３２ 拡散層 ３０ パッド ３４ 合成容量 ３８ 入力ピン ４０ 入力バッファ ４８，５２ 保護ダイオード ５６ 出力バッファ ５８ 出力ピン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 9/04 Ｆターム(参考） 5F038 BE07 BH02 BH03 BH04 BH06 BH13 EZ20 5F048 AA01 AA02 AB06 BA01 BE03 CA01 CC01 CC05 CC10 CC11 CC15 CC18 5F082 AA33 BC01 BC13 BC15 5G013 AA02 AA16 BA02 CB02 DA05
Claims (1)
- 【請求項１】コレクタとなるＰ型またはＮ型の半導体基
板、この半導体基板の表面から内部に形成されるベース
となる当該半導体基板と反対導電型のウェル、および、
このウェル内に形成されるエミッタとなる当該ウェルと
反対導電型の拡散層からなる寄生バイポーラトランジス
タと、電源とグランドとの間に存在する寄生容量とを有
し、 前記寄生バイポーラトランジスタのエミッタを、外部ピ
ンに接続されるパッドに接続し、そのベースを、当該ベ
ースのＮ型またはＰ型に対応して前記電源または前記グ
ランドに接続し、そのコレクタを、当該コレクタのＰ型
またはＮ型に対応して前記グランドまたは前記電源に接
続することを特徴とするＥＳＤ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075977A JP2000269440A (ja) | 1999-03-19 | 1999-03-19 | Ｅｓｄ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075977A JP2000269440A (ja) | 1999-03-19 | 1999-03-19 | Ｅｓｄ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269440A true JP2000269440A (ja) | 2000-09-29 |
Family
ID=13591831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075977A Withdrawn JP2000269440A (ja) | 1999-03-19 | 1999-03-19 | Ｅｓｄ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476699B1 (ko) * | 2000-12-29 | 2005-03-17 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 및 그 제조 방법 |
| US8536680B2 (en) | 2008-06-05 | 2013-09-17 | Renesas Electronics Corporation | ESD protection circuit and semiconductor device |
-
1999
- 1999-03-19 JP JP11075977A patent/JP2000269440A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476699B1 (ko) * | 2000-12-29 | 2005-03-17 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 및 그 제조 방법 |
| US8536680B2 (en) | 2008-06-05 | 2013-09-17 | Renesas Electronics Corporation | ESD protection circuit and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |