JP5587529B2 - 静電放電回路 - Google Patents
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- 241000606706 Chione <angiosperm> Species 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 27
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 23
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 20
- 230000015556 catabolic process Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
本発明は、静電放電回路に係り、より詳しくは、静電放電保護特性が向上した静電放電回路に関するものである。
集積回路装置でよく知られたフェイルの原因に静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ；ＥＳＤ）を挙げることができる。充電した装置が集積回路に接触し（例えば、回路の一部が電源供給端と連結されるとき）、静電電荷は早く放電できる。このような放電は、ゲート酸化膜及び／又は異なる薄膜を破壊し、ｐｎジャンクションのリバースブレークダウンを起こすなど集積回路装置にダメージの原因になりうる。
ＥＳＤは、集積回路装置の信頼性に影響を与えうる。その上に、集積回路装置の大きさが小さくなることによって、ＥＳＤ耐久力も縮小されてしまう。特に、電流密度がさらに高くなり、電圧耐久力がさらに低くなる結果として、集積回路装置がさらに小さく、さらに高速になることにより、保護回路のダメージに関する敏感性も高くなってしまう。それだけでなく、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域は、ソース／ドレーン拡散領域より狭くなるので、所定の電流レベルについて、ＬＤＤ領域の電流密度がさらに高くなりうるが、これは局部的加熱がさらに多くなることを意味する。また、シリサイドされたソース／ドレーン領域は、電流流れを妨害するバラスト抵抗を減らすことができるが、装置の表面で電流の流れが集中され電流が局部的に流れてしまう。その上に、ＭＯＳトランジスタのゲート酸化膜がさらに薄くなることによって、高いフィールドストレスに敏感になってしまう。
特に、多様な電圧を使用するアプリケーションで、幾つかのコンポーネント又は集積回路は、低電圧レベルで動作し、他の幾つかのコンポーネント又は集積回路は、さらに高い電圧レベルで動作しうる。その結果、同一なシステムに異なる電源供給電圧が共存するチップがありうる。入出力回路は、多様な入力電圧に耐えられるようにデザインされる。その上に、ＥＳＤ保護回路を含むチップ相互間のインターフェース入出力回路は、トランジスタに電気的な過剰ストレスを減らし、チップ間の好ましくない漏洩電流パスを縮めるようにデザインできる。
例えば、通常のパワークランプは、供給電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との間に連結されて、ＥＳＤ状況によってトリガーされる。供給電圧（ＶＤＤ）よりさらに高い電圧又は接地電圧（ＶＳＳ）よりさらに低い電圧について、パワークランプは、例えば接地に放電パスを提供できる。
通常のパワークランプは、ＭＯＳトランジスタと、ＮＰＮと、ＰＮＰバイポーラトランジスタと、ダイオードと、サイリスタ又はフィールドトランジスタと、を含む。ＥＳＤ保護回路自体又は内部回路にダメージなしにＥＳＤ状況を放電するため、ＥＳＤ保護スキームは、低い電圧でターンオンされ、高い電流駆動を有しなければならない。特に、第１のブレークダウン電圧又はトリガー電圧がＭＯＳトランジスタのゲート絶縁膜のブレークダウン電圧より高ければ、ＥＳＤ保護スキームは、内部回路を保護できなく、内部回路は損傷しうる。その上に、ＥＳＤトリガーの反応時間が遅延されれば、ＥＳＤ保護スキームはさらに高いスピード又はさらに高い周波数の集積回路を保護できない。
韓国公開特許第２００４−０００８４９８号
本発明の技術的課題は、ＥＳＤ保護特性が向上した静電放電回路を提供するところにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は下記から当業者に明確に理解できることである。
前述した技術的課題を達成するための本発明の一実施形態による静電放電回路は、少なくとも三つの端子の間に連結された静電放電回路において、少なくとも一つの静電放電回路素子は、フローティング状態のボディーを含む少なくとも一つの回路素子をさらに含む。
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
本発明による静電放電回路は、第１のブレークダウン電圧を低めてＥＳＤ保護特性を向上させうる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
図１は、本発明の一実施形態による静電放電回路を説明するための図面である。図１を参照すれば、静電放電回路１は、プルアップ装置１０と、プルダウン装置２０と、パワークランプ３０及び／又は伝達回路４０と、を含むことができる。静電放電回路１は、供給電圧（例えば、ＶＤＤパッド又はＶＤＤ端）と、Ｉ／Ｏパッド又はＩ／Ｏパッド端と、少なくとも一つの接地又はレファレンス供給電圧（例えば、ＶＳＳパッド又はＶＳＳ端）（例えば、ＶＳＳ１パッド又はＶＳＳ２）と、を含む。
さらに他の実施形態で、静電放電回路１は、プルアップ装置１０に連結されたプリドライバー９２及び／又はプルダウン装置２０に連結されたプリドライバー９４及び／又は入力バッファ９０をさらに含むことができる。図１で示されたように、Ｉ／Ｏパッドは入力バッファ９０を通じて内部ロジック又は静電放電回路１の他の内部回路と連結できる。実施形態で、プリドライバー９２とプリドライバー９４は、同一な回路であり、同一な信号を提供する。
さらに他の実施形態で、プルアップ装置１０は、電源供給ライン（例えば、ＶＤＤ）とＩ／Ｏパッドとの間に連結されたＰＭＯＳトランジスタ（ＭＰ１）を含むことができる。ＰＭＯＳトランジスタ（ＭＰ１）のゲートは、プリドライバー９２にカップリングされる。
さらに他の実施形態で、プルダウン装置２０は、Ｉ／Ｏパッドと接地電圧供給ライン（例えば、ＶＳＳ１又はＶＳＳ２）との間に連結されたＮＭＯＳトランジスタ（ＭＮ１）を含むことができる。ＮＭＯＳトランジスタ（ＭＮ１）のゲートはプリドライバー９４にカップリングされる。
実施形態で、パワークランプ３０は、ＶＤＤラインと一つ以上のＶＳＳラインとの間に設置できる。実施形態で、パワークランプ３０は、一つ以上のクランプ装置、例えば第１のクランプ装置（ＣＬ１）と、第２のクランプ装置（ＣＬ２）と、を含むことができる。
実施形態で、第１のクランプ装置（ＣＬ１）は、ＶＤＤとＶＳＳ１及び／又はＶＳＳ２との間に連結でき、第２のクランプ装置（ＣＬ２）は、ＶＤＤとＶＳＳ１及び／又はＶＳＳ２との間に連結できる。
図１で示されたように、パワークランプ３０は、３０＿１、３０＿２に示されたように色々の方法で実現できる。図示されたように、パワークランプ３０＿１又は３０＿２は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及び／又はＮＰＮ、ＰＮＰバイポーラトランジスタの多様な組合せを含むことができる。
図示されたように、パワークランプ３０＿１は、第１のＮＭＯＳトランジスタ（ＣＬ１）と第２のＮＭＯＳトランジスタ（ＣＬ２）とを含むことができる。一実施形態で、第１のＮＭＯＳトランジスタ（ＣＬ１）は、ＶＤＤラインと第１の接地電圧供給ラインＶＳＳ１との間に連結され、ゲートはＶＳＳ１に連結され、ボディーはＶＳＳ２に連結される。第２のＮＭＯＳトランジスタＣＬ２は、ＶＤＤラインと第２の接地電圧供給ラインＶＳＳ２との間に連結され、ゲートはＶＳＳ２に連結され、ボディーはＶＳＳ１に連結される。
さらに他の実施形態で、パワークランプ３０は、第１のＮＰＮバイポーラトランジスタ（ＣＬ１）と第２のＮＰＮバイポーラトランジスタ（ＣＬ２）とを含むパワークランプ３０＿２のように実現されてもよい。第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のエミッタは、第１の接地電圧供給ライン（ＶＳＳ１）とＣＬ２のベースに連結できる。第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のコレクタは、ＶＤＤと連結できる。第２のＮＰＮバイポーラトランジスタ（ＣＬ２）のエミッタは、第２の接地電圧供給ライン（ＶＳＳ２）と第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のベースに連結できる。第２のＮＰＮバイポーラトランジスタ（ＣＬ２）のコレクタはＶＤＤと連結できる。
実施形態で、伝達回路４０は、正常動作の間第１の接地電圧供給ライン（ＶＳＳ１）と第２の接地電圧供給ライン（ＶＳＳ２）とを電気的に分離させ、ＥＳＤ状況の間一つの接地電圧供給ラインから他の接地電圧供給ラインに非正常電荷を伝達できる。
図２は、図１の静電放電回路の例示的な垂直プロファイルを説明し、図３は図１の静電放電回路の例示的なレイアウトを説明する。特に図２は、図１のプルアップ装置１０と、プルダウン装置２０と、パワークランプ３０＿１と、を説明する。図２を参照すれば、プルアップ装置１０のＭＰ１は、Ｎウェル１１と、Ｐ＋ソース１２と、Ｐ＋ドレーン１３及びプリドライバー９２に連結されたゲートと、を含むことができる。同様に、プルダウン装置２０のＭＮ１は、Ｐウェル２１と、Ｎ＋ソース２２と、Ｎ＋ドレーン２３と、プリドライバー９４に連結されたゲートと、を含むことができる。
パワークランプ３０＿１は、第１のＮＭＯＳトランジスタＣＬ１、第２のＮＭＯＳトランジスタ（ＣＬ２）及びその間に設けられるＮウェルを含むことができる。さらに詳細に説明すれば、第１のＮＭＯＳトランジスタ（ＣＬ１）はＰウェル３１と、Ｎ＋ソース３２と、Ｎ＋ドレーン３３と、Ｐ＋ベースコンタクト３４と、を含む。同様に、第２のＮＭＯＳトランジスタ（ＣＬ２）は、Ｐウェル３６と、Ｎ＋ドレーン３７と、Ｎ＋ソース３８及びＰ＋ベースコンタクト３９と、を含む。
図２でのように、第１のＮＭＯＳトランジスタ（ＣＬ１）はＰウェル３１に形成され、ゲートはＶＳＳ１に連結され、ドレーンはＶＤＤに連結され、ボディーはＶＳＳ２に連結されたＮＭＯＳトランジスタで実現できる。同様に、第２のＮＭＯＳトランジスタ（ＣＬ２）は、Ｐウェル３６に形成され、ゲートはＶＳＳ２に連結され、ドレーンはＶＤＤに連結され、ボディーはＶＳＳ１に連結されたＮＭＯＳトランジスタで実現できる。前述したように、一実施形態で、Ｐウェル３１、３６はＮウェルによって互いに分離できる。
図１の静電放電回路の正常動作モードの中で、プルアップ装置１０のＰＭＯＳトランジスタとプルダウン装置２０のＮＭＯＳトランジスタは、出力バッファの役割を遂行できる。特に、プリドライバー９２の信号は、プルアップトランジスタＭＰ１のゲートに印加でき、プリドライバー９４の信号は、プルダウントランジスタ（ＭＮ１）のゲートに印加できる。もしプリドライバー９２、９４の信号がハイであれば、プルアップトランジスタ（ＭＰ１）はターンオフされ、プルダウントランジスタ（ＭＮ１）はターンオンされ、電圧（ＶＳＳ）は、Ｉ／Ｏパッドに伝達される。もしプリドライバー９２、９４の信号がローであれば、プルアップトランジスタ（ＭＰ１）はターンオンされ、プルダウントランジスタ（ＭＮ１）はターンオフされ、電圧（ＶＤＤ）はＩ／Ｏパッドに伝達される。同一な方法で、プリドライバー９２、９４は、プルアップ及びプルダウントランジスタ（ＭＰ１、ＭＮ１）のゲートにバイアスを印加して、ＶＤＤ又はＶＳＳをＩ／Ｏパッドに提供する。正常動作で、パワークランプ３０と伝達回路４０は動作しない。
ＥＳＤ状況で、多量のＥＳＤ電流を提供でき、これは図４のようにＮ＋ドレーン３７とＰウェル３１の間のジャンクション近傍でＥＨＰ（Ｅｅｌｃｔｒｏｎ−Ｈｏｌｅ−Ｐａｉｒｓ）を誘発する。通常のＥＳＤ装置では、正孔の流れはＮ＋ドレーン３７近傍のＥＨＰから有効基板抵抗（Ｒ＿Ｐｗｅｌｌ）を経て接地にドリフトされる。しかしながら、本発明の実施形態では、Ｎ＋ドレーン３７近傍のＥＨＰから発生した正孔はＮ＋ドレーン３７とＰウェル３１との間に蓄積される。このように蓄積された正孔は、基板ポテンシャルを高めることができる。ＮＰＮのエミッタ−ベースジャンクションは、フォワードバイアスを誘発して、パワークランプ３０内の寄生ＮＰＮバイポーラトランジスタをターンオンさせうる。これは、図５の電圧対電流図表で第１のブレークダウン（Ｖｔ１、Ｉｔ１）で示される。
寄生ＮＰＮバイポーラトランジスタは、Ｎ＋ドレーン３７とＮ＋ソース３８との間で動作できる。このような領域は、それぞれバイポーラコレクタとエミッタで動作できる。バイポーラトランジスタを通じた電流は、“シード電流”で動作して、ＮＰＮバイポーラトランジスタのエミッタ−ベースジャンクションで大きい流れを誘発する。これはスナップバックメカニズムで表現でき、図５で（Ｖｓｐ）に示される。この回路は、パワークランプ内の寄生バイポーラトランジスタを用いて接地（ＶＳＳ）に流れる大きい流れを作り、これにより集積回路装置を保護する。
さらに高いストレス状況で、装置は図５で（Ｖｔ２、Ｉｔ２）に示された熱的ブレークダウン又は第２のブレークダウンに入るようになる。装置の温度が熱的キャリヤ生成が十分に高まるような水準になって、導電プロセスを支配するようになる。第２のブレークダウンは、電流限定による装置のフェイルを誘発する正のフィードバックプロセスになることができる。
ＥＳＤ状況では、次の四つの可能なケースがありうる。
（ケース１）ＶＳＳ２がレファレンス電圧であるとき、ＶＤＤパッドに正のＥＳＤが印加される場合
（ケース２）ＶＳＳ１がレファレンス電圧であるとき、ＶＤＤパッドに負のＥＳＤが印加される場合
（ケース３）ＶＳＳ１がレファレンス電圧であるとき、Ｉ／Ｏパッドに正のＥＳＤが印加される場合
（ケース４）ＶＳＳ２がレファレンス電圧であるとき、Ｉ／Ｏパッドに負のＥＳＤが印加される場合
（ケース２）ＶＳＳ１がレファレンス電圧であるとき、ＶＤＤパッドに負のＥＳＤが印加される場合
（ケース３）ＶＳＳ１がレファレンス電圧であるとき、Ｉ／Ｏパッドに正のＥＳＤが印加される場合
（ケース４）ＶＳＳ２がレファレンス電圧であるとき、Ｉ／Ｏパッドに負のＥＳＤが印加される場合
各ケースは、下記のように論議できる。
（ケース１）で、Ｐ＋ベースコンタクト３９とＮ＋ソース３８は、共通のＶＳＳ（共通の接地電圧）に連結されてＶＳＳ１とＶＳＳ２が同一な通常的なＥＳＤ装置（図５のカーブｂ参照）では、ドレーン近くのＥＨＰから発生した正孔流れの一部が有効基板抵抗（Ｒ＿Ｐｗｅｌｌ）を通じてＰ＋ベースコンタクト３９を通じて接地電圧（ＶＳＳ１）に抜ける。
対照的に、本発明の実施形態で（図５のカーブａ参照）、ＶＳＳ２は接地電圧に縛れており、ＶＳＳ１はフローティングされる。なぜならば、Ｐウェル３１は、フローティング状態なので、ドレーン近くのＥＨＰから発生した正孔流れは外へ抜けない。そして、寄生ＮＰＮバイポーラトランジスタのベース（Ｐウェル、３１）のポテンシャルは、従来のＥＳＤ回路よりさらに早く増加する。その結果、エミッタ３８／ベース３１のジャンクションにはワードバイアスがかかり、その以後、バイポーラトランジスタがさらに早くターンオンされて、結果的にＶｔ１のドロップを誘導する。
パワークランプ３０でＭＯＳトランジスタがアレイタイプで形成されていっても、全ての寄生バイポーラトランジスタは、有効基板抵抗（Ｒ＿Ｐｗｅｌｌ）に関係なく同時にターンオンされる。なぜならば、各トランジスタのソースとドレーンの距離は同一なためである。その結果、Ｉｔ２は増加する。
本発明の一実施形態で、（ケース２）で、ＶＳＳ２はフローティングされ、ＶＳＳ１は接地電圧に縛られるようになる。その上に、パワークランプ３０のＣＬ２でＶＤＤに連結されたドレーン３７と接地に縛られたＰウェル３６の間のジャンクションはフォワードバイアスがかかり始めながら、ドレーン３７とＰウェル３６の間のフォワードダイオードをターンオンさせる。その結果、負のＥＳＤを放電するための付加的なダイオードが不要となる。
本発明の一実施形態で、ケース３）でＶＳＳ２は、フローティングされ、ＶＳＳ１は接地電圧に縛られているため、ＥＳＤ電流は、プルアップ装置１０、ＶＤＤライン、パワークランプ３０、ＶＳＳ１を通じて放電される。同様に、ケース４）でＶＳＳ１はフローティングされ、ＶＳＳ２は接地電圧に縛られているため、ＥＳＤ電流はプルダウン装置２０、伝達回路４０を通じてＶＳＳ２に放電される。
図６Ａは、通常の低電圧ＮＰＮバイポーラトランジスタ（ＬＶＮＰＮ）パワークランプと、本発明の一実施形態によるＬＶＮＰＮパワークランプのＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）を比較した図面である。図６Ｂは、通常の高電圧ＮＰＮバイポーラトランジスタ（ＨＶＮＰＮ）パワークランプと、本発明の一実施形態によるＨＶＮＰＮパワークランプのＴＬＰを比較した図面である。図６Ａを参照すれば、カーブａ１は、本発明を示し、ソースとボディーのうち一つがフローティングされ、ソースとボディーのうち他の一つは、レファレンス電圧と連結される。同様に、カーブａ２は本発明を示し、ソースとボディーのうち一つがフローティングされ、ソースとボディーのうち他の一つはレファレンス電圧と連結される。
図６Ａを参照すれば、カーブａ１はカーブｂ１に比べて低いＶｔ１電圧と高いＩｔ２電流を示す。図６Ｂを参照すれば、カーブａ２はカーブｂ２に比べて低いＶｔ１電圧と高いＩｔ２電流を示す。
図７は、本発明の他の実施形態による静電放電回路を説明するための図面である。図７を参照すれば、静電放電回路２は、プルアップ装置１０と、プルダウン装置５０と、パワークランプ６０と、を含むことができる。プルダウン装置５０は、第１のＮＭＯＳトランジスタ（ＭＳ１）と第２のＮＭＯＳトランジスタ（ＭＳ２）とを含む。実施形態で、ＥＳＤ保護は、静電放電回路２のプルダウン装置５０によって提供できる。プルダウン装置５０は、Ｉ／Ｏパッドと接地電圧供給ライン（ＶＳＳ１、ＶＳＳ２）との間に設置できる。その結果、図１の一実施形態でのようにＶＤＤラインを用いずＩ／ＯパッドからＥＳＤ電流を放電させることができる。実施形態で、プリドライバー９２とプリドライバー９４は同一な回路であり、同一な信号を提供する。
より詳しく説明すれば、第１のＮＭＯＳトランジスタ（ＭＳ１）は、Ｉ／Ｏパッドと第１の接地電圧供給ライン（ＶＳＳ１）との間に連結され、ゲートは、プリドライバー９４にカップリングされ、ボディーは、第２の接地電圧供給ライン（ＶＳＳ２）に連結される。同様に、第２のＮＭＯＳトランジスタ（ＭＳ２）は、Ｉ／Ｏパッドと第２の接地電圧供給ライン（ＶＳＳ２）との間に連結され、ゲートは第２の接地電圧供給ライン（ＶＳＳ２）にカップリングされ、ボディーは第１の接地電圧供給ライン（ＶＳＳ１）に連結される。
実施形態で、第１のＮＭＯＳトランジスタ（ＭＳ１）及び／又は第２のＮＭＯＳトランジスタ（ＭＳ２）は、ＭＯＳトランジスタ、ＮＰＮ、ＰＮＰバイポーラトランジスタ、フィールドトランジスタ、サイリスタ等でもよい。
実施形態で、パワークランプ６０は、ＭＯＳトランジスタ、サイリスタ及び／又は図１のパワークランプ３０で実現できる。
図８は、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図８を参照すれば、静電放電回路３は、プルダウン回路５２を含むことができる。ＥＳＤ保護回路のトランジスタは、Ｉ／Ｏパッドとカップリングされ、分離した接地電圧供給ライン（ＶＳＳ１、ＶＳＳ２）に連結される。図８に示された実施形態は、プルアップ装置１０を省略したことを除いて図７の実施形態と同様である。
図９Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図９Ａを参照すれば、静電放電回路４は、ｎ（ｎは１より大きい整数）個の集積回路ブロック（７０ａ、７０ｂ、・・・、７０ｎ）を含み、各集積回路ブロック（７０ｎ）は図１の静電放電回路構造を有する。
第１のＩＣブロック（７０ａ）は、第１のパッド（Ｉ／ＯＰＡＤ１）、プルアップ装置（１０ａ）、プルダウン装置（２０ａ）、パワークランプ（３０ａ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の接地電圧供給ライン（ＶＳＳ１）と第２の接地電圧供給ライン（ＶＳＳ２）とを含む。
静電放電回路４は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルアップ装置（１０ｂ）、プルダウン装置（２０ｂ）、パワークランプ（３０ｂ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の接地電圧供給ライン（ＶＳＳ３）と第４の接地電圧供給ライン（ＶＳＳ４）とを含む第２のＩＣブロック（７０ｂ）をさらに含むことができる。
本発明の実施形態で、図９Ａに示されたように、第１のＩＣブロック７０ａのＶＳＳ１は、第２のＩＣブロック（７０ｂ）のＶＳＳ４と連結され、第１のＩＣブロック７０ａのＶＳＳ２は、第２のＩＣブロック（７０ｂ）のＶＳＳ３と連結できる。より一般に、図９Ａに示されたように、ｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＳＳ（２ｎ−３）及びＶＳＳ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＳＳ（２ｎ）及びＶＳＳ（２ｎ−１）とそれぞれ連結できる。
図９Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図９Ｂの静電放電回路は、ＶＳＳ１とＶＳＳ４が電気的に分離したことを除き、図９Ａの静電放電回路と同様である。より一般に、図９Ｂに示されたように、各接地電圧供給ラインは、他のＩＣブロックの接地電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の接地電圧供給ラインとは電気的に分離する。
図１０Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１０Ａを参照すれば、静電放電回路５は、ｎ（但し、ｎは１より大きい整数）個の集積回路ブロック（７１ａ、７１ｂ、・・・、７１ｎ）を含み、各集積回路ブロック（７１ｎ）は、図７の静電放電回路２の構造を有する。
図１０Ａを参照すれば、第１のＩＣブロック（７１ａ）は第１のパッド（Ｉ／ＯＰＡＤ１）、プルアップ装置（１０ａ）、プルダウン装置（５０ａ）、パワークランプ（６０ａ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の接地電圧供給ライン（ＶＳＳ１）と第２の接地電圧供給ライン（ＶＳＳ２）とを含む。
静電放電回路５は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルアップ装置（１０ｂ）、プルダウン装置（５０ｂ）、パワークランプ（６０ｂ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の接地電圧供給ライン（ＶＳＳ３）と第４の接地電圧供給ライン（ＶＳＳ４）とを含む第２のＩＣブロック（７１ｂ）をさらに含むことができる。
本発明の実施形態で、図１０Ａに示されたように、第１のＩＣブロック（７１ａ）のＶＳＳ１は、第２のＩＣブロック（７１ｂ）のＶＳＳ４と連結され、第１のＩＣブロック（７１ａ）のＶＳＳ２は第２のＩＣブロック（７１ｂ）のＶＳＳ３と連結できる。より一般に、図１０Ａに示されたようにｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＳＳ（２ｎ−３）及びＶＳＳ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＳＳ（２ｎ）及びＶＳＳ（２ｎ−１）とそれぞれ連結できる。
図１０Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１０Ｂの静電放電回路は、ＶＳＳ１とＶＳＳ４が電気的に分離したことを除き、図１０Ａの静電放電回路と同様である。より一般に、図１０Ｂに示されたように、各接地電圧供給ラインは他のＩＣブロックの接地電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の接地電圧供給ラインとは電気的に分離する。
図１１Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１１Ａを参照すれば、静電放電回路６は、ｎ（但し、ｎは１より大きい整数）個の集積回路ブロック（７２ａ、７２ｂ、・・・、７２ｎ）を含み、各集積回路ブロック（７２ｎ）は、図８の静電放電回路３の構造を有する。
図１１Ａを参照すれば、第１のＩＣブロック（７２ａ）は第１のパッド（Ｉ／ＯＰＡＤ１）、プルダウン装置（５２ａ）、パワークランプ（６０ａ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の接地電圧供給ライン（ＶＳＳ１）と第２の接地電圧供給ライン（ＶＳＳ２）とを含む。
静電放電回路５は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルダウン装置（５２ｂ）、パワークランプ（６０ｂ）、電源電圧供給ライン（ＶＤＤ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の接地電圧供給ライン（ＶＳＳ３）と第４の接地電圧供給ライン（ＶＳＳ４）とを含む第２のＩＣブロック（７２ｂ）をさらに含むことができる。
本発明の実施形態で、図１１Ａに示されたように、第１のＩＣブロック（７２ａ）のＶＳＳ１は、第２のＩＣブロック（７２ｂ）のＶＳＳ４と連結され、第１のＩＣブロック（７２ａ）のＶＳＳ２は第２のＩＣブロック（７２ｂ）のＶＳＳ３と連結できる。より一般に、図１１Ａに示されたようにｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＳＳ（２ｎ−３）及びＶＳＳ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＳＳ（２ｎ）及びＶＳＳ（２ｎ−１）とそれぞれ連結できる
図１１Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１１Ｂの静電放電回路は、ＶＳＳ１とＶＳＳ４が電気的に分離したことを除き、図１１Ａの静電放電回路と同様である。より一般に、図１１Ｂに示されたように、各接地電圧供給ラインは他のＩＣブロックの接地電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の接地電圧供給ラインとは電気的に分離する。
図１２は、本発明の一実施形態による静電放電回路を説明するための図面である。図１２を参照すれば、静電放電回路１０１は、プルアップ装置１０と、プルダウン装置２０と、パワークランプ１３０及び／又は伝達回路４０と、を含むことができる。静電放電回路１は、供給電圧（例えば、ＶＤＤパッド又はＶＤＤ端）（例えば、ＶＤＤ１パッド又はＶＤＤ２）と、Ｉ／Ｏパッド又はＩ／Ｏパッド端と、少なくとも一つの接地又はレファレンス供給電圧（例えば、ＶＳＳパッド又はＶＳＳ端）を含む。
さらに他の実施形態で、静電放電回路１０１は、プルアップ装置１０に連結されたプリドライバー９２及び／又はプルダウン装置２０に連結されたプリドライバー９４及び／又は入力バッファ９０をさらに含むことができる。図１２で示されたように、Ｉ／Ｏパッドは入力バッファ９０を通じて内部ロジック又は静電放電回路１０１の他の内部回路と連結できる。実施形態で、プリドライバー９２とプリドライバー９４は、同一な回路であり、同一な信号を提供する。
さらに他の実施形態で、プルアップ装置１０は、電源供給ライン（例えば、ＶＤＤ１又はＶＤＤ２）とＩ／Ｏパッドとの間に連結されたＰＭＯＳトランジスタ（ＭＰ１）を含むことができる。ＰＭＯＳトランジスタ（ＭＰ１）のゲートは、プリドライバー９２にカップリングされる。
さらに他の実施形態で、プルダウン装置２０は、Ｉ／Ｏパッドと接地電圧供給ライン（例えば、ＶＳＳ）との間に連結されたＮＭＯＳトランジスタ（ＭＮ１）を含むことができる。ＮＭＯＳトランジスタ（ＭＮ１）のゲートはプリドライバー９４にカップリングされる。
実施形態で、パワークランプ１３０は、一つ以上のＶＤＤラインとＶＳＳラインとの間に設置できる。実施形態で、パワークランプ１３０は、一つ以上のクランプ装置、例えば第１のクランプ装置ＣＬ１と、第２のクランプ装置ＣＬ２と、を含むことができる。
実施形態で、第１のクランプ装置ＣＬ１は、ＶＤＤ１とＶＳＳとの間に連結でき、第２のクランプ装置ＣＬ２は、ＶＤＤ２とＶＳＳとの間に連結できる。
パワークランプ１３０は、１３０＿１、１３０＿２に示されたように色々の方法で実現できる。図示されたように、パワークランプ１３０＿１又は１３０＿２は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及び／又はＮＰＮ、ＰＮＰバイポーラトランジスタの多様な組合せを含むことができる。
図示されたように、パワークランプ１３０＿１は、第１のＮＭＯＳトランジスタ（ＣＬ１）と第２のＮＭＯＳトランジスタ（ＣＬ２）とを含むことができる。一実施形態で、第１のＮＭＯＳトランジスタ（ＣＬ１）は、第１の電圧供給ラインＶＤＤ１と接地電圧供給ラインＶＳＳとの間に連結され、ゲートはＶＤＤ１に連結され、ボディーはＶＤＤ２に連結される。第２のＮＭＯＳトランジスタＣＬ２は、第２の電圧供給ラインＶＤＤ２と接地電圧供給ラインＶＳＳとの間に連結され、ゲートはＶＤＤ２に連結され、ボディーはＶＤＤ１に連結される。
さらに他の実施形態で、パワークランプ１３０は、第１のＮＰＮバイポーラトランジスタ（ＣＬ１）と第２のＮＰＮバイポーラトランジスタ（ＣＬ２）とを含むパワークランプ１３０＿２のように実現されてもよい。第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のエミッタは、第１の電圧供給ライン（ＶＤＤ１）とＣＬ２のベースに連結できる。第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のコレクタは、ＶＳＳと連結できる。第２のＮＰＮバイポーラトランジスタ（ＣＬ２）のエミッタは、第２の電圧供給ライン（ＶＤＤ２）と第１のＮＰＮバイポーラトランジスタ（ＣＬ１）のベースに連結できる。第２のＮＰＮバイポーラトランジスタ（ＣＬ２）のコレクタはＶＳＳと連結できる。
実施形態で、伝達回路４０は、正常動作の間第１の電圧供給ライン（ＶＤＤ１）と第２の電圧供給ライン（ＶＤＤ２）とを電気的に分離させ、ＥＳＤ状況の間一つの電圧供給ラインから他の電圧供給ラインに非正常電荷を伝達できる。
図１３は、本発明の他の実施形態による静電放電回路を説明するための図面である。図１３を参照すれば、静電放電回路１０２は、プルアップ装置１１０と、プルダウン装置２０と、パワークランプ６０と、を含むことができる。プルアップ装置１１０は、第１のＮＭＯＳトランジスタ（ＭＤ１）と第２のＮＭＯＳトランジスタ（ＭＤ２）とを含む。実施形態で、ＥＳＤ保護は、静電放電回路１０２のプルアップ装置１１０によって提供できる。プルアップ装置１１０は、Ｉ／Ｏパッドと電圧供給ライン（ＶＤＤ１、ＶＤＤ２）との間に設置できる。その結果、図１の一実施形態のようにＶＳＳラインを用いずＩ／ＯパッドからＥＳＤ電流を放電させることができる。実施形態で、プリドライバー９２とプリドライバー９４は同一な回路であり、同一な信号を提供する。
より詳しく説明すれば、第１のＮＭＯＳトランジスタ（ＭＤ１）は、Ｉ／Ｏパッドと第１の電圧供給ライン（ＶＤＤ１）との間に連結され、ゲートは、プリドライバー９２にカップリングされ、ボディーは、第２の電圧供給ライン（ＶＤＤ２）に連結される。同様に、第２のＮＭＯＳトランジスタ（ＭＤ２）は、Ｉ／Ｏパッドと第２の電圧供給ライン（ＶＤＤ２）との間に連結され、ゲートは第２の電圧供給ライン（ＶＤＤ２）にカップリングされ、ボディーは第１の電圧供給ライン（ＶＤＤ１）に連結される。
実施形態で、第１のＮＭＯＳトランジスタ（ＭＤ１）及び／又は第２のＮＭＯＳトランジスタ（ＭＤ２）は、ＭＯＳトランジスタ、ＮＰＮ、ＰＮＰバイポーラトランジスタ、フィールドトランジスタ、サイリスタ等でもよい。
実施形態で、パワークランプ６０は、ＭＯＳトランジスタ、サイリスタ及び／又は図１のパワークランプ３０で実現できる。
図１４は、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１４を参照すれば、静電放電回路１０３は、プルアップ回路１１２を含むことができる。ＥＳＤ保護回路のトランジスタは、Ｉ／Ｏパッドとカップリングされ、分離した電源電圧供給ライン（ＶＤＤ１、ＶＤＤ２）に連結される。図１４に示された実施形態は、プルダウン装置２０を省略したことを除き図１３の実施形態と同様である。
図１５Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１５Ａを参照すれば、静電放電回路１０４は、ｎ（ｎは１より大きい整数）個の集積回路ブロック（１７０ａ、１７０ｂ、・・・、１７０ｎ）を含み、各集積回路ブロック（１７０ｎ）は図１２の静電放電回路構造を有する。
第１のＩＣブロック（１７０ａ）は、第１のパッド（Ｉ／ＯＰＡＤ１）、プルアップ装置（１０ａ）、プルダウン装置（２０ａ）、パワークランプ（１３０ａ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の電源電圧供給ライン（ＶＤＤ１）と第２の電源電圧供給ライン（ＶＤＤ２）、接地電圧供給ライン（ＶＳＳ）を含む。
静電放電回路１０４は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルアップ装置（１０ｂ）、プルダウン装置（２０ｂ）、パワークランプ（１３０ｂ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の電源電圧供給ライン（ＶＤＤ３）と第４の電源電圧供給ライン（ＶＤＤ４）、接地電圧供給ライン（ＶＳＳ）を含む第２のＩＣブロック（１７０ｂ）をさらに含むことができる。
本発明の実施形態で、図１５Ａに示されたように、第１のＩＣブロック１７０ａのＶＤＤ１は、第２のＩＣブロック（１７０ｂ）のＶＤＤ４と連結され、第１のＩＣブロック１７０ａのＶＤＤ２は、第２のＩＣブロック（１７０ｂ）のＶＤＤ３と連結できる。より一般に、図１５Ａに示されたように、ｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＤＤ（２ｎ−３）及びＶＤＤ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＤＤ（２ｎ）及びＶＤＤ（２ｎ−１）とそれぞれ連結できる。
図１５Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１５Ｂの静電放電回路は、ＶＤＤ１とＶＤＤ４が電気的に分離したことを除き、図１５Ａの静電放電回路と同様である。より一般に、図１５Ｂに示されたように、各電源電圧供給ラインは、他のＩＣブロックの電源電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の電源電圧供給ラインとは電気的に分離する。
図１６Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１６Ａを参照すれば、静電放電回路１０５は、ｎ（但し、ｎは１より大きい整数）個の集積回路ブロック（１７１ａ、１７１ｂ、・・・、１７１ｎ）を含み、各集積回路ブロック（１７１ｎ）は、図１３の静電放電回路１０２の構造を有する。
図１６Ａを参照すれば、第１のＩＣブロック（１７１ａ）は第１のパッド（Ｉ／ＯＰＡＤ１）、プルアップ装置（１５０ａ）、プルダウン装置（２０ａ）、パワークランプ（６０ａ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の電源電圧供給ライン（ＶＤＤ１）と第２の電源電圧供給ライン（ＶＤＤ２）、接地電圧供給ライン（ＶＳＳ）を含む。
静電放電回路１０５は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルアップ装置（１５０ｂ）、プルダウン装置（２０ｂ）、パワークランプ（６０ｂ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の電源電圧供給ライン（ＶＤＤ３）と第４の電源電圧供給ライン（ＶＤＤ４）、接地電圧供給ライン（ＶＳＳ）を含む第２のＩＣブロック（１７１ｂ）をさらに含むことができる。
本発明の実施形態で、図１６Ａに示されたように、第１のＩＣブロック（１７１ａ）のＶＤＤ１は、第２のＩＣブロック（１７１ｂ）のＶＤＤ４と連結できる。より一般に、図１６Ａに示されたように、ｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＤＤ（２ｎ−３）及びＶＤＤ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＤＤ（２ｎ）及びＶＤＤ（２ｎ−１）とそれぞれ連結できる。
図１６Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１６Ｂの静電放電回路は、ＶＤＤ１とＶＤＤ４が電気的に分離したことを除き、図１６Ａの静電放電回路と同様である。より一般に、図１６Ｂに示されたように、各電源電圧供給ラインは他のＩＣブロックの電源電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の電源電圧供給ラインとは電気的に分離する。
図１７Ａは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１７Ａを参照すれば、静電放電回路１０６は、ｎ（但し、ｎは１より大きい整数）個の集積回路ブロック（１７２ａ、１７２ｂ、・・・、１７２ｎ）を含み、各集積回路ブロック（１７２ｎ）は、図１４の静電放電回路１０３の構造を有する。
図１７Ａを参照すれば、第１のＩＣブロック（１７２ａ）は第１のパッド（Ｉ／ＯＰＡＤ１）、プルアップ装置（１５２ａ）、パワークランプ（６０ａ）、伝達装置（４０ａ）を通じて互いに電気的に分離した第１の電源電圧供給ライン（ＶＤＤ１）と第２の電源電圧供給ライン（ＶＤＤ２）、接地電圧供給ライン（ＶＳＳ）を含む。
静電放電回路１０６は、また第２のパッド（Ｉ／ＯＰＡＤ２）、プルアップ装置（１５２ｂ）、パワークランプ（６０ｂ）、伝達装置（４０ｂ）を通じて互いに電気的に分離した第３の電源電圧供給ライン（ＶＤＤ３）と第４の電源電圧供給ライン（ＶＤＤ４）、接地電圧供給ライン（ＶＳＳ）を含む第２のＩＣブロック（１７２ｂ）をさらに含むことができる。
本発明の実施形態で、図１７Ａに示されたように、第１のＩＣブロック（１７２ａ）のＶＤＤ１は、第２のＩＣブロック（１７２ｂ）のＶＤＤ４と連結され、第１のＩＣブロック（１７２ａ）のＶＤＤ２は第２のＩＣブロック（１７２ｂ）のＶＤＤ３と連結できる。より一般に、図１７Ａに示されたようにｔｈｅ（ｎ−１）ｔｈ ＩＣブロックのＶＳＳ（２ｎ−３）及びＶＳＳ（２ｎ−２）はｎｔｈ ＩＣブロックのＶＳＳ（２ｎ）及びＶＳＳ（２ｎ−１）とそれぞれ連結できる
図１７Ｂは、本発明のさらに他の実施形態による静電放電回路を説明するための図面である。図１７Ｂの静電放電回路は、ＶＤＤ１とＶＤＤ４が電気的に分離したことを除き、図１７Ａの静電放電回路と同様である。より一般に、図１７Ｂに示されたように、各電源電圧供給ラインは他のＩＣブロックの電源電圧供給ラインと連結され／連結されるか、或いはそのブロックの他の電源電圧供給ラインとは電気的に分離する。
前述したように、本発明の実施形態で、静電放電回路は、ソース又はボディーがフローティング状態にある少なくとも一つの静電放電回路素子を含む。本発明の実施形態で、フローティング状態にあるソース又はボディーは、静電電流を放電するためのパスを提供する。
本発明の実施形態で、少なくとも一つの静電放電回路素子はプルアップ回路、多数のプルアップ回路、プルダウン回路、多数のプルダウン回路、パワークランプ、多数のパワークランプ、又は類似した回路でもよい。
本発明の実施形態で、少なくとも一つの静電放電回路素子は、少なくとも一つの電圧端（例えば、ＶＤＤ１、ＶＤＤ２）と少なくとも一つの接地端（例えば、ＶＳＳ１、ＶＳＳ２）との間に連結される。
本発明の実施形態で、少なくとも一つの静電放電回路素子は、少なくとも一つのＩ／Ｏ端（例えば、Ｉ／ＯＰＡＤ１）と少なくとも一つの接地端（例えば、ＶＳＳ１、ＶＳＳ２）との間に連結される。本発明の実施形態で、少なくとも一つの静電放電回路素子は少なくとも一つのＩ／Ｏ端（例えば、Ｉ／ＯＰＡＤ１）と少なくとも一つの電圧端（例えば、ＶＤＤ１、ＶＤＤ２）との間に連結される。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、静電放電回路が適用される装置は、高集積半導体メモリ装置、プロセス、ＭＥＭ´ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）装置、光電子装置、ＬＤＩ（ＬＣＤ Ｄｒｉｖｅｒ ＩＣ）などの集積回路装置に効果的に適用されうる。但し、前述した静電放電回路が適用される装置は、例示的なことに過ぎない。
１：静電放電回路
１０：プルアップ装置
２０：プルダウン装置
３０：パワークランプ
４０：伝達回路
１０：プルアップ装置
２０：プルダウン装置
３０：パワークランプ
４０：伝達回路
Claims (11)
- 少なくとも三つの端子の間に連結された静電放電回路において、
少なくとも一つの静電放電回路素子は、
少なくとも三つの端子のうち第１の端子と少なくとも三つの端子のうち第２の端子との間に連結された第１のスイッチング素子と、
第１の端子と少なくとも三つの端子のうち第３の端子との間に連結された第２のスイッチング素子とをさらに含み、
第１のスイッチング素子のボディーは、第３の端子に連結され、
第２のスイッチング素子のソースは、第３の端子に連結され、
第２のスイッチング素子のボディーは、第２の端子に連結され、
第１のスイッチング素子のソースは、第２の端子に連結され、
第２および第３の端子のうち１つは、第１のスイッチング素子のボディーおよび第２のスイッチング素子のボディーのうち１つがフローティング状態にあるように、フローティングされ、前記第２および第３の端子のうち残りの１つは、前記第1スイッチング素子のソースおよび前記第２スイッチング素子のソースのうち１つが接地電圧に連結されるように接地電圧に縛れ、
少なくとも三つの端子は、少なくとも一つの電源端と、少なくとも一つの接地端と、少なくとも一つのフローティング端とを含み、
前記少なくとも一つの静電放電回路素子は、少なくとも一つのパワークランプを構成し、
前記少なくとも一つのパワークランプは、前記少なくとも一つの電源端と前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結されたことを特徴とする静電放電回路。 - 前記静電放電回路は、前記少なくとも一つの電源端と前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結された多数のパワークランプを含むことを特徴とする請求項１に記載の静電放電回路。
- 前記多数のパワークランプのうち各パワークランプは、前記少なくとも一つの電源端と前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結され、前記第２および第３の端子が前記多数のパワークランプ間で連結されたことを特徴とする請求項２に記載の静電放電回路。
- 前記多数のパワークランプのうち各パワークランプは、前記少なくとも一つの電源端と前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結され、前記第２および第３の端子のうち一つが前記多数のパワークランプ間で分離されたことを特徴とする請求項２に記載の静電放電回路。
- 前記静電放電回路は、少なくとも一つの入出力端子を含むことを特徴とする請求項１に記載の静電放電回路。
- 前記少なくとも一つの静電放電回路素子は、少なくとも一つのプルダウン装置を構成することを特徴とする請求項５に記載の静電放電回路。
- 前記少なくとも一つのプルダウン装置は、前記少なくとも一つの入出力端子と前記少なくとも一つの接地端と前記少なくとも一つフローティング端との間に連結されたことを特徴とする請求項６に記載の静電放電回路。
- 前記静電放電回路は、前記少なくとも一つの電源端と前記少なくとも一つの入出力端子との間に連結されたプルアップ装置をさらに含むことを特徴とする請求項７に記載の静電放電回路。
- 前記静電放電回路は、多数の入出力端子と前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結された多数のプルダウン装置を含むことを特徴とする請求項６に記載の静電放電回路。
- 前記多数のプルダウン装置のうち各プルダウン装置は、前記多数の入出力端子のうち一つと前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結され、前記第２および第３の端子が前記多数のプルダウン回路間で連結されたことを特徴とする請求項９に記載の静電放電回路。
- 前記多数のプルダウン装置のうち各プルダウン装置は、前記多数の入出力端子のうち一つと前記少なくとも一つの接地端と前記少なくとも一つのフローティング端との間に連結され、前記第２および第３の端子のうち一つが前記多数のプルダウン回路間で分離されたことを特徴とする請求項９に記載の静電放電回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0015543 | 2005-02-24 | ||
| KR1020050015543A KR100725361B1 (ko) | 2005-02-24 | 2005-02-24 | 이에스디 보호 소자 및 파워 클램프를 구비하는 멀티 파워블록형 집적 회로 장치 |
| US11/226,193 US7907373B2 (en) | 2005-02-24 | 2005-09-15 | Electrostatic discharge circuit |
| US11/226,193 | 2005-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006237618A JP2006237618A (ja) | 2006-09-07 |
| JP5587529B2 true JP5587529B2 (ja) | 2014-09-10 |
Family
ID=37044848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006049150A Expired - Fee Related JP5587529B2 (ja) | 2005-02-24 | 2006-02-24 | 静電放電回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5587529B2 (ja) |
| NL (1) | NL1031205C2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2979716B2 (ja) * | 1991-06-06 | 1999-11-15 | 日本電気株式会社 | Ｃｍｏｓ集積回路 |
| JP3499578B2 (ja) * | 1992-09-18 | 2004-02-23 | 株式会社東芝 | 半導体集積回路 |
| JPH10290519A (ja) * | 1997-04-15 | 1998-10-27 | Hitachi Ltd | 半導体集積回路装置 |
| EP0932202B1 (en) * | 1997-12-31 | 2006-09-20 | STMicroelectronics S.r.l. | ESD protection network on semiconductor circuit structures |
| US6963111B2 (en) * | 2003-06-13 | 2005-11-08 | Texas Instruments Incorporated | Efficient pMOS ESD protection circuit |
-
2006
- 2006-02-21 NL NL1031205A patent/NL1031205C2/nl not_active IP Right Cessation
- 2006-02-24 JP JP2006049150A patent/JP5587529B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| NL1031205C2 (nl) | 2008-02-12 |
| JP2006237618A (ja) | 2006-09-07 |
| NL1031205A1 (nl) | 2006-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120321 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130117 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130402 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130801 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130808 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20131018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140527 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140724 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5587529 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |