KR20230067338A - 이미지 센서 - Google Patents

이미지 센서 Download PDF

Info

Publication number
KR20230067338A
KR20230067338A KR1020210153341A KR20210153341A KR20230067338A KR 20230067338 A KR20230067338 A KR 20230067338A KR 1020210153341 A KR1020210153341 A KR 1020210153341A KR 20210153341 A KR20210153341 A KR 20210153341A KR 20230067338 A KR20230067338 A KR 20230067338A
Authority
KR
South Korea
Prior art keywords
buried gate
gate electrode
disposed
floating diffusion
semiconductor substrate
Prior art date
Application number
KR1020210153341A
Other languages
English (en)
Inventor
최혁순
안대건
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210153341A priority Critical patent/KR20230067338A/ko
Priority to CN202211375166.2A priority patent/CN116110916A/zh
Priority to US18/053,744 priority patent/US20230144105A1/en
Priority to EP22206330.7A priority patent/EP4177953A1/en
Publication of KR20230067338A publication Critical patent/KR20230067338A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14607—Geometry of the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14638—Structures specially adapted for transferring the charges across the imager perpendicular to the imaging plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Abstract

이미지 센서가 개시된다. 이미지 센서는 제1 면과 제2 면을 포함하고, 내부에 광전 변환 영역을 포함하는 반도체 기판; 상기 제1 면에 인접한 상기 반도체 기판 내부에 배치되는 플로팅 확산 영역; 상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되는 매립 게이트 트렌치 내부에 배치되는 매립 게이트 구조물로서, 상기 플로팅 확산 영역의 제1 측부에 인접하게 배치되는 제1 매립 게이트 트렌치 내부에 배치되는 제1 매립 게이트 전극과, 상기 제1 매립 게이트 트렌치와 이격되어 배치되고, 상기 플로팅 확산 영역의 상기 제1 측부에 반대되는 제2 측부에 인접하게 배치되는 제2 매립 게이트 트렌치 내부에 배치되는 제2 매립 게이트 전극을 포함하는, 매립 게이트 구조물을 포함한다.

Description

이미지 센서{Image sensors}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 포토다이오드(photodiode)를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기 신호로 변환시키는 장치이다. 이미지 센서는 각각이 입사되는 빛을 수광하여 전기 신호로 전환하며 포토다이오드 영역을 포함하는 복수의 픽셀들을 포함한다. 이미지 센서의 집적도가 증가됨에 따라 각각의 픽셀의 크기가 작아지며, 이에 따라 각각의 픽셀에서의 전하 전달 효율이 감소하는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 각각의 픽셀의 전하 전달 효율을 향상시킬 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면과 제2 면을 포함하고, 내부에 광전 변환 영역을 포함하는 반도체 기판; 상기 제1 면에 인접한 상기 반도체 기판 내부에 배치되는 플로팅 확산 영역; 상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되는 매립 게이트 트렌치 내부에 배치되는 매립 게이트 구조물로서, 상기 플로팅 확산 영역의 제1 측부에 인접하게 배치되는 제1 매립 게이트 트렌치 내부에 배치되는 제1 매립 게이트 전극과, 상기 제1 매립 게이트 트렌치와 이격되어 배치되고, 상기 플로팅 확산 영역의 상기 제1 측부에 반대되는 제2 측부에 인접하게 배치되는 제2 매립 게이트 트렌치 내부에 배치되는 제2 매립 게이트 전극을 포함하는, 매립 게이트 구조물을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 기판과 제2 기판이 적층된 적층 구조물로서, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 제1 기판은, 제1 면과 제2 면을 포함하고 내부에 광전 변환 영역을 포함하는 제1 반도체 기판; 상기 제1 반도체 기판의 상기 제1 면 상에서 상기 제1 반도체 기판 내로 연장되는 적어도 일부분을 갖는 제1 매립 게이트 전극; 상기 제1 반도체 기판의 상기 제1 면 상에서 상기 제1 반도체 기판 내로 연장되는 적어도 일부분을 가지며, 상기 제1 매립 게이트 전극과 이격되어 배치되는 제2 매립 게이트 전극; 상기 제1 반도체 기판 내에 배치되고, 평면도에서 상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극에 의해 둘러싸이는 플로팅 확산 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 기판과 제2 기판이 적층된 적층 구조물로서, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 제1 기판은, 제1 면과 제2 면을 포함하고, 내부에 광전 변환 영역을 포함하는 제1 반도체 기판; 상기 제1 면에 인접한 상기 반도체 기판 내부에 배치되는 플로팅 확산 영역; 상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되는 제1 매립 게이트 트렌치 내부에 배치되고, 상기 플로팅 확산 영역의 제1 측 상에 배치되는 제1 매립 게이트 전극; 상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되고 상기 제1 매립 게이트 트렌치와 이격되어 배치되는 제2 매립 게이트 트렌치 내부에 배치되고, 상기 플로팅 확산 영역의 상기 제1 측에 반대되는 제2 측 상에 배치되는 제2 매립 게이트 전극을 포함하고, 평면도에서 상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극이 상기 플로팅 확산 영역을 둘러싸며, 상기 제2 기판은, 상기 복수의 픽셀을 구동하기 위한 로직 회로를 포함한다.
본 발명의 기술적 사상에 따르면, 이미지 센서는 플로팅 확산 영역의 제1 측부를 둘러싸는 제1 매립 게이트 전극과 플로팅 확산 영역의 제2 측부를 둘러싸는 제2 매립 게이트 전극을 포함한다. 이에 따라 광전 변환 영역으로부터 플로팅 확산 영역으로 전송되는 전하의 전달 효율이 향상될 수 있다. 또한 상기 이미지 센서는 적층 구조를 가지므로 소형화 및 고해상도 구현에 유리하다.
도 1은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A 부분을 나타내는 확대 레이아웃도이다.
도 3은 도 2의 B1-B1' 선을 따른 단면도이다.
도 4는 도 2의 B2-B2' 선을 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 하나의 픽셀에 대응되는 플로팅 확산 영역과 전송 게이트의 배치를 개략적으로 나타내는 레이아웃도이다.
도 7은 예시적인 실시예들에 따른 이미지 센서의 픽셀의 등가 회로도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 개략도이다.
도 9는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 10은 도 9의 CX1 부분의 확대도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타내는 레이아웃도이다.
도 12는 도 11의 B1-B1' 선을 따른 단면도이다.
도 13은 하나의 픽셀에 대응되는 플로팅 확산 영역과 전송 게이트의 배치를 개략적으로 나타내는 레이아웃도이다.
도 14는 예시적인 실시예에 따른 이미지 센서를 개략적으로 나타내는 사시도이다.
도 15는 도 14의 B3-B3' 선을 따른 단면도이다.
도 16은 도 14의 하나의 픽셀에 대응되는 제1 기판을 나타내는 레이아웃도이다.
도 17은 도 14의 하나의 픽셀에 대응되는 제3 기판을 나타내는 레이아웃도이다.
도 18은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 19는 도 18의 하나의 픽셀에 대응되는 제1 기판을 나타내는 레이아웃도이다.
도 20은 도 18의 하나의 픽셀에 대응되는 제3 기판을 나타내는 레이아웃도이다.
도 21은 예시적인 실시예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 A 부분을 나타내는 확대 레이아웃도이다. 도 3은 도 2의 B1-B1' 선을 따른 단면도이다. 도 4는 도 2의 B2-B2' 선을 따른 단면도이다. 도 5는 도 3의 CX1 부분의 확대도이다. 도 6은 하나의 픽셀(PX)에 대응되는 플로팅 확산 영역(FD)과 전송 게이트(TG)의 배치를 개략적으로 나타내는 레이아웃도이다.
도 1 내지 도 6을 참조하면, 이미지 센서(100)는 제1 기판(SUB1) 및 제2 기판(SUB2)이 수직 방향으로 적층된 적층 구조물(ST1)을 포함하는 적층형 이미지 센서일 수 있다.
액티브 픽셀 영역(APR)은 적층 구조물(ST1)의 중앙부에 배치될 수 있다. 액티브 픽셀 영역(APR)에 복수의 픽셀(PX)이 배치될 수 있다. 복수의 픽셀(PX)은 적층 구조물(ST1)의 외부로부터 빛을 수광하여 전기적 신호로 변환하는 영역일 수 있다. 복수의 픽셀(PX)은 제1 기판(SUB1)에 배치될 수 있고, 예를 들어 외부의 빛을 수광하기 위한 광전 변환 영역(PD)과, 광전 변환 영역(PD)에서 축적된 광전하를 전기적 신호로 변환하기 위한 픽셀 회로(PXC)를 구성하는 트랜지스터들이 제1 기판(SUB1) 내에 배치될 수 있다.
패드 영역(PDR)은 액티브 픽셀 영역(APR)의 적어도 일 측 상에, 예를 들어 평면도에서 액티브 픽셀 영역(APR)의 4개의 측면 상에 배치될 수 있다. 복수의 패드(PAD)는 패드 영역(PDR)에 배치될 수 있고, 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
주변 회로 영역(PCR)은 제2 기판(SUB2) 내에 배치될 수 있고, 로직 회로 블록 및/또는 메모리 소자를 포함할 수 있다. 예를 들어, 상기 로직 회로 블록은 복수의 로직 트랜지스터(LCT)를 포함할 수 있고, 액티브 픽셀 영역(APR)의 각 픽셀(PX)에 일정한 신호를 제공하거나 각 픽셀(PX)에서의 출력 신호를 제어할 수 있다. 예를 들어, 로직 트랜지스터(LCT)는 로우 디코더, 로우 드라이버, 컬럼 디코더, 타이밍 발생기, 상관 이중 샘플러(correlated double sampler, CDS), 아날로그 디지털 컨버터(analog to digital converter), 및 입출력 버퍼(I/O buffer) 중 적어도 하나를 포함할 수 있다.
액티브 픽셀 영역(APR)은 복수의 픽셀(PX)을 포함하며, 복수의 픽셀(PX) 내에 각각 복수의 광전 변환 영역(PD)이 배치될 수 있다. 액티브 픽셀 영역(APR)에서, 복수의 픽셀(PX)이 제1 반도체 기판(110)의 상면에 평행한 제1 방향(X)과, 상기 제1 방향에 수직하여 제1 반도체 기판(110)의 상면에 평행한 제2 방향(Y)을 따라 열과 행을 이루며 매트릭스 형상으로 배열될 수 있다. 복수의 픽셀(PX) 중 일부는 옵티컬 블랙 픽셀(도시 생략)일 수 있다. 상기 옵티컬 블랙 픽셀은 액티브 픽셀 영역(APR)에 대한 기준 화소로 기능할 수 있고, 암신호를 자동으로 보정하기 위한 기능을 수행할 수 있다.
제1 기판(SUB1)은 제1 반도체 기판(110)과, 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치되는 제1 전면 구조물(FS1), 제1 반도체 기판(110)의 제2 면(110F2) 상에 배치되는 컬러 필터(CF) 및 마이크로렌즈(ML)를 포함할 수 있다. 제2 기판(SUB2)은 제2 반도체 기판(120)과, 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 제2 전면 구조물(FS2)을 포함할 수 있다.
예를 들어 제2 기판(SUB2) 내의 제2 전면 구조물(FS2)이 제1 기판(SUB1) 내의 제1 전면 구조물(FS1)과 마주 보며 서로 접촉하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 기판(110, 120)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 제1 및 제2 반도체 기판(110, 120) 중 적어도 하나는 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 기판(110, 120) 중 적어도 하나는 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있고, 다른 실시예들에서 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다.
제1 전면 구조물(FS1)은 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치되는 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 제1 전면 구조물(FS1)은 제1 절연층(111)을 관통하는 도전 비아(116)와, 제2 절연층(112) 내부에 배치되는 배선층(117)을 더 포함할 수 있다. 예를 들어, 제1 및 제2 절연층(111, 112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다. 한편, 제1 및 제2 절연층(111, 112) 각각은 복수의 절연층(도시 생략)의 적층 구조로 형성될 수 있고, 상기 복수의 절연층들 각각 사이에 추가적인 절연 라이너(도시 생략)가 더 배치될 수도 있다.
제2 전면 구조물(FS2)은 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 제1 절연층(121) 및 제2 절연층(122)을 포함할 수 있다. 제1 절연층(121)은 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 로직 트랜지스터(LCT)를 커버할 수 있다. 제2 전면 구조물(FS2)은 제1 절연층(121)을 관통하는 도전 비아(126)와, 제2 절연층(122) 내부에 배치되는 배선층(127)을 더 포함할 수 있다. 도전 비아(126)와 배선층(127)은 로직 트랜지스터(LCT)에 전기적으로 연결되도록 배치될 수 있다.
예시적인 실시예들에서, 도전 비아(116, 126) 및 배선층(117, 127)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄(Ru), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2)은 제1 전면 구조물(FS1)과 제2 전면 구조물(FS2)이 서로 마주 보도록 배치될 수 있고, 예를 들어 제1 전면 구조물(FS1)의 제2 절연층(112)이 제2 전면 구조물(FS2)의 제2 절연층(122)에 접촉하도록 배치될 수 있다.
액티브 픽셀 영역(APR)에서 제1 기판(SUB1) 내에는 픽셀 분리 구조물(140)이 배치될 수 있다. 픽셀 분리 구조물(140)에 의해 복수의 픽셀(PX)이 정의될 수 있다. 픽셀 분리 구조물(140)은 도전층(142), 절연 라이너(144), 및 상부 절연층(146)을 포함할 수 있다. 도전층(142)은 제1 반도체 기판(110)을 관통하는 픽셀 트렌치(140T) 내부에 배치될 수 있다. 절연 라이너(144)는 제1 반도체 기판(110)의 관통하는 픽셀 트렌치(140T) 내벽 상에 배치될 수 있고, 제1 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 연장되며 도전층(142)과 제1 반도체 기판(110) 사이에 개재될 수 있다. 상부 절연층(146)은 제1 반도체 기판(110)의 제1 면(110F1)에 인접한 픽셀 트렌치(140T)의 일부분 내에 배치될 수 있다.
예시적인 실시예들에서, 도전층(142)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 절연 라이너(144)는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 절연 라이너(144)는 음의 고정 전하층(negative fixed charge layer)으로 작용할 수 있다. 다른 실시예들에서, 절연 라이너(144)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 상부 절연층(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
복수의 픽셀(PX) 내의 제1 기판(SUB1) 내에는 복수의 광전 변환 영역(PD)이 각각 배치될 수 있다. 예를 들어 각각의 픽셀(PX) 내에는 하나의 광전 변환 영역(PD)이 배치될 수 있다. 광전 변환 영역(PD)은 n형 불순물이 도핑된 영역일 수 있다. 예를 들어 광전 변환 영역(PD)은 상부 및 하부 사이에 불순물 농도 차이를 가져 포텐셜 기울기를 가질 수 있다. 또는 광전 변환 영역(PD)은 복수의 불순물 영역들이 수직 방향으로 적층된 형태로 형성될 수도 있다.
액티브 픽셀 영역(APR)에서 제1 기판(SUB1) 내에는 매립 게이트 구조물(150) 및 플로팅 확산 영역(FD)이 배치될 수 있다.
예를 들어, 플로팅 확산 영역(FD)은 제1 반도체 기판(110)의 제1 면(110F1)에 인접한 제1 반도체 기판(110) 내부에 배치될 수 있다. 플로팅 확산 영역(FD)은 n형 불순물이 도핑된 영역일 수 있다. 예를 들어, 플로팅 확산 영역(FD)은 원형 또는 타원형의 수평 단면을 가질 수 있고, 제1 측부(FD_S1)과 이에 반대되는 제2 측부(FD_S2)를 가질 수 있다.
플로팅 확산 영역(FD)의 주위에는 제1 반도체 기판(110)의 제1 면(110F1)으로부터 제1 반도체 기판(110) 내부로 연장되는 매립 게이트 트렌치(150T)가 배치되고, 매립 게이트 트렌치(150T) 내에 매립 게이트 구조물(150)이 배치될 수 있다.
예를 들어, 매립 게이트 트렌치(150T)는 제1 매립 게이트 트렌치(TGH_L)와 제2 매립 게이트 트렌치(TGH_R)를 포함할 수 있고, 제1 매립 게이트 트렌치(TGH_L)는 플로팅 확산 영역(FD)의 제1 측부(FD_S1)에 인접하게 배치되며, 제2 매립 게이트 트렌치(TGH_R)는 제1 매립 게이트 트렌치(TGH_L)로부터 이격되어 플로팅 확산 영역(FD)의 제2 측부(FD_S2)에 인접하게 배치될 수 있다. 예를 들어, 평면도에서 제1 매립 게이트 트렌치(TGH_L)와 제2 매립 게이트 트렌치(TGH_R)는 플로팅 확산 영역(FD)을 둘러싸도록 배치될 수 있다.
매립 게이트 구조물(150)은 제1 매립 게이트 트렌치(TGH_L) 내에 배치되는 제1 매립 게이트 전극(TG_L)과, 제2 매립 게이트 트렌치(TGH_R) 내에 배치되는 제2 매립 게이트 전극(TG_R)을 포함할 수 있다. 예를 들어, 평면도에서 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)는 각각 플로팅 확산 영역(FD)의 일부분을 둘러싸는 반원형 수평 단면을 가질 수 있다. 예를 들어, 평면도에서 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)는 집합적으로(collectively) 플로팅 확산 영역(FD)의 주변을 둘러싸도록 배치될 수 있다.
도 6에 도시된 것과 같이, 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)은 플로팅 확산 영역(FD)을 사이에 두고 서로에 대하여 거울 대칭 형상을 가질 수 있다. 제1 매립 게이트 전극(TG_L)은 플로팅 확산 영역(FD)의 제1 측부(FD_S1)와 마주 보는 제1 측벽(TG_S1)과, 제1 측벽(TG_S1)에 반대되어 배치되는 제2 측벽(TG_S2)을 포함할 수 있고, 제2 매립 게이트 전극(TG_R)은 플로팅 확산 영역(FD)의 제2 측부(FD_S2)와 마주 보는 제3 측벽(TG_S3)과, 제3 측벽(TG_S3)에 반대되어 배치되는 제4 측벽(TG_S4)을 포함할 수 있다. 제1 측벽(TG_S1)과 제3 측벽(TG_S3)이 플로팅 확산 영역(FD)을 사이에 두고 서로에 대하여 거울 대칭 형상을 가질 수 있으며, 제2 측벽(TG_S2)과 제4 측벽(TG_S4)이 플로팅 확산 영역(FD)을 사이에 두고 서로에 대하여 거울 대칭 형상을 가질 수 있다.
도 6에 도시된 것과 같이, 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)은 각각이 플로팅 확산 영역(FD)의 일부분을 둘러싸는 반원형 도넛 형상의 평면 형상을 가질 수 있다. 예를 들어, 제1 매립 게이트 전극(TG_L)은 플로팅 확산 영역(FD)의 일부분을 둘러싸는 반원형 수평 단면을 가지며, 제2 매립 게이트 전극(TG_R)은 플로팅 확산 영역(FD)의 다른 일부분을 둘러싸는 반원형 수평 단면을 가질 수 있다.
광전 변환 영역(PD)은 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R) 모두와 수직 오버랩되도록 배치될 수 있다. 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)은 전송 트랜지스터(TX)(도 7 참조)를 구성할 수 있고, 전송 트랜지스터(TX)는 광전 변환 영역(PD)에서 생성된 전하를 플로팅 확산 영역(FD)에 전송하도록 구성될 수 있다.
제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)이 서로 이격되어 플로팅 확산 영역(FD)의 주위를 둘러싸도록 배치됨에 따라, 플로팅 확산 영역(FD)의 평면 면적에 대한 매립 게이트 구조물(150)의 평면 면적(예를 들어, 제1 매립 게이트 전극(TG_L)의 평면 면적과 제2 매립 게이트 전극(TG_R)의 평면 면적의 합)의 비율이 상대적으로 커질 수 있고, 따라서 매립 게이트 구조물(150)에는 상대적으로 낮은 레벨의 동작 전압이 인가될 수 있다. 또는 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)이 서로 이격되어 플로팅 확산 영역(FD)의 주위를 둘러싸도록 배치됨에 따라, 광전 변환 영역(PD)에서 생성된 전하를 광전 변환 영역(PD)으로부터 플로팅 확산 영역(FD)으로 전송하기 위한 전하 전송 효율이 향상될 수 있다.
예시적인 실시예들에서, 매립 게이트 구조물(150)은 게이트 전극(152), 게이트 절연층(154) 및 스페이서(156)를 포함할 수 있다. 예를 들어, 게이트 전극(152)은 제1 반도체 기판(110)의 제1 면(110F1) 상으로부터 매립 게이트 트렌치(150T)의 내부로 연장될 수 있다. 게이트 절연층(154)은 제1 반도체 기판(110)의 제1 면(110F1) 상으로부터 매립 게이트 트렌치(150T)의 내부로 연장되며, 게이트 전극(152)과 제1 반도체 기판(110) 사이에 개재될 수 있다. 스페이서(156)는 게이트 전극(152)의 측벽 상에 배치될 수 있으며, 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치될 수 있다. 도 6에 도시된 것과 같이, 매립 게이트 구조물(150)의 게이트 전극(152)의 제1 반도체 기판(110)의 제1 면(110F1)보다 높은 레벨에 배치되는 상면을 가질 수 있다(예를 들어, 제1 반도체 기판(110)의 제2 면(110F2)으로부터 게이트 전극(152)의 상기 상면까지의 거리가 제1 반도체 기판(110)의 제2 면(110F2)으로부터 제1 면(110F1)까지의 거리보다 더 클 수 있다).
액티브 픽셀 영역(APR)에서 제1 기판(SUB1) 내에는 픽셀 회로(도시 생략)를 구성하는 픽셀 게이트(PXT)가 더 배치될 수 있다. 예를 들어, 제1 반도체 기판(110)의 제1 면(110F1) 상에 액티브 영역(ACT) 및 그라운드 영역(GND)을 한정하는 소자 분리막(110I)이 배치되고, 픽셀 게이트(PXT)는 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치될 수 있다. 픽셀 게이트(PXT)는 게이트 전극(162), 게이트 절연층(164), 및 스페이서(166)를 포함할 수 있다. 불순물 영역(도시 생략)은 픽셀 게이트(PXT)에 인접한 제1 반도체 기판(110) 내부에 배치될 수 있다. 게이트 전극(162)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 픽셀 게이트(PXT)는 소스 팔로워 게이트(SF), 선택 게이트(SG), 및 리셋 게이트(RG)를 포함할 수 있다.
예시적인 실시예들에서, 리셋 게이트(RG)는 리셋 트랜지스터(RX)(도 7 참조)를 구성할 수 있고, 리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키도록 구성될 수 있다. 소스 팔로워 게이트(SF)는 드라이브 트랜지스터(DX)(도 7 참조)를 구성할 수 있고, 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링하도록 구성될 수 있다. 선택 게이트(SG)는 선택 트랜지스터(SX)(도 7 참조)를 구성할 수 있고, 선택 트랜지스터(SX)는 픽셀(PX)을 선택하기 위한 스위칭 및 어드레싱 역할을 할 수 있다.
일부 예시적인 실시예들에서, 도 2에 도시된 것과 같이, 제1 픽셀(PX-1), 제2 픽셀(PX-2), 제3 픽셀(PX-3), 및 제4 픽셀(PX-4)이 매트릭스 형상으로 배치될 수 있다. 제1 내지 제4 픽셀(PX-1, PX-2, PX-3, PX-4) 각각은 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 가질 수 있다. 제2 방향(Y)으로 나란히 배치되는 제1 픽셀(PX-1)과 제3 픽셀(PX-3)은 서로 거울 대칭 형상을 가질 수 있고, 제1 방향(X)으로 나란히 배치되는 제1 픽셀(PX-1)과 제2 픽셀(PX-2)은 서로 거울 대칭 형상을 가질 수 있다. 제1 내지 제4 픽셀(PX-1, PX-2, PX-3, PX-4) 각각은 리셋 게이트(RG), 소스 팔로워 게이트(SF) 및 선택 게이트(SG)를 포함할 수 있다. 도 2에 도시된 픽셀(PX)의 레이아웃은 예시를 위하여 도시된 것이며, 예를 들어 리셋 게이트(RG), 소스 팔로워 게이트(SF) 및 선택 게이트(SG)의 크기, 형상, 위치 등이 도 2에 도시된 것에 한정되는 것은 아니다.
도시되지는 않았지만, 패드 영역(PDR)에서 제1 전면 구조물(FS1) 및 제2 전면 구조물(FS2)을 관통하도록 배치되고 로직 트랜지스터(LCT)와 복수의 픽셀(PX)을 전기적으로 연결시키는 수직 비아(도시 생략)가 더 배치될 수 있다. 상기 수직 비아에 의해 제2 기판(SUB2) 내에 배치되는 로직 트랜지스터(LCT)에 외부 기기로부터 전원 및 신호가 전달될 수 있다.
제1 반도체 기판(110)의 제2 면(110F2) 상에는 패시베이션층(PI)이 배치되고, 패시베이션층(PI) 상에 컬러 필터(CF)와 마이크로렌즈(ML)가 배치될 수 있다. 패시베이션층(PI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 포함할 수 있다.
일반적으로 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일 측 상에 배치되며, 전송 게이트(TG)에 인가되는 전압에 의해 광전 변환 영역(PD)으로부터 플로팅 확산 영역(FD)으로 전하가 전달되도록 구성된다. 이미지 센서의 픽셀 사이즈가 축소됨에 따라 전송 게이트(TG)과 플로팅 확산 영역(FD) 사이의 전기적 커플링이 발생하거나, 전송 게이트(TG)에 인가되는 전압에 의한 필드가 발생하여 광전 변환 영역(PD)으로부터의 원치 않는 전하 이동 등이 유발되는 등 전하 전달 효율이 감소하는 문제가 있다.
그러나 전술한 실시예들에 따르면, 이미지 센서(100)는 플로팅 확산 영역(FD)의 제1 측부(FD_S1)를 둘러싸는 제1 매립 게이트 전극(TG_L)과 플로팅 확산 영역(FD)의 제2 측부(FD_S2)를 둘러싸는 제2 매립 게이트 전극(TG_R)을 포함한다. 이에 따라 광전 변환 영역(PD)으로부터 플로팅 확산 영역(FD)으로 전송되는 전하의 전달 효율이 향상될 수 있다.
도 7은 예시적인 실시예들에 따른 이미지 센서의 픽셀의 등가 회로도이다.
도 7을 참조하면, 복수의 픽셀(PX)는 매트릭스 형태로 배열될 수 있다. 복수의 픽셀(PX) 각각은 전송 트랜지스터(TX)와 픽셀 트랜지스터들(도시 생략)을 포함할 수 있다. 여기서, 픽셀 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)(또는 소스 팔로워 트랜지스터)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함하며, 드라이브 트랜지스터(DX)는 소스 팔로워 게이트(SF)를 포함하고, 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다.
복수의 픽셀(PX) 각각은 광전 변환 영역(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다. 광전 변환 영역(PD)은 도 1 내지 도 6에서 설명한 광전 변환 영역(PD)에 대응될 수 있다. 광전 변환 영역(PD)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있고, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트, 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
전송 게이트(TG)는 광전 변환 영역(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 영역(PD)에서 생성된 전하를 전송받아 누적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)와 연결되며 소스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴-온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 복수의 픽셀(PX) 외부에 위치하는 전류원(도시 생략)과 연결되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 복수의 픽셀(PX)를 선택할 수 있고, 선택 트랜지스터(SX)가 턴-온될 때 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(100A)를 나타내는 개략도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 플로팅 확산 영역(FD)은 사각형 또는 라운드진 사각형의 수평 단면을 가질 수 있고, 제1 측부(FD_S1) 및 이에 반대되는 제2 측부(FD_S2)와, 제3 측부(FD_S3) 및 이에 반대되는 제4 측부(FD_S4)를 가질 수 있다. 예를 들어, 제3 측부(FD_S3)는 제1 측부(FD_S1) 및 제2 측부(FD_S2) 사이에 배치될 수 있다.
제1 매립 게이트 전극(TG_L) 및 제2 매립 게이트 전극(TG_R)은 집합적으로 플로팅 확산 영역(FD)의 주변을 둘러싸도록 배치될 수 있다. 도 3에 도시된 것과 같이, 제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)은 각각이 플로팅 확산 영역(FD)의 두 측면들을 둘러싸는 L 형상의 평면 단면을 가질 수 있다. 예를 들어, 제1 매립 게이트 전극(TG_L)은 플로팅 확산 영역(FD)의 제1 측부(FD_S1) 및 제3 측부(FD_S3)를 둘러싸도록 배치되는 제1 측벽(TG_S1)을 가질 수 있다. 제2 매립 게이트 전극(TG_R)은 플로팅 확산 영역(FD)의 제2 측부(FD_S2) 및 제4 측부(FD_S4)를 둘러싸도록 배치되는 제2 측벽(TG_S2)을 가질 수 있다.
제1 매립 게이트 전극(TG_L)과 제2 매립 게이트 전극(TG_R)은 플로팅 확산 영역(FD)을 사이에 두고 서로에 대하여 거울 대칭 형상을 가질 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 매립 게이트 전극(TG_L)의 형상 및/또는 크기가 제2 매립 게이트 전극(TG_R)의 형상 및/또는 크기와 다를 수도 있다.
도 9는 예시적인 실시예들에 따른 이미지 센서(100B)를 나타내는 단면도이고, 도 10은 도 9의 CX1 부분의 확대도이다. 도 9 및 도 10에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9 및 도 10을 참조하면, 매립 게이트 구조물(150B)은 매립 게이트 트렌치(150T) 내에 배치되는 게이트 전극(152), 게이트 절연층(154) 및 매립 절연층(158)을 포함할 수 있다. 게이트 전극(152)은 리세스 게이트 타입의 게이트 전극일 수 있고, 예를 들어 게이트 전극(152)은 매립 게이트 트렌치(150T) 내부에 배치되고, 제1 반도체 기판(110)의 제1 면(110F1) 상으로 연장되지 않을 수 있다. 예를 들어, 게이트 전극(152)의 매립 게이트 트렌치(150T)의 입구를 채우지 않고 게이트 전극(152) 상에서 매립 절연층(158)이 매립 게이트 트렌치(150T)의 입구를 채울 수 있다.
게이트 전극(152)과 플로팅 확산 영역(FD)은 서로 다른 수직 레벨에 배치될 수 있다. 예를 들어, 게이트 전극(152)의 상면(152_T)(도 10에 도시된 것과 같이 제1 반도체 기판(110)의 제1 면(110F1)에 가까운 게이트 전극(152)의 표면)은 플로팅 확산 영역(FD)의 바닥면(FD_L)(도 9에 도시된 것과 같이 제1 반도체 기판(110)의 제1 면(110F1)에서 더 먼 플로팅 확산 영역(FD)의 표면)보다 높은 수직 레벨에 배치될 수 있다.
도 10에 도시된 것과 같이, 제1 반도체 기판(110)의 제1 면(110F1)이 기준 레벨(LV0)에 배치되고, 플로팅 확산 영역(FD)의 바닥면(FD_L)은 제1 수직 레벨(LV1)에 배치되고, 게이트 전극(152)의 상면(152_T)은 제2 수직 레벨(LV2)에 배치될 수 있다. 제1 수직 레벨(LV1)이 제2 수직 레벨(LV2)보다 기준 레벨(LV0)에 더 가까울 수 있다. 예를 들어, 제1 반도체 기판(110)의 제1 면(110F1)으로부터 게이트 전극(152)의 상면(152_T)까지의 거리가 제1 반도체 기판(110)의 제1 면(110F1)으로부터 플로팅 확산 영역(FD)의 바닥면(FD_L)까지의 거리보다 더 클 수 있다.
도 10에는 매립 게이트 구조물(150B)이 플로팅 확산 영역(FD)의 양 측부를 둘러싸는 반원형 수평 단면을 가진 것으로 예시적으로 도시되었으나, 다른 실시예들에서, 매립 게이트 구조물(150B)은 환형 수평 단면(예를 들어 평면도에서 플로팅 확산 영역(FD)을 둘러싸는 환형 수평 단면)을 가질 수도 있다.
일반적으로 플로팅 확산 영역(FD)은 전송 게이트(TG)의 일 측 상에 배치되며, 전송 게이트(TG)에 인가되는 전압에 의해 광전 변환 영역(PD)으로부터 플로팅 확산 영역(FD)으로 전하가 전달되도록 구성된다. 이미지 센서의 픽셀 사이즈가 축소됨에 따라 전송 게이트(TG)과 플로팅 확산 영역(FD) 사이의 전기적 커플링이 발생하거나, 전송 게이트(TG)에 인가되는 전압에 의한 필드가 발생하여 광전 변환 영역(PD)으로부터의 원치 않는 전하 이동 등이 유발되는 등 전하 전달 효율이 감소하는 문제가 있다.
그러나 전술한 실시예들에 따르면, 매립 게이트 구조물(150B)이 플로팅 확산 영역(FD)의 측부를 둘러싸는 반원형 평면 형상을 가짐에 따라 광전 변환 영역(PD)로부터 플로팅 확산 영역(FD)으로 전송되는 전하의 전달 효율이 향상될 수 있다. 뿐만 아니라, 매립 게이트 구조물(150B)이 플로팅 확산 영역(FD)과 서로 다른 수직 레벨에 배치됨에 따라 매립 게이트 구조물(150B)과 플로팅 확산 영역(FD) 사이의 전기적 커플링이 감소 또는 방지될 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서(200)를 개략적으로 나타내는 레이아웃도이다. 도 12는 도 11의 B1-B1' 선을 따른 단면도이다. 도 13은 하나의 픽셀(PX)에 대응되는 플로팅 확산 영역(FD)과 전송 게이트(TG)의 배치를 개략적으로 나타내는 레이아웃도이다. 도 11 내지 도 13에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11 내지 도 13을 참조하면, 이미지 센서(200)는 복수의 픽셀(PX)을 포함하고, 복수의 픽셀(PX) 중 적어도 하나의 픽셀(PX)에서, 하나의 픽셀(PX) 내에 제1 반도체 기판(110) 내부에 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)이 배치될 수 있다. 일부 실시예들에서, 복수의 픽셀(PX) 전체에서 각각의 픽셀(PX) 내에 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)이 배치될 수도 있다.
도 13에 도시된 것과 같이, 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)은 서로 이격되어 배치될 수 있고, 각각 제1 매립 게이트 전극(TG_L) 및 제2 매립 게이트 전극(TG_R)과 수직 오버랩되도록 배치될 수 있다. 제1 매립 게이트 전극(TG_L)은 제1 광전 변환 영역(PD_L)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하도록 구동되고, 제2 매립 게이트 전극(TG_R)은 제2 광전 변환 영역(PD_R)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하도록 구동될 수 있다.
예를 들어 하나의 픽셀(PX) 내에 제1 광전 변환 영역(PD_L)에 커플링되는 제1 매립 게이트 전극(TG_L) 및 제2 광전 변환 영역(PD_R)에 커플링되는 제2 매립 게이트 전극(TG_R)이 배치됨에 따라, 각각의 픽셀(PX)은 위상차 정보를 검출할 수 있는 오토포커스(autofocus, AF) 픽셀로 기능할 수 있다. 예를 들어, 제1 매립 게이트 전극(TG_L)은 제1 광전 변환 영역(PD_L)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하고, 제2 매립 게이트 전극(TG_R)은 제2 광전 변환 영역(PD_R)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하며, 제1 광전 변환 영역(PD_L)에 저장된 전하와 제2 광전 변환 영역(PD_R)에 저장된 전하 사이의 차이값을 센싱함에 의해 위상차 정보를 도출할 수 있다.
전술한 실시예들에 따르면, 이미지 센서(200)는 플로팅 확산 영역(FD)의 제1 측부(FD_S1)를 둘러싸는 제1 매립 게이트 전극(TG_L)과 플로팅 확산 영역(FD)의 제2 측부(FD_S2)를 둘러싸는 제2 매립 게이트 전극(TG_R)을 포함한다. 이에 따라 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)으로부터 플로팅 확산 영역(FD)으로 전송되는 전하의 전달 효율이 향상될 수 있다. 이에 따라 이미지 센서(200)는 우수한 AF 기능을 가질 수 있다.
도 14는 예시적인 실시예에 따른 이미지 센서(300)를 개략적으로 나타내는 사시도이다. 도 15는 도 14의 B3-B3' 선을 따른 단면도이다. 도 16은 도 14의 하나의 픽셀(PX)에 대응되는 제1 기판(SUB1)을 나타내는 레이아웃도이다. 도 17은 도 14의 하나의 픽셀(PX)에 대응되는 제3 기판(SUB3)을 나타내는 레이아웃도이다. 도 14 내지 도 17에서, 도 1 내지 도 13에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 14 내지 도 17을 참조하면, 이미지 센서(300)는 제1 기판(SUB1), 제3 기판(SUB3), 및 제2 기판(SUB2)이 수직 방향으로 적층된 적층 구조물(ST1)을 포함하는 적층형 이미지 센서일 수 있다. 제1 기판(SUB1)과 제3 기판(SUB3)이 서로 접촉하고, 제3 기판(SUB3)과 제2 기판(SUB2)이 서로 접촉하도록 배치될 수 있다.
복수의 픽셀(PX)은 제1 기판(SUB1)과 제3 기판(SUB3)에 배치될 수 있고, 예를 들어 외부의 빛을 수광하기 위한 광전 변환 영역(PD)이 제1 기판(SUB1) 내에 배치되고, 광전 변환 영역(PD)에서 축적된 광전하를 전기적 신호로 변환하기 위한 픽셀 게이트(PXT)가 제3 기판(SUB3) 내에 배치될 수 있다. 주변 회로 영역(PCR)은 제3 기판(SUB3) 내에 배치될 수 있고, 복수의 로직 트랜지스터(LCT)를 포함할 수 있다.
제1 기판(SUB1)은 제1 반도체 기판(110)과, 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치되는 제1 전면 구조물(FS1), 제1 반도체 기판(110)의 제2 면(110F2) 상에 배치되는 컬러 필터(CF) 및 마이크로렌즈(ML)를 포함할 수 있다. 제2 기판(SUB2)은 제2 반도체 기판(120)과, 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 제2 전면 구조물(FS2)을 포함할 수 있다. 제3 기판(SUB3)은 제3 반도체 기판(130)과, 제3 반도체 기판(130)의 상면 상에 배치되는 제3 전면 구조물(FS3)과, 제3 반도체 기판(130)의 제2 면(130F2) 상에 배치되는 후면 구조물(BS1)을 포함할 수 있다. 제1 전면 구조물(FS1)과 제3 전면 구조물(FS3)이 마주 보며 서로 접촉하고, 후면 구조물(BS1)과 제2 전면 구조물(FS2)이 마주 보며 서로 접촉할 수 있다.
제3 전면 구조물(FS3)은 제3 반도체 기판(130)의 제1 면(130F1) 상에 배치되는 제1 절연층(131) 및 제2 절연층(132)을 포함할 수 있고, 후면 구조물(BS1)은 제3 반도체 기판(130)의 제2 면(130F2) 상에 배치되는 제3 절연층(134)을 포함할 수 있다. 제1 전면 구조물(FS1)과 제3 전면 구조물(FS3) 사이에는 제1 본딩층(BI1)이 배치되고, 후면 구조물(BS1)과 제2 전면 구조물(FS2) 사이에는 제2 본딩층(BI2)이 배치될 수 있다. 제1 본딩층(BI1) 및 제2 본딩층(BI2) 각각은 복수의 절연층들의 적층 구조로 형성될 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물 중 적어도 하나를 포함할 수 있다.
패드 영역(PDR)에서 제1 기판(SUB1)과 제3 기판(SUB3)의 계면에는 제1 본딩 패드(BP1)가 배치될 수 있다. 도시되지는 않았지만, 제1 본딩 패드(BP1)는 상부 패드부(도시 생략)와 하부 패드부(도시 생략)를 포함할 수 있고, 상기 상부 패드부와 상기 하부 패드부가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어 상기 상부 패드부와 상기 하부 패드부 사이의 계면, 예를 들어 본딩 계면은 제1 전면 구조물(FS1)과 제3 전면 구조물(FS3) 사이에 배치될 수 있다. 예를 들어, 제1 기판(SUB1)과 제3 기판(SUB3)은 금속-산화물 하이브리드 본딩(metal-oxide hybrid bonding) 방식으로 적층될 수 있다.
패드 영역(PDR)에서 제2 기판(SUB2)과 제3 기판(SUB3)의 계면에는 제2 본딩 패드(BP2)가 배치될 수 있다. 제2 기판(SUB2)과 제3 기판(SUB3)은 금속-산화물 하이브리드 본딩 방식으로 적층될 수 있다.
하나의 픽셀(PX) 내의 제1 기판(SUB1) 내부에 배치되는 광전 변환 영역(PD) 및/또는 플로팅 확산 영역(FD)은 상기 하나의 픽셀(PX) 내의 제3 기판(SUB3) 내부에 배치되는 픽셀 게이트(PXT)에 픽셀 본딩 패드(BPP)를 통해 연결될 수 있다. 예를 들어, 픽셀 본딩 패드(BPP)는 상부 패드부(도시 생략)와 하부 패드부(도시 생략)을 포함할 수 있고, 상기 상부 패드부와 상기 하부 패드부가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다.
픽셀 본딩 패드(BPP), 제1 본딩 패드(BP1), 및 제2 본딩 패드(BP2) 각각은 배리어층(도시 생략) 및 금속층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 배리어층이 상기 금속층의 측면 및 바닥면을 커버할 수 있다. 예를 들어 상기 배리어층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있고, 상기 금속층은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 상부 패드부 내의 금속층과 상기 하부 패드부 내의 금속층은 고온 어닐링을 통해 금속 원자의 상호 확산에 의해 본딩될 수 있다.
패드 영역(PDR)에서 제1 반도체 기판(110)의 제2 면(110F2)에는 패드 개구부(182H)가 배치되고, 패드 개구부(182H) 내에 패드(182)가 배치될 수 있다. 제1 반도체 기판(110)을 관통하는 수직 비아홀(184H)이 배치되고, 수직 비아홀(184H) 내에 수직 비아(184)가 배치될 수 있으며, 수직 비아(184)는 패드(182)에 전기적으로 연결될 수 있다.
패드(182)는 제1 전면 구조물(FS1) 내의 패드 배선층(118)을 통해 제1 본딩 패드(BP1)에 전기적으로 연결될 수 있고, 제1 본딩 패드(BP1)를 통해 제3 전면 구조물(FS3) 내의 패드 배선층(138), 패드 비아(139), 및 제2 본딩 패드(BP2)에 전기적으로 연결될 수 있고, 제2 본딩 패드(BP2)를 통해 제2 전면 구조물(FS2) 내의 패드 비아(129) 및 패드 배선층(128)에 전기적으로 연결될 수 있다. 이에 의해, 제2 기판(SUB2) 내에 배치되는 로직 트랜지스터(LCT)에 외부 기기로부터 전원 및 신호가 전달될 수 있다.
도 16에는 매립 게이트 구조물(150)이 플로팅 확산 영역(FD)의 양 측부를 둘러싸는 반원형 수평 단면을 가진 것으로 예시적으로 도시되었으나, 다른 실시예들에서, 매립 게이트 구조물(150)은 환형 수평 단면(예를 들어 평면도에서 플로팅 확산 영역(FD)을 둘러싸는 환형 수평 단면)을 가질 수도 있다.
전술한 실시예들에 따르면, 제1 기판(SUB1) 내에 픽셀(PX)의 광전 변환 영역(PD) 및 전송 게이트(TG)가 배치되고, 이에 픽셀 본딩 패드(BPP)를 통해 부착된 제3 기판(SUB3) 내에 픽셀 게이트(PXT)가 배치될 수 있다. 이에 따라 픽셀(PX)의 사이즈가 작아질 수 있고, 이미지 센서(300)의 해상도가 향상될 수 있다.
도 18은 예시적인 실시예들에 따른 이미지 센서(400)를 나타내는 단면도이다. 도 19는 도 18의 하나의 픽셀(PX)에 대응되는 제1 기판(SUB1)을 나타내는 레이아웃도이다. 도 20은 도 18의 하나의 픽셀(PX)에 대응되는 제3 기판(SUB3)을 나타내는 레이아웃도이다. 도 18 내지 도 20 에서, 도 1 내지 도 17에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 18 내지 도 20을 참조하면, 복수의 픽셀(PX) 중 적어도 하나의 픽셀(PX)에서, 하나의 픽셀(PX) 내에 제1 반도체 기판(110) 내부에 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)이 배치될 수 있다. 일부 실시예들에서, 복수의 픽셀(PX) 전체에서 각각의 픽셀(PX) 내에 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)이 배치될 수도 있다.
도 19에 도시된 것과 같이, 제1 광전 변환 영역(PD_L) 및 제2 광전 변환 영역(PD_R)은 서로 이격되어 배치될 수 있고, 각각 제1 매립 게이트 전극(TG_L) 및 제2 매립 게이트 전극(TG_R)과 수직 오버랩되도록 배치될 수 있다. 제1 매립 게이트 전극(TG_L)은 제1 광전 변환 영역(PD_L)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하도록 구동되고, 제2 매립 게이트 전극(TG_R)은 제2 광전 변환 영역(PD_R)에 저장된 전하를 플로팅 확산 영역(FD)으로 전송하도록 구동될 수 있다.
도 20에는 제1 내지 제4 픽셀(PX-1, PX-2, PX-3, PX-4)이 하나의 소스 팔로워 게이트(SF)를 공유하는 2*2 공유 픽셀의 레이아웃을 예시적으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 21은 예시적인 실시예에 따른 이미지 센서(1100)의 구성을 나타내는 블록도이다.
도 21을 참조하면, 이미지 센서(1100)는 픽셀 어레이(1110), 컨트롤러(1130), 로우 드라이버(1120) 및 픽셀 신호 처리부(1140)를 포함할 수 있다. 이미지 센서(1100)는 도 1 내지 도 20에서 설명한 이미지 센서(100, 100A, 100B, 200, 300, 400) 중 적어도 하나를 포함한다.
픽셀 어레이(1110)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있고, 각 단위 픽셀은 광전 변환 소자를 포함할 수 있다. 광전 변환 소자는 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(1140)로 제공될 수 있다. 픽셀 어레이(1110)가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 픽셀 어레이(1110)의 하나의 로우에 속하는 단위 픽셀들은 로우 드라이버(1120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 픽셀들은 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(1130)는 픽셀 어레이(1110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 픽셀 어레이(1110)의 외부로 출력하게 하도록, 로우 드라이버(1120)를 제어할 수 있다. 또한, 컨트롤러(1130)는 픽셀 어레이(1110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(1140)를 제어할 수 있다.
픽셀 신호 처리부(1140)는 상관 이중 샘플러(CDS, 1142), 아날로그-디지털 컨버터(ADC, 1144) 및 버퍼(1146)를 포함할 수 있다. 상관 이중 샘플러(1142)는 픽셀 어레이(1110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(1142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(1142)는 램프 신호 생성기(1148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다.
아날로그-디지털 컨버터(1144)는 상관 이중 샘플러(1142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(1146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(1100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 TG_L: 제1 매립 게이트 전극
TG_R: 제2 매립 게이트 전극 FD: 플로팅 확산 영역
BP1, BP2, BPP: 본딩 패드 SUB1, SUB2, SUB3: 제1 내지 제3 기판

Claims (20)

  1. 제1 면과 제2 면을 포함하고, 내부에 광전 변환 영역을 포함하는 반도체 기판;
    상기 제1 면에 인접한 상기 반도체 기판 내부에 배치되는 플로팅 확산 영역;
    상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되는 매립 게이트 트렌치 내부에 배치되는 매립 게이트 구조물로서,
    상기 플로팅 확산 영역의 제1 측부에 인접하게 배치되는 제1 매립 게이트 트렌치 내부에 배치되는 제1 매립 게이트 전극과,
    상기 제1 매립 게이트 트렌치와 이격되어 배치되고, 상기 플로팅 확산 영역의 상기 제1 측부에 반대되는 제2 측부에 인접하게 배치되는 제2 매립 게이트 트렌치 내부에 배치되는 제2 매립 게이트 전극을 포함하는, 매립 게이트 구조물을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    평면도에서, 상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 집합적으로 상기 플로팅 확산 영역의 주변을 둘러싸도록 배치되는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 이미지 센서는 상기 반도체 기판 내에 제공되는 복수의 픽셀들을 포함하고,
    상기 복수의 픽셀들 각각 내에 상기 광전 변환 영역이 배치되고,
    상기 광전 변환 영역은 상기 제1 매립 게이트 전극 및 상기 제2 매립 게이트 전극 모두와 수직 오버랩되도록 배치되는 것을 특징으로 하는 이미지 센서.
  4. 제1항에 있어서,
    상기 제1 매립 게이트 전극은,
    상기 플로팅 확산 영역의 상기 제1 측부와 마주 보는 제1 측벽과,
    상기 제1 측벽과 반대되어 배치되는 제2 측벽을 포함하고,
    상기 제2 매립 게이트 전극은,
    상기 플로팅 확산 영역의 상기 제2 측부와 마주 보는 제3 측벽과,
    상기 제3 측벽과 반대되어 배치되는 제4 측벽을 포함하고,
    상기 제1 측벽과 상기 제3 측벽이 상기 플로팅 확산 영역을 사이에 두고 서로 거울 대칭 형상을 가지며,
    상기 제2 측벽과 상기 제4 측벽이 상기 플로팅 확산 영역을 사이에 두고 서로 거울 대칭 형상을 갖는 것을 특징으로 하는 이미지 센서.
  5. 제4항에 있어서,
    상기 플로팅 확산 영역은 원형 수평 단면을 가지고,
    상기 제1 매립 게이트 전극은 상기 플로팅 확산 영역의 적어도 일부분을 둘러싸는 반원형 수평 단면을 가지며,
    상기 제2 매립 게이트 전극은 상기 플로팅 확산 영역의 다른 적어도 일부분을 둘러싸는 반원형 수평 단면을 갖는 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 서로에 대하여 거울 대칭 형상을 갖는 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 이미지 센서는 상기 반도체 기판 내에 제공되는 복수의 픽셀들을 포함하고,
    상기 복수의 픽셀 각각 내에 배치되는 상기 광전 변환 영역은 서로 이격되어 배치된 제1 광전 변환 영역과 제2 광전 변환 영역을 포함하고,
    상기 제1 광전 변환 영역은 상기 제1 매립 게이트 전극과 수직 오버랩되도록 배치되고,
    상기 제2 광전 변환 영역은 상기 제2 매립 게이트 전극과 수직 오버랩되도록 배치되는 것을 특징으로 하는 이미지 센서.
  8. 제1항에 있어서,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 상기 반도체 기판의 상기 제1 면보다 높은 레벨에 배치되는 상면을 가지며,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 상기 제1 면 상으로부터 상기 반도체 기판 내부로 연장되는 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 상기 반도체 기판의 상기 제1 면보다 낮은 레벨에 배치되는 상면을 가지며,
    상기 제1 매립 게이트 전극 상에서 상기 제1 매립 게이트 트렌치의 상측 내에 및 상기 제2 매립 게이트 전극 상에서 상기 제2 매립 게이트 트렌치의 상측 내에 배치되는 매립 절연층을 더 포함하는 이미지 센서.
  10. 제1 기판과 제2 기판이 적층된 적층 구조물로서, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고,
    상기 제1 기판은,
    제1 면과 제2 면을 포함하고 내부에 광전 변환 영역을 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판의 상기 제1 면 상에서 상기 제1 반도체 기판 내로 연장되는 적어도 일부분을 갖는 제1 매립 게이트 전극;
    상기 제1 반도체 기판의 상기 제1 면 상에서 상기 제1 반도체 기판 내로 연장되는 적어도 일부분을 가지며, 상기 제1 매립 게이트 전극과 이격되어 배치되는 제2 매립 게이트 전극;
    상기 제1 반도체 기판 내에 배치되고, 평면도에서 상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극에 의해 둘러싸이는 플로팅 확산 영역을 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제10항에 있어서,
    상기 광전 변환 영역은 상기 제1 매립 게이트 전극 및 상기 제2 매립 게이트 전극 모두와 수직 오버랩되도록 배치되는 것을 특징으로 하는 이미지 센서.
  12. 제10항에 있어서,
    상기 제1 매립 게이트 전극은,
    상기 플로팅 확산 영역의 상기 제1 측부와 마주 보는 제1 측벽과,
    상기 제1 측벽과 반대되어 배치되는 제2 측벽을 포함하고,
    상기 제2 매립 게이트 전극은,
    상기 플로팅 확산 영역의 상기 제2 측부와 마주 보는 제3 측벽과,
    상기 제3 측벽과 반대되어 배치되는 제4 측벽을 포함하고,
    상기 제1 측벽과 상기 제3 측벽이 상기 플로팅 확산 영역을 사이에 두고 서로 거울 대칭 형상을 가지며,
    상기 제2 측벽과 상기 제4 측벽이 상기 플로팅 확산 영역을 사이에 두고 서로 거울 대칭 형상을 갖는 것을 특징으로 하는 이미지 센서.
  13. 제10항에 있어서,
    상기 광전 변환 영역은 상기 복수의 픽셀 각각 내에서 서로 이격되어 배치된 제1 광전 변환 영역과 제2 광전 변환 영역을 포함하고,
    상기 제1 광전 변환 영역은 상기 제1 매립 게이트 전극과 수직 오버랩되도록 배치되고,
    상기 제2 광전 변환 영역은 상기 제2 매립 게이트 전극과 수직 오버랩되도록 배치되는 것을 특징으로 하는 이미지 센서.
  14. 제10항에 있어서,
    상기 제2 기판은, 상기 복수의 픽셀을 구동하기 위한 로직 회로를 포함하는 것을 특징으로 하는 이미지 센서.
  15. 제14항에 있어서,
    상기 제1 기판은,
    상기 제1 반도체 기판의 상기 제1 면 상에 배치되고 상기 복수의 픽셀에 전기적으로 연결되는 픽셀 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  16. 제14항에 있어서,
    상기 적층 구조물은 상기 제1 기판과 상기 제2 기판 사이에 배치된 제3 기판을 더 포함하고,
    상기 제3 기판은,
    제3 반도체 기판;
    상기 제3 반도체 기판 상에 배치되고 상기 복수의 픽셀에 전기적으로 연결되는 픽셀 트랜지스터; 및
    상기 픽셀 트랜지스터와 상기 플로팅 확산 영역을 전기적으로 연결시키는 픽셀 본딩 패드를 포함하는 것을 특징으로 하는 이미지 센서.
  17. 제1 기판과 제2 기판이 적층된 적층 구조물로서, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고,
    상기 제1 기판은,
    제1 면과 제2 면을 포함하고, 내부에 광전 변환 영역을 포함하는 제1 반도체 기판;
    상기 제1 면에 인접한 상기 반도체 기판 내부에 배치되는 플로팅 확산 영역;
    상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되는 제1 매립 게이트 트렌치 내부에 배치되고, 상기 플로팅 확산 영역의 제1 측 상에 배치되는 제1 매립 게이트 전극;
    상기 반도체 기판의 상기 제1 면으로부터 상기 반도체 기판 내부로 연장되고 상기 제1 매립 게이트 트렌치와 이격되어 배치되는 제2 매립 게이트 트렌치 내부에 배치되고, 상기 플로팅 확산 영역의 상기 제1 측에 반대되는 제2 측 상에 배치되는 제2 매립 게이트 전극을 포함하고,
    평면도에서 상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극이 상기 플로팅 확산 영역을 둘러싸며,
    상기 제2 기판은, 상기 복수의 픽셀을 구동하기 위한 로직 회로를 포함하는 것을 특징으로 하는 이미지 센서.
  18. 제17항에 있어서,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 서로에 대하여 거울 대칭 형상을 갖는 것을 특징으로 하는 이미지 센서.
  19. 제17항에 있어서,
    상기 플로팅 확산 영역은 원형 수평 단면을 가지고,
    상기 제1 매립 게이트 전극은 상기 플로팅 확산 영역의 적어도 일부분을 둘러싸는 반원형 수평 단면을 가지며,
    상기 제2 매립 게이트 전극은 상기 플로팅 확산 영역의 다른 적어도 일부분을 둘러싸는 반원형 수평 단면을 갖는 것을 특징으로 하는 이미지 센서.
  20. 제17항에 있어서,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 상기 반도체 기판의 상기 제1 면보다 높은 레벨에 배치되는 상면을 가지며,
    상기 제1 매립 게이트 전극과 상기 제2 매립 게이트 전극은 상기 제1 면 상으로부터 상기 반도체 기판 내부로 연장되는 것을 특징으로 하는 이미지 센서.
KR1020210153341A 2021-11-09 2021-11-09 이미지 센서 KR20230067338A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210153341A KR20230067338A (ko) 2021-11-09 2021-11-09 이미지 센서
CN202211375166.2A CN116110916A (zh) 2021-11-09 2022-11-04 图像传感器
US18/053,744 US20230144105A1 (en) 2021-11-09 2022-11-08 Image sensor including a buried gate
EP22206330.7A EP4177953A1 (en) 2021-11-09 2022-11-09 Image sensor including a buried gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210153341A KR20230067338A (ko) 2021-11-09 2021-11-09 이미지 센서

Publications (1)

Publication Number Publication Date
KR20230067338A true KR20230067338A (ko) 2023-05-16

Family

ID=84330382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210153341A KR20230067338A (ko) 2021-11-09 2021-11-09 이미지 센서

Country Status (4)

Country Link
US (1) US20230144105A1 (ko)
EP (1) EP4177953A1 (ko)
KR (1) KR20230067338A (ko)
CN (1) CN116110916A (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5471174B2 (ja) * 2009-08-28 2014-04-16 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
WO2020054282A1 (ja) * 2018-09-11 2020-03-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子
KR20210013890A (ko) * 2019-07-29 2021-02-08 에스케이하이닉스 주식회사 이미지 센싱 장치

Also Published As

Publication number Publication date
EP4177953A1 (en) 2023-05-10
US20230144105A1 (en) 2023-05-11
CN116110916A (zh) 2023-05-12

Similar Documents

Publication Publication Date Title
US10483304B2 (en) Image sensor
US8946794B2 (en) Image sensor
US8878121B2 (en) Solid-state imaging device with overflow drain region and contract thereto in different stacked substrates
JP2019062183A (ja) イメージセンサ
US10192910B2 (en) Image sensor
WO2008130471A2 (en) Methods, systems and apparatuses for the design and use of imager sensors
TW202247443A (zh) 光檢測裝置及電子機器
US20220199670A1 (en) Image sensor
US20230395639A1 (en) Image sensor with enhanced multi-substrate structures and interconnects
EP4177953A1 (en) Image sensor including a buried gate
US20220302191A1 (en) Image sensor having a gate electrode on a semiconductor pattern side wall
US20230253438A1 (en) Image sensors
US20240162257A1 (en) Image sensor
US20240047488A1 (en) Image sensor
KR20220131815A (ko) 이미지 센서
US20240120351A1 (en) Image sensors
KR20230039137A (ko) 이미지 센서
US20220344393A1 (en) Image sensor with 3x3 array pixels
WO2023002662A1 (ja) 光検出装置及び電子機器
US11476287B2 (en) Image sensor with light blocking layer
US20230299116A1 (en) Image sensor
KR20230119578A (ko) 이미지 센서
US20220181376A1 (en) Image sensor
US20220216257A1 (en) Image sensor
US20240136375A1 (en) Image sensor