KR20230039137A - 이미지 센서 - Google Patents

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KR20230039137A
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KR
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pad
substrate
disposed
semiconductor substrate
pixel
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KR1020210122069A
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장민호
강승국
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삼성전자주식회사
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Abstract

이미지 센서가 개시된다. 이미지 센서는 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 적층 구조물은, 상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 제1 반도체 기판과 상기 제1 반도체 기판 상에 배치되는 제1 전면 구조물을 포함하고, 상기 패드 영역 내에 상기 제1 반도체 기판을 관통하는 패드 개구부를 포함하는 제1 기판; 상기 제1 기판에 부착되고, 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하는 제2 기판; 상기 제2 기판에 부착되고 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터가 형성되는 제3 기판; 및 상기 패드 영역 내에 배치되는 패드로서, 상기 패드 개구부의 바닥부에 배치되어 상기 패드 개구부를 통해 상기 패드의 상면이 노출되는, 패드를 포함한다.

Description

이미지 센서{Image sensors}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 포토다이오드(photodiode)를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기 신호로 변환시키는 장치이다. 이미지 센서는 각각이 입사되는 빛을 수광하여 전기 신호로 전환하며 포토다이오드 영역을 포함하는 복수의 픽셀들과, 복수의 픽셀들에 외부 장치로부터의 전기적 연결을 제공하는 패드 영역을 포함한다. 이미지 센서의 집적도가 증가됨에 따라 각각의 픽셀의 크기가 작아지는 반면 패드 영역의 사이즈는 상대적으로 크므로, 픽셀의 구성요소들을 형성하기 위한 공정에서 패드 영역이 불량을 유발할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 픽셀 형성 공정에서의 불량을 방지할 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 적층 구조물은, 상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 제1 반도체 기판과 상기 제1 반도체 기판 상에 배치되는 제1 전면 구조물을 포함하고, 상기 패드 영역 내에 상기 제1 반도체 기판을 관통하는 패드 개구부를 포함하는 제1 기판; 상기 제1 기판에 부착되고, 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하는 제2 기판; 상기 제2 기판에 부착되고 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터가 형성되는 제3 기판; 및 상기 패드 영역 내에 배치되는 패드로서, 상기 패드 개구부의 바닥부에 배치되어 상기 패드 개구부를 통해 상기 패드의 상면이 노출되는, 패드를 포함한다
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 적층 구조물은, 상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 제1 면 및 제2 면을 포함하는 제1 반도체 기판과 상기 제1 반도체 기판의 상기 제1 면 상에 배치되는 제1 전면 구조물을 포함하고, 상기 패드 영역 내에 상기 제1 반도체 기판을 관통하는 패드 개구부를 포함하는 제1 기판; 상기 제1 기판의 상기 제1 전면 구조물에 부착되고, 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하는 제2 기판; 상기 제2 기판에 부착되고 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터가 형성되는 제3 기판; 및 상기 패드 영역 내에 배치되는 패드로서, 상기 패드 개구부의 바닥부에 배치되며, 상기 패드의 상면이 상기 제1 반도체 기판의 상기 제1 면보다 낮은 레벨에 배치되는, 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고, 상기 적층 구조물은, 수직 방향으로 적층된 제1 기판, 제2 기판, 및 제3 기판; 및 상기 패드 영역 내에 배치되는 패드를 포함하며, 상기 제1 기판은 제1 반도체 기판과 상기 제1 반도체 기판 상에 배치되는 제1 전면 구조물을 포함하고, 상기 제1 반도체 기판은 상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 상기 제2 기판은 제2 반도체 기판과 상기 제2 반도체 기판 상에 배치되는 제2 전면 구조물을 포함하고, 상기 제2 전면 구조물은 상기 제1 전면 구조물과 접촉하며, 상기 제2 기판은 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하고, 상기 제3 기판은 제3 반도체 기판과 상기 제3 반도체 기판 상에 배치되는 제3 전면 구조물을 포함하고, 상기 제3 기판은 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터를 포함하고, 상기 패드는 상기 제1 기판을 관통하는 패드 개구부의 바닥부에 배치되며, 상기 제1 전면 구조물에 의해 둘러싸인다.
본 발명의 기술적 사상에 따르면, 이미지 센서는 제1 반도체 기판을 관통하는 패드 개구부 바닥에 배치된 매립형 패드를 포함한다. 제1 반도체 기판의 제2 면 상에 컬러 필터 등의 광학 성분을 형성하는 공정에서 상기 제2 면 상으로 노출되지 않으므로 상기 컬러 필터 형성 공정에서의 불량 발생이 방지될 수 있다. 또한 상기 이미지 센서는 적층 구조를 가지므로 소형화 및 고해상도 구현에 유리하다.
도 1은 예시적인 실시예들에 따른 이미지 센서를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 선을 따른 단면도이다.
도 3은 도 2의 CX1 부분의 확대도이다.
도 4는 도 2의 CX2 부분의 확대도이다.
도 5는 도 2의 하나의 픽셀에 대응되는 제1 기판을 나타내는 레이아웃도이다.
도 6은 도 2의 하나의 픽셀에 대응되는 제2 기판을 나타내는 레이아웃도이다.
도 7은 예시적인 실시예들에 따른 이미지 센서의 픽셀의 등가 회로도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 9는 도 8의 CX3 부분의 확대도이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 12는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 14 내지 도 24는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
도 25는 예시적인 실시예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 A-A' 선을 따른 단면도이다. 도 3은 도 2의 CX1 부분의 확대도이다. 도 4는 도 2의 CX2 부분의 확대도이다. 도 5는 도 2의 하나의 픽셀(PX)에 대응되는 제1 기판(SUB1)을 나타내는 레이아웃도이다. 도 6은 도 2의 하나의 픽셀(PX)에 대응되는 제2 기판(SUB2)을 나타내는 레이아웃도이다.
도 1 내지 도 6을 참조하면, 이미지 센서(100)는 제1 기판(SUB1), 제2 기판(SUB2), 및 제3 기판(SUB3)이 수직 방향으로 적층된 적층 구조물(ST1)을 포함하는 적층형 이미지 센서일 수 있다.
액티브 픽셀 영역(APR)은 적층 구조물(ST1)의 중앙부에 배치될 수 있다. 액티브 픽셀 영역(APR)에 복수의 픽셀(PX)이 배치될 수 있다. 복수의 픽셀(PX)은 적층 구조물(ST1)의 외부로부터 빛을 수광하여 전기적 신호로 변환하는 영역일 수 있다. 복수의 픽셀(PX)은 제1 기판(SUB1)과 제2 기판(SUB2)에 배치될 수 있고, 예를 들어 외부의 빛을 수광하기 위한 광전 변환 영역(PD)이 제1 기판(SUB1) 내에 배치되고, 광전 변환 영역(PD)에서 축적된 광전하를 전기적 신호로 변환하기 위한 픽셀 회로(PXC)를 구성하는 트랜지스터들이 제2 기판(SUB2) 내에 배치될 수 있다.
패드 영역(PDR)은 액티브 픽셀 영역(APR)의 적어도 일 측 상에, 예를 들어 평면도에서 액티브 픽셀 영역(APR)의 4개의 측면 상에 배치될 수 있다. 복수의 패드(PAD)는 패드 영역(PDR)에 배치될 수 있고, 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
주변 회로 영역(PCR)은 로직 회로 블록 및/또는 메모리 소자를 포함할 수 있다. 예를 들어, 상기 로직 회로 블록은 복수의 로직 트랜지스터(LCT)를 포함할 수 있고, 액티브 픽셀 영역(APR)의 각 픽셀(PX)에 일정한 신호를 제공하거나 각 픽셀(PX)에서의 출력 신호를 제어할 수 있다. 예를 들어, 로직 트랜지스터(LCT)는 로우 디코더, 로우 드라이버, 컬럼 디코더, 타이밍 발생기, 상관 이중 샘플러(correlated double sampler, CDS), 아날로그 디지털 컨버터(analog to digital converter), 및 입출력 버퍼(I/O buffer) 중 적어도 하나를 포함할 수 있다.
액티브 픽셀 영역(APR)은 복수의 픽셀(PX)을 포함하며, 복수의 픽셀(PX) 내에 각각 복수의 광전 변환 영역(PD)이 배치될 수 있다. 액티브 픽셀 영역(APR)에서, 복수의 픽셀(PX)이 제1 반도체 기판(110)의 상면에 평행한 제1 방향(X)과, 상기 제1 방향에 수직하여 제1 반도체 기판(110)의 상면에 평행한 제2 방향(Y)을 따라 열과 행을 이루며 매트릭스 형상으로 배열될 수 있다. 복수의 픽셀(PX) 중 일부는 옵티컬 블랙 픽셀(도시 생략)일 수 있다. 상기 옵티컬 블랙 픽셀은 액티브 픽셀 영역(APR)에 대한 기준 화소로 기능할 수 있고, 암신호를 자동으로 보정하기 위한 기능을 수행할 수 있다.
제1 기판(SUB1)은 제1 반도체 기판(110)과, 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치되는 제1 전면 구조물(FS1), 제1 반도체 기판(110)의 제2 면(110F2) 상에 배치되는 컬러 필터(CF) 및 마이크로렌즈(ML)를 포함할 수 있다. 제2 기판(SUB2)은 제2 반도체 기판(120)과, 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 제2 전면 구조물(FS2)과, 제2 반도체 기판(120)의 제2 면(120F2) 상에 배치되는 후면 구조물(BS1)을 포함할 수 있다. 제3 기판(SUB3)은 제3 반도체 기판(130)과, 제3 반도체 기판(130)의 상면 상에 배치되는 제3 전면 구조물(FS3)을 포함할 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1)과 제3 기판(SUB3) 사이에 배치되며, 예를 들어 제2 기판(SUB2) 내의 제2 전면 구조물(FS2)이 제1 기판(SUB1) 내의 제1 전면 구조물(FS1)과 마주 보며 서로 접촉하도록 배치될 수 있고, 제2 기판(SUB2) 내의 후면 구조물(BS1)이 제3 기판(SUB3) 내의 제3 전면 구조물(FS3)과 마주 보며 서로 접촉하도록 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 반도체 기판(110, 120, 130)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 제1 내지 제3 반도체 기판(110, 120, 130) 중 적어도 하나는 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 제1 내지 제3 반도체 기판(110, 120, 130) 중 적어도 하나는 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있고, 다른 실시예들에서 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다.
제1 전면 구조물(FS1)은 제1 반도체 기판(110)의 제1 면(110F1) 상에 배치되는 제1 절연층(111), 제2 절연층(112), 및 제3 절연층(113)을 포함할 수 있다. 제1 전면 구조물(FS1)은 제1 절연층(111)을 관통하는 도전 비아(116)와, 제2 절연층(112) 내부에 배치되는 배선층(117)을 포함할 수 있다. 예를 들어, 제1 및 제2 절연층(111, 112)은 실리콘 산화물을 포함할 수 있고, 제3 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물을 포함할 수 있다. 한편, 제1 및 제2 절연층(111, 112) 각각은 복수의 절연층(도시 생략)의 적층 구조로 형성될 수 있고, 상기 복수의 절연층들 각각 사이에 추가적인 절연 라이너(도시 생략)가 더 배치될 수도 있다.
제2 전면 구조물(FS2)은 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치되는 제1 절연층(121), 제2 절연층(122), 및 제3 절연층(123)을 포함할 수 있다. 제2 전면 구조물(FS2)은 제1 절연층(121)을 관통하는 도전 비아(126)와, 제2 절연층(122) 내부에 배치되는 배선층(127)을 포함할 수 있다. 후면 구조물(BS1)은 제2 반도체 기판(120)의 제2 면(120F2) 상에 배치되는 제4 절연층(124) 및 제5 절연층(125)을 포함할 수 있다. 예를 들어, 제1 절연층(121), 제2 절연층(122), 및 제4 절연층(124)은 실리콘 산화물을 포함할 수 있고, 제3 절연층(123) 및 제5 절연층(125)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물을 포함할 수 있다.
제3 전면 구조물(FS3)은 제3 반도체 기판(130)의 상면 상에 배치되는 제1 절연층(131), 제2 절연층(132), 및 제3 절연층(133)을 포함할 수 있다. 제3 전면 구조물(FS3)은 제1 절연층(131)을 관통하는 도전 비아(136)와, 제2 절연층(132) 내부에 배치되는 배선층(137)을 포함할 수 있다. 예를 들어, 제1 및 제2 절연층(131, 132)은 실리콘 산화물을 포함할 수 있고, 제3 절연층(133)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물을 포함할 수 있다.
예시적인 실시예들에서, 도전 비아(116, 126, 136) 및 배선층(117, 127, 137)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄(Ru), 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2)은 제1 전면 구조물(FS1)과 제2 전면 구조물(FS2)이 서로 마주 보도록 배치될 수 있고, 예를 들어 제1 전면 구조물(FS1)의 제3 절연층(113)이 제2 전면 구조물(FS2)의 제3 절연층(123)에 접촉하도록 배치될 수 있다.
패드 영역(PDR)에서 제1 기판(SUB1)과 제2 기판(SUB2)의 계면에는 제1 본딩 패드(BP1)가 배치될 수 있다. 제1 본딩 패드(BP1)는 상부 패드부(BP1U)와 하부 패드부(BP1L)를 포함할 수 있고, 상부 패드부(BP1U)와 하부 패드부(BP1L)가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어 상부 패드부(BPlU)와 하부 패드부(BP1L) 사이의 계면, 예를 들어 본딩 계면은 제1 전면 구조물(FS1)의 제3 절연층(113)과 제2 전면 구조물(FS2)의 제3 절연층(123) 사이의 계면과 동일 평면에 배치될 수 있다. 예를 들어, 제1 기판(SUB1)과 제2 기판(SUB2)은 금속-산화물 하이브리드 본딩(metal-oxide hybrid bonding) 방식으로 적층될 수 있다.
패드 영역(PDR)에서 제2 기판(SUB2)과 제3 기판(SUB3)의 계면에는 제2 본딩 패드(BP2)가 배치될 수 있다. 제2 본딩 패드(BP2)는 상부 패드부(BP2U)(도 9 참조)와 하부 패드부(BP2L)(도 9 참조)를 포함할 수 있고, 상부 패드부(BP2U)와 하부 패드부(BP2L)가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어 상부 패드부(BP2U)와 하부 패드부(BP2L) 사이의 계면, 예를 들어 본딩 계면은 후면 구조물(BS1)의 제5 절연층(115)과 제3 전면 구조물(FS3)의 제3 절연층(133) 사이의 계면과 동일 평면에 배치될 수 있다. 이에 따라 제2 기판(SUB2)과 제3 기판(SUB3)은 금속-산화물 하이브리드 본딩 방식으로 적층될 수 있다.
액티브 픽셀 영역(APR)에서 제1 기판(SUB1) 내에는 픽셀 분리 구조물(140)이 배치될 수 있다. 픽셀 분리 구조물(140)에 의해 복수의 픽셀(PX)이 정의될 수 있다. 픽셀 분리 구조물(140)은 도전층(142), 절연 라이너(144), 및 상부 절연층(146)을 포함할 수 있다. 도전층(142)은 제1 반도체 기판(110)을 관통하는 픽셀 트렌치(140T) 내부에 배치될 수 있다. 절연 라이너(144)는 제1 반도체 기판(110)의 관통하는 픽셀 트렌치(140T) 내벽 상에 배치될 수 있고, 제1 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 연장되며 도전층(142)과 제1 반도체 기판(110) 사이에 개재될 수 있다. 상부 절연층(146)은 제1 반도체 기판(110)의 제1 면(110F1)에 인접한 픽셀 트렌치(140T)의 일부분 내에 배치될 수 있다.
예시적인 실시예들에서, 도전층(142)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 절연 라이너(144)는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 절연 라이너(144)는 음의 고정 전하층(negative fixed charge layer)으로 작용할 수 있다. 다른 실시예들에서, 절연 라이너(144)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 상부 절연층(146)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
복수의 픽셀(PX) 내의 제1 기판(SUB1) 내에는 복수의 광전 변환 영역(PD)이 각각 배치될 수 있다. 광전 변환 영역(PD)은 n형 불순물이 도핑된 영역일 수 있다. 예를 들어 광전 변환 영역(PD)은 상부 및 하부 사이에 불순물 농도 차이를 가져 포텐셜 기울기를 가질 수 있다. 또는 광전 변환 영역(PD)은 복수의 불순물 영역들이 수직 방향으로 적층된 형태로 형성될 수도 있다.
액티브 픽셀 영역(APR)에서 제1 기판(SUB1) 내에는 전송 게이트(TG) 및 플로팅 확산 영역(FD)이 배치될 수 있다. 예를 들어, 제1 반도체 기판(110)의 제1 면(110F1)으로부터 제1 반도체 기판(110) 내부로 연장되는 전송 게이트 트렌치(TGH)가 배치될 수 있고, 전송 게이트 트렌치(TGH) 내에 전송 게이트(TG)가 배치될 수 있다. 전송 게이트(TG)는 전송 게이트 트렌치(TGH) 내부에 배치되는 전송 게이트 전극(152) 및 전송 게이트 트렌치(TGH) 내벽 상에 배치되는 전송 게이트 절연층(154)을 포함할 수 있다. 전송 게이트 절연층(154)은 제1 반도체 기판(110)과 전송 게이트 전극(152) 사이에 개재될 수 있다. 제1 반도체 기판(110)의 제1 면(110F1)에 인접한 제1 반도체 기판(110) 내부에, 전송 게이트(TG)의 일 측 상에 플로팅 확산 영역(FD)이 배치될 수 있다. 전송 게이트(TG)는 전송 트랜지스터(TX)(도 7 참조)를 구성할 수 있고, 전송 트랜지스터(TX)는 광전 변환 영역(PD)에서 생성된 전하를 플로팅 확산 영역(FD)에 전송하도록 구성될 수 있다.
액티브 픽셀 영역(APR)에서 제2 기판(SUB2) 내에는 픽셀 회로(도시 생략)를 구성하는 픽셀 게이트(PXT)가 배치될 수 있다. 예를 들어, 픽셀 게이트(PXT)는 제2 반도체 기판(120)의 제1 면(120F1) 상에 배치될 수 있다. 픽셀 게이트(PXT)는 게이트 절연층(172), 게이트 전극(174), 및 스페이서(176)를 포함할 수 있다. 불순물 영역(178)은 픽셀 게이트(PXT)에 인접한 제2 반도체 기판(120) 내부에 배치될 수 있다. 게이트 전극(174)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 픽셀 게이트(PXT)는 소스 팔로워 게이트(SF), 선택 게이트(SG), 및 리셋 게이트(RG)를 포함할 수 있다. 예를 들어, 하나의 픽셀(PX) 내의 제1 기판(SUB1) 내부에 배치되는 광전 변환 영역(PD) 및/또는 플로팅 확산 영역(FD)은 상기 하나의 픽셀(PX) 내의 제2 기판(SUB2) 내부에 배치되는 픽셀 게이트(PXT)에 전기적으로 연결될 수 있다. 예를 들어, 하나의 픽셀(PX) 내의 제1 기판(SUB1) 내부에 배치되는 광전 변환 영역(PD) 및/또는 플로팅 확산 영역(FD)은 상기 하나의 픽셀(PX) 내의 제2 기판(SUB2) 내부에 배치되는 소스 팔로워 게이트(SF), 선택 게이트(SG), 및 리셋 게이트(RG)와 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 리셋 게이트(RG)는 리셋 트랜지스터(RX)(도 7 참조)를 구성할 수 있고, 리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키도록 구성될 수 있다. 소스 팔로워 게이트(SF)는 드라이브 트랜지스터(DX)(도 7 참조)를 구성할 수 있고, 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링하도록 구성될 수 있다. 선택 게이트(SG)는 선택 트랜지스터(SX)(도 7 참조)를 구성할 수 있고, 선택 트랜지스터(SX)는 픽셀(PX)을 선택하기 위한 스위칭 및 어드레싱 역할을 할 수 있다.
하나의 픽셀(PX) 내의 제1 기판(SUB1) 내부에 배치되는 광전 변환 영역(PD) 및/또는 플로팅 확산 영역(FD)은 상기 하나의 픽셀(PX) 내의 제2 기판(SUB2) 내부에 배치되는 픽셀 게이트(PXT)에 픽셀 본딩 패드(BPP)를 통해 연결될 수 있다. 예를 들어, 픽셀 본딩 패드(BPP)는 상부 패드부(BPPU)와 하부 패드부(BPPL)을 포함할 수 있고, 상부 패드부(BPPU)와 하부 패드부(BPPL)가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 예를 들어, 상부 패드부(BPPU)는 제1 전면 구조물(FS1)에 의해 둘러싸이고, 하부 패드부(BPPL)는 제2 전면 구조물(FS2)에 의해 둘러싸일 수 있다. 예를 들어 상부 패드부(BPPU)와 하부 패드부(BPPL) 사이의 계면, 예를 들어 본딩 계면은 제1 전면 구조물(FS1)의 제3 절연층(113)과 제2 전면 구조물(FS2)의 제3 절연층(123) 사이의 계면과 동일 평면에 배치될 수 있다.
픽셀 본딩 패드(BPP), 제1 본딩 패드(BP1), 및 제2 본딩 패드(BP2) 각각은 배리어층(162) 및 금속층(164)을 포함할 수 있다. 예를 들어, 제1 전면 구조물(FS1) 및 제2 전면 구조물(FS2) 내에 본딩 패드 개구부(BPH)가 형성될 수 있고, 본딩 패드 개구부(BPH) 내벽 상에 배리어층(162)이 배치되며, 배리어층(162) 상에서 본딩 패드 개구부(BPH) 내부에 금속층(164)이 배치될 수 있다. 예를 들어 배리어층(162)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN) 중 적어도 하나를 포함할 수 있고, 금속층(164)은 구리(Cu), 금(Au), 니켈(Ni), 알루미늄(Al), 텅스텐(W), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상부 패드부(BPPU) 내의 금속층(164)과 하부 패드부(BPPL) 내의 금속층(164)은 고온 어닐링을 통해 금속 원자의 상호 확산에 의해 본딩될 수 있다.
일부 예시적인 실시예들에서, 도 5 및 도 6에 도시된 것과 같이, 제1 픽셀(PX-1), 제2 픽셀(PX-2), 제3 픽셀(PX-3), 및 제4 픽셀(PX-4)이 매트릭스 형상으로 배치될 수 있다. 제1 기판(SUB1) 내의 제1 내지 제4 픽셀(PX-1, PX-2, PX-3, PX-4) 각각은 전송 게이트(TG) 및 플로팅 확산 영역(FD)을 가질 수 있다. 제2 방향(Y)으로 나란히 배치되는 제1 픽셀(PX-1)과 제3 픽셀(PX-3)은 서로 거울 대칭 형상을 가질 수 있고, 제1 방향(X)으로 나란히 배치되는 제1 픽셀(PX-1)과 제2 픽셀(PX-2)은 서로 거울 대칭 형상을 가질 수 있다. 제2 기판(SUB2) 내의 제1 내지 제4 픽셀(PX-1, PX-2, PX-3, PX-4) 각각은 리셋 게이트(RG), 소스 팔로워 게이트(SF) 및 선택 게이트(SG)를 포함할 수 있다. 도 5 및 도 6에 도시된 픽셀(PX)의 레이아웃은 예시를 위하여 도시된 것이며, 예를 들어 제1 기판(SUB1) 내의 전송 게이트(TG)의 크기, 형상, 위치 등과 제2 기판(SUB2) 내의 리셋 게이트(RG), 소스 팔로워 게이트(SF) 및 선택 게이트(SG)의 크기, 형상, 위치 등이 도 5 및 도 6에 도시된 것에 한정되는 것은 아니다.
패드 영역(PDR)에서 제1 반도체 기판(110)을 관통하는 패드 개구부(180H)가 배치될 수 있고, 패드 개구부(180H)의 바닥부 내에 패드(180)가 배치될 수 있다. 패드(180)의 상면(180U)은 패드 개구부(180H)의 바닥부에 의해 노출될 수 있고, 패드(180)의 상면(180U)의 가장자리는 제1 반도체 기판(110)에 의해 커버될 수 있다. 패드(180)의 측벽(180S) 및 바닥면(180L)은 제1 전면 구조물(FS1)에 둘러싸일 수 있다. 예를 들어, 패드(180)의 측벽(180S)은 제1 절연층(111) 및 제2 절연층(112)에 의해 커버되고, 패드(180)의 바닥면(180L)은 제2 절연층(112)에 의해 둘러싸일 수 있다.
패드(180)는 제1 전면 구조물(FS1) 내의 배선층(117)을 통해 제1 본딩 패드(BP1)에 전기적으로 연결될 수 있고, 제1 본딩 패드(BP1)를 통해 제2 전면 구조물(FS2) 내의 패드 배선층(128), 패드 비아(129), 및 제2 본딩 패드(BP2)에 전기적으로 연결될 수 있고, 제2 본딩 패드(BP2)를 통해 제3 전면 구조물(FS3) 내의 패드 비아(139) 및 패드 배선층(138)에 전기적으로 연결될 수 있다. 이에 의해, 제3 기판(SUB3) 내에 배치되는 로직 트랜지스터(LCT)에 외부 기기로부터 전원 및 신호가 전달될 수 있다.
예를 들어, 패드(180)의 상면(180U)은 제1 반도체 기판(110)의 제1 면(110F1)에 평행한 제1 방향(X)을 따라 제1 폭(W1)을 가질 수 있고, 패드(180)의 바닥면(180L)은 제1 방향(X)을 따라 제1 폭(W1)보다 더 큰 제2 폭(W2)을 가질 수 있다. 패드(180)의 측벽(180S)은 제1 반도체 기판(110)의 제1 면(110F1)으로부터 멀어지는 방향으로 패드(180)의 폭이 더 커지도록 소정의 경사각으로 기울어질 수 있다.
예시적인 실시예들에서, 패드 개구부(180H)의 바닥부는 제1 방향(X)을 따라 제1 폭(W1)보다 더 작은 제3 폭(W3)을 가질 수 있다. 이에 따라 패드(180)의 상면(180U)의 가장자리는 패드 개구부(180H)의 바닥부에 의해 노출되지 않고 제1 반도체 기판(110)의 제1 면(110F1)에 의해 커버될 수 있다.
예시적인 실시예들에서, 패드(180)는 알루미늄(Al), 금(Au), 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 예시들에서, 패드(180)는 알루미늄(Al)을 포함하는 패드층(도시 생략)과, 상기 패드층의 상면 및/또는 바닥면을 둘러싸며 티타늄 질화물(TiN)을 포함하는 배리어층(도시 생략)을 포함할 수 있다.
도 4에는 패드(180)의 상면(180U)이 패드(180)의 바닥면(180L)보다 더 작은 폭을 갖는 것이 예시적으로 도시되었으나, 이와는 달리 패드(180)의 상면(180U)이 패드(180)의 바닥면(180L)과 실질적으로 동일한 폭을 가질 수 있고, 이러한 경우에 패드(180)의 측벽(180S)이 실질적으로 수직하게 연장될 수 있다. 또한 도 2에는 패드 개구부(180H)의 상부가 바닥부보다 더 큰 폭을 가지며, 패드 개구부(180H)의 측벽이 소정의 경사각으로 기울어진 것이 예시적으로 도시되었으나, 이와는 달리 패드 개구부(180H)의 상부가 바닥부와 실질적으로 동일한 폭을 가질 수 있고 패드 개구부(180H)의 측벽이 실질적으로 수직하게 연장될 수 있다.
제1 반도체 기판(110)의 제2 면(110F2) 상에는 컬러 필터(CF)와 마이크로렌즈(ML)가 배치될 수 있다. 제1 반도체 기판(110)의 제2 면(110F2) 상에는 패드 개구부(180H)의 내벽 상에 콘포말하게 패시베이션층(182)이 배치될 수 있다. 패시베이션층(182)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 포함할 수 있다. 다른 실시예들에서, 패시베이션층(182)은 생략될 수 있다.
일반적으로 패드(180)는 제1 반도체 기판(110)의 제2 면(110F2) 상에 제2 면(110F2)과 상면 레벨 차이를 갖도록 형성되며, 이러한 경우에 제2 면(110F2) 상에 컬러 필터(CF) 및 마이크로렌즈(ML)를 형성하기 위한 공정에서 패드(180)에 의한 레벨 차이로 인해 컬러 필터(CF)의 코팅 공정 불량 및/또는 마이크로렌즈(ML)의 패터닝 공정 불량이 발생할 수 있다.
그러나 전술한 실시예들에 따르면, 패드(180)는 제1 전면 구조물(FS1)에 의해 둘러싸이도록 배치되고, 제1 반도체 기판(110)을 관통하는 패드 개구부(180H)의 바닥부에 패드(180)의 상면이 노출될 수 있다. 즉, 제1 반도체 기판(110) 상에 제1 전면 구조물(FS1)을 형성하는 공정에서 패드(180)가 형성되고, 이후 컬러 필터(CF) 및 마이크로렌즈(ML)를 형성한 이후에 패드 개구부(180H)가 형성되어 패드(180)의 상면이 노출될 수 있다. 따라서 컬러 필터(CF)의 코팅 공정 불량 및/또는 마이크로렌즈(ML)의 패터닝 공정 불량이 방지될 수 있다.
또한 전술한 실시예들에 따르면, 제1 기판(SUB1) 내에 픽셀(PX)의 광전 변환 영역(PD) 및 전송 게이트(TG)가 배치되고, 이에 픽셀 본딩 패드(BPP)를 통해 부착된 제2 기판(SUB2) 내에 픽셀 게이트(PXT)가 배치될 수 있다. 이에 따라 픽셀(PX)의 사이즈가 작아질 수 있고, 이미지 센서(100)의 해상도가 향상될 수 있다.
도 7은 예시적인 실시예들에 따른 이미지 센서(100)의 픽셀(PX)의 등가 회로도이다.
도 7을 참조하면, 복수의 픽셀(PX)는 매트릭스 형태로 배열될 수 있다. 복수의 픽셀(PX) 각각은 전송 트랜지스터(TX)와 픽셀 트랜지스터들(도시 생략)을 포함할 수 있다. 여기서, 픽셀 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)(또는 소스 팔로워 트랜지스터)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함하며, 드라이브 트랜지스터(DX)는 소스 팔로워 게이트(SF)를 포함하고, 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다.
복수의 픽셀(PX) 각각은 광전 변환 영역(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다. 광전 변환 영역(PD)은 도 1 내지 도 6에서 설명한 광전 변환 영역(PD)에 대응될 수 있다. 광전 변환 영역(PD)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있고, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트, 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
전송 게이트(TG)는 광전 변환 영역(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 영역(PD)에서 생성된 전하를 전송받아 누적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)와 연결되며 소스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴-온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 복수의 픽셀(PX) 외부에 위치하는 전류원(도시 생략)과 연결되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 복수의 픽셀(PX)를 선택할 수 있고, 선택 트랜지스터(SX)가 턴-온될 때 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(200)를 나타내는 단면도이다. 도 9는 도 8의 CX3 부분의 확대도이다. 도 8 및 도 9에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8 및 도 9를 참조하면, 패드 개구부(280H)는 제1 반도체 기판(110) 및 제1 전면 구조물(FS1)을 관통할 수 있고, 제2 기판(SUB2) 내부로 연장될 수 있다. 패드(280)는 제2 기판(SUB2) 내에 배치될 수 있고, 예를 들어 패드(280)의 상면(280U)의 가장자리와 패드(280)의 측면(280S)은 제2 전면 구조물(FS2)에 의해 둘러싸일 수 있다. 패드(280)의 상면(280U)의 중앙 부분은 패드 개구부(280H)의 바닥부에 노출될 수 있고, 패드(280)의 바닥면(280L)은 패드 배선층(128) 상에 배치될 수 있다. 패드 배선층(128)은 패드(280)의 바닥면(280L)보다 더 큰 폭을 가질 수 있고, 이에 따라 패드 배선층(128) 상면 상에 패드(280)의 바닥면(280L) 전체가 배치될 수 있다.
패시베이션층(182)은 패드 개구부(280H) 내벽을 따라, 예를 들어 제1 반도체 기판(110)의 제2 면(110F2) 상으로부터 제1 반도체 기판(110)을 관통하는 패드 개구부(280H) 부분의 측벽 상으로, 제1 전면 구조물(FS1)을 관통하는 패드 개구부(280H) 부분의 측벽 상으로, 및 제2 전면 구조물(FS2)에 형성되는 패드 개구부(280H) 부분의 측벽까지 연장되고, 패드(280)의 상면(280U)의 가장자리를 커버할 수 있다.
도 9에 도시된 것과 같이, 패드(280)의 상면(280U)은 제1 방향(X)을 따라 제1 폭(W1)을 가지며, 패드(280)의 바닥면(280L)은 제1 방향(X)을 따라 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 패드(280)의 바닥면(280L)은 패드 배선층(128)을 통해 패드 비아(129)에 전기적으로 연결되고, 패드 비아(129)를 통해 제2 본딩 패드(BP2)에 전기적으로 연결될 수 있다. 제2 본딩 패드(BP2)는 상부 패드부(BP2U)와 하부 패드부(BP2L)를 포함할 수 있고, 상부 패드부(BP2U)와 하부 패드부(BP2L)가 서로 수직 오버랩되도록 배치되며, 서로에 대하여 부착될 수 있다. 도 9에 도시되는 바와 같이, 제2 반도체 기판(120)을 관통하는 복수의 관통홀(120H)이 배치되고, 상부 패드부(BP2U)의 적어도 일부분 및 패드 비아(129)의 적어도 일부분이 복수의 관통홀(120H) 내부에 배치될 수 있다.
그러나 다른 실시예들에서, 도 9에 도시된 것과 달리, 상부 패드부(BP2U)만이 복수의 관통홀(120H) 내부에 배치되고 패드 비아(129)는 제2 반도체 기판(120)보다 높은 수직 레벨에 배치될 수도 있다. 또 다른 실시예들에서, 도 9에 도시된 것과 달리, 패드 비아(129)만이 복수의 관통홀(120H) 내부에 배치되고 상부 패드부(BP2U)는 제2 반도체 기판(120)보다 낮은 수직 레벨에서, 예를 들어 후면 구조물(BS1)에 의해 둘러싸이도록 배치될 수도 있다.
도 10은 예시적인 실시예들에 따른 이미지 센서(300)를 나타내는 단면도이다. 도 10에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 패드 개구부(380H)는 제1 반도체 기판(110) 및 제1 전면 구조물(FS1)을 관통할 수 있고, 제2 기판(SUB2) 내부로 연장될 수 있다. 패드(380)는 제2 기판(SUB2) 내에 배치될 수 있고, 예를 들어 패드(380)의 측면(380S)은 제2 전면 구조물(FS2)에 의해 둘러싸일 수 있고, 패드(380)의 상면(380U)은 패드 개구부(380H)의 바닥부에 노출될 수 있다. 패드 배선층(128)(도 9 참조)이 생략되고, 패드(380)의 바닥면(380L)은 패드 비아(129) 및 제1 절연층(121) 상에 직접 배치될 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서(400)를 나타내는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11을 참조하면, 패드 개구부(480H)는 제1 반도체 기판(110), 제1 전면 구조물(FS1), 및 제2 전면 구조물(FS2)을 관통할 수 있고, 제2 반도체 기판(120) 내부로 연장될 수 있다.
패드(480)는 제2 기판(SUB2) 내에 배치될 수 있고, 예를 들어 제2 반도체 기판(120)을 관통하는 복수의 관통 트렌치(120T) 중 적어도 하나 내에 배치될 수 있다. 복수의 관통 트렌치(120T) 중 제1 관통 트렌치(120T) 내에는 패드(480)가 배치되고, 제1 관통 트렌치(120T)와 패드(480) 사이에는 반사 금속층(439)이 더 배치될 수 있다. 예를 들어 패드(480)의 측면(480S)은 제1 관통 트렌치(120T) 내에서 반사 금속층(439)에 의해 둘러싸일 수 있고, 패드(480)의 상면(480U)은 패드 개구부(480H)의 바닥부에 노출될 수 있다. 패드(480)의 바닥면(480L)은 제2 본딩 패드(BP2) 및 제4 절연층(124) 상에 배치될 수 있고, 패드(480)는 제2 본딩 패드(BP2)를 통해 제3 기판(SUB3) 내의 패드 비아(139) 및 패드 배선층(138)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 복수의 관통 트렌치(120T) 중 제2 관통 트렌치(120T) 내에는 금속층(438)이 더 배치될 수 있다. 제2 본딩 패드(BP2)의 상부 패드부(BP2U)(도 9 참조)는 제2 반도체 기판(120)을 관통하는 관통 트렌치(120T) 내에 배치되지 않고, 금속층(438) 하부에서 제4 절연층(124)에 의해 둘러싸이도록 배치될 수 있다.
금속층(438)은 알루미늄(Al), 금(Au), 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 예시들에서, 금속층(438)은 패드(480)와 동일한 물질로 형성될 수 있고, 예를 들어 패드(480)를 형성하는 공정에서 금속층(438)이 함께 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 관통 트렌치(120T) 중 제3 관통 트렌치(120T) 내에는 매립 절연층(424)이 더 배치될 수 있고 매립 절연층(424)은 제2 반도체 기판(120)의 제2 면(120F2)(도 9 참조) 상으로, 예를 들어, 제2 반도체 기판(120)과 제4 절연층(124) 사이에서 연장될 수 있다. 제3 관통 트렌치(120T)는 제1 관통 트렌치(120T) 및 제2 관통 트렌치(120T)를 각각 평면적으로 둘러싸도록 배치될 수 있다. 예를 들어 제3 관통 트렌치(120T)는 제1 관통 트렌치(120T)를 평면적으로 둘러싸도록 배치되어 제1 관통 트렌치(120T) 내부에 배치되는 패드(480)를 제2 반도체 기판(120)의 다른 영역으로부터 전기적으로 고립시킬 수 있고, 제3 관통 트렌치(120T)는 제2 관통 트렌치(120T)를 평면적으로 둘러싸도록 배치되어 제2 관통 트렌치(120T) 내부에 배치되는 금속층(438) 및 이에 연결되는 제2 본딩 패드(BP2)를 제2 반도체 기판(120)의 다른 영역으로부터 전기적으로 고립시킬 수 있다.
예시적인 실시예들에서, 제2 관통 트렌치(120T)와 금속층(438) 사이에, 및 매립 절연층(424)과 제4 절연층(124) 사이에 반사 금속층(439)이 더 배치될 수 있다. 예시적인 실시예들에서, 반사 금속층(439)은 텅스텐(W), 구리(Cu), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
예를 들어, 금속층(438) 및 반사 금속층(439)은 배선층의 일부분으로서 사용될 수 있거나, 복수의 픽셀(PX)로부터 발생한 광전자가 제3 기판(SUB3) 내의 로직 트랜지스터(LCT)로 침투하여 로직 트랜지스터(LCT)에 노이즈를 유발하는 것을 방지하는 쉴드(shield)로서 기능할 수 있다.
도 12는 예시적인 실시예들에 따른 이미지 센서(500)를 나타내는 단면도이다. 도 12에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12를 참조하면, 패드 개구부(580H)는 제1 반도체 기판(110), 제1 전면 구조물(FS1), 제2 전면 구조물(FS2), 제2 반도체 기판(120)을 관통할 수 있고, 후면 구조물(BS1) 내부로 연장될 수 있다.
패드(580)는 제2 기판(SUB2) 내에 배치될 수 있고, 예를 들어 후면 구조물(BS1) 내에 배치될 수 있다. 예를 들어 패드(580)의 측면(580S)은 후면 구조물(BS1)에 의해 둘러싸일 수 있고, 패드(580)의 상면(580U)은 패드 개구부(580H)의 바닥부에 노출될 수 있다. 패드(580)의 바닥면(580L)은 제2 본딩 패드(BP2) 및 제4 절연층(124) 상에 배치될 수 있고, 패드(580)는 제2 본딩 패드(BP2)를 통해 제3 기판(SUB3) 내의 패드 비아(139) 및 패드 배선층(138)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제2 본딩 패드(BP2)는 제2 반도체 기판(120)을 관통하는 관통홀(120H) 내에 배치되지 않고, 제4 절연층(124)에 의해 둘러싸이도록 배치될 수 있다. 패드 비아(129)가 제2 반도체 기판(120)을 관통하는 관통홀(120H) 내에 배치되고, 제2 전면 구조물(FS2) 내의 배선층(127)과 제2 본딩 패드(BP2) 사이를 전기적으로 연결시킬 수 있다.
또한 액티브 픽셀 영역(APR)에서 제2 반도체 기판(120)보다 낮은 레벨 상에 제3 본딩 패드(BP3)가 배치될 수 있다. 제3 본딩 패드(BP3)는 액티브 픽셀 영역(APR)에 배치되는 것을 제외하며 제2 본딩 패드(BP2)와 동일한 구조를 가질 수 있다.
예시적인 실시예들에서, 후면 구조물(BS1) 내에는 금속층(538)이 더 배치될 수 있다. 예를 들어, 금속층(538)은 패드(580)의 상면(580U)과 동일한 레벨에 배치되는 상면을 가질 수 있고, 패드 영역(PDR)에서 제2 본딩 패드(BP2) 상부에 및/또는 액티브 픽셀 영역(APR)에서 제3 본딩 패드(BP3) 상부에 배치될 수 있다. 예를 들어, 패드 영역(PDR)에서 금속층(538)의 상면은 패드 비아(129)와 연결되고 금속층(538)의 바닥면은 제2 본딩 패드(BP2)에 연결될 수 있다. 액티브 픽셀 영역(APR)에서 금속층(538)의 상면은 제4 절연층(124)에 의해 커버될 수 있고, 금속층(538)의 바닥면은 제3 본딩 패드(BP3)에 연결될 수 있다.
예를 들어, 금속층(538)은 배선층의 일부분으로서 사용될 수 있거나, 복수의 픽셀(PX)로부터 발생한 광전자가 제3 기판(SUB3) 내의 로직 트랜지스터(LCT)로 침투하여 로직 트랜지스터(LCT)에 노이즈를 유발하는 것을 방지하는 쉴드(shield)로서 기능할 수 있다.
금속층(538)은 알루미늄(Al), 금(Au), 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 예시들에서, 금속층(538)은 패드(580)와 동일한 물질로 형성될 수 있고, 예를 들어 패드(580)를 형성하는 공정에서 금속층(538)이 함께 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 13은 예시적인 실시예들에 따른 이미지 센서(600)를 나타내는 단면도이다. 도 13에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 13을 참조하면, 패드 개구부(680H)는 제1 반도체 기판(110), 제1 전면 구조물(FS1), 제2 전면 구조물(FS2), 제2 반도체 기판(120), 및 후면 구조물(BS1)을 관통할 수 있고, 제3 기판(SUB3) 내부로 연장될 수 있다. 패드(680)는 제3 전면 구조물(FS3) 내에 배치될 수 있다.
패드(680)는 제3 기판(SUB3) 내에 배치될 수 있고, 예를 들어 패드(680)의 측면(680S)은 제3 전면 구조물(FS3)에 의해 둘러싸일 수 있고, 패드(680)의 상면(680U)은 패드 개구부(680H)의 바닥부에 노출될 수 있다. 패드(680)의 바닥면(680L)은 패드 비아(139) 및 제2 절연층(132) 상에 배치될 수 있고, 패드(680)는 패드 비아(139)를 통해 패드 배선층(138)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제3 전면 구조물(FS3) 내에는 금속층(638)이 더 배치될 수 있다. 예를 들어, 금속층(638)은 패드(680)의 상면(680U)과 동일한 레벨에 배치되는 상면을 가질 수 있고, 패드 영역(PDR)에서 제2 본딩 패드(BP2) 하부에 또는 액티브 픽셀 영역(APR)에서 픽셀 게이트(PGT)와 수직 오버랩되는 영역에 배치될 수 있다. 금속층(638)은 배선층의 일부분으로서 사용될 수 있거나, 복수의 픽셀(PX)로부터 발생한 광전자가 제3 기판(SUB3) 내의 로직 트랜지스터(LCT)로 침투하여 로직 트랜지스터(LCT)에 노이즈를 유발하는 것을 방지하는 쉴드(shield)로서 기능할 수 있다.
금속층(638)은 알루미늄(Al), 금(Au), 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 예시들에서, 금속층(638)은 패드(680)와 동일한 물질로 형성될 수 있고, 예를 들어 패드(680)를 형성하는 공정에서 금속층(638)이 함께 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 14 내지 도 24는 예시적인 실시예들에 따른 이미지 센서(100)의 제조 방법을 나타내는 단면도들이다. 도 14 내지 도 24는 도 1의 A-A' 선을 따른 단면에 대응되는 단면도들이다.
도 14를 참조하면, 서로 반대되는 제1 면(110F1)과 제2 면(110F2)을 구비하는 제1 반도체 기판(110)을 준비한다.
제1 반도체 기판(110)의 제1 면(110F1)으로부터 이온 주입 공정에 의해 광전 변환 영역(PD)이 형성될 수 있다. 예를 들어, 광전 변환 영역(PD)은 n 형 불순물을 도핑하여 형성될 수 있다.
이후, 제1 반도체 기판(110)의 제1 면(110F1) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 반도체 기판(110) 내에 픽셀 트렌치(140T)를 형성할 수 있다. 픽셀 트렌치(140T)는 제1 면(110F1)으로부터 소정의 깊이를 가질 수 있고, 평면도에서 매트릭스 형상으로 형성될 수 있다.
이후, 픽셀 트렌치(140T)의 내벽 상에 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정에 의해 절연 라이너(144)를 콘포말하게 형성할 수 있다. 이후 절연 라이너(144) 상에 픽셀 트렌치(140T)의 내벽을 채우는 도전층(142)을 형성할 수 있다. 도전층(142)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
이후, 도전층(142) 상면이 제1 반도체 기판(110)의 제1 면(110F1)의 상면보다 더 낮은 레벨에 도달할 때까지 에치백 공정 등에 의해 도전층(142)의 상부를 제거하고, 픽셀 트렌치(140T)의 입구를 채우도록 절연층(도시 생략)를 채우고 제1 반도체 기판(110)의 상면이 노출될 때까지 상기 절연층을 제거하여 픽셀 트렌치(140T) 입구 내에 상부 절연층(146)을 남길 수 있다.
도 15를 참조하면, 제1 반도체 기판(110)의 제1 면(110F1) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 반도체 기판(110)의 일부분을 제거하여 전송 게이트 트렌치(TGH)를 형성할 수 있다.
이후, 제1 반도체 기판(110)의 제1 면(110F1) 및 전송 게이트 트렌치(TGH)의 내벽 상에 콘포말하게 매립 전송 게이트 절연층(154)을 형성할 수 있다. 매립 전송 게이트 절연층(154) 상에 전송 게이트 트렌치(TGH)을 채우는 전송 게이트 전극(152)을 형성할 수 있다. 전송 게이트 전극(152)은 전송 게이트 트렌치(TGH)를 완전히 채우기에 충분히 큰 두께로 형성될 수 있다. 예시적인 실시예들에서, 전송 게이트 전극(152)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 사용하여 형성될 수 있다.
이후 제1 반도체 기판(110)의 제1 면(110F1) 상의 일부 영역에 이온 주입 공정을 수행하여 플로팅 확산 영역(FD)을 형성할 수 있다.
제1 반도체 기판(110)의 제1 면(110F1) 상에 제1 절연층(111)을 형성하고, 제1 절연층(111)을 관통하여 전송 게이트 전극(152) 및 플로팅 확산 영역(FD)에 연결되는 도전 비아(116)를 형성할 수 있다. 제1 절연층(111) 및 도전 비아(116) 상에 제2 절연층(112)을 형성하고, 제2 절연층(112)을 관통하여 도전 비아(116)에 연결되는 배선층(117)을 형성할 수 있다.
도 16을 참조하면, 패드 영역(PDR)에서 제1 절연층(111) 및 제2 절연층(112)을 관통하는 개구부(112H)를 형성하고, 제2 절연층(112) 상에 개구부(112H) 내부를 채우는 예비 패드층(180P)을 형성할 수 있다.
예시적인 실시예들에서, 예비 패드층(180P)은 알루미늄(Al), 금(Au), 니켈(Ni), 구리(Cu), 텅스텐(W), 티타늄 질화물(TiN), 중 적어도 하나를 사용하여 형성할 수 있다. 일부 예시들에서, 예비 패드층(180P)은 개구부(112H) 내벽 상에 콘포말하게 형성되며 티타늄 질화물(TiN)을 포함하는 배리어층(도시 생략)과, 상기 배리어층 상에서 개구부(112H) 내부를 채우며 알루미늄(Al)을 포함하는 패드층(도시 생략)과, 상기 패드층 상면 상에 배치되며 티타늄 질화물(TiN)을 포함하는 배리어층(도시 생략)을 포함하는 3중층 구조로 형성될 수 있다.
도 17을 참조하면, 제2 절연층(112) 상면이 노출될 때까지 예비 패드층(180P) 상면을 에치백하거나 평탄화하여 개구부(112H) 내에 패드(180)를 남길 수 있다.
도 17에 도시된 것과 같이, 개구부(112H)의 형성 공정에서 개구부(112H) 상부가 개구부(112H)의 바닥부보다 더 큰 폭을 갖도록 형성되고, 개구부(112H) 내부를 채우는 패드(180)는 제1 반도체 기판(110)의 제1 면(110F1)으로 멀어질수록 큰 폭을 갖도록 경사진 측벽을 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 18을 참조하면, 패드(180)를 커버하는 추가적인 절연층(도시 생략) 및 추가적인 배선층(117)을 형성할 수 있다. 이에 따라 서로 다른 레벨에 배치되는 복수의 배선층(117)과, 복수의 배선층(117) 및 패드(180)를 커버하는 제2 절연층(112)이 형성될 수 있다.
제2 절연층(112) 상에 제3 절연층(113)이 형성될 수 있다. 제3 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 카본 질화물을 사용하여 형성될 수 있다.
이후 제3 절연층(113) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제3 절연층(113) 및 제2 절연층(112) 일부분을 제거하여 본딩 패드 개구부(BPH)(도 3 참조)를 형성하고, 본딩 패드 개구부(BPH) 내부에 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 및 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)를 형성할 수 있다.
예시적인 실시예들에서, 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 및 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)을 형성하기 위하여 본딩 패드 개구부(BPH) 내벽 상에 배리어층(162)(도 3 참조)을 먼저 형성하고, 배리어층(162) 상에 본딩 패드 개구부(BPH)을 채우기에 충분한 두께로 금속층(164)을 형성한 후, 제3 절연층(113)의 상면이 노출될 때까지 금속층(164) 상부를 평탄화하여 본딩 패드 개구부(BPH) 내부에 금속층(164)을 남길 수 있다. 예를 들어, 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 및 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)은 제3 절연층(113)의 상면과 동일한 레벨에 배치되는 상면을 가질 수 있다.
예시적인 실시예들에서, 제1 본딩 패드(BP1)의 하부 패드부(BP1L)는 패드 영역(PDR)에서 패드(180) 및 배선층(117)과 전기적으로 연결되도록 배치될 수 있다. 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)는 액티브 픽셀 영역(APR)에서 플로팅 확산 영역(FD) 및/또는 전송 게이트(TG)에 연결되는 배선층(117)과 전기적으로 연결되도록 배치될 수 있다.
도 19를 참조하면, 액티브 픽셀 영역(APR)에서 제2 반도체 기판(120) 상에 픽셀 게이트(PXT)를 형성할 수 있다. 도 3에 도시된 것과 같이, 픽셀 게이트(PXT)는 게이트 절연층(172), 게이트 전극(174), 및 스페이서(176)를 포함할 수 있다.
이후 제2 반도체 기판(120) 상에 픽셀 게이트(PXT)를 커버하는 제1 절연층(121)과, 제1 절연층(121)을 관통하여 픽셀 게이트(PXT)에 전기적으로 연결되는 도전 비아(126)를 형성할 수 있다. 제1 절연층(121) 상에 배선층(127), 제2 절연층(122), 및 제3 절연층(123)을 형성할 수 있다.
이후 제2 절연층(122) 및 제3 절연층(123)의 일부분을 제거하여 본딩 패드 개구부(BPH)(도 3 참조)를 형성하고, 본딩 패드 개구부(BPH) 내부에 제1 본딩 패드(BP1)의 상부 패드부(BP1U) 및 픽셀 본딩 패드(BPP)의 상부 패드부(BPPU)를 형성할 수 있다. 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 및 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)를 형성하는 방법은 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 및 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL)를 형성하는 방법과 유사할 수 있다.
이후 제1 본딩 패드(BP1)의 상부 패드부(BP1U)가 제1 본딩 패드(BP1)의 하부 패드부(BP1L) 상에 놓이고 픽셀 본딩 패드(BPP)의 상부 패드부(BPPU)가 픽셀 본딩 패드(BPP)의 하부 패드부(BPPL) 상에 놓이며 제2 전면 구조물(FS2) 내의 제3 절연층(123)이 제1 전면 구조물(FS1) 내의 제3 절연층(113)과 접촉한 상태로 고온의 열처리가 가해져 제2 기판(SUB2)이 제1 기판(SUB1) 상에 부착될 수 있다.
상기 열처리 단계에서 금속 원자의 상호 확산에 의해 제1 본딩 패드(BP1)의 상부 패드부(BP1U) 및 하부 패드부(BP1L)가 본딩되고 픽셀 본딩 패드(BPP)의 상부 패드부(BPPU) 및 하부 패드부(BPPL)가 본딩될 수 있다. 뿐만 아니라 상기 열처리 단계에서 제3 절연층(113)의 상면 및 제3 절연층(123)의 상면이 서로 본딩될 수 있고, 이에 따라 제1 기판(SUB1)과 제2 기판(SUB2)은 금속-산화물 하이브리드 본딩 방식으로 서로 접착될 수 있다.
이후 그라인딩 공정에 의해 제2 반도체 기판(120)의 제2 면(110F2)으로부터 제2 반도체 기판(120)의 일부분을 제거하여 제2 반도체 기판(120)을 씨닝(thinning) 할 수 있다.
도 20을 참조하면, 제2 반도체 기판(120)을 관통하는 복수의 제2 관통홀(120H)을 형성할 수 있다. 이후 복수의 제2 관통홀(120H) 내부 및 제2 반도체 기판(120)의 제2 면(120F2) 상에 제4 절연층(124)을 형성하고, 제4 절연층(124) 및 제1 절연층(121)을 관통하여 제2 전면 구조물(FS2) 내의 배선층(127) 및 패드 배선층(128)에 전기적으로 연결되는 패드 비아(129)를 형성할 수 있다. 이후 제4 절연층(124) 상에 제5 절연층(125)을 형성하고, 제5 절연층(125) 및 제4 절연층(124) 내부에 제2 본딩 패드(BP2)의 하부 패드부(BP2L)를 형성할 수 있다.
도 21을 참조하면, 제3 반도체 기판(130) 상에 로직 트랜지스터(LCT)를 형성하고, 로직 트랜지스터(LCT)를 커버하는 제3 전면 구조물(FS3)을 형성할 수 있다. 제3 전면 구조물(FS3)은 제1 절연층(131), 제2 절연층(132), 제3 절연층(133), 도전 비아(136), 배선층(137), 패드 배선층(138), 및 패드 비아(139)를 포함할 수 있고, 제2 본딩 패드(BP2)의 상부 패드부(BP2U)를 포함할 수 있다.
이후 제2 본딩 패드(BP2)의 상부 패드부(BP2U)가 제2 본딩 패드(BP2)의 하부 패드부(BP2L) 상에 놓이고 제3 전면 구조물(FS3) 내의 제3 절연층(133)이 후면 구조물(BS1) 내의 제5 절연층(115)과 접촉한 상태로 고온의 열처리가 가해져 제3 기판(SUB3)이 제2 기판(SUB2) 상에 부착될 수 있다.
도 22를 참조하면, 제1 반도체 기판(110)의 제2 면(110F2)이 위로 향하도록 적층 구조물을 뒤집을 수 있다. 이후 픽셀 분리 구조물(140)의 상면(예를 들어, 제1 반도체 기판(110)의 제2 면(110F2)에 인접한 단부)이 노출될 때까지 CMP 공정 또는 에치백 공정 등의 평탄화 공정에 의해 제1 반도체 기판(110)의 제2 면(110F2)으로부터 제1 반도체 기판(110)의 일부분을 제거할 수 있다.
도시되지는 않았지만, 제1 반도체 기판(110)의 제2 면(110F2) 상에 후면 절연층(도시 생략)을 형성할 수 있다. 상기 후면 절연층은 금속 산화물을 포함할 수 있고, 음의 전하 고정층으로 기능할 수 있다.
이후, 액티브 픽셀 영역(APR)에서 제1 반도체 기판(110)의 제2 면(110F2) 상에 컬러 필터(CF) 및 마이크로렌즈(ML)를 형성할 수 있다.
예를 들어, 컬러 필터(CF)를 형성하기 위한 공정은 코팅 공정일 수 있고, 제1 반도체 기판(110)의 제2 면(110F2)이 평탄한 상면 레벨을 가지므로 코팅 불량 과 같은 공정 불량이 방지될 수 있다. 또한 마이크로렌즈(ML)를 형성하기 위하여 제1 반도체 기판(110)의 제2 면(110F2) 상에 포토레지스트 패턴이 형성될 수 있고, 상기 포토레지스트 패턴을 형성하는 공정에서, 제1 반도체 기판(110)의 제2 면(110F2)이 평탄한 상면 레벨을 가지므로 포커싱 불량 등의 공정 불량이 방지될 수 있다.
도 23을 참조하면, 패드 영역(PDR)에서 제1 반도체 기판(110)을 관통하는 패드 개구부(180H)를 형성할 수 있다. 패드 개구부(180H)의 바닥부에 의해 패드(180)의 상면(180U)이 노출될 수 있다.
도 23에 도시된 것과 같이, 패드 개구부(180H)가 패드(180)의 상면(180U)의 가장자리를 노출하지 않도록 패드 개구부(180H)의 바닥부 폭이 패드(180)의 상면(180U)의 폭보다 더 작게 형성될 수 있다. 이에 의해 패드 개구부(180H)로부터 제1 전면 구조물(FS1) 내부로 원치 않는 불순물, 이온 등의 물질이 침투하는 것이 방지될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 24를 참조하면, 제1 반도체 기판(110)의 제2 면(110F2) 상에 및 패드 개구부(180H)의 내벽 상에 패시베이션층(182)이 형성될 수 있다. 패시베이션층(182)은 패드(180)의 상면(180U) 상으로 연장될 수 있으나, 패드(180)의 상면(180U)의 중앙 부분을 커버하지 않을 수 있다.
전술한 공정에 의해 이미지 센서(100)가 완성될 수 있다.
비교예에 따른 이미지 센서에 따르면, 패드가 제1 반도체 기판(110)의 제2 면(110F2) 상에 상대적으로 큰 두께로 형성되거나 제1 반도체 기판(110)의 제2 면(110F2)으로부터 소정의 깊이를 갖는 패드 리세스 내에 배치될 수 있고, 패드와 제2 반도체 기판(120)을 전기적으로 연결하기 위한 관통 실리콘 비아(도시 생략)가 패드 영역 내에 배치될 수 있다. 또한 상기 관통 실리콘 비아와 상기 패드는 제1 반도체 기판(110)의 제2 면(110F2) 상에 컬러 필터(CF) 및 마이크로렌즈(ML)가 형성되는 단계 이전에 형성된다. 이러한 경우에, 상기 관통 실리콘 비아를 형성하기 위한 식각 공정에서 상기 관통 실리콘 비아 하부에 연결되는 패드 배선층(128) 또는 패드 비아(129)에 식각 데미지가 가해질 수 있고, 암전류가 발생하는 문제가 있다. 또한 패드에 의한 상대적으로 큰 레벨 차이에 의해 컬러 필터(CF)의 코팅 공정에서 공정 불량이 발생하거나 마이크로렌즈(ML)의 형성 공정에서 포토레지스트 패터닝 불량이 발생할 수 있다.
그러나 전술한 예시적인 실시예들에 따르면, 제1 기판(SUB1)의 제1 전면 구조물(FS1)을 형성하는 단계에서 패드(180)가 제1 기판(SUB1)의 제1 전면 구조물(FS1)에 의해 둘러싸이도록 형성되고, 이후 컬러 필터(CF) 및 마이크로렌즈(ML)의 형성 단계 이후에 패드 개구부(180H)가 형성됨에 의해 패드(180)가 외부로 노출될 수 있다. 따라서 관통 실리콘 비아를 형성할 필요가 없으므로, 패드 배선층(128)의 식각 데미지에 의해 유발될 수 있는 결함들이 방지될 수 있다. 또한 컬러 필터(CF) 및 마이크로렌즈(ML)의 형성 단계에서 제2 면(110F2)이 평탄한 상면 레벨을 가지므로, 컬러 필터(CF)의 코팅 공정의 불량 및/또는 마이크로렌즈(ML)의 패터닝 불량이 방지될 수 있다.
도 25는 예시적인 실시예에 따른 이미지 센서(1100)의 구성을 나타내는 블록도이다.
도 25를 참조하면, 이미지 센서(1100)는 픽셀 어레이(1110), 컨트롤러(1130), 로우 드라이버(1120) 및 픽셀 신호 처리부(1140)를 포함할 수 있다. 이미지 센서(1100)는 도 1 내지 도 13에서 설명한 이미지 센서(100, 200, 300, 400, 500, 600) 중 적어도 하나를 포함한다.
픽셀 어레이(1110)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함할 수 있고, 각 단위 픽셀은 광전 변환 소자를 포함할 수 있다. 광전 변환 소자는 빛을 흡수하여 전하를 생성하고, 생성된 전하에 따른 전기적 신호(출력 전압)는 수직 신호 라인을 통해서 픽셀 신호 처리부(1140)로 제공될 수 있다. 픽셀 어레이(1110)가 포함하는 단위 화소들은 로우(row) 단위로 한번에 하나씩 출력 전압을 제공할 수 있고, 이에 따라 픽셀 어레이(1110)의 하나의 로우에 속하는 단위 픽셀들은 로우 드라이버(1120)가 출력하는 선택 신호에 의해 동시에 활성화될 수 있다. 선택된 로우에 속하는 단위 픽셀들은 흡수한 빛에 따른 출력 전압을 대응하는 컬럼의 출력 라인에 제공할 수 있다.
컨트롤러(1130)는 픽셀 어레이(1110)가 빛을 흡수하여 전하를 축적하게 하거나, 축적된 전하를 임시로 저장하게 하고, 저장된 전하에 따른 전기적 신호를 픽셀 어레이(1110)의 외부로 출력하게 하도록, 로우 드라이버(1120)를 제어할 수 있다. 또한, 컨트롤러(1130)는 픽셀 어레이(1110)가 제공하는 출력 전압을 측정하도록, 픽셀 신호 처리부(1140)를 제어할 수 있다.
픽셀 신호 처리부(1140)는 상관 이중 샘플러(CDS, 1142), 아날로그-디지털 컨버터(ADC, 1144) 및 버퍼(1146)를 포함할 수 있다. 상관 이중 샘플러(1142)는 픽셀 어레이(1110)에서 제공한 출력 전압을 샘플링 및 홀드할 수 있다. 상관 이중 샘플러(1142)는 특정한 잡음 레벨과 생성된 출력 전압에 따른 레벨을 이중으로 샘플링하여, 그 차이에 해당하는 레벨을 출력할 수 있다. 또한, 상관 이중 샘플러(1142)는 램프 신호 생성기(1148)가 생성한 램프 신호를 입력받아 서로 비교하여 비교 결과를 출력할 수 있다.
아날로그-디지털 컨버터(1144)는 상관 이중 샘플러(1142)로부터 수신하는 레벨에 대응하는 아날로그 신호를 디지털 신호로 변환할 수 있다. 버퍼(1146)는 디지털 신호를 래치(latch)할 수 있고, 래치된 신호는 순차적으로 이미지 센서(1100)의 외부로 출력되어 이미지 프로세서(도시 생략)로 전달될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 180: 패드
BP1, BP2, BPP: 본딩 패드 SUB1, SUB2, SUB3: 제1 내지 제3 기판

Claims (10)

  1. 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고,
    상기 적층 구조물은,
    상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 제1 반도체 기판과 상기 제1 반도체 기판 상에 배치되는 제1 전면 구조물을 포함하고, 상기 패드 영역 내에 상기 제1 반도체 기판을 관통하는 패드 개구부를 포함하는 제1 기판;
    상기 제1 기판에 부착되고, 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하는 제2 기판;
    상기 제2 기판에 부착되고 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터가 형성되는 제3 기판; 및
    상기 패드 영역 내에 배치되는 패드로서, 상기 패드 개구부의 바닥부에 배치되어 상기 패드 개구부를 통해 상기 패드의 상면이 노출되는, 패드를 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 제2 기판은 제2 반도체 기판과 상기 제2 반도체 기판 상에 배치되는 제2 전면 구조물을 포함하고,
    상기 제1 전면 구조물과 상기 제2 전면 구조물은 복수의 제1 본딩 패드 및 복수의 픽셀 본딩 패드에 의해 서로에 부착되는 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서,
    상기 복수의 픽셀 본딩 패드는 상기 복수의 픽셀 각각 내에 배치되고,
    상기 제1 기판 내의 상기 플로팅 확산 영역과 상기 제2 기판 내의 상기 픽셀 게이트가 상기 복수의 픽셀 본딩 패드에 의해 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  4. 제2항에 있어서,
    상기 제1 기판은,
    상기 제1 반도체 기판의 제1 면 상에 배치되는 전송 게이트;
    상기 제1 반도체 기판의 상기 제1 면에 반대되는 제2 면 상에 배치되는 컬러 필터와 마이크로렌즈를 더 포함하고,
    상기 픽셀 게이트는 리셋 게이트, 선택 게이트, 및 소스 팔로워 게이트 중 적어도 하나인 것을 특징으로 하는 이미지 센서.
  5. 제2항에 있어서,
    상기 패드는 상기 제1 전면 구조물에 의해 둘러싸이며,
    상기 패드의 상기 상면은 상기 제3 기판의 상면을 기준으로 할 때 상기 제1 전면 구조물과 상기 제2 전면 구조물 사이의 계면보다 더 높은 수직 레벨에 배치되는 것을 특징으로 하는 이미지 센서.
  6. 제2항에 있어서,
    상기 패드의 상기 상면의 가장자리가 상기 제1 반도체 기판에 의해 커버되는 것을 특징으로 하는 이미지 센서.
  7. 제2항에 있어서,
    상기 패드의 상기 상면은 상기 제3 기판의 상면에 평행한 제1 방향으로 제1 폭을 가지고,
    상기 패드의 바닥면은 상기 제1 방향으로 상기 제1 폭보다 더 큰 제2 폭을 갖는 것을 특징으로 하는 이미지 센서.
  8. 제7항에 있어서,
    상기 패드 개구부의 바닥부는 상기 제1 방향으로 상기 제1 폭보다 더 작은 제3 폭을 갖는 것을 특징으로 하는 이미지 센서.
  9. 제2항에 있어서,
    상기 패드 개구부는 상기 제1 반도체 기판 및 상기 제1 전면 구조물을 관통하고, 상기 패드는 상기 제2 전면 구조물에 의해 둘러싸이는 것을 특징으로 하는 이미지 센서.
  10. 복수의 픽셀이 정의된 액티브 픽셀 영역과 상기 액티브 픽셀 영역의 적어도 일 측 상에 배치된 패드 영역을 포함하는 적층 구조물을 포함하고,
    상기 적층 구조물은,
    상기 복수의 픽셀 각각 내에 광전 변환 영역과 플로팅 확산 영역을 포함하고, 제1 면 및 제2 면을 포함하는 제1 반도체 기판과 상기 제1 반도체 기판의 상기 제1 면 상에 배치되는 제1 전면 구조물을 포함하고, 상기 패드 영역 내에 상기 제1 반도체 기판을 관통하는 패드 개구부를 포함하는 제1 기판;
    상기 제1 기판의 상기 제1 전면 구조물에 부착되고, 상기 복수의 픽셀 각각 내에 상기 플로팅 확산 영역에 전기적으로 연결되는 픽셀 게이트를 포함하는 제2 기판;
    상기 제2 기판에 부착되고 상기 복수의 픽셀을 구동하기 위한 로직 트랜지스터가 형성되는 제3 기판; 및
    상기 패드 영역 내에 배치되는 패드로서, 상기 패드 개구부의 바닥부에 배치되며, 상기 패드의 상면이 상기 제1 반도체 기판의 상기 제1 면보다 낮은 레벨에 배치되는, 패드를 포함하는 것을 특징으로 하는 이미지 센서.
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