KR20240042406A - 광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기 - Google Patents

광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기 Download PDF

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노부야 나카자키
히데키 미나리
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

포화 전하 축적량의 감소를 억제하는 것이 가능한 광 검출 장치를 제공한다. 광 검출 장치는, 광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과, 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과, 절연막을 개재해서 제2 반도체층에 인접하고, 광전 변환부와 전하 축적 영역의 사이에, 제1 반도체층 및 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 구비한다.

Description

광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기
본 기술(본 개시에 관한 기술)은, 광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기에 관한 것으로, 특히, 전하 축적 영역을 갖는 광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기에 관한 것이다.
이미지 센서는, 화소마다 신호 전하 판독의 타이밍을 제어하기 위해서, 포토다이오드(Photo Diode: PD)로 광전 변환해서 얻어진 신호 전하를, 전송 게이트(Transfer Gate: TG)를 갖은 전송 채널을 통해서, 플로팅 디퓨전(Floating Diffusion: FD) 영역과 같은 전하 축적 영역에 일시적으로 축적하는 경우가 있다.
그리고 PD로부터 FD 영역으로의 신호 전하의 전송 경로에 대해서, 다양한 연구가 제안되어 있다. 예를 들어, 특허문헌 1에서는, 이미지 센서를 평면으로 보았을 때의 TG의 폭을, PD로부터 FD 영역의 방향을 향해서 넓힘으로써, 전송 경로를 FD 영역에 집중시키고 있다. 또한, 특허문헌 2에서는, TG를 Fin형의 트랜지스터로 형성함으로써, 전송 경로를 실리콘 기판측으로 확장하고 있다.
일본 특허 공개 제2020-17753호 공보 일본 특허 공개 제2017-27982호 공보
상술한 바와 같은 일반적인 이미지 센서에서는, FD 영역 및 전송 채널은, PD와 공통의 반도체 기판 내에 형성되어 있었다. 그 때문에, PD의 체적이 손상되어, 화소의 미세화에 수반하여 화소 내의 포화 전하 축적량이 감소하는 경우가 있었다.
본 기술은, 포화 전하 축적량의 감소를 억제하는 것이 가능한 광 검출 장치, 광 검출 장치의 제조 방법 및 전자 기기를 제공하는 것을 목적으로 한다.
본 기술의 일 양태에 관한 광 검출 장치는, 광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과, 상기 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과, 절연막을 개재해서 상기 제2 반도체층에 인접하고, 상기 광전 변환부와 상기 전하 축적 영역의 사이에, 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 구비한다.
본 기술의 일 양태에 관한 광 검출 장치의 제조 방법은, 제1 반도체층을 준비하고, 상기 제1 반도체층의 광 입사면측과는 반대측의 면인 제1면에, 제2 반도체층을 적층하고, 상기 제2 반도체층을, 평면으로 보아 섬상으로 구획하고, 절연막을 개재해서 상기 제2 반도체층에 인접하는 영역에, 상기 제1 반도체층에 마련된 광전 변환부와 상기 제2 반도체층에 마련된 전하 축적 영역의 사이에 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 형성한다.
본 기술의 일 양태에 관한 전자 기기는, 상기 광 검출 장치와, 상기 광 검출 장치에 피사체로부터의 상 광을 결상시키는 광학계를 구비한다.
도 1은 본 기술의 제1 실시 형태에 관한 광 검출 장치의 일 구성예를 나타내는 칩 레이아웃도이다.
도 2는 본 기술의 제1 실시 형태에 관한 광 검출 장치의 일 구성예를 도시하는 블록도이다.
도 3은 본 기술의 제1 실시 형태에 관한 광 검출 장치의 화소의 등가 회로도이다.
도 4a는 본 기술의 제1 실시 형태에 관한 광 검출 장치의 종단면도이다.
도 4b는 도 4a의 A-A 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 4c는 도 4a의 B-B 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 5는 본 기술의 제1 실시 형태에 관한 광 검출 장치의 제조 방법을 도시하는 공정 단면도이다.
도 6은 도 5에 계속되는 공정 단면도이다.
도 7a는 도 6에 계속되는, 횡단면을 도시하는 공정 단면도이다.
도 7b는 도 6에 계속되는, 종단면을 도시하는 공정 단면도이다.
도 8a는 도 7a에 계속되는, 횡단면을 도시하는 공정 단면도이다.
도 8b는 도 7b에 계속되는, 종단면을 도시하는 공정 단면도이다.
도 9는 도 8b에 계속되는 공정 단면도이다.
도 10은 도 9에 계속되는 공정 단면도이다.
도 11은 도 10에 계속되는 공정 단면도이다.
도 12는 도 11에 계속되는 공정 단면도이다.
도 13은 도 12에 계속되는 공정 단면도이다.
도 14는 도 13에 계속되는 공정 단면도이다.
도 15는 비교예에 관한 광 검출 장치의 종단면도이다.
도 16a는 본 기술의 제1 실시 형태의 변형예 2에 관한 광 검출 장치의 종단면도이다.
도 16b는 도 16a의 B-B 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 17a는 본 기술의 제1 실시 형태의 변형예 3에 관한 광 검출 장치의 종단면도이다.
도 17b는 도 17a의 A-A 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 17c는 도 17a의 B-B 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 18a는 본 기술의 제1 실시 형태의 변형예 4에 관한 광 검출 장치의 종단면도이다.
도 18b는 도 18a의 A-A 절단선을 따라 단면으로 보았을 때의 광 검출 장치의 단면을 도시하는 횡단면도이다.
도 19a는 본 기술의 제1 실시 형태의 변형예 5에 관한 광 검출 장치의 제조 방법을 도시하는 공정 단면도이다.
도 19b는 도 19a에 계속되는 공정 단면도이다.
도 20은 본 기술의 제2 실시 형태의 실시예 1에 관한 광 검출 장치의 종단면도이다.
도 21은 본 기술의 제2 실시 형태의 실시예 2에 관한 광 검출 장치의 종단면도이다.
도 22는 본 기술의 제2 실시 형태의 실시예 3에 관한 광 검출 장치의 종단면도이다.
도 23은 본 기술의 제2 실시 형태의 실시예 4에 관한 광 검출 장치의 종단면도이다.
도 24는 본 기술의 제3 실시 형태에 관한 광 검출 장치의 종단면도이다.
도 25는 본 기술의 제4 실시 형태에 관한 광 검출 장치의 종단면도이다.
도 26은 본 기술의 제5 실시 형태에 관한 전자 기기의 개략 구성을 도시하는 도면이다.
이하, 본 기술을 실시하기 위한 적합한 형태에 대해서 도면을 참조하면서 설명한다. 또한, 이하에 설명하는 실시 형태는, 본 기술의 대표적인 실시 형태의 일례를 나타낸 것이며, 이에 의해 본 기술의 범위가 좁게 해석되지는 않는다.
이하의 도면 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것이며, 두께와 평면 치수의 관계, 각 층의 두께 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작해서 판단해야 할 것이다. 또한, 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 기재하는 실시 형태는, 본 기술의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 본 기술의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니다. 본 기술의 기술적 사상은, 특허 청구 범위에 기재된 청구항이 규정하는 기술적 범위 내에서, 다양한 변경을 가할 수 있다.
설명은 이하의 순서로 행한다.
1. 제1 실시 형태
2. 제2 실시 형태
3. 제3 실시 형태
4. 제4 실시 형태
5. 제5 실시 형태
[제1 실시 형태]
이 제1 실시 형태에서는, 이면 조사형 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서인 광 검출 장치에 본 기술을 적용한 일례에 대해서 설명한다.
≪광 검출 장치의 전체 구성≫
먼저, 광 검출 장치(1)의 전체 구성에 대해서 설명한다. 도 1에 도시하는 바와 같이, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)는, 평면으로 보았을 때의 이차원 평면 형상이 사각형인 반도체 칩(2)을 주체로 구성되어 있다. 즉, 광 검출 장치(1)는, 반도체 칩(2)에 탑재되어 있다. 이 광 검출 장치(1)는, 도 26에 도시하는 바와 같이, 광학계(광학 렌즈)(102)를 통해서 피사체로부터의 상 광(입사광(106))을 도입하고, 촬상면 상에 결상된 입사광(106)의 광량을 화소 단위로 전기 신호로 변환해서 화소 신호로서 출력한다.
도 1에 도시하는 바와 같이, 광 검출 장치(1)가 탑재된 반도체 칩(2)은, 서로 교차하는 X 방향 및 Y 방향을 포함하는 이차원 평면에 있어서, 중앙부에 마련된 사각형의 화소 영역(2A)과, 이 화소 영역(2A)의 외측에 화소 영역(2A)을 둘러싸도록 해서 마련된 주변 영역(2B)을 구비하고 있다.
화소 영역(2A)은, 예를 들어 도 26에 도시하는 광학계(102)에 의해 집광되는 광을 수광하는 수광면이다. 그리고 화소 영역(2A)에는, X 방향 및 Y 방향을 포함하는 이차원 평면에 있어서 복수의 화소(3)가 행렬상으로 배치되어 있다. 바꾸어 말하면, 화소(3)는, 이차원 평면 내에서 서로 교차하는 X 방향 및 Y 방향 각각의 방향으로 반복해서 배치되어 있다. 또한, 본 실시 형태에서는, 일례로서 X 방향과 Y 방향이 직교하고 있다. 또한, X 방향과 Y 방향의 양쪽에 직교하는 방향이 Z 방향(광 검출 장치(1) 및 그것을 구성하는 각 층의 두께 방향 또는 적층 방향)이다.
도 1에 도시하는 바와 같이, 주변 영역(2B)에는, 복수의 본딩 패드(14)가 배치되어 있다. 복수의 본딩 패드(14) 각각은, 예를 들어 반도체 칩(2)의 이차원 평면에서의 4개의 변 각각의 변을 따라 배열되어 있다. 복수의 본딩 패드(14) 각각은, 반도체 칩(2)을 외부 장치와 전기적으로 접속할 때 사용되는 입출력 단자이다.
<로직 회로>
도 2에 도시하는 바와 같이, 반도체 칩(2)은, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7) 및 제어 회로(8) 등을 포함하는 로직 회로(13)를 구비하고 있다. 로직 회로(13)는, 전계 효과 트랜지스터로서, 예를 들어 n채널 도전형의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 p채널 도전형의 MOSFET를 갖는 CMOS(Complenentary MOS) 회로로 구성되어 있다.
수직 구동 회로(4)는, 예를 들어 시프트 레지스터에 의해 구성되어 있다. 수직 구동 회로(4)는, 원하는 화소 구동선(10)을 순차 선택하고, 선택한 화소 구동선(10)에 화소(3)를 구동하기 위한 펄스를 공급하여, 각 화소(3)를 행 단위로 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역(2A)의 각 화소(3)를 행 단위로 순차 수직 방향으로 선택 주사하여, 각 화소(3)의 광전 변환 소자가 수광량에 따라서 생성한 신호 전하에 기초하는 화소(3)로부터의 화소 신호를, 수직 신호선(11)을 통해서 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들어 화소(3)의 열마다 배치되어 있고, 1행분의 화소(3)로부터 출력되는 신호에 대해서 화소 열마다 노이즈 제거 등의 신호 처리를 행한다. 예를 들어 칼럼 신호 처리 회로(5)는, 화소 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling: 상관 이중 샘플링) 및 AD(Analog Digital) 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시하지 않음)가 수평 신호선(12)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들어 시프트 레지스터에 의해 구성되어 있다. 수평 구동 회로(6)는, 수평 주사 펄스를 칼럼 신호 처리 회로(5)에 순차 출력함으로써, 칼럼 신호 처리 회로(5) 각각을 차례로 선택하고, 칼럼 신호 처리 회로(5) 각각으로부터 신호 처리가 행해진 화소 신호를 수평 신호선(12)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5) 각각으로부터 수평 신호선(12)을 통해서 순차적으로 공급되는 화소 신호에 대해서, 신호 처리를 행해서 출력한다. 신호 처리로서는, 예를 들어 버퍼링, 흑색 레벨 조정, 열 변동 보정, 각종 디지털 신호 처리 등을 사용할 수 있다.
제어 회로(8)는, 수직 동기 신호, 수평 동기 신호 및 마스터 클럭 신호에 기초하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클럭 신호나 제어 신호를 생성한다. 그리고 제어 회로(8)는, 생성한 클럭 신호나 제어 신호를, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 출력한다.
<화소>
도 3은 화소(3)의 일 구성예를 도시하는 등가 회로도이다. 화소(3)는, 광전 변환 소자 PD와, 이 광전 변환 소자 PD에서 광전 변환된 신호 전하를 축적(보유)하는 전하 축적 영역 FD와, 이 광전 변환 소자 PD에서 광전 변환된 신호 전하를 전하 축적 영역 FD에 전송하는 전송 트랜지스터 TR을 구비하고 있다. 또한, 화소(3)는, 전하 축적 영역 FD에 전기적으로 접속된 판독 회로(15)를 구비하고 있다.
광전 변환 소자 PD는, 수광량에 따른 신호 전하를 생성한다. 광전 변환 소자 PD는 또한, 생성된 신호 전하를 일시적으로 축적(보유)한다. 광전 변환 소자 PD는, 캐소드측이 전송 트랜지스터 TR의 소스 영역과 전기적으로 접속되고, 애노드측이 기준 전위선(예를 들어 접지)과 전기적으로 접속되어 있다. 광전 변환 소자 PD로서는, 예를 들어 포토다이오드가 사용되고 있다.
전송 트랜지스터 TR의 드레인 영역은, 전하 축적 영역 FD와 전기적으로 접속되어 있다. 전송 트랜지스터 TR의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중의 전송 트랜지스터 구동선과 전기적으로 접속되어 있다.
전하 축적 영역 FD는, 광전 변환 소자 PD로부터 전송 트랜지스터 TR을 통해서 전송된 신호 전하를 일시적으로 축적해서 보유한다.
판독 회로(15)는, 전하 축적 영역 FD에 축적된 신호 전하를 판독하고, 신호 전하에 기초하는 화소 신호를 출력한다. 판독 회로(15)는, 이것에 한정되지 않지만, 화소 트랜지스터로서, 예를 들어 증폭 트랜지스터 AMP와, 선택 트랜지스터 SEL과, 리셋 트랜지스터 RST를 구비하고 있다. 이들 트랜지스터(AMP, SEL, RST)는, 예를 들어 산화 실리콘막(SiO2막)을 포함하는 게이트 절연막과, 게이트 전극과, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 주 전극 영역을 갖는 MOSFET로 구성되어 있다. 또한, 이들 트랜지스터로서는, 게이트 절연막이 질화실리콘막(Si3N4막), 혹은 질화실리콘막 및 산화실리콘막 등의 적층막을 포함하는 MISFET(Metal Insulator Semiconductor FET)이어도 상관없다.
증폭 트랜지스터 AMP는, 소스 영역이 선택 트랜지스터 SEL의 드레인 영역과 전기적으로 접속되고, 드레인 영역이 전원선 Vdd 및 리셋 트랜지스터의 드레인 영역과 전기적으로 접속되어 있다. 그리고 증폭 트랜지스터 AMP의 게이트 전극은, 전하 축적 영역 FD 및 리셋 트랜지스터 RST의 소스 영역과 전기적으로 접속되어 있다.
선택 트랜지스터 SEL은, 소스 영역이 수직 신호선(11)(VSL)과 전기적으로 접속되고, 드레인 영역이 증폭 트랜지스터 AMP의 소스 영역과 전기적으로 접속되어 있다. 그리고 선택 트랜지스터 SEL의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중의 선택 트랜지스터 구동선과 전기적으로 접속되어 있다.
리셋 트랜지스터 RST는, 소스 영역이 전하 축적 영역 FD 및 증폭 트랜지스터 AMP의 게이트 전극과 전기적으로 접속되고, 드레인 영역이 전원선 Vdd 및 증폭 트랜지스터 AMP의 드레인 영역과 전기적으로 접속되어 있다. 리셋 트랜지스터 RST의 게이트 전극은, 화소 구동선(10)(도 2 참조) 중의 리셋 트랜지스터 구동선과 전기적으로 접속되어 있다.
≪광 검출 장치의 구체적인 구성≫
이어서, 광 검출 장치(1)의 구체적인 구성에 대해서, 도 4a, 도 4b 및 도 4c를 사용하여 설명한다.
<광 검출 장치의 적층 구조>
도 4a에 도시하는 바와 같이, 광 검출 장치(1)(반도체 칩(2))는, 후술하는 광전 변환부를 갖고, 서로 반대측에 위치하는 제1면 S1 및 제2면 S2를 갖는 제1 반도체층(20)과, 서로 반대측에 위치하는 제3면 S3 및 제4면 S4를 갖고, 제1면 S1에 적층되고, 후술하는 전하 축적 영역을 갖는 제2 반도체층(30)과, 제2 반도체층(30)의 제1 반도체층(20)측의 면(제3면 S3)과는 반대측의 면(제4면 S4)에 중첩되어 있는 제1 배선층(40)과, 제1 배선층(40)의 제2 반도체층(30)측의 면과는 반대측의 면(제5면 S5)에 중첩되어 있는 제2 배선층(50)과, 제2 배선층(50)의 제1 배선층(40)측의 면(제6면 S6)과 반대측의 면에 중첩되어 있는 제3 반도체층(60)을 구비한다. 이러한 적층 구조는, 예를 들어 제1 반도체층(20)에 제2 반도체층(30)과 제1 배선층(40)을 적층하고, 제3 반도체층(60)에 제2 배선층(50)을 적층한 뒤, 제1 배선층(40)의 제5면 S5와 제2 배선층(50)의 제6면 S6을 중첩해서 접합함으로써 실현할 수 있다.
여기서, 제1 반도체층(20)의 한쪽 면인 제2면 S2측을 광 입사면 또는 이면이라고 칭하고, 제1 반도체층(20)의 다른 쪽 면, 즉 제2면 S2와는 반대측의 면인 제1면 S1을 소자 형성면 또는 주면이라고 칭하는 경우도 있다. 또한, 광 검출 장치(1)(반도체 칩(2))는, 제2면 S2에 적층된 집광층(70)을 구비한다.
<집광층>
집광층(70)은, 이것에 한정되지 않지만, 예를 들어 제2면 S2측으로부터, 절연층(71)과, 차광층(72)과, 평탄화막(73)과, 컬러 필터(74)와, 온 칩 렌즈(75)가 그 순으로 적층된 적층 구조를 갖는다.
(절연층)
절연층(71)은, 예를 들어 CVD(Chemical Vapor Deposition: 화학 기상 성장)법 등에 의해, 제1 반도체층(20)의 제2면 S2측에 적층된 절연막이다. 절연층(71)은, 이것에 한정되지 않지만, 예를 들어 산화실리콘(SiO2) 등의 재료에 의해 구성할 수 있다.
(차광층)
차광층(72)은, 절연층(71)에 적층되어 있다. 차광층(72)은, 화소(3)의 경계 영역에 배치되어, 인접하는 화소로부터 새어 들어가는 미광을 차폐한다. 이 차광층(72)은, 광을 차광하는 재료이면 되지만, 차광성이 강하고, 또한 미세 가공, 예를 들어 에칭으로 고정밀도로 가공할 수 있는 재료로서, 예를 들어 알루미늄(Al), 텅스텐(W), 혹은 구리(Cu) 등의 금속막으로 형성해도 된다.
(평탄화막)
평탄화막(73)은, 절연층(71) 및 차광층(72)을 덮도록 마련되어 있고, 컬러 필터(74)가 마련되는 면을 평탄화하고 있다.
(컬러 필터)
컬러 필터(74)는, 예를 들어 광 검출 장치(1)의 광 입사면측으로부터 입사하여, 온 칩 렌즈(75)를 통과한 입사광을 색 분리하고, 색 분리된 입사광을 화소(3)에 공급한다. 컬러 필터(74)는, 이것에 한정되지 않지만, 예를 들어 적, 청, 녹과 같이 다른 색을 분리하는 복수 종류의 필터를 갖고 있다. 그리고 컬러 필터(74)는, 화소마다 다른 색의 광을 공급한다.
(온 칩 렌즈)
온 칩 렌즈(75)는, 입사광을 광전 변환부(22)에 집광시키는 기능을 갖는다. 이 온 칩 렌즈(75)는, 화소(3)마다 배치되어 있다. 온 칩 렌즈(75)는, 이것에 한정되지 않지만, 예를 들어 스티렌계 수지, 아크릴계 수지, 스티렌-아크릴계 수지 및 실록산계 수지 등의 유기 재료에 의해 구성할 수 있다.
<제1 반도체층>
제1 반도체층(20)은, 단결정 실리콘 기판으로 구성되어 있다. 도 4a에 도시하는 바와 같이, 제1 반도체층(20)은, 제1 도전형, 예를 들어 p형의 반도체 영역(21)과, 반도체 영역(21)의 내부에 매설된, 제2 도전형, 예를 들어 n형의 반도체 영역(22)을 갖는다.
(광전 변환 영역)
제1 반도체층(20)은, 분리 영역(25)으로 구획된 섬상의 광전 변환 영역(23)을 갖고 있다. 즉, 광전 변환 영역(23)끼리는, 분리 영역(25)에 의해 분리되어 있다. 또한, 반도체 영역(22)과 분리 영역(25)의 사이에는, 반도체 영역(22)과는 다른 도전형, 예를 들어 p형의 반도체 영역(21c)이 마련되어 있다. 광전 변환 영역(23)은, 화소(3)마다 마련되어 있다. 화소(3)의 수는, 도시한 수에 한정되는 것은 아니다.
광전 변환 영역(23)은, 상술한 반도체 영역(21) 및 반도체 영역(22)을 포함하고 있다. 반도체 영역(22)은, 광이 입사하면 입사한 광을 광전 변환하여, 신호 전하를 생성한다. 이하, 이 반도체 영역(22)을 광전 변환부(22)라고 칭한다. 도 3에 도시한 광전 변환 소자 PD는, 도 4a에 도시하는 반도체 영역(21)과 광전 변환부(22)를 포함하는 영역에 구성되어 있다. 또한, 도 4a에 도시하는 광전 변환부(22)는, 도 3에 도시하는 전송 트랜지스터 TR의 소스 영역으로서 기능한다.
(분리 영역)
분리 영역(25)은, 제1 반도체층(20) 및 제2 반도체층(30)에 홈(24)을 형성하고, 이 홈(24) 내에 절연 재료 등의 재료를 매립한 트렌치 구조로 되어 있다. 또한, 분리 영역(25)은, 제2 반도체층(30)의 제4면 S4와 제1 반도체층(20)의 제2면 S2의 사이를 관통하도록 마련되어 있다. 즉, 분리 영역(25)은, FTI(Full Trench Isolation)이다.
<제2 반도체층>
도 4a에 도시하는 바와 같이, 제2 반도체층(30)은, 제1면 S1에 적층된 반도체층이다. 제2 반도체층(30)은, 제1면 S1로부터, 제1층(31)과 제2층(32)을 이 순으로 적층한 적층 구조를 갖고 있다. 제1층(31)은, 제1면 S1에 에피택셜 성장시킨 실리콘게르마늄(SiGe)층이며, 제1 도전형, 예를 들어 p형의 반도체 영역이다. 제2층(32)은, 제1층(31)의 제1 반도체층(20)측과는 반대측의 면에 에피택셜 성장시킨 실리콘(Si)층이다.
(소자 형성 영역)
제2 반도체층(30)은, 분리 영역(25)으로 구획된 섬상의 소자 형성 영역(33)을 갖고 있다. 소자 형성 영역(33)은, 화소(3)마다 마련되어 있다. 그리고 소자 형성 영역(33)은, 상술한 제1층(31) 및 제2층(32)을 포함하고 있다. 보다 구체적으로는, 소자 형성 영역(33)은, 제1층(31)에 의해 구성된 채널부(34)와, 제2층(32)에 의해 구성된 축적부(35)를 갖는다. 또한, 소자 형성 영역(33)에는, 전송 게이트 전극(38)이 마련되어 있다.
(축적부)
축적부(35)는, 제1 도전형, 예를 들어 p형의 반도체 영역(36)과, 제2 도전형, 예를 들어 n형의 반도체 영역(37)을 갖는다. 반도체 영역(37)은, 광전 변환부(22)와 동일한 도전형, 즉 제2 도전형을 띠고 있다. 반도체 영역(37)은, 광전 변환부(22)로부터 전송되어 온 신호 전하를 일시적으로 축적하는 부유 확산 영역이다. 이하, 이 반도체 영역(37)을 전하 축적 영역(37)이라고 칭한다. 도 4a에 도시하는 전하 축적 영역(37)은, 도 3에 도시하는 전송 트랜지스터 TR의 드레인 영역으로서 기능한다.
제2 반도체층(30)의 소자 형성 영역(33)은, 상술한 바와 같이 제1 반도체층(20)측으로부터 채널부(34)와 축적부(35)를 그 순으로 갖고 있다. 즉, 소자 형성 영역(33)은, 제1 반도체층(20)측으로부터 채널부(34)와 축적부(35)가 이 순으로 적층된 적층 구조를 갖고 있다. 전하 축적 영역(37)은, 채널부(34)와 축적부(35) 중 축적부(35)에만 마련되어 있다. 즉, 전하 축적 영역(37)은, 제2 반도체층(30)의 제1 반도체층(20)측과는 반대측의 면 근방의 위치에 마련되어 있다.
전하 축적 영역(37)의 주위는, 전하 축적 영역(37)과는 다른 도전형의 반도체 영역(36)에 의해 둘러싸여 있다. 전하 축적 영역(37)의 주위를 반도체 영역(36)에 의해 둘러쌈으로써, 전하 축적 영역(37)에 노이즈가 유입되는 것을 방지하고 있다. 또한, 반도체 영역(36)은, 전하 축적 영역(37)과 채널부(34)의 사이에 개재하고 있다. 또한, 전하 축적 영역(37)의 일부는, 제4면 S4에 면하고 있다.
(채널부)
도 4a에 도시하는 바와 같이, 채널부(34)는, Z 방향에 있어서, 축적부(35)와 제1 반도체층(20)의 사이에 마련되어 있다. 도 4c에 도시하는 바와 같이, 평면으로 보아 채널부(34)는, 축적부(35)의 내측에 위치하고 있다. 즉, 평면으로 보아, 채널부(34)의 직경을 축적부(35)의 직경보다 작게 마련하고 있다. 또한, 직경이란 측면간 거리이며, 채널부(34) 및 축적부(35)의 평면 형상과 상관없다.
도 4a에 도시하는 채널부(34)는, 도 3에 도시하는 전송 트랜지스터 TR의 채널로서 기능 가능하다. 보다 구체적으로는, 채널부(34)는, 측면(34a)측으로부터, 후술하는 전송 게이트 전극(38)에 의한 변조를 받는다. 여기서, 채널부(34)의 측면(34a)은, 적층 방향(Z 방향)과 교차하는 방향을 향하는 면이다.
(전송 게이트 전극)
도 4a에 도시하는 전송 게이트 전극(38)은, 도 3에 도시하는 전송 트랜지스터 TR의 게이트 전극으로서 기능한다. 전송 게이트 전극(38)은, 전송 트랜지스터 TR의 게이트 절연막으로서 기능하는 절연막(39)을 개재하여, 채널부(34)와, 축적부(35)와, 제1 반도체층(20)의 제1면 S1에 인접하고 있다. 전송 게이트 전극(38)은, 제2 반도체층(30)의 두께 방향을 따라 연장되어, 광전 변환부(22)와 전하 축적 영역(37)의 사이에, 제1 반도체층(20) 및 제2 반도체층(30)의 적층 방향(두께 방향)으로 통하는 채널을 형성 가능한 게이트 전극이다.
또한, 전송 게이트 전극(38)은, 절연막(39)을 개재해서 축적부(35)의 측면(35a)에 인접하는 제1 부분(381)과, 절연막(39)을 개재해서 채널부(34)의 측면(34a)에 인접하는 제2 부분(382)을 포함한다. 제2 부분(382)의 내경은, 제1 부분(381)의 내경보다 작게 마련되어 있다. 또한, 내경이란 중심을 사이에 둔 내주면간 거리이며, 전송 게이트 전극(38)의 평면 형상과 상관없다.
전송 트랜지스터 TR은, 광전 변환부(22)의 광전 변환에 의해 얻어진 신호 전하를 전하 축적 영역(37)에 전송한다. 보다 구체적으로는, 전송 트랜지스터 TR은, 게이트-소스간의 전압에 따라, 반도체 영역의 포텐셜을 변조해서 채널을 형성한다. 보다 구체적으로는, 전송 트랜지스터 TR은, 반도체 영역(21)과, 채널부(34)와, 축적부(35)의 반도체 영역(36)에 걸친 반도체 영역의 포텐셜을 변조해서 채널을 형성한다. 이에 의해, 전송 트랜지스터 TR은, 소스 영역으로서 기능하는 광전 변환부(22)로부터 드레인 영역으로서 기능하는 전하 축적 영역(37)에, 채널을 통해서 신호 전하를 전송한다.
또한, 도 4b 및 도 4c에 도시하는 바와 같이, 전송 게이트 전극(38)은, 평면으로 보아 제2 반도체층(30)의 소자 형성 영역(33)을 둘레 방향의 전역에서 둘러싸고 있다. 전송 게이트 전극(38)은, 측면측으로부터 소자 형성 영역(33)을 변조한다. 보다 구체적으로는, 전송 게이트 전극(38)은, 평면으로 보아, 축적부(35)와 채널부(34)를 둘러싸고 있고, 축적부(35)의 측면(35a)과, 축적부(35)의 하면(35b)과, 채널부(34)의 측면(34a)과, 제1면 S1에, 절연막(39)을 개재하여 인접하고 있다. 전송 게이트 전극(38)은, 게이트-소스간의 전압에 따라, 이들 면을 통해서 반도체 영역의 포텐셜을 변조한다.
채널부(34)는, 측면(34a)에 의해 둘레 방향의 전역으로부터 변조를 받으므로, 둘러싸져 있지 않은 경우에 비하여, 보다 넓은 영역이 변조된다. 또한, 채널부(34)는 측면(34a)측으로부터 에칭되어, 직경이 작게 되어 있다. 이에 의해, 채널부(34)는, 이것에 한정되지 않지만, 예를 들어 중심 부근까지, 보다 바람직하게는 중심까지 변조를 받는다. 채널부(34)는, Z 방향에 수직인 방향을 따라, 전송 게이트 전극(38)으로부터의 변조를 받는다.
전송 게이트 전극(38)은, 예를 들어 알루미늄(Al), 구리(Cu) 등의 금속이나, 폴리실리콘(Poly-Si) 등의 재료를 사용하여 구성되어 있다. 이것에 한정되지는 않지만, 여기서는, 전송 게이트 전극(38)이 알루미늄(Al)으로 구성되어 있는 것으로 한다.
<제1 배선층>
도 4a에 도시하는 바와 같이, 제1 배선층(40)은, 층간 절연막(41)과, 메탈층(42)과, 제1 접속 패드(43)와, 콘택트(44)와, 비아(45)를 포함한다. 메탈층(42) 및 제1 접속 패드(43)는, 도시된 바와 같이 층간 절연막(41)을 개재하여 적층되어 있다. 콘택트(44)는, Z 방향의 일단부가 전하 축적 영역(37)에 접속되어 있다. 콘택트(44)는, Z 방향의 타단부가 메탈층(42)에 접속되어 있어도 된다. 비아(45)는, 메탈층(42)끼리 및 메탈층(42)과 제1 접속 패드(43)를 접속하고 있다. 제1 접속 패드(43)는, 제1 배선층(40)의 제5면 S5에 면하고 있다.
<제2 배선층>
제2 배선층(50)은, 층간 절연막(51)과, 메탈층(52)과, 제2 접속 패드(53)와, 비아(54)를 포함한다. 메탈층(52) 및 제2 접속 패드(53)는, 도시된 바와 같이 층간 절연막(51)을 개재하여 적층되어 있다. 비아(54)는, 메탈층(52)끼리 및 메탈층(52)과 제2 접속 패드(53)를 접속하고 있다. 제2 접속 패드(53)는, 제2 배선층(50)의 제6면 S6에 면하고 있고, 제1 접속 패드(43)와 접합되어 있다. 이에 의해, 제1 배선층(40) 및 제2 배선층(50)의 메탈층끼리 전기적으로 접속되어 있다. 또한, 제2 배선층(50)은, 제3 반도체층(60)에 마련된 트랜지스터의 게이트 전극(55)이 마련되어 있어도 된다.
<제3 반도체층>
제3 반도체층(60)은, 이것에 한정되지 않지만, 예를 들어 단결정 실리콘 기판으로 구성되어 있다. 제3 반도체층(60)에는, 판독 회로(15)의 화소 트랜지스터가 마련되어 있다. 또한, 이것에 한정되지 않지만, 제3 반도체층(60)에는, 로직 회로(13)를 구성하는 트랜지스터가 마련되어 있어도 된다. 이들 트랜지스터는, 이것에 한정되지 않지만, 여기서는 제3 반도체층(60)의 제2 배선층(50)측 근방의 위치에 마련되어 있는 것으로 해서 설명한다.
<작용>
이하, 광 검출 장치(1)의 작용에 대해서 설명한다. 광 검출 장치(1)의 온 칩 렌즈(75)측에 광이 조사되면, 광전 변환부(22)에서 광전 변환이 행해지고, 신호 전하가 생성된다. 그 후, 전송 트랜지스터 TR이 온으로 됨으로써, 광전 변환부(22)와 전하 축적 영역(37)의 사이의 반도체 영역의 포텐셜, 즉, 반도체 영역(21a), 채널부(34) 및 반도체 영역(36)의 포텐셜이 변조되어 Z 방향으로 통하는 채널이 형성된다. 그리고 광전 변환부(22)부터 전하 축적 영역(37)까지, 형성된 채널을 통해서 신호 전하가 전송된다. 이때, 도 4a에 도시하는 바와 같이, 전자의 전송 경로 R은, 광전 변환부(22)부터 전하 축적 영역(37)까지, 전송 게이트 전극(38)의 연장 방향, 즉 Z 방향을 따르는 방향이 된다. 또한, 전하 축적 영역(37)은 콘택트(44)와 접속되어 있고, 신호 전하는 콘택트(44)를 통해서 그 앞으로 전송된다.
광 검출 장치(1)에서는, 전하 축적 영역(37)끼리 전기적으로 분리되어 있다. 그리고 도 3에 도시한 바와 같이, 1개의 전하 축적 영역(37)이 1개의 판독 회로(15)에 접속되어 있어, 신호 전하는, 각 전하 축적 영역(37)으로부터 독립적으로 판독된다. 그래서, 신호 전하의 전송은, 채널부(34)를 모두 동시에 변조(글로벌 셔터 동작)해도, 채널부(34)를 차례로 변조(롤링 셔터 동작)해도 된다.
≪광 검출 장치의 제조 방법≫
이하, 도 5부터 도 14까지를 참조하여, 광 검출 장치(1)의 제조 방법에 대해서 설명한다. 먼저, 도 5에 도시한 바와 같이, 실리콘을 포함하는 제1 반도체층(20)을 준비하고, 제1 반도체층(20)의 광 입사면측과는 반대측의 면인 제1면 S1에, 제2 반도체층(30)을 에피택셜 성장에 의해 적층한다. 보다 구체적으로는, 제1면 S1에, 제2 반도체층(30)으로서의 제1층(31) 및 제2층(32)을 이 순으로 에피택셜 성장에 의해 적층한다. 이때, 제1층(31) 및 제2층(32)은, 결정성을 유지한 상태에서 적층되어 있다. 또한, 제1층(31) 및 제2층(32)을 적층할 때, 각각 불순물을 포함시켜 적층한다. 보다 구체적으로는, 제1층(31)으로서, p형을 띠는 실리콘게르마늄을 제1면 S1에 퇴적한다. 그리고 제2층(32)으로서, p형을 띠는 실리콘을 제1층(31)에, 즉 제1층(31)의 제1 반도체층(20)과는 반대측의 면에 퇴적한다.
여기서, 일반적으로, 격자상이 다른 재료끼리 적층하는 경우, 적층 결함의 발생을 억제하기 위해서, 막 두께를 임계 막 두께(적층 결함이 생기는 막 두께)보다 얇게 할 필요가 있다. 여기서는, 실리콘과 실리콘게르마늄의 2종류의 재료를 사용하고 있으며, 실리콘게르마늄의 막 두께를 임계 막 두께보다 얇게 할 필요가 있다. 여기서, 이것에 한정되지 않지만, 예를 들어 실리콘게르마늄에서의 게르마늄의 함유량이 10퍼센트일 경우(Si0.9Ge0.1)를 생각한다. 그 경우, 실리콘게르마늄의 임계 막 두께는 30nm 정도이기 때문에, 실리콘게르마늄의 막 두께를 30nm보다 얇게 형성하면 된다.
이어서, 도 6에 도시하는 바와 같이, 제1 반도체층(20)에 불순물 주입을 행하여, p형의 반도체 영역(21a, 21b)과 n형의 반도체 영역(22a)을 형성한다. 이들 반도체 영역은, 제1면 S1측으로부터 Z 방향을 따라, 반도체 영역(21a), 반도체 영역(22a), 반도체 영역(21b)의 순으로 되도록 형성되어 있다.
그 후, 도 7a 및 도 7b에 도시하는 바와 같이, 공지의 리소그래피 기술 및 에칭 기술을 사용하여, 제2 반도체층(30)에, Z 방향으로 오목해진 격자상의 홈(30a)을 형성한다. 홈(30a)은, 제2 반도체층(30)을 두께 방향으로 관통하고 있어, 보다 구체적으로는, 제1층(31)과 제1 반도체층(20)의 계면까지 연장되어 있다. 그리고 이에 의해, 제2 반도체층(30)을 평면으로 보아 섬상의 소자 형성 영역(33)으로 구획하고 있다. 그리고 홈(30a)에 희생층(30b)를 매립한다. 이 희생층(30b)을 구성하는 재료는, 제1 반도체층(20), 제2 반도체층(30) 및 분리 영역(25)을 구성하는 재료에 대한 에칭 선택성을 갖는다. 즉, 희생층(30b)을 구성하는 재료는, 분리 영역(25)을 구성하는 재료보다 에칭 레이트가 높다. 또한, 희생층(30b) 중 불필요한 부분은 공지의 에치 백 기술에 의해 제거해도 된다.
그리고 도 8a 및 도 8b에 도시하는 바와 같이, 공지의 리소그래피 기술 및 에칭 기술을 사용하여, 희생층(30b)이 마련된 영역에, Z 방향으로 오목해진 격자상의 홈(24)을 형성한다. 홈(24)은, 희생층(30b)을 두께 방향으로 관통하여, 제1 반도체층(20)의 반도체 영역(21b) 내에까지 달하고 있다. 이에 의해, 제1 반도체층(20)을, 평면으로 보아 섬상의 광전 변환 영역(23)으로 구획하고 있다.
이어서, 도 9에 도시하는 바와 같이, 공지의 플라스마 도핑 기술을 사용하여, 홈(24)의 측벽에 대해서 불순물을 도입한다. 이에 의해, 홈(24)의 측벽을 따라 p형의 반도체 영역(21c)이 형성된다. 이 반도체 영역(21c)은, 피닝층으로서 기능한다. 그리고 p형의 반도체 영역(21)은, 이들 반도체 영역(21a, 21b, 21c)을 포함하고 있다. 또한, 반도체 영역(22a) 중 반도체 영역(21)에 둘러싸이고 남은 부분이 n형의 반도체 영역(22)에 상당한다.
그리고 도 10에 도시하는 바와 같이, 홈(24)에 절연 재료 등의 재료를 매립함으로써, 분리 영역(25)을 형성한다. 또한, 공지의 리소그래피 기술 및 이온 주입 기술을 사용하여, 소자 형성 영역(33)의 제2층(32)에 대해서 불순물을 주입하여, n형의 반도체 영역, 즉 전하 축적 영역(37)을 형성한다. 그리고 제2층(32) 중 p형의 반도체 영역으로서 남은 부분이 반도체 영역(36)에 상당한다.
그 후, 도 11에 도시하는 바와 같이 희생층(30b)을 제거한다. 그리고 도 12에 도시하는 바와 같이, 소자 형성 영역(33)의 제1층(31)을 선택적으로 에칭한다. 보다 구체적으로는, 제1 반도체층(20)을 구성하는 재료, 제1층(31)을 구성하는 재료 및 제2층(32)을 구성하는 재료의, 선택된 에천트에 대한 에칭 레이트의 차를 이용하여, 제1 반도체층(20), 제1층(31) 및 제2층(32) 중 제1층(31)을 선택적으로 에칭한다. 여기서는, 제1층(31)을 구성하는 재료는 실리콘게르마늄이며, 제1 반도체층(20) 및 제2층(32)을 구성하는 실리콘보다, 선택된 에천트에서의 에칭 레이트가 높다. 또한, 이때, 제1층(31)을 구성하는 재료는, 적층 방향과 수직인 방향을 향하는 면, 즉 측면(31a)으로부터 에칭된다. 환언하면, 제1층(31)을 구성하는 재료를, 제1층(31)의 적층 방향과 수직인 방향으로부터 에칭한다. 그리고 에칭 후의 제1층(31)은, 채널부(34)에 상당한다. 또한, 이 공정에 의해 측면(31a)이 후퇴한다. 그 때문에, 도 12의 종단면도에 도시하는 바와 같이, 홈(30a)은, 채널부(34)에 인접하는 부분이, Z 방향에 수직인 방향으로 넓어진 형상이 된다.
이어서, 도 13에 도시하는 바와 같이, 제1 반도체층(20) 및 제2 반도체층(30)이 노출된 면에 대해서, 절연막(39)을 구성하는 절연막(39m)과 전송 게이트 전극(38)을 구성하는 게이트 재료(38m)를 이 순으로 순차 적층한다. 이에 의해, 홈(30a) 내에는 절연막(39m)을 통해서 게이트 재료(38m)가 매립된다. 또한, 본제1 실시 형태에서는 게이트 재료(38m)로서, 금속인 알루미늄이 적층된다. 금속은 매립성이 양호하다. 그 때문에, 홈(30a)의 채널부(34)에 인접하는 부분이 Z 방향에 수직인 방향으로 넓어져 있어도, 게이트 재료(38m)를 양호하게 매립할 수 있다.
그리고 도 14에 도시하는 바와 같이, 이것에 한정되지 않지만, 예를 들어 에치 백과 같은 공지의 방법을 사용하여, 절연막(39m)과 게이트 재료(38m) 중 불필요한 부분을 제거한다. 이들 공정에 의해, 절연막(39)을 개재해서 제2 반도체층(30)(제1층(31) 및 제2층(32))에 인접하는 영역에, 전송 게이트 전극(38)을 형성한다. 전송 게이트 전극(38)은, 제1 반도체층(20)에 마련된 광전 변환부(22)와 제2 반도체층(30)에 마련된 전하 축적 영역(37)의 사이에, 제1 반도체층(20) 및 제2 반도체층(30)의 적층 방향으로 통하는 채널을 형성 가능하다. 또한, 절연막(39m)의 불필요한 부분을 제거하는 공정은, 게이트 재료(38m)를 적층하기 전에 행해도 된다.
그 후, 도 4a에 도시하는 제1 배선층(40)을 형성한다. 제1 배선층(40)의 콘택트(44)는, Z 방향의 일단부가 전하 축적 영역(37)에 전기적으로 접속되도록 형성된다. 그리고 제1 반도체층(20)을, 광 입사면측으로부터 CMP법(Chemical Mechanical Polishing) 등에 의해 연마해서 얇게 하고, 그 후, 광 입사면측에 집광층(70)을 형성한다.
그 후, 제1 배선층(40)의 제5면 S5를, 별도 준비한, 제3 반도체층(60)에 적층된 제2 배선층(50)의 제6면 S6에 중첩해서 접합한다. 이에 의해, 광 검출 장치(1)가 거의 완성된다. 광 검출 장치(1)는, 반도체 기판에 스크라이브 라인(다이싱 라인)으로 구획된 복수의 칩 형성 영역 각각에 형성된다. 그리고 이 복수의 칩 형성 영역을 스크라이브 라인을 따라 개개로 분할함으로써, 광 검출 장치(1)를 탑재한 반도체 칩(2)이 형성된다.
≪제1 실시 형태의 주된 효과≫
이하, 제1 실시 형태의 주된 효과를 설명하지만, 그 전에 먼저, 도 15를 참조하여, 비교예에 관한 광 검출 장치(1')에 대해서 설명한다.
광 검출 장치(1')에서는, 제2 도전형, 예를 들어 n형의 전하 축적 영역(27)은, 광전 변환부(22)와 마찬가지로 제1 반도체층(20) 내에 마련되어 있다. 즉, 전하 축적 영역(27)은, 광전 변환부(22)와 마찬가지로 제1 반도체층(20)의 한 영역이다. 전하 축적 영역(27)과 광전 변환부(22) 양쪽이 제1 반도체층(20)에 마련되어 있었으므로, 전송 트랜지스터 TR의 전송 채널에 대해서도, 제1 반도체층(20) 내에 형성되어 있었다.
광 검출 장치(1')에서는, 전하 축적 영역(27), 전송 채널 및 광전 변환부(22) 모두가 제1 반도체층(20) 내에 형성되기 때문에, 제1 반도체층(20) 내에서 광전 변환부(22)가 차지하는 체적이 손상되고, 화소의 미세화에 수반해서 화소 내의 포화 전하 축적량(Qs)이 감소하는 경우가 있었다.
Qs의 감소를 억제하는 방법으로서, 제1 반도체층(20)의 두께 방향을 따라, 광전 변환부(22)가 차지하는 영역을 확장하는 방법이 있다. 그러나, 이 방법에서는, 광전 변환부(22)를 형성하기 위해서, 제1 반도체층(20)의 두께 방향의 깊은 위치까지 불순물을 주입할 필요가 있었다. 그 경우, 높은 에너지로 불순물을 제1 반도체층(20)에 주입할 필요가 있었다. 높은 에너지로 불순물을 주입하면, 반도체층에 결함이 생겨서, 흰점 및 암전류 등의 노이즈 특성이 열화될 가능성이 있었다. 그리고 제1 반도체층(20)의 두께 방향의 어느 위치까지 불순물을 주입할 수 있는지는, 불순물을 주입하는 장치에 의존하고 있었다.
또한, Qs의 감소를 억제하는 다른 방법으로서, 제1 도전형, 예를 들어 p형의 반도체 영역(21)과, 제2 도전형, 예를 들어 n형의 광전 변환부(22)의 불순물의 농도차를 크게 하고, 광전 변환부(22)의 포텐셜을 깊게 하는 방법이 있다. 그 경우, 신호 전하는, 먼저 광전 변환부(22)의 포텐셜이 깊은 위치로부터 도 15에 도시하는 전송 경로 R1을 따라 제1면 S1 근방에 마련된 제1 도전형, 예를 들어 p형의 반도체 영역(26)을 향해서 전송될 필요가 있었다. 그리고 그 후, 신호 전하는, 전송 경로 R1과 다른 전송 경로 R2를 따라 전하 축적 영역(27)을 향해서 전송되고 있었다.
그러나, 광전 변환부(22)의 포텐셜을 단순히 깊게 하면, 신호 전하의 전송 불량이 생길 가능성이 있었다. 보다 구체적으로는, 전송 경로 R1을 따른 신호 전하의 전송 불량이 생길 가능성이 있었다. 그리고 그러한 전송 불량을 억제하기 위해서는, 전송 트랜지스터 TR의 전송 게이트 전극 TG에 의한 반도체층의 포텐셜의 변조량을 제어하여, 광전 변환부(22)의 보다 깊은 위치까지 변조가 미치게 할 필요가 있었다. 그런데, 반도체층의 포텐셜의 변조량을 많게 하면, 신호 전하의 전송 제어성이 열화될 가능성이 있었다. 이에 대해서, 이하에 보다 구체적으로 설명한다.
광 검출 장치(1')에서는, 전송 게이트 전극 TG와 전하 축적 영역(27)이 인접하고 있기 때문에, 전송 게이트 전극 TG의 제어 시(변조 시, 전송 트랜지스터 TR이 온 상태)의 강전하에 의해, 암전류 노이즈가 생길 가능성이 있었다. 보다 구체적으로는, p형의 반도체 영역(26)과 n형의 전하 축적 영역(27)의 사이에서 불순물 농도의 농도차가 크고, 거기에 전하 축적 영역(27)에 인접한 전송 게이트 전극 TG의 제어 시의 강전하가 영향을 미쳐서, 암전류 노이즈가 생길 가능성이 있었다. 전송 트랜지스터 TR의 온, 오프에 의해, 반도체 영역(26)과 전하 축적 영역(27)의 pn 접합 전위가 변화하여, 노이즈 특성에 영향을 미치고 있었다.
또한, 반도체 영역을 변조하지 않았을 때, 즉 전송 트랜지스터 TR을 오프 상태로 한 경우에도, 전하 축적 영역(27)을 향해서 누설 전류가 흐를 가능성이 있었다. 보다 구체적으로는, 광 검출 장치(1')에서는, 전하 축적 영역(27)과 광전 변환부(22) 양쪽이 제1 반도체층(20) 내에 형성되고, 또한 불순물 주입에 의해 형성되어 있으므로, 양자의 경계는 명확하지 않아, 반도체층이 변조되어 있지 않아도, 신호 전하가 누설 전류로서 전하 축적 영역(27)에 흐를 가능성이 있었다. 그리고 광 검출 장치(1')에서는, S/N비가 열화될 가능성이 있었다.
이와 같이, 광 검출 장치(1')에서는, 화소의 미세화가 진행되었을 경우에, Qs의 확보와 전송 특성의 양립이 어려워질 가능성이 있었다.
이에 대해서, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 제1 반도체층(20)에 제2 반도체층(30)으로서 제1층(31)과 제2층(32)을 이 순으로 적층하고, 제1층(31)을 전송 트랜지스터 TR의 채널이 형성되는 채널부(34)로 하고, 제2층(32)에 전하 축적 영역(37)을 마련하고 있다. 이와 같이, 채널이 형성되는 채널부(34)와 전하 축적 영역(37)이 제1 반도체층(20) 이외의 영역에 마련되었으므로, 광전 변환부(22)의 체적 감소를 억제할 수 있다. 이에 의해, 화소(3)가 미세화되어도 Qs의 감소를 억제할 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 광전 변환부(22)와, 채널부(34)와, 전하 축적 영역(37)이 Z 방향을 따라 이 순으로 마련되어 있다. 그 때문에, 신호 전하를 광전 변환부(22)의 포텐셜이 깊은 위치로부터 모으는 방향과, 모아진 신호 전하를 전하 축적 영역(37)에 전송하는 방향이 일치하고 있는, 즉 양쪽 모두 도 4a의 전송 경로 R을 따른 방향이므로, 신호 전하를 정체없이 흘릴 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 채널부(34)를 구성하는 재료와, 광전 변환부(22) 및 전하 축적 영역(37)을 구성하는 재료를 다른 재료로 하고 있다. 그 때문에, 전송 트랜지스터 TR에 의한 전위 제어에 더하여, 다른 재료끼리의 밴드 구조의 차이를 이용하여, 신호 전하의 흐름을 억제한다. 이에 더하여, 광전 변환부(22)와 채널부(34)와 전하 축적 영역(37)을 별개의 반도체층에 마련하고 있으므로, 서로의 경계가 명확하다. 그 때문에, 전송 트랜지스터 TR이 오프 상태인 경우에, 신호 전하의 흐름을 보다 억제할 수 있다. 이에 의해, 누설 전류가 생기는 것을 억제할 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 평면으로 보아 채널부(34)를 둘러싸도록, 전송 게이트 전극(38)을 마련하고 있다. 이에 의해, 채널부(34)는, 측면(34a) 둘레 방향의 전역으로부터 변조되므로, 더 넓은 영역이 변조를 받는다. 그 때문에, 신호 전하의 흐름을 정체없게 할 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 채널부(34)의 직경을 축적부(35)의 직경보다 작게 마련하고, 또한, 전송 게이트 전극(38) 중, 채널부(34)의 측면(34a)에 인접하는 제2 부분(382)의 내경을, 절연막(39)을 개재해서 축적부(35)의 측면(35a)에 인접하는 제1 부분(381)의 내경보다 작게 마련하고 있다. 그 때문에, 채널부(34)에 대한 변조를 보다 제어할 수 있다. 보다 구체적으로는, 채널부(34)는, 중심 부근까지, 보다 바람직하게는 중심까지 변조의 제어를 받을 수 있으므로, 신호 전하의 흐름을 보다 정체없게 할 수 있고, 나아가, 신호 전하의 흐름을 멈추는 제어도 보다 용이해진다. 이에 더하여, 축적부(35)의 직경은 채널부(34)의 직경보다 크므로, 전하 축적 영역(37)이 차지하는 영역이 작아지는 것을 억제할 수 있다. 이에 의해, 전하 축적 영역(37)에 축적되는 신호 전하의 양이 감소하는 것을 억제할 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 전하 축적 영역(37)과 전송 게이트 전극(38)이 비교적 이격되어 있다. 그 때문에, 전송 게이트 전극(38)의 제어가 전하 축적 영역(37)이나, n형의 전하 축적 영역(37)과 그 주위의 p형의 반도체 영역(36)의 pn 접합에 끼치는 영향을 저감할 수 있다.
또한, 본 기술의 제1 실시 형태에 관한 광 검출 장치(1)에서는, 전하 축적 영역(37)의 주위가, 전하 축적 영역(37)과는 다른 도전형을 띠는 반도체 영역(36)에 의해 둘러싸여 있다. 그 때문에, 반도체 영역의 계면에 생긴 결함으로 생긴 전자가, 암전류로서 전하 축적 영역(37)에 유입되는 것을 방지할 수 있다.
[제1 실시 형태의 변형예 1]
본 기술의 제1 실시 형태의 변형예 1에 대해서, 이하에 설명한다. 본 제1 실시 형태의 변형예 1에 관한 광 검출 장치(1)가 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이한 것은, 제1 반도체층(20)을 구성하는 재료와 제2 반도체층(30)을 구성하는 재료이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태의 광 검출 장치(1)와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다. 또한, 본 제1 실시 형태의 변형예 1에서는, 제1 실시 형태의 도 4a부터 도 4c까지를 유용한다.
(제1 반도체층을 구성하는 재료)
광전 변환부(22)를 구성하는 재료를 바꾸면, 광의 파장에 대한 감도가 바뀐다. 그래서, 검출하고자 하는 광의 파장에 따라서 제1 반도체층(20)(광전 변환부(22))을 구성하는 재료를 선택하면 된다. 예를 들어 가시광, 적외광 등의 광에 대해서, 거기에 특화된 재료를 선택함으로써, 광 검출 장치(1)는, 원하는 파장의 광을 검출할 수 있다. 제1 반도체층(20)을 구성하는 재료로서, 이것에 한정되지 않지만, 예를 들어 가시광을 검출하는 경우에는 실리콘을 사용하고, 적외광을 검출하는 경우에는 실리콘게르마늄을 사용할 수 있다.
(제1층을 구성하는 재료)
제1층(31)을 구성하는 재료로서는, 제1 반도체층(20)을 구성하는 재료와 조합 가능하고, 또한 제1층(31)을 선택적으로 에칭 가능한 재료를 선택하면 된다. 제1층(31)을 구성하는 재료는, 이것에 한정되지 않지만, 예를 들어 결정 구조 및 격자 상수의 관점에서 선택할 수 있다. 보다 구체적으로는, 이것에 한정되지 않지만, 예를 들어 결정 구조 및 격자 상수의 관점에서, 제1 반도체층(20)을 구성하는 재료에 대해서 에피택셜 성장 가능한 재료를 선택할 수 있다.
또한, 제1층(31)의 막 두께에 대해서는, 예를 들어 제1 반도체층(20)을 구성하는 재료와 제1층(31)을 구성하는 재료의 조합에 따라서 정하면 된다. 일반적으로, 재료끼리의 격자 상수의 차가 크면 클수록, 더 얇은 단계에서 임계 막 두께를 맞게 된다. 그래서, 조합하는 재료에 따라 막 두께를 조정하면 된다.
(제2층을 구성하는 재료)
제2층(32)을 구성하는 재료로서는, 제1층(31)을 구성하는 재료와 조합 가능하고, 제1층(31)을 선택적으로 에칭 가능한 재료를 사용할 수 있다.
<실시예>
이하, 제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료의 조합에 대해서, 이것에 한정되지 않지만, 몇 가지의 실시예를 나타낸다.
(실시예 1)
제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료의 조합은, IV족 원소를 포함하는 IV족 반도체끼리의 조합이다. 이것에 한정되지는 않지만, 대표적인 IV족 원소로서, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn)을 들 수 있다. 상술한 제1 실시 형태에서도, 제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료의 조합은, IV족 반도체끼리의 조합이다. 또한, IV족 반도체끼리의 다른 조합으로서, 이하의 실시예 2부터 실시예 4까지에 나타내는 조합도 있다.
(실시예 2)
제1 반도체층(20) 및 전하 축적 영역(37)을 실리콘게르마늄에 의해 구성하고, 채널부(34)를 실리콘에 의해 구성한다. 에천트를 바꿈으로써, 채널부(34)를 구성하는 실리콘의 에칭 레이트를, 제1 반도체층(20) 및 전하 축적 영역(37)을 구성하는 실리콘게르마늄의 에칭 레이트보다 높게 할 수 있다. 또한, 광전 변환부(22)가 실리콘게르마늄으로 구성되어 있으므로, 가시광 이외의 광, 보다 구체적으로는 적외광을 검출하는 광 검출 장치(1)에 응용할 수 있다.
(실시예 3)
제1 반도체층(20), 채널부(34) 및 전하 축적 영역(37) 모두를 실리콘에 의해 구성한다. 여기서는, 채널부(34)를 구성하는 실리콘의 불순물 농도를, 제1 반도체층(20) 및 전하 축적 영역(37)을 구성하는 실리콘의 불순물 농도와 다른 농도로 하고 있다. 불순물 농도를 바꿈으로써, 선택된 에천트에 있어서, 채널부(34)를 구성하는 재료의 에칭 레이트를, 제1 반도체층(20) 및 전하 축적 영역(37)을 구성하는 재료의 에칭 레이트보다 높게 할 수 있다. 그 때문에, 도 12의 제1층(31)을 선택적으로 에칭하는 공정에서, 제1층(31)을 선택적으로 에칭해서 채널부(34)를 형성할 수 있다. 제1 반도체층(20), 채널부(34) 및 전하 축적 영역(37) 모두를 실리콘에 의해 구성하므로, 광 검출 장치(1)를 구성하는 재료가 늘어나는 것을 억제할 수 있어, 제조 공정을 용이하게 할 수 있다.
또한, 제1 반도체층(20), 제1층(31), 제2층(32)의 모든 반도체층을 실리콘에 의해 형성한 경우라도, 제1 반도체층(20), 제1층(31) 및 제2층(32)의 경계가 서로 명확하게 되어 있다. 보다 구체적으로는, 불순물 농도의 경계가 서로 명확하게 되어 있다. 이와 같이, 불순물 농도의 경계가 서로 명확하게 되어 있으므로, 전송 트랜지스터 TR이 오프 상태인 경우에, 그 경계를 초과하는 신호 전하의 흐름을 억제할 수 있다. 이에 의해, 누설 전류가 생기는 것을 억제할 수 있다.
(실시예 4)
제1 반도체층(20), 채널부(34) 및 전하 축적 영역(37) 모두를 실리콘에 의해 구성한다. 또한 여기서는, 채널부(34)를 구성하는 재료 중 적층 방향과 수직인 방향을 향하는 면은, 제1 반도체층(20)을 구성하는 재료의 제1면 S1보다, 선택된 에천트에서의 에칭 레이트가 높다. 그 때문에, 도 12의 제1층(31)을 선택적으로 에칭하는 공정에서, 제1층(31)을 선택적으로 에칭해서 채널부(34)를 형성할 수 있다.
보다 구체적으로는, 제1 반도체층(20)의 제1면 S1과 도 12에 도시하는 제1층(31)의 측면(31a)은, 실리콘 결정이 다른 면 방위를 띤다. 그 때문에, 선택된 에천트에 대한 면 방위의 이방성을 이용한 이방성 에칭에 의해, 측면(31a)을 제1면 S1에 대해서 선택적으로 에칭할 수 있다. 그리고 제1 반도체층(20), 채널부(34) 및 전하 축적 영역(37) 모두를 실리콘에 의해 구성하므로, 광 검출 장치(1)를 구성하는 재료가 늘어나는 것을 억제할 수 있어, 제조 공정을 용이하게 할 수 있다.
또한, 제1 반도체층(20), 제1층(31), 제2층(32)의 모든 반도체층을 실리콘에 의해 형성한 경우라도, 제1 반도체층(20), 제1층(31) 및 제2층(32)의 경계가 서로 명확하게 되어 있다. 보다 구체적으로는, 불순물 농도의 경계가 서로 명확하게 되어 있다. 이와 같이, 불순물 농도의 경계가 서로 명확하게 되어 있으므로, 전송 트랜지스터 TR이 오프 상태인 경우에, 그 경계를 초과하는 신호 전하의 흐름을 억제할 수 있다. 이에 의해, 누설 전류가 생기는 것을 억제할 수 있다.
(실시예 5)
제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료의 조합은, III족 원소와 V족 원소를 포함하는 III-V족 화합물 반도체끼리의 조합이다. 이것에 한정되지는 않지만, 대표적인 III족 원소로서, 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In)을 들 수 있다. 또한, 이것에 한정되지는 않지만, 대표적인 V족 원소로서, 질소(N), 인(P), 비소(As), 안티몬(Sb)을 들 수 있다.
III-V족 화합물 반도체끼리의 조합의 예로서, 이것에 한정되지는 않지만, 예를 들어 제1 반도체층(20)을 인듐 갈륨 비소(InGaAs)에 의해 구성하고, 채널부(34) 및 전하 축적 영역(37)을 인듐 인(InP)에 의해 구성할 수 있다. 인듐 갈륨 비소와 인듐 인은 격자 정합이 가능하다. 그 때문에, 적층 시의 결함 생성을 저감할 수 있고, 노이즈의 발생을 억제할 수 있다. 또한, 전자를 신호 전하로 할 경우, 인듐 갈륨 비소의 전도대에 대한 인듐 인의 전도대가, 전자에 있어서의 배리어로 되기 때문에, 채널에서의 누설을 억제할 수 있다.
(실시예 6)
제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료의 조합은, IV족 반도체와, III-V족 화합물 반도체의 조합이다.
≪제1 실시 형태의 변형예 1의 주된 효과≫
이 제1 실시 형태의 변형예 1에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제1 실시 형태의 변형예 1에 관한 광 검출 장치(1)에서는, 제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료를 개별로 선정함으로써, 광 검출 장치(1)의 설계 선택지를 증가시킬 수 있다. 예를 들어, 광전 변환부(22)가 마련된 제1 반도체층(20)을 구성하는 재료를 바꿈으로써, 광 검출 장치(1)는, 다른 파장의 광을 검출할 수 있게 된다. 그리고 그러한 경우에도, 제조 방법을 바꿈으로써, 채널부(34)를 선택적으로 에칭할 수 있다.
[제1 실시 형태의 변형예 2]
도 16a 및 도 16b에 도시하는 본 기술의 제1 실시 형태의 변형예 2에 대해서, 이하에 설명한다. 본 제1 실시 형태의 변형예 2에 관한 광 검출 장치(1)가 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이한 것은, 채널부가 복수 마련되어 있는 점이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태의 광 검출 장치(1)와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다. 또한, 도 16a의 A-A 절단선을 따른 단면 구조를 도시하는 횡단면도는 도 4b와 마찬가지이기 때문에, 여기서는 도시를 생략한다.
(채널부)
도 16a에 도시하는 바와 같이, 광 검출 장치(1)는, 소자 형성 영역(33)(화소(3))마다 채널부(34)를 복수 갖고 있다. 채널부(34)는, 하나의 축적부(35)에 대해서, 평면으로 보아 서로 이격되어 복수 마련되어 있다. 도 16b는, 광 검출 장치(1)가 4개의 채널부(341, 342, 343, 344)를 갖는 예를 나타내고 있지만, 채널부의 수는 이것에 한정되지 않고, 2 이상이면 된다. 그리고 채널부(341, 342, 343, 344)는, 전송 게이트 전극(38)에 의해 둘레 방향의 전역이 둘러싸여 있다. 채널부(341, 342, 343, 344)는 전송 게이트 전극(38)으로부터의 변조를 받으면, 하나의 광전 변환부(22)와 하나의 전하 축적 영역(37)의 사이에서 신호 전하를 전송하는 채널로서 기능한다. 또한, 채널부(341, 342, 343, 344)를 구별하지 않을 경우, 단순히 채널부(34)라고 칭한다. 채널부(34)의 직경(34b)의 치수는, 하나의 소자 형성 영역(33) 내에 복수의 채널부(34)가 들어가는 범위라면, 특별히 한정되지 않는다.
여기서, 채널부(34)에서 신호 전하가 흐르는 영역은, 기본적으로, 채널부(34)의 측면(둘레면)에 가까운 부분, 즉, 전송 트랜지스터 TR의 게이트 절연막으로서 기능하는 절연막(39)에 가까운 영역이다. 그 때문에, 채널부(34)의 측면 면적을 증가시킴으로써, 신호 전하가 흐르는 영역, 즉 실효적인 채널 영역을 증가시킬 수 있다. 본 제1 실시 형태의 변형예 2에서는, 하나의 축적부(35)에 대해서 채널부(34)를 복수 마련함으로써, 채널부(34)가 1개인 경우보다 측면의 면적을 증가시켜, 실효적인 채널 영역을 증가시키고 있다. 그 때문에, 본 제1 실시 형태의 변형예 2에서는, 채널부(34)가 1개인 경우보다, 흐르는 신호 전하의 양을 증가시킬 수 있다.
또한, 채널부(34)의 직경(34b)을 수십nm 이하로 마련함으로써, 양자 구속 효과를 이용할 수 있다. 보다 구체적으로는, 반도체 재료에 따라 다르지만, 직경(34b)을, 예를 들어 20nm 이하의 크기로 마련함으로써, 양자 구속 효과를 이용할 수 있다. 이와 같이, 채널부(34)의 직경(34b)을 가늘게 하면, 양자 구속 효과에 의해, 전송 트랜지스터 TR이 오프 상태 하에서의 누설 전류의 발생을 보다 억제할 수 있다. 그리고 이 양자 구속 효과를 이용하면, 채널부(34)에 불순물이 주입되지 않은 상태이어도 채널의 오프 동작이 가능해진다. 여기서, 채널부(34)의 직경(34b)을 가늘게 하면, 채널로서 이용되는 영역도 가늘어지므로, 하나의 채널부(34)를 흐르는 신호 전하의 양은 감소한다. 그러나, 채널부(34)를 복수 마련하고 있으므로, 흐르는 신호 전하의 전체량이 감소하는 것은 억제되어 있다.
≪제1 실시 형태의 변형예 2의 주된 효과≫
이 제1 실시 형태의 변형예 2에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제1 실시 형태의 변형예 2에서는, 하나의 축적부(35)에 대해서 채널부(34)를 복수 마련함으로써, 채널부(34)가 1개인 경우보다 측면의 면적을 증가시켜, 실효적인 채널 영역을 증가시키고 있다. 이에 의해, 채널부(34)가 1개인 경우보다, 흐르는 신호 전하의 양을 증가시킬 수 있다.
또한, 이 제1 실시 형태의 변형예 2에 관한 광 검출 장치(1)에서는, 채널부(34)의 폭(34b)을 수십nm 이하로 마련하고 있으므로, 양자 구속 효과에 의해, 전송 트랜지스터 TR이 오프 상태 하에서의 신호 전하의 흐름을 보다 억제할 수 있다. 즉, 전송 트랜지스터 TR의 게이트-소스간의 전압 이외의 제어에 더하여, 채널부(34)의 형상에 의해, 신호 전하의 흐름 제어, 보다 구체적으로는 신호 전하의 흐름을 멈추는 제어를 행할 수 있다. 이에 의해, 누설 전류의 발생을 보다 억제할 수 있다.
[제1 실시 형태의 변형예 3]
도 17a, 도 17b 및 도 17c에 도시하는 본 기술의 제1 실시 형태의 변형예 3에 대해서, 이하에 설명한다. 본 제1 실시 형태의 변형예 3에 관한 광 검출 장치(1)가 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이한 것은, 복수의 전하 축적 영역(37)에서 1개의 콘택트(44a)를 공유하고 있는 점이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다.
광 검출 장치(1)는, 화소(3)끼리 1개의 콘택트(44a)를 공유하고 있다. 즉, 다른 화소(3)에 마련된 전하 축적 영역(37)끼리가 1개의 콘택트(44a)에 의해 전기적으로 접속되어 있다. 도 17b는, 4개의 화소(3a, 3b, 3c, 3d), 즉 4개의 전하 축적 영역(37a, 37b, 37c, 37d)에서 1개의 콘택트(44a)를 공유하는 예를 나타내고 있지만, 1개의 콘택트(44a)를 공유하는 전하 축적 영역의 수는 이것에 한정되지 않고, 2 이상이면 된다. 또한, 화소(3a, 3b, 3c, 3d)를 구별할 필요가 없을 경우에는, 이들을 구별하지 않고, 단순히 화소(3)라고 칭한다. 또한, 전하 축적 영역(37a, 37b, 37c, 37d)을 구별할 필요가 없을 경우에는, 이들을 구별하지 않고, 단순히 전하 축적 영역(37)이라고 칭한다.
신호 전하의 전송은, 화소(3a, 3b, 3c, 3d)의 채널부(345, 346, 347, 348)(도 17c 참조)를 1개씩 차례로 변조함으로써 행해진다. 복수의 전하 축적 영역(37)에서 1개의 콘택트(44a)를 공유하고 있어도, 채널부(345, 346, 347, 348)를 1개씩 차례로 변조하면, 화소간에서 신호 전하가 혼합되지 않고 신호 전하를 전송할 수 있다. 또한, 채널부(345, 346, 347, 348)를 구별할 필요가 없을 경우에는, 이들을 구별하지 않고, 단순히 채널부(34)라고 칭한다.
≪제1 실시 형태의 변형예 3의 주된 효과≫
이 제1 실시 형태의 변형예 3에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제1 실시 형태의 변형예 3에 관한 광 검출 장치(1)에서는, 신호 전하의 전송 구동 방법의 다른 방법을 채용할 수 있으므로, 광 검출 장치(1)의 설계 선택지를 증가시킬 수 있다.
또한, 이 제1 실시 형태의 변형예 3에서는, 도 17b 및 도 17c에 도시하는 바와 같이, 전하 축적 영역(37) 및 채널부(34)가 평면으로 보아 콘택트(44a) 근방의 위치에 마련되어 있었지만, 이것에 한정되지 않고, 도 4b 및 도 4c에 도시하는 위치에 마련되어 있어도 된다. 그 경우에는, 전하 축적 영역끼리 공유할 수 있을 정도로, 콘택트(44a)의 평면으로 보았을 때의 면적을 크게 하면 된다.
[제1 실시 형태의 변형예 4]
도 18a 및 도 18b에 도시하는 본 기술의 제1 실시 형태의 변형예 4에 대해서, 이하에 설명한다. 본 제1 실시 형태의 변형예 4에 관한 광 검출 장치(1)가 상술한 제1 실시 형태와 상이한 것은, 축적부의 직경과, 채널부의 직경이 동일한 점이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다. 또한, 도 18a의 B-B 절단선을 따른 단면 구조를 도시하는 횡단면도는 도 4c와 마찬가지이기 때문에, 여기서는 도시를 생략한다.
광 검출 장치(1)는, 축적부(351)를 갖는다. 도 18a에 도시하는 바와 같이, 축적부(351)의 직경(351c)은, 채널부(34)의 직경과 동일 치수로 마련되어 있다.
이러한 축적부(351)는, 도 7a 및 도 7b에 도시하는 공정에서, 섬상의 소자 형성 영역(33)의 직경이 폭(351c)으로 되도록 홈(30a)을 형성하면 된다. 그리고 도 12에 도시하는, 제1층(31)을 선택적으로 에칭하는 공정을 행하지 않는다.
또한, 전송 게이트 전극(38)의 제2 부분(382)의 내경은, 제1 부분(381)의 내경과 동일하다.
≪제1 실시 형태의 변형예 4의 주된 효과≫
이 제1 실시 형태의 변형예 4에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 제1 실시 형태의 변형예 4에 관한 광 검출 장치(1)에서는, 제1층(31)을 선택적으로 에칭하는 공정을 행하지 않는다. 그 때문에, 제1 반도체층(20)을 구성하는 재료와, 채널부(34)를 구성하는 재료와, 전하 축적 영역(37)을 구성하는 재료를 선정할 때, 제1층(31)을 선택적으로 에칭하기 위한 에칭 레이트에 대해서 고려할 필요가 없어, 재료의 선택 폭이 넓어진다.
또한, 이 제1 실시 형태의 변형예 4에서는, 제2 반도체층(30)을 제1층(31)과 제2층(32)의 2층의 반도체층에 의해 구성하고 있었지만, 이것에 한정되지 않고, 1층의 반도체층에 의해 구성해도 된다.
또한, 이 제1 실시 형태의 변형예 4에서는, 축적부(351)의 직경을 채널부(34)의 직경과 동일 치수로 마련하고 있었지만, 이것에 한정되지 않는다. 채널부(34)의 직경을 제1 실시 형태의 축적부(35)의 직경과 동일 치수로 마련해도 되고, 채널부(34) 및 축적부(35)의 직경을, 상술 이외의 치수로 마련해도 된다.
[제1 실시 형태의 변형예 5]
도 19a 및 도 19b에 도시하는 본 기술의 제1 실시 형태의 변형예 5에 대해서, 이하에 설명한다. 본 제1 실시 형태의 변형예 5에 관한 광 검출 장치(1)가 상술한 제1 실시 형태와 상이한 것은, 제1층(31) 및 제2층(32)을 적층하는 공정이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다.
먼저, 도 19a에 도시하는 바와 같이, 제1 반도체층(20)과는 별도로 반도체층(201)을 준비하고, 반도체층(201)에 제2층(32) 및 제1층(31)을 이 순으로 에피택셜 성장에 의해 적층한다. 이어서, 도 19b에 도시하는 바와 같이, 제1층(31)의 노출된 면을 제1 반도체층(20)의 제1면 S1에 중첩하여, 양자를 접합한다. 그 후, 반도체층(201)을 제2층(32)으로부터 박리한다. 이와 같이 하여, 제1면 S1에, 제1층(31) 및 제2층(32)을 이 순으로 적층한다. 이에 의해, 도 5에 도시하는, 제2 반도체층(30)이 에피택셜 성장된 제1 반도체층(20)을 얻는다.
≪제1 실시 형태의 변형예 5의 주된 효과≫
이 제1 실시 형태의 변형예 5에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
[제2 실시 형태]
본 기술의 제2 실시 형태에 대해서 이하에 설명한다. 본 제2 실시 형태에 관한 광 검출 장치(1)가 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이한 것은, 화소(3)끼리의 분리 구조이며, 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태의 광 검출 장치(1)와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다.
<실시예>
이하, 화소(3)끼리의 분리에 대해서, 이것에 한정되지 않지만, 몇 가지의 실시예를 나타낸다.
(실시예 1)
도 20에 도시하는 바와 같이, 광 검출 장치(1)의 제1 반도체층(20)은, 제2 도전형, 예를 들어 p형의 반도체 영역(21c1)을 갖는다. 반도체 영역(21c1)은, 공지의 이온 주입 기술을 사용하여, 제1 반도체층(20)에 대해서 불순물을 도입함으로써 형성되어 있다.
(실시예 2)
도 21에 도시하는 바와 같이, 광 검출 장치(1)는, 분리 영역(25a)과 분리 영역(25b)을 갖는다. 이 중, 분리 영역(25a)은 소자 형성 영역(33)끼리를 구획하고 있다. 분리 영역(25a)은, 제2 반도체층(30)의 제3면 S3과 제4면 S4의 사이를 관통하도록 마련된 트렌치 분리(STI, Shallow Trench Isolation)이다.
한편, 분리 영역(25b)은 광전 변환 영역(23)끼리를 구획하고 있다. 분리 영역(25)은, 제2면 S2측으로부터 제1 반도체층(20)에 대해서 마련된 DTI(Deep Trench Isolation)이며, 제1 반도체층(20)을 관통하고 있지 않다. 또한, 소자 형성 영역(33)은, 공지의 플라스마 도핑 기술을 사용하여 형성된 p형의 반도체 영역(21c)을 갖는다. p형의 반도체 영역(21)의 적어도 일부는, 광전 변환 영역(23)(광전 변환부(22))끼리를 분리하는 분리 영역(불순물 분리 영역)으로서 기능한다.
(실시예 3)
도 22에 도시하는 바와 같이, 본 실시예 3은, 상술한 실시예 1과 실시예 2의 조합이다. 광 검출 장치(1)의 제1 반도체층(20)은, 실시예 1에서 설명한 반도체 영역(21c1)을 갖는다. 또한, 광 검출 장치(1)는, 실시예 2에서 설명한 분리 영역(25a)과 분리 영역(25b)을 갖는다. p형의 반도체 영역(21)의 적어도 일부는, 광전 변환 영역(23)(광전 변환부(22))끼리를 분리하는 분리 영역(불순물 분리 영역)으로서 기능한다.
(실시예 4)
도 23에 도시하는 바와 같이, 광 검출 장치(1)는, 실시예 3에서 설명한 분리 영역(25a)을 갖는다. 또한, 광 검출 장치(1)의 제1 반도체층(20)은, 트렌치 분리 대신에, 제2 도전형, 예를 들어 p형의 반도체 영역(21c2)(21)을 갖는다. 반도체 영역(21c2)은, 광전 변환 영역(23)끼리를 구획하는 분리 영역(불순물 분리 영역)이며, 공지의 이온 주입 기술을 사용하여, 제1 반도체층(20)에 대해서 불순물을 도입함으로써 형성되어 있다.
≪제2 실시 형태의 주된 효과≫
이 제2 실시 형태에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
[제3 실시 형태]
도 24에 도시하는 본 기술의 제3 실시 형태에 대해서, 이하에 설명한다. 본 제3 실시 형태에 관한 광 검출 장치(1)는, 상술한 제1 실시 형태의 변형예 2와 제2 실시 형태의 실시예 3의 조합이다. 이 점에서, 본 제3 실시 형태에 관한 광 검출 장치(1)는 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이하다. 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태의 광 검출 장치(1)와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다.
제2 반도체층(30)의 구성은, 상술한 제1 실시 형태의 변형예 2에서 설명한 제2 반도체층(30)의 구성과 동일하며, 광 검출 장치(1)는, 평면으로 보아 서로 이격되어 마련된 복수의 채널부(34)를 갖고 있다. 화소(3)끼리의 분리 구조는, 상술한 제2 실시 형태의 실시예 3에서 설명한 분리 구조와 동일하며, 광 검출 장치(1)는, 분리 영역(25a)과, 분리 영역(25b)과, 반도체 영역(21c1)을 갖는다.
≪제3 실시 형태의 주된 효과≫
이 제3 실시 형태에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태의 변형예 2에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제3 실시 형태에 관한 광 검출 장치(1)에서는, FTI인 분리 영역(25) 대신에 DTI인 분리 영역(25b)에 의해 화소(3)끼리를 분리하고 있으므로, 제조 공정을 용이화할 수 있고, 또한 제조 비용을 저감할 수 있다.
[제4 실시 형태]
도 25에 도시하는 본 기술의 제4 실시 형태에 대해서, 이하에 설명한다. 본 제4 실시 형태에 관한 광 검출 장치(1)는, 상술한 제1 실시 형태의 변형예 3과 제2 실시 형태의 실시예 3의 조합이다. 이 점에서, 본 제4 실시 형태에 관한 광 검출 장치(1)는 상술한 제1 실시 형태에 관한 광 검출 장치(1)와 상이하다. 그 이외의 광 검출 장치(1)의 구성은, 기본적으로 상술한 제1 실시 형태의 광 검출 장치(1)와 마찬가지의 구성으로 되어 있다. 또한, 이미 설명한 구성 요소에 대해서는, 동일한 부호를 부여하고 그 설명을 생략한다.
제2 반도체층(30)의 구성은, 상술한 제1 실시 형태의 변형예 3에서 설명한 제2 반도체층(30)의 구성과 동일하며, 광 검출 장치(1)는, 화소(3)끼리 1개의 콘택트(44a)를 공유하고 있다. 화소(3)끼리의 분리 구조는, 상술한 제2 실시 형태의 실시예 3에서 설명한 분리 구조와 동일하며, 광 검출 장치(1)는, 분리 영역(25a)과, 분리 영역(25b)과, 반도체 영역(21c1)을 갖는다.
≪제4 실시 형태의 주된 효과≫
이 제4 실시 형태에 관한 광 검출 장치(1)이어도, 상술한 제1 실시 형태의 변형예 3에 관한 광 검출 장치(1)와 마찬가지의 효과가 얻어진다.
또한, 이 제4 실시 형태에 관한 광 검출 장치(1)에서는, FTI인 분리 영역(25) 대신에 DTI인 분리 영역(25b)에 의해 화소(3)끼리를 분리하고 있으므로, 제조 공정을 용이화할 수 있고, 또한 제조 비용을 저감할 수 있다.
[제5 실시 형태]
<전자 기기에의 응용예>
이어서, 도 26에 도시하는 본 기술의 제5 실시 형태에 관한 전자 기기에 대해서 설명한다. 제5 실시 형태에 관한 전자 기기(100)는, 광 검출 장치(고체 촬상 장치)(101)와, 광학 렌즈(102)와, 셔터 장치(103)와, 구동 회로(104)와, 신호 처리 회로(105)를 구비하고 있다. 제5 실시 형태의 전자 기기(100)는, 광 검출 장치(101)로서, 상술한 광 검출 장치(1)를 전자 기기(예를 들어, 카메라)에 사용한 경우의 실시 형태를 나타낸다.
광학 렌즈(광학계)(102)는, 피사체로부터의 상 광(입사광(106))을 광 검출 장치(101)의 촬상면 상에 결상시킨다. 이에 의해, 광 검출 장치(101) 내에 일정 기간에 걸쳐서 신호 전하가 축적된다. 셔터 장치(103)는, 광 검출 장치(101)에의 광 조사 기간 및 차광 기간을 제어한다. 구동 회로(104)는, 광 검출 장치(101)의 전송 동작 및 셔터 장치(103)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(104)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 광 검출 장치(101)의 신호 전송을 행한다. 신호 처리 회로(105)는, 광 검출 장치(101)로부터 출력되는 신호(화소 신호)에 각종 신호 처리를 행한다. 신호 처리가 행해진 영상 신호는, 메모리 등의 기억 매체에 기억되거나, 혹은 모니터에 출력된다.
이와 같은 구성에 의해, 제5 실시 형태의 전자 기기(100)에서는, 광 검출 장치(101)에서 포화 전하 축적량의 감소가 억제되기 때문에, 영상 신호의 화질 향상을 도모할 수 있다.
또한, 광 검출 장치(1)를 적용할 수 있는 전자 기기(100)로서는, 카메라에 한정되는 것은 아니고, 다른 전자 기기에도 적용할 수 있다. 예를 들어, 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용해도 된다.
또한, 광 검출 장치(101)는, 제1 실시 형태부터 제4 실시 형태까지의 실시 형태 및 그 변형예나 실시예의 어느 것 또는 그 중 2 이상의 조합에 관한 광 검출 장치(1)이어도 된다.
[기타 실시 형태]
상기한 바와 같이 본 기술은 제1 실시 형태부터 제5 실시 형태까지에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 기술을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확해질 것이다.
예를 들어, 제1 실시 형태부터 제5 실시 형태까지의 실시 형태, 변형예 및 실시예에서 설명한 각각의 기술적 사상을 서로 조합하는 것도 가능하다. 예를 들어, 상술한 제1 실시 형태의 변형예 1의 각 실시예에 기재된 재료를, 제1 실시 형태의 변형예 2부터 변형예 5까지, 제2 실시 형태의 각 변형예, 제3 실시 형태 및 제4 실시 형태에 적용하는 등, 각각의 기술적 사상을 따른 다양한 조합이 가능하다.
또한, 본 기술은, 이미지 센서로서의 고체 촬상 장치 외에, ToF(Time of Flight) 센서라고도 불리는 거리를 측정하는 측거 센서 등도 포함하는 광 검출 장치 전반에 적용할 수 있다. 측거 센서는, 물체를 향해서 조사광을 발광하고, 그 조사광이 물체의 표면에서 반사되어 돌아오는 반사광을 검출하여, 조사광이 발광되고 나서 반사광이 수광될 때까지의 비행 시간에 기초해서 물체까지의 거리를 산출하는 센서이다. 이 측거 센서의 수광 화소 구조로서, 상술한 화소(3)의 구조를 채용할 수 있다.
이와 같이, 본 기술은 여기서는 기재하지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 기술의 기술적 범위는 상기 설명으로부터 타당한 특허 청구 범위에 기재된 발명 특정 사항에 의해서만 정해지는 것이다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이며 한정되는 것이 아니고, 또한 다른 효과가 있어도 된다.
또한 본 기술은, 이하와 같은 구성으로 해도 된다.
(1) 광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과,
상기 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과,
절연막을 개재해서 상기 제2 반도체층에 인접하고, 상기 광전 변환부와 상기 전하 축적 영역의 사이에, 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극
을 구비한 광 검출 장치.
(2) 상기 전하 축적 영역은, 상기 제2 반도체층의 상기 제1 반도체층측과는 반대측의 면 근방의 위치에 마련되어 있는, (1)에 기재된 광 검출 장치.
(3) 상기 제2 반도체층은, 상기 제1 반도체층측으로부터 채널부와 축적부가 이 순으로 적층된 적층 구조를 갖고,
상기 전하 축적 영역은, 상기 채널부와 상기 축적부 중 상기 축적부에만 마련되어 있는, (1)에 기재된 광 검출 장치.
(4) 상기 채널부의 직경은 상기 축적부의 직경보다 작은, (3)에 기재된 광 검출 장치.
(5) 상기 게이트 전극은, 상기 절연막을 개재해서 상기 축적부의 측면에 인접하는 제1 부분과, 상기 절연막을 개재해서 상기 채널부의 측면에 인접하는 제2 부분을 포함하고,
상기 제2 부분의 내경은, 상기 제1 부분의 내경보다 작은, (4)에 기재된 광 검출 장치.
(6) 상기 채널부를 구성하는 재료는, 상기 제1 반도체층을 구성하는 재료 및 상기 축적부를 구성하는 재료보다, 임의의 에천트에서의 에칭 레이트가 높은, (4)에 기재된 광 검출 장치.
(7) 상기 채널부를 구성하는 재료 중 적층 방향과 수직인 방향을 향하는 면은, 상기 제1 반도체층을 구성하는 재료의 상기 제1면보다, 임의의 에천트에서의 에칭 레이트가 높은, (4)에 기재된 광 검출 장치.
(8) 상기 제1 반도체층을 구성하는 재료와, 상기 채널부를 구성하는 재료와, 상기 축적부를 구성하는 재료의 조합은, IV족 반도체끼리의 조합, 또는 III-V족 화합물 반도체끼리의 조합인, (3) 내지 (7)의 어느 것에 기재된 광 검출 장치.
(9) 상기 채널부는, 하나의 상기 축적부에 대해서, 평면으로 보아 서로 이격되어 복수 마련되어 있는, (3) 내지 (8)의 어느 것에 기재된 광 검출 장치.
(10) 상기 게이트 전극은, 평면으로 보아 상기 제2 반도체층을 둘레 방향의 전역에서 둘러싸고 있는, (1) 내지 (9)의 어느 것에 기재된 광 검출 장치.
(11) 상기 광전 변환부끼리는, 분리 영역에 의해 분리되어 있고,
상기 분리 영역은, 절연 재료와 불순물이 주입된 반도체 영역 중 적어도 한쪽을 포함하는, (1) 내지 (10)의 어느 것에 기재된 광 검출 장치.
(12) 제1 반도체층을 준비하고,
상기 제1 반도체층의 광 입사면측과는 반대측의 면인 제1면에, 제2 반도체층을 적층하고,
상기 제2 반도체층을, 평면으로 보아 섬상으로 구획하고,
절연막을 개재해서 상기 제2 반도체층에 인접하는 영역에, 상기 제1 반도체층에 마련된 광전 변환부와 상기 제2 반도체층에 마련된 전하 축적 영역의 사이에 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 형성하는,
광 검출 장치의 제조 방법.
(13) 상기 제1면에, 상기 제2 반도체층으로서 제1층 및 제2층을 이 순으로 적층하고,
상기 제2 반도체층을 평면으로 보아 섬상으로 구획한 후, 상기 제1 반도체층, 상기 제1층 및 상기 제2층 중 상기 제1층을, 상기 제1층의 적층 방향과 수직인 방향으로부터 선택적으로 에칭하고,
상기 절연막을 개재해서 상기 제1층 및 상기 제2층에 인접하는 영역에, 상기 게이트 전극을 형성하는, (12)에 기재된 광 검출 장치의 제조 방법.
(14) 광 검출 장치와, 상기 광 검출 장치에 피사체로부터의 상 광을 결상시키는 광학계를 구비하고,
상기 광 검출 장치는,
광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과,
상기 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과,
절연막을 개재해서 상기 제2 반도체층에 인접하고, 상기 광전 변환부와 상기 전하 축적 영역의 사이에, 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 갖는,
전자 기기.
1: 광 검출 장치 2: 반도체 칩
2A: 화소 영역 2B: 주변 영역
3: 화소 4: 수직 구동 회로
5: 칼럼 신호 처리 회로 6: 수평 구동 회로
7: 출력 회로 8: 제어 회로
10: 화소 구동선 11: 수직 신호선
12: 수평 신호선 13: 로직 회로
15: 판독 회로 20: 제1 반도체층
21, 21a, 21b, 21c, 21c1, 21c2: 반도체 영역
22: 광전 변환부 23: 광전 변환 영역
25, 25a, 25b: 분리 영역
30: 제2 반도체층 31: 제1층
31a: 측면 32: 제2층
33: 소자 형성 영역 34: 채널부
34a: 측면 34b: 직경
34b: 폭 35: 축적부
35a: 측면 35b: 하면
36: 반도체 영역
37, 37a, 37b, 37c, 37d: 전하 축적 영역
38: 전송 게이트 전극 39: 절연막
40: 제1 배선층 44, 44a: 콘택트
50: 제2 배선층 60: 제3 반도체층
70: 집광층 100: 전자 기기
102: 광학 렌즈(광학계)

Claims (14)

  1. 광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과,
    상기 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과,
    절연막을 개재해서 상기 제2 반도체층에 인접하고, 상기 광전 변환부와 상기 전하 축적 영역의 사이에, 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극
    을 구비한 광 검출 장치.
  2. 제1항에 있어서, 상기 전하 축적 영역은, 상기 제2 반도체층의 상기 제1 반도체층측과는 반대측의 면 근방의 위치에 마련되어 있는, 광 검출 장치.
  3. 제1항에 있어서, 상기 제2 반도체층은, 상기 제1 반도체층측으로부터 채널부와 축적부가 이 순으로 적층된 적층 구조를 갖고,
    상기 전하 축적 영역은, 상기 채널부와 상기 축적부 중 상기 축적부에만 마련되어 있는, 광 검출 장치.
  4. 제3항에 있어서, 상기 채널부의 직경은 상기 축적부의 직경보다 작은, 광 검출 장치.
  5. 제4항에 있어서, 상기 게이트 전극은, 상기 절연막을 개재해서 상기 축적부의 측면에 인접하는 제1 부분과, 상기 절연막을 개재해서 상기 채널부의 측면에 인접하는 제2 부분을 포함하고,
    상기 제2 부분의 내경은, 상기 제1 부분의 내경보다 작은, 광 검출 장치.
  6. 제4항에 있어서, 상기 채널부를 구성하는 재료는, 상기 제1 반도체층을 구성하는 재료 및 상기 축적부를 구성하는 재료보다, 임의의 에천트에서의 에칭 레이트가 높은, 광 검출 장치.
  7. 제4항에 있어서, 상기 채널부를 구성하는 재료 중 적층 방향과 수직인 방향을 향하는 면은, 상기 제1 반도체층을 구성하는 재료의 상기 제1면보다, 임의의 에천트에서의 에칭 레이트가 높은, 광 검출 장치.
  8. 제3항에 있어서, 상기 제1 반도체층을 구성하는 재료와, 상기 채널부를 구성하는 재료와, 상기 축적부를 구성하는 재료의 조합은, IV족 반도체끼리의 조합, 또는, III-V족 화합물 반도체끼리의 조합인, 광 검출 장치.
  9. 제3항에 있어서, 상기 채널부는, 하나의 상기 축적부에 대해서, 평면으로 보아 서로 이격되어 복수 마련되어 있는, 광 검출 장치.
  10. 제1항에 있어서, 상기 게이트 전극은, 평면으로 보아 상기 제2 반도체층을 둘레 방향의 전역에서 둘러싸고 있는, 광 검출 장치.
  11. 제1항에 있어서, 상기 광전 변환부끼리는 분리 영역에 의해 분리되어 있고,
    상기 분리 영역은, 절연 재료와 불순물이 주입된 반도체 영역 중 적어도 한쪽을 포함하는, 광 검출 장치.
  12. 제1 반도체층을 준비하고,
    상기 제1 반도체층의 광 입사면측과는 반대측의 면인 제1면에, 제2 반도체층을 적층하고,
    상기 제2 반도체층을, 평면으로 보아 섬상으로 구획하고,
    절연막을 개재해서 상기 제2 반도체층에 인접하는 영역에, 상기 제1 반도체층에 마련된 광전 변환부와 상기 제2 반도체층에 마련된 전하 축적 영역의 사이에 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 형성하는,
    광 검출 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1면에, 상기 제2 반도체층으로서 제1층 및 제2층을 이 순으로 적층하고,
    상기 제2 반도체층을 평면으로 보아 섬상으로 구획한 후, 상기 제1 반도체층, 상기 제1층 및 상기 제2층 중 상기 제1층을, 상기 제1층의 적층 방향과 수직인 방향으로부터 선택적으로 에칭하고,
    상기 절연막을 개재해서 상기 제1층 및 상기 제2층에 인접하는 영역에, 상기 게이트 전극을 형성하는, 광 검출 장치의 제조 방법.
  14. 광 검출 장치와, 상기 광 검출 장치에 피사체로부터의 상 광을 결상시키는 광학계를 구비하고,
    상기 광 검출 장치는,
    광전 변환부를 갖고, 한쪽 면이 광 입사면이며 다른 쪽 면이 제1면인 제1 반도체층과,
    상기 제1면에 적층되고, 전하 축적 영역을 갖는 제2 반도체층과,
    절연막을 개재해서 상기 제2 반도체층에 인접하고, 상기 광전 변환부와 상기 전하 축적 영역의 사이에, 상기 제1 반도체층 및 상기 제2 반도체층의 적층 방향으로 통하는 채널을 형성 가능한 게이트 전극을 갖는,
    전자 기기.
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