CN102376730B - 嵌入传送栅 - Google Patents

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Abstract

本发明涉及嵌入传送栅。本文所公开的图像传感器像素包括：半导体层、用于累积光生电荷的感光区、浮动节点、沟槽及嵌入传送栅。该感光区及该沟槽安置于该半导体层内。该沟槽延伸至该半导体层中、介于该感光区与该浮动节点之间，且该嵌入传送栅安置于该沟槽内以控制该光生电荷自该感光区至该浮动节点的传送。

Description

嵌入传送栅
技术领域
本发明大体上涉及图像传感器，且尤其但非排他地，涉及互补金属氧化物半导体(“CMOS”)图像传感器。
背景技术
图像传感器已变得普遍存在。图像传感器广泛地用在数字静态相机、蜂窝式电话、安全相机、医学、汽车及其它应用中。用于制造图像传感器(且更具体地，CMOS图像传感器(“CIS”))的技术已持续大步前进。举例而言，对较高分辨率及较低功耗的需求已助长了图像传感器的进一步小型化及整合。因此，图像传感器的像素阵列中的像素的数目已增加，而每一像素单元的大小已减小。
通常，图像传感器的每一像素包括诸如光电二极管的感光元件，以及用于自感光元件读出信号的一个或多个晶体管。随着像素单元尺寸减小，晶体管尺寸亦减小。传送晶体管通常用在具有四晶体管设计的像素中。传送晶体管将感光元件与像素电路的剩余部分分隔开，其中传送晶体管形成在感光元件与浮动节点之间。
在一些应用中，希望按比例缩小传送晶体管以使其具有短栅极长度以便实现较大整合及增强的像素填充因子。短传送栅长度可能增加感光元件与浮动节点之间的穿通的可能性。在传送晶体管之下的沟道耗尽且环绕漏极的耗尽区延伸穿过该沟道至源极以形成单个相连的耗尽区(有害事件)时，发生穿通。另一方面，较长的传送栅长度可减少常规像素中穿通的发生，常规像素使用在平坦氧化物/硅衬底上形成的N+多晶硅传送栅。然而，较长的传送栅长度可能引起诸如成像滞后(image lag)、低灵敏度及低全阱容量的问题。
附图简述
参看以下附图描述本发明的非限制性及非详尽实施例，其中除非另有指定，否则贯穿各个视图，相同附图标记指代相同部分。
图1A为说明根据实施例的成像系统的功能框图。
图1B为说明根据实施例的成像系统内的两个4T像素的像素电路的电路图。
图2为图像传感器的常规像素单元的横截面图，其说明感光区及浮动节点。
图3A为根据实施例的包括具有自对准穿通阻挡件的嵌入传送栅的像素单元的横截面图。
图3B为根据实施例的包括嵌入传送栅的背侧照明(“BSI”)像素单元的横截面图。
图4为根据实施例的包括具有自对准穿通阻挡件的P+/N+双元件嵌入传送栅的像素单元的横截面图。
图5A为根据实施例的像素单元的平面图，其说明具有嵌入传送栅的感光区、传送晶体管及复位晶体管。
图5B为基本上沿图5A中的截面线A-A′截取的图5A的像素单元的横截面图。
图6A为根据实施例的像素单元的平面图，其说明具有嵌入传送栅的感光区、传送晶体管及复位晶体管。
图6B为基本上沿图6A中的截面线B-B′截取的图6A的像素单元的横截面图。
具体实施方式
本文中描述用于CMOS图像传感器(“CIS”)的装置及系统的实施例。在以下描述中，陈述众多具体细节以提供对诸实施例的透彻理解。然而，本领域技术人员将认识到，本文中所描述的技术可在无诸具体细节中的一个或多者的情况下加以实践或以其它方法、组件、材料等来加以实践。在其它情况下，不详细展示或描述熟知结构、材料或操作以避免混淆某些方面。
遍及本说明书对“一实施例”或“一项实施例”的提及意味着结合该实施例所描述的特定特征、结构或特性包括在本发明的至少一实施例中。因此，在本说明书全文各处的短语“在一实施例中”或“在一项实施例中”的出现未必均指同一实施例。此外，可在一个或多个实施例中以任何合适方式组合特定特征、结构或特性。方向术语(诸如，“顶部”、“底部”、“在...之下”)是在参考所描述的附图的取向来使用的。
图1A为说明根据本发明的实施例的成像系统100的框图。成像系统100的所说明实施例包括像素阵列105、读出电路110、功能逻辑115及控制电路120。
像素阵列105为成像传感器或像素(例如，像素P1、P2、...、Pn)的二维(“2D”)阵列。在一实施例中，每一像素为互补金属氧化物半导体(“CMOS”)成像像素。像素可实现为背侧照明像素或前侧照明像素。如所说明，将每一像素排列成行(例如，行R1至Ry)及列(例如，列C1至Cx)以获取人、地点或对象的图像数据，该图像数据接着可用来呈现人、地点或对象的2D图像。
在每一像素已获取其图像数据或图像电荷之后，由读出电路110来读出图像数据并将该图像数据传送至功能逻辑115。读出电路110可包括放大电路、模数转换电路(“ADC”)等。功能逻辑115可仅储存图像数据或甚至通过应用后期图像效果(例如，修剪、旋转、去红眼、调整亮度、调整对比度等)来操纵图像数据。在一实施例中，读出电路110可沿着读出列线而一次读出一行图像数据(已示出)，或可使用各种其它技术来读出图像数据(未示出)，诸如，串行读出或同时完全并行读出所有像素。
控制电路120耦合至像素阵列105以控制像素阵列105的操作特性。举例而言，控制电路120可产生用于控制图像获取的快门信号。在一实施例中，该快门信号为用于同时使像素阵列105内的所有像素能够在单个获取窗期间同时摄取其各自的图像数据的全局快门信号。在一替代实施例中，该快门信号为滚动快门信号，由此在连续获取窗期间依序地启用每一行、每一列或每一群像素。
图1B为根据本发明的实施例的说明像素阵列内的两个四晶体管(“4T”)像素的像素电路150的电路图。像素电路150为用于实现图1A的像素阵列105内的每一像素的一个可能的像素电路架构。然而，应了解，本发明的实施例不限于4T像素架构；实情为，受益于本发明的本领域技术人员将理解，本发明的教示亦适用于3T设计、5T设计及各种其它像素架构。在图1B中，像素Pa及Pb配置成两行及一列。每一像素电路150的所说明实施例包括光电二极管PD、传送晶体管T1、复位晶体管T2、源极跟随器(“SF”)晶体管T3及选择晶体管T4。在积分期间，光电二极管PD曝露至电磁能量且将所收集的电磁能量转换成电子。在操作期间，传送晶体管T1接收传送信号TX，该传送信号TX将光电二极管PD中累积的电荷传送至浮动扩散节点FD。在一实施例中，浮动扩散节点FD可耦合至用于临时储存图像电荷的储存电容器。复位晶体管T2耦合于电力轨VDD与浮动扩散节点FD之间以在复位信号RST的控制下复位(例如，对FD放电或充电至预设电压)。浮动扩散节点FD经耦合以控制SF晶体管T3的栅极。SF晶体管T3耦合于电力轨VDD与选择晶体管T4之间。SF晶体管T3用作提供来自像素的高阻抗输出的源极跟随器。最后，选择晶体管T4在选择信号SEL的控制下选择性地将像素电路150的输出耦合至读出列线。
图2为常规像素200的横截面图。为简单起见，在图2中仅展示像素单元200的某些元件，诸如感光元件210、传送栅260及浮动节点220。感光元件210包括n型光传感器205及p型钉扎区206。感光元件210形成在外延(“epi”)层230中，该外延层230安置于衬底240之上。浅沟槽隔离(“STI”)区电隔离邻近的像素单元且形成在P阱270及290内。沟道区215为外延层230的将感光元件210与浮动节点220分隔开的区域。栅氧化物250形成在外延层230的前侧上，且覆盖钉扎区206、沟道区215及浮动节点220。传送栅260在沟道区215之上的区上形成在栅氧化物250上，且形成在介于感光元件210与浮动节点220之间的区中。
在像素200中，传送栅260为高度n掺杂，且形成在平坦栅氧化物250/外延层230上，其MOS特性可要求相对较长的传送栅长度(且因此存在较长的沟道区215)，使得可减少感光元件210与浮动节点220之间的穿通的可能性。然而，相对较长的传送栅长度可增加成像滞后、像素浮散(blooming)、低灵敏度及低全阱容量的出现。除了造成这些问题以外，相对较长的传送栅倾向于增加像素单元的宽度，由此使得难以小型化图像传感器。
图3A为根据实施例的包括嵌入传送栅及p型自对准穿通阻挡件的前侧照明(“FSI”)像素单元300的横截面图。为简单起见，在图3A中仅展示像素单元300的选定元件(诸如感光元件310、嵌入传送栅360及浮动节点320)，而如同前侧金属叠层、滤色器阵列及微透镜的特征已被排除。感光元件310的所说明实施例包括n型感光区305及p型钉扎区306。感光元件310形成在外延(“epi”)层330中，该外延层330安置于衬底340(外延层330与衬底340两者一般都称作半导体层)之上。STI区电隔离邻近的像素单元且形成在P阱370及390内。
在所说明的实施例中，沟槽335形成在外延层330的前侧中介于n型感光区305与浮动节点320之间。栅氧化物层350给外延层330的顶面作衬且覆盖STI、P型钉扎区306、浮动节点320、p阱370及390的上表面及沟槽335的内表面。在所说明的实施例中，嵌入传送栅360基本上填充由沟槽335形成的空隙且形成在栅氧化物层350的给沟槽335的内表面作衬的部分的顶部上。栅氧化物层350的给沟槽335的内表面作衬的部分将嵌入传送栅360与n型感光元件310、深n型区380、p阱370及浮动节点320分隔开。嵌入传送栅360可包括两个部分：底部部分362，其基本上填充在在外延层330的顶面下方延伸的栅氧化物作衬的沟槽335中；以及顶部部分361，其在底部部分362的顶部上且在氧化物层350上方延伸。
穿通阻挡件(“PTS”)385形成在外延层330中的位于嵌入传送栅360的底部部分362下方的区中。PTS 385抑制沟道区的耗尽，由此抑制短沟道的穿通。在一实施例中，PTS 385为P型自对准掺杂区。自对准为经由沟槽335的底面掺杂PTS 385的区的副产物。深n型区380在邻近于p阱390的区中且在n型感光区305下方形成在外延层330中。深n型区380可朝浮动节点320延伸至PTS 385下方的区。浮动节点320及STI形成在p阱370内。p阱370延伸至邻近于深n型区380的区，由此形成p-n边界386。深p阱375可形成在p阱370下方。
深n型区380与p阱370之间的P-N边界386可位于PTS 385下方。深n型区380可用于延伸感光区305，由此增加感光元件310的全阱容量。深p阱375及p阱390可用于减少像素之间的图像浮栅的发生。在一实施例中，n型感光区305中离子的浓度大于深n型区380中的离子浓度。P阱370及390的离子浓度可类似于深p阱375的离子浓度。PTS区385的离子浓度可在1016/cm3至1018/cm3的范围中，且在一实施例中，在5×1016/cm3至5×1017/cm3的范围中。应了解，像素单元300的元件的导电类型可颠倒。举例而言，在一替代实施例中，区305、320、380可进行P型掺杂，而区306、370、375、385及390可进行N型掺杂。
嵌入传送栅360可为p+型或n+型，其中离子浓度介于1019/cm3至1022/cm3之间。嵌入p+传送栅可具有比嵌入n+传送栅高的功函数。具有嵌入p+型传送栅的传送晶体管可在零伏(或接地)施加至栅极的情况下被导通。若这是在积分周期期间进行的，则电荷可自感光区305传送至浮动节点320。这可减少图像传感器中暗电流的出现。
嵌入n+型传送栅具有若干特性，包括以下特性。首先，嵌入n+型传送栅可在负电压施加至栅极的情况下导通。若这是在积分周期期间进行的，则电荷可自感光区305传送至浮动节点320。这还可减少图像传感器中暗电流的出现。其次，虽然嵌入p+型传送栅及嵌入n+型传送栅两者皆可使用p型自对准PTS，但与嵌入p+型传送栅相比，具有嵌入n+型传送栅的传感器像素中的p型自对准PTS可具有较高的p型离子浓度。再者，n+型传送栅可能要求额外制造步骤及光掩模，这是因为在来自图3A的区A中可能要求额外p型区。
为获得较大全阱容量的额外益处，深n型区380可朝着浮动节点320延伸栅极长度L的至少一半，如图3A中所示。此将使p-n边界386朝沟槽335的浮动节点侧移动，使p-n边界386更靠近浮动节点。大体言之，p-n边界386应保持在处于p型PTS 385正下方的区中。然而，若深n型区380或p阱370经调整大小，使得p-n边界386位于在n型感光区305或浮动节点320下方的区中，则可能要求额外制造步骤及光掩模。
对于一些背侧照明(“BSI”)图像传感器而言，将p-n边界386定位在浮动节点320下方可产生具有较大全阱容量的益处。在此种情形下，可能证明额外制造步骤及光掩模为合理的。图3B说明根据实施例的包括嵌入传送栅360及PTS 385的BSI像素单元301。与图3A形成对照，图3B中的实施例包括若干个明显特征。首先，p-n边界386位于浮动节点320下方的区中。其次，p型区387植入在浮动节点320下方的区中且在沟槽335与p阱370内的STI之间。此p型区387可具有比p阱370及深p阱375的离子浓度更高的离子浓度。在另一实施例(未图示)中，p-n边界386可位于在n型感光区305下方的区中。再者，衬底340相对于FSI像素单元300已经背侧薄化。在一实施例中，可完全移除衬底340，且对外延层330的背侧进行掺杂以钝化。虽然未说明，但可在背侧之上安置额外层，包括虑色器阵列及微透镜(在FSI像素单元300中，这些元件可安置在前侧之上)。
图4为根据实施例的像素单元400的横截面图，其说明具有自对准PTS的p+/n+双元件嵌入传送栅。为简单起见，在图4中仅展示像素单元400的某些元件，诸如感光元件410、p+/n+双元件嵌入传送栅460及浮动节点420，其它元件已被排除。感光元件410包括n型感光区405及p型钉扎区406。感光元件410形成在外延层430中，该外延层430安置在衬底440之上。STI区电隔离邻近的像素单元且形成在P阱470及490内。沟槽435形成在外延层430的前侧上、介于n型感光区405与浮动节点420之间。在所说明的实施例中，栅氧化物层450给外延层430的顶面作衬，且覆盖STI、P型钉扎区406、浮动节点420、p阱470及490的上表面及沟槽435的内表面。嵌入传送栅460基本上填充由沟槽435形成的空隙且形成在栅氧化物层450的给沟槽435的内表面作衬的部分的顶部上。栅氧化物层450的给沟槽435的内表面作衬的部分将嵌入传送栅460与n型感光区405、深n型区480、p阱470及浮动节点420分隔开。嵌入传送栅460基本上填充沟槽435且包括基本上填充在栅氧化物作衬的沟槽435中的底部部分及在底部部分的顶部上的顶部部分。
在所说明的实施例中，嵌入传送栅460被分割成两个部分，p型部分463及n型部分464。在一实施例中，部分463及464是经掺杂的多晶硅。在所说明的实施例中，这些部分沿基本上垂直分隔线(例如，基本上正交于外延层430的顶面的线)将嵌入传送栅460分割，使得p型部分463邻近于感光区405，且n型部分464邻近于浮动节点420。嵌入传送栅460的p+/n+双元件组合物产生电位梯度，该电位梯度促进电荷在n型感光区405与浮动节点420之间的更有效的来回移动。P型元件463与n型元件464的功函数的差异可高达1V，这取决于这些元件中离子的浓度。这种差异可减少图像传感器中成像滞后以及暗电流的发生。p型元件463及n型元件464的离子浓度可变化以达成所需的功函数。举例而言，分别对于部分463及464中的每一者而言，p+/n+双元件传送栅的离子浓度可在介于1019/cm3与1022/cm3之间的范围内。
在其它实施例中，嵌入传送栅460的部分464可为本质或非掺杂的。在这些实施例中，在传送栅下方存在分级电位梯度，然而，随着栅极长度不断减小，可更易于对嵌入传送栅460的一个部分463注入p+掺杂剂，而使另一部分464为非掺杂的。在又一实施例中，嵌入传送栅460的部分464可以是轻微p型掺杂(或p-)的或是轻微n型掺杂(或n-)的。若嵌入传送栅460的部分464为非掺杂的，则传送栅之下的电位梯度可高于分级电位梯度。这些实施例很适合于传送栅长度小于0.3μm的图像传感器，但亦可适合于更长的长度。
图5A为根据实施例的像素单元500的平面图。为简单起见，在图5A中仅说明像素单元500的某些元件，诸如感光元件510、传送栅560及浮动节点520。嵌入传送栅560包括顶部部分561(以实线展示)及底部部分562(以虚线展示)。顶部部分561位于底部部分562上方。底部部分562填充在位于感光元件510与浮动节点520之间的沟槽(图5A中未展示)中。图5A示出底部部分562大体上符合感光元件510及浮动节点520的尺寸。举例而言，底部部分562的形状可为梯形，其中该梯形形状进一步具有邻近于浮动节点520的短边及邻近于感光元件510的长边。
图5B为实质上沿图5A中的截面线A-A’截取的图5A的像素单元500的横截面图。此处，嵌入传送栅560展示为包括顶部部分561及底部部分562，其中顶部部分561位于底部部分562上方。底部部分562填充以一层栅氧化物550作衬的沟槽535。P型自对准PTS 570形成在底部部分562之下的区中。具有类似于如图5A及图5B中所示的传送栅560的嵌入传送栅的像素单元可具有低级别的归因于暗电流的噪声。
图6A为根据本发明的另一实施例的像素单元600的平面图。为简单起见，在图6A中仅说明像素单元600的某些元件，诸如感光元件610、嵌入传送栅660及浮动节点620。图6B为基本上沿图6A中的截面线B-B’截取的像素单元600的横截面图。
嵌入传送栅660包括顶部部分661及底部部分662。底部部分662填充在栅氧化物650作衬的沟槽635中。自该平面图，可看出底部部分662的形状为矩形，且其横向于传送晶体管沟道的尺寸X小于顶部部分661的相应尺寸Y。P型自对准PTS 670形成在底部部分662之下的区中。具有嵌入传送栅660的像素单元600可经历较少的成像滞后的发生、较高灵敏度及较大的全阱容量。
在一些实施例中，嵌入传送栅可与STI一样深地延伸。在其它实施例中，嵌入传送栅可比STI浅。在一实施例中，嵌入传送栅延伸至外延层中，延伸程度介于0.05μm与0.35μm之间。在一实施例中，沟槽335的长度L小于0.3μm。
应注意，上述描述假定使用红色、绿色及蓝色感光元件来实施图像传感器。受益于本发明的本领域技术人员将了解，该描述亦适用于其它原色滤光器或补色滤光器。
本发明的所说明实施例的以上描述(包括在摘要中所描述的内容)不旨在穷尽或将本发明限于所揭示的精确形式。如本领域技术人员将认识到，虽然在本文中出于说明性目的而描述本发明的具体实施例及实例，但在本发明的范畴内各种修改是可能的。
可根据以上详细描述而对本发明进行这些修改。在以下权利要求中所使用的术语不应被理解为将本发明限于本说明书中所揭示的具体实施例。实情为，本发明的范围将完全由以下权利要求来确定，以下权利要求将根据权利要求解释的既定准则加以理解。

Claims (20)

1.一种图像传感器像素，其包含：
半导体层；
感光区，其安置于所述半导体层内以累积光生电荷；
浮动节点，其安置于所述半导体层内；
沟槽，其延伸至所述半导体层中、介于所述感光区与所述浮动节点之间；
嵌入传送栅，其安置于所述沟槽内以控制所述光生电荷自所述感光区至所述浮动节点的传送，
其中所述嵌入传送栅包含：
底部部分，其安置于所述沟槽内，延伸至所述半导体层中；以及
顶部部分，其安置于在所述底部部分之上，延伸超出所述半导体层的顶面，
其中所述底部部分，从上方看基本上是梯形的，其中梯形的长边面向所述感光区而梯形的短边面向所述浮动节点。
2.如权利要求1所述的图像传感器像素，其特征在于，所述底部部分的横向于所述嵌入传送栅下方的晶体管沟道的第一尺寸短于所述顶部部分的亦横向于所述晶体管沟道的第二尺寸。
3.如权利要求1所述的图像传感器像素，其特征在于，进一步包含：
栅氧化物层，其给所述沟槽作衬，并将所述嵌入传送栅与所述感光区及所述浮动节点分隔开。
4.如权利要求3所述的图像传感器像素，其特征在于，进一步包含：
具有第一极性的阱，其邻近于所述沟槽而安置于所述半导体层内，其中所述浮动节点具有第二极性且安置于所述阱内；
具有所述第二极性的深掺杂区，其安置于在所述感光区下方的所述半导体层内；以及
具有所述第一极性的穿通阻挡件区，其安置于所述沟槽下方。
5.如权利要求4所述的图像传感器像素，其特征在于，所述穿通阻挡件区包含自对准区。
6.如权利要求4所述的图像传感器像素，其特征在于，所述阱与所述深掺杂区之间的界面形成p-n结，所述p-n结驻于所述嵌入传送栅下方以使得所述嵌入传送栅交迭所述界面。
7.如权利要求4所述的图像传感器像素，其特征在于，所述图像传感器像素包含背侧照明图像传感器像素，且其中所述阱与所述深掺杂区之间的界面形成p-n结，所述p-n结驻于偏离所述嵌入传送栅处且驻于所述浮动节点下方。
8.如权利要求4所述的图像传感器像素，其特征在于，进一步包含：
具有所述第一极性的注入区，其安置于所述半导体层内且邻接所述沟槽并在所述浮动节点之下延伸，其中所述注入区具有比所述阱高的掺杂剂浓度。
9.如权利要求4所述的图像传感器像素，其特征在于，进一步包含：
深阱，其安置于所述阱下方、具有与所述阱相同的掺杂剂极性且延伸至所述半导体层中的程度比所述深掺杂区深。
10.如权利要求1所述的图像传感器像素，其特征在于，所述嵌入传送栅包含：
第一部分；以及
第二部分，
其中所述第一部分经掺杂以具有第一极性，
其中所述第一部分邻近于所述感光区，且所述第二部分邻近于所述浮动节点。
11.如权利要求10所述的图像传感器像素，其特征在于，所述第一部分及所述第二部分沿基本上正交于所述半导体层的顶面延伸的线来分割所述嵌入传送栅。
12.如权利要求10所述的图像传感器像素，其特征在于，所述第一部分具有与所述感光区相反的掺杂剂极性，且所述第二部分具有与所述浮动节点相同的掺杂剂极性类型。
13.如权利要求10所述的图像传感器像素，其特征在于，所述嵌入传送栅的所述第二部分为非掺杂的。
14.如权利要求10所述的图像传感器像素，其特征在于，所述第二部分具有比所述第一部分低的掺杂剂浓度。
15.如权利要求14所述的图像传感器像素，其特征在于，所述第二部分经掺杂以具有与所述第一极性相反的第二极性。
16.一种CMOS图像传感器，其包含：
外延层，像素阵列安置于所述外延层中或所述外延层上，其中所述像素阵列的像素单元包括：
光电二极管，其安置于所述外延层内以累积光生电荷；
浮动节点，其安置于所述外延层内；
嵌入传送栅，其安置于所述外延层内、介于所述光电二极管与浮动扩散区之间以控制所述光生电荷自感光区至所述浮动节点的传送，
其中所述嵌入传送栅包含：
底部部分，其安置于沟槽内，延伸至所述外延层中；以及
顶部部分，其安置于所述底部部分之上，延伸超出所述外延层的顶面，
其中所述底部部分，从上方看基本上是梯形的，其中梯形的长边面向所述光电二极管而梯形的短边面向所述浮动节点。
17.如权利要求16所述的CMOS图像传感器，其特征在于，进一步包含：
栅氧化物层，其给所述沟槽作衬，并将所述嵌入传送栅与所述光电二极管及所述浮动节点分隔开；
P阱，其邻近于所述沟槽而安置于所述外延层内，其中所述浮动节点是N掺杂的且安置于所述P阱内；
深N型区，其在所述光电二极管下方安置于所述外延层内；以及
P型穿通阻挡件区，其安置于所述沟槽下方。
18.如权利要求17所述的CMOS图像传感器，其特征在于，所述像素阵列包含背侧照明像素阵列，且其中所述P阱与所述深N型区之间的界面形成p-n结，所述p-n结驻于偏离所述嵌入传送栅处且驻于所述浮动节点下方。
19.如权利要求17所述的CMOS图像传感器，其特征在于，所述嵌入传送栅包含：
第一P掺杂部分；以及
第二N掺杂部分，
其中所述第一P掺杂部分邻近于所述光电二极管，且所述第二N掺杂部分邻近于所述浮动节点，
其中所述浮动节点包含所述P阱内的N掺杂区，
其中所述光电二极管包含N掺杂区。
20.如权利要求19所述的CMOS图像传感器，其特征在于，所述第一P掺杂部分及所述第二N掺杂部分沿基本上正交于所述外延层的顶面延伸的线来分割所述嵌入传送栅。
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