KR20070045668A - 씨모스 이미지 센서 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 출력 전압(output voltage) 변화량을 증가시키기 위하여 플로팅 확산 접합부(Floating diffusion juction) 형성에 있어서, 캐패시턴스(capacitance)를 감소시킬 수 있는 씨모스 이미지 센서 및 이의 제조 방법에 관한 것으로, 본 발명의 씨모스 이미지 센서의 제조 방법은 한 개의 포토다이오드와 전송·리셋·드라이브·셀렉트 트랜지스터로 이루어진 씨모스 이미지 센서의 제조 방법에 있어서, 액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기판을 준비하는 단계와, 상기 소자 격리 영역에 제 1 도전형 제 1 불순물층을 형성하는 단계와, 상기 제 1 도전형 제 1 불순물층 내에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 각 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 각 게이트 전극 양측의 상기 액티브 영역 내 소정 깊이의 제 1 도전형 제 2 불순물층을 형성하는 단계 및 상기 각 게이트 전극 양측의 상기 기판 반도체 기판 표면의 상기 제 1 도전형 제 2 불순물층 상부에 제 2 도전형 고농도 확산 영역을 형성하는 단계를 포함하여 이루어진다.
플로팅 확산(Floating Diffusion) 영역, 확산 길이, PN 접합 캐패시턴스
Description
도 1은 일반적인 4T형 씨모스 이미지 센서를 나타낸 회로도
도 2는 종래의 씨모스 이미지 센서의 플로팅 확산 영역과 그 주위의 소자 격리 영역을 나타낸 단면도
도 3은 종래의 씨모스 이미지 센서의 플로팅 확산 영역의 게이트 전극을 나타낸 단면도
도 4는 본 발명의 씨모스 이미지 센서의 플로팅 확산 영역과 그 주위의 소자 격리 영역을 나타낸 단면도
도 5는 본 발명의 씨모스 이미지 센서의 플로팅 확산 영역의 게이트 전극을 나타낸 단면도
*도면의 주요 부분을 나타내는 부호의 설명*
100 : 기판 101 : 소자 격리막
102 : 제 1 P+ 불순물층 103 : 제 2 P+ 불순물층
104 : N+ 불순물층 105 : 게이트 절연막
106 : 게이트 전극 107 : 스페이서
본 발명은 반도체 소자에 관한 것으로 특히, 출력 전압(output voltage) 변화량을 증가시키기 위하여 플로팅 확산 접합부(Floating diffusion juction) 형성에 있어서, 캐패시턴스(capacitance)를 감소시킬 수 있는 씨모스 이미지 센서 및 이의 제조 방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터(MOS Trasistor)들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서(CMOS Image Sensor)는 단위 화소 내에 포토 다이오드(photo diode)와 모스 트랜지스터(MOS Transistor)를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
이러한 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있 다.
한편, 씨모스(CMOS) 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 4T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이며, 도 2는 종래의 씨모스 플로팅 확산 영역과 그 주위의 소자 격리 영역을 나타낸 단면도이며, 도 3은 종래의 씨모스 이미지 센서의 플로팅 확산 영역의 게이트 전극을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소는 광전 변환부로서의 포토 다이오드(photo diode)(PD)와, 4개의 트랜지스터들을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 전송 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)이다. 그리고, 상기 각 단위 화소의 출력단이 되는 셀렉트 트랜지스터의 드레인단에는 로드 트랜지스터(미도시)가 전기적으로 연결된다.
한편, 미설명된 부호 FD는 플로팅 확산(Floating Diffusion) 영역이다.
도 2 및 도 3과 같이, 종래의 4T형 CMOS 이미지 센서는, 액티브 영역 및 소자 격리 영역이 정의된 P- 형 반도체 기판(10)과, 상기 소자 격리 영역에 형성된 소자 격리막(11)과, 상기 반도체 기판(10) 표면내에 형성된 N+형 웰 영역(12)과, 상기 기판의 액티브 영역 중 소정 영역 상에 차례로 적층되어 형성된 게이트 절연막(13) 및 게이트 전극(14) 및 상기 게이트 절연막(13)과 게이트 전극(14)의 양측에 형성된 스페이서(15)를 포함하여 이루어진다. 여기서, 상기 스페이서(15) 하측의 반도체 기판(10)의 표면에 N-형의 LDD(Lightly Doped Drain) 영역이 더 형성된다.
또한, 상기 4T형 CMOS 이미지 센서의 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트가 게이트 전극(15)의 형상으로 형성되며, 상기 게이트 전극(15) 양측의 반도체 기판(10) 표면에 형성된 N+형 웰 영역이 각 트랜지스터의 소오스/드레인 영역으로 작용한다.
한편, 상기 도 2 및 도 3에 도시된 플로팅 확산 영역에서의 전압(V)을 크게 하기 위해서는, 포토 다이오드(PD) 측에서 전송 트랜지스터(Tx)를 통해 넘어오는 전하량(Q= CV)이 상수(constant)이므로, 상기 플로팅 확산(FD) 영역의 캐패시턴스(C)를 낮출수록 가능함을 알 수 있다.
여기서, 상기 플로팅 확산 영역의 캐패시턴스는 P-형의 상기 반도체 기판(10)과 반도체 기판(10) 표면 내의 N+형 웰 영역간의 접합 영역의 캐패시턴스로 결정된다.
상기와 같은 종래의 씨모스(CMOS) 이미지 센서는 다음과 같은 문제점이 있다.
즉, 상기 플로팅 확산 영역의 고유 역할은 포토다이오드로부터 넘어온 소량의 전자를 그대로 보관하여야 하는 것인데, 이를 상기 플로팅 확산 영역의 PN 접합 부위(기판과 기판 표면의 웰 영역 경계부위)에서 기생 캐패시턴스로 인해 누설됨으로써, 상기 플로팅 확산 영역의 고유의 역할을 수행할 수가 없어 이미지 센서의 특성이 저하되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 출력 전압(output voltage) 변화량을 증가시키기 위하여 플로팅 확산 접합부(Floating diffusion juction) 형성에 있어서, 캐패시턴스(capacitance)를 감소시킬 수 있는 씨모스 이미지 센서 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 한 개의 포토다이오드와 전송· 리셋· 드라이브· 셀렉트 트랜지스터로 이루어진 씨모스 이미지 센서에 있어서, 액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기판과, 상기 반도체 기판의 소자 격리 영역에 형성되는 소자 격리막과, 상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 형성되는 각 트랜지스터의 게이트 전극과, 상기 반도체 기판 내부의 상기 소자 격리막 주변에 제 1 도전형 제 1 불순물층과, 상기 각 게이트 전극 양측의 상기 반도체 기판 내 액티브 영역에 형성되는 제 2 도전형 고농도 확산 영역 및 상기 제 2 도전형 확산 영역 하부에 형성된 제 1 도전형 제 2 불순물층을 포함하여 구성됨에 그 특징이 있다.
상기 제 1 도전형은 P형이며, 상기 제 2 도전형은 N형이다.
상기 제 1 도전형 기판은 저농도 불순물이 주입된다.
상기 제 1 도전형 제 1, 제 2 불순물층은 상기 제 1 도전형의 고농도 불순물이 주입된다.
또한, 동일한 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 제조 방법은 한 개의 포토다이오드와 전송· 리셋· 드라이브· 셀렉트 트랜지스터로 이루어진 씨모스 이미지 센서의 제조 방법에 있어서, 액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기판을 준비하는 단계와, 상기 소자 격리 영역에 제 1 도전형 제 1 불순물층을 형성하는 단계와, 상기 제 1 도전형 제 1 불순물층 내에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 각 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 각 게이트 전극 양측의 상기 액티브 영역 내 소정 깊이의 제 1 도전형 제 2 불순물층을 형성하는 단계 및 상기 각 게이트 전극 양측의 상기 기판 반도체 기판 표면의 상기 제 1 도전형 제 2 불순물층 상부에 제 2 도전형 고농도 확산 영역을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
상기 제 1 도전형은 P형이며, 상기 제 2 도전형은 N형이다.
상기 제 1 도전형 기판은 저농도 불순물이 주입된다.
상기 제 1 도전형 제 1, 제 2 불순물층은 상기 제 1 도전형의 고농도 불순물이 주입된다.
이하, 첨부된 도면을 참조하여 본 발명의 씨모스 이미지 센서 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 4는 본 발명의 씨모스 이미지 센서의 플로팅 확산 영역과 그 주위의 소자 격리 영역을 나타낸 단면도이며, 도 5는 본 발명의 씨모스 이미지 센서의 플로팅 확산 영역의 게이트 전극을 나타낸 단면도이다.
본 발명의 씨모스 이미지 센서는 씨모스 이미지 센서의 단위 화소는 광전 변환부로서의 포토 다이오드(photo diode)(PD)와, 4개의 트랜지스터들을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 전송 트랜지스터(Tx), 리셋 트랜지스터(Rx), 드라이브 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)이다. 그리고, 상기 각 단위 화소의 출력단이 되는 셀렉트 트랜지스터의 드레인단에는 로드 트랜지스터(미도시)가 전기적으로 연결된다. 또한, 상기 리셋 트랜지스터(Rx)와, 상기 전송 트랜지스터(Tx)의 공통 드레인단에는 플로팅 확산(FD) 영역에 형성되어 상기 포토 다이오드(PD)에서 광전변환되어 상기 전송 트랜지스터(Tx)를 통해 넘어온 전자를 보관한다(도 1 참조).
본 발명의 씨모스 이미지 센서는 도 4 및 도 5와 같이, 소자 격리 영역과 액티브 영역이 함께 정의된 P-형의 기판(100)과, 상기 소자 격리 영역 내에 형성된 소자 격리막(101)과, 상기 소자 격리막(101) 주위의 상기 기판(100) 내에 형성된 제 1 P+형 불순물층(102)과, 상기 기판(100) 표면의 소자 격리막 사이에 형성된 제 2 P+형 불순물층(103)과, 제 2 P+형 불순물층(103) 상부의 상기 기판(100) 표면에 형성된 N+형 불순물층(104)과, 상기 액티브 영역의 기판(100) 상에 차례로 적층되어 형성된 게이트 절연막(105) 및 게이트 전극(106)과, 상기 게이트 절연막(105) 및 게이트 전극(106) 측부에 형성된 스페이서(107)를 포함하여 이루어진다. 여기서, 상기 제 2 P+형 불순물층(103) 및 상기 N+형 불순물층(104)은 기판 하부에서부터 표면까지 차례로 웰(well) 형상으로 형성된다.
본 발명의 이미지 센서의 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트는 도 4 및 도 5에 도시된 게이트 전극(106)의 형상으로 형성되며, 상기 게이트 전극(106) 양측의 반도체 기판(100) 표면에 형성된 N+형 불순물층(104)이 각 트랜지스터의 소오스/드레인 영역(S/D)으로 작용한다.
도 4 및 도 5는 본 발명의 씨모스 이미지 센서의 플로팅 확산 영역을 나타낸 것으로, 상기 소자 격리막(101) 주위에 형성된 제 1 P+형 불순물층(102)과 상기 제 2 P+형 불순물층(103)에 의해, 실제 소오스/드레인 영역이 되는 N+형 불순물층(104)의 확산 길이(diffusion length)가 줄어들어 상기 플로팅 확산 영역에서 상기 기판(100)과 웰 영역(N+형 불순물층)간의 접합부(Junction) 캐패시턴스를 크게 줄일 수 있다. 이러한 효과로 상기 플로팅 확산 영역의 캐패시턴스의 감소로 플로팅 확산 영역의 전압 값을 상승시킬 수 있다.
또한, 도 5와 같이, 본 발명의 씨모스 이미지 센서에서는 상기 게이트 전극(106) 양측에 별도로 LDD(Lightly Doped Drain) 영역을 형성하지 않아도, 기판(100)과 N+형 불순물층(104)간 접합부 캐패시턴스를 줄일 수 있게 된다.
상술한 본 발명의 씨모스 이미지 센서의 제조 방법은 다음과 같이 이루어진다.
즉, 먼저 액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기 판(100)을 준비한다.
이어, 상기 소자 격리 영역에 제 1 도전형 제 1 불순물층(102)을 형성한다.
이어, 상기 제 1 도전형 제 1 불순물층(102) 내에 소자 격리막(101)을 형성한다.
이어, 상기 반도체 기판의 액티브 영역에 게이트 절연막(105)을 개재하여 각 트랜지스터의 게이트 전극(106)을 형성한다.
이어, 상기 각 게이트 전극(106) 양측의 상기 액티브 영역 내 소정 깊이의 제 1 도전형 제 2 불순물층(103)을 형성한다.
이어 상기 각 게이트 전극(106) 양측의 상기 기판(100) 표면의 상기 제 1 도전형 제 2 불순물층(103) 상부에 제 2 도전형 고농도 확산 영역(104)을 형성한다.
여기서, 상기 제 1 도전형은 P형이며, 상기 제 2 도전형은 N형이고, 상기 제 1 도전형 기판(100)은 저농도 불순물이 주입되어 있으며, 상기 제 1 도전형 제 1, 제 2 불순물층(102, 103)은 상기 제 1 도전형의 고농도 불순물이 주입된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 씨모스 이미지 센서 및 이의 제조 방법은 다음과 같은 효과가 있다.
즉, 리셋 트랜지스터와 트랜스퍼 트랜지스터의 공통 소오스 또는 드레인 영역으로 사용되는 플로팅 디퓨전 영역의 불순물 이온을 다른 트랜지스터의 불순물 이온 농도보다 낮게 형성함으로써 플로팅 디퓨전 영역의 레키지 전류를 줄여 이미지 센서의 특성을 향상시킬 수 있다.
Claims (8)
- 한 개의 포토다이오드와 전송· 리셋· 드라이브· 셀렉트 트랜지스터로 이루어진 씨모스 이미지 센서에 있어서,액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기판;상기 반도체 기판의 소자 격리 영역에 형성되는 소자 격리막;상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 형성되는 각 트랜지스터의 게이트 전극;상기 반도체 기판 내부의 상기 소자 격리막 주변에 제 1 도전형 제 1 불순물층;상기 각 게이트 전극 양측의 상기 반도체 기판 내 액티브 영역에 형성되는 제 2 도전형 고농도 확산 영역; 및상기 제 2 도전형 확산 영역 하부에 형성된 제 1 도전형 제 2 불순물층을 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 제 1 도전형은 P형이며, 상기 제 2 도전형은 N형인 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 제 1 도전형 기판은 저농도 불순물이 주입된 것을 특징으로 하는 씨모스 이미지 센서.
- 제 1항에 있어서,상기 제 1 도전형 제 1, 제 2 불순물층은 상기 제 1 도전형의 고농도 불순물이 주입된 것을 특징으로 하는 씨모스 이미지 센서.
- 한 개의 포토다이오드와 전송· 리셋· 드라이브· 셀렉트 트랜지스터로 이루어진 씨모스 이미지 센서의 제조 방법에 있어서,액티브 영역과 소자 격리 영역으로 정의된 제 1 도전형 반도체 기판을 준비하는 단계;상기 소자 격리 영역에 제 1 도전형 제 1 불순물층을 형성하는 단계;상기 제 1 도전형 제 1 불순물층 내에 소자 격리막을 형성하는 단계;상기 반도체 기판의 액티브 영역에 게이트 절연막을 개재하여 각 트랜지스터의 게이트 전극을 형성하는 단계;상기 각 게이트 전극 양측의 상기 액티브 영역 내 소정 깊이의 제 1 도전형 제 2 불순물층을 형성하는 단계; 및상기 각 게이트 전극 양측의 상기 반도체 기판 표면의 상기 제 1 도전형 제 2 불순물층 상부에 제 2 도전형 고농도 확산 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 5 항에 있어서,상기 제 1 도전형은 P형이며, 상기 제 2 도전형은 N형인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 5항에 있어서,상기 제 1 도전형 기판은 저농도 불순물이 주입된 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 5항에 있어서,상기 제 1 도전형 제 1, 제 2 불순물층은 상기 제 1 도전형의 고농도 불순물이 주입된 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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