KR100672665B1 - 씨모스 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 소자의 특성을 향상하도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 액티브 영역에 게이트 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층상에 이온주입방지층을 형성하는 단계와, 상기 이온주입방지층 및 도전층을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측의 상기 포토 다이오드 영역 및 트랜지스터 영역에 저농도 제 2 도전형 확산 영역을 각각 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 포토 다이오드 영역을 커버하도록 감광막을 형성하고 이를 마스크로 상기 반도체 기판의 전면에 고농도 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 확산 영역을 형성하는 단계와, 상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
CMOS 이미지 센서, 이온주입방지층, 포토 다이오드, 트랜지스터
Description
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도
도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도
도 3a 내지 도 3e는 종래의 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도
도 4a 내지 도 4f는 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 에피층
103 : 소자 격리막 104 : 게이트 절연막
105 : 게이트 전극 106 : 이온주입방지층
107 : 제 2 감광막 108 : 저농도 n-형 확산 영역
109 : 제 2 감광막 110 : 저농도 n-형 확산 영역
111 : 측벽 절연막 112 : 제 3 감광막
113 : 고농도 n+형 확산 영역
본 발명은 CMOS(Complementary Metal Oxide Silicon) 이미지 센서(image sensor)에 관한 것으로서, 특히 트랜지스터의 오프 전류(off current)를 개선하여 이미지 센서의 특성을 향상시키도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니 라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다.
상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다.
그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.
또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.
여기서, 상기 제 1 nMOS 트랜지스터(T1)는 상기 포토다이오드(PD)에서 모아진 광전하를 리셋시키기 위한 리셋 트랜지스터(Rx)이고, 상기 제 2 nMOS 트랜지스터(T2)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하는 드라이브 트랜지스터(Dx)이며, 상기 제 3 nMOS 트랜지스터(T3)는 스위칭(switching) 역할로 어드레싱(addressing)을 할 수 있도록 하는 선택 트랜지스터(Sx)이다.
일반적인 3T형 CMOS 이미지 센서의 단위 화소는, 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(120, 130, 140)이 형성된다.
즉, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(12,130,140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(120,130,140)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.
이와 같이 패드를 구비한 각 신호 라인과 이 후에 진행되는 공정들에 대하여 설명하면 다음과 같다.
도 3a 내지 도 3e는 도 2의 A - A'선에 따른 종래 기술에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 고농도 P++형 반도체 기판(61)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(62)을 형성한다.
이어, 상기 반도체 기판(61)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(63)을 형성한다.
그리고, 상기 소자 분리막(63)이 형성된 에피층(62) 전면에 게이트 절연막(64)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(65)을 형성한다.
여기서, 상기 게이트 절연막(64)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(65)을 포함한 반도체 기판(61) 전면에 제 1 감광막(66)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영 역을 커버하고 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(66)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 n-형 불순물 이온을 주입하여 저농도 n-형 확산 영역(67)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(66)을 제거한 다음, 상기 반도체 기판(61)의 전면에 제 2 감광막(68)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(68)을 마스크로 이용하여 상기 에피층(62)에 저농도 n-형 불순물 이온을 주입하여 상기 포토 다이오드 영역에 저농도 n-형 확산 영역(69)을 형성한다.
여기서, 상기 포토 다이오드의 저농도 n-형 확산 영역(69)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(67) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
즉, 상기 저농도 n-형 확산 영역(69)은 이미지 센서의 감도를 높이기 위하여 높은 에너지로 깊게 형성한다.
또한, 상기 저농도 n-형 확산 영역(69)은 리셋 트랜지스터(도 1 및 도 2의 Rx)의 소오스 영역이다.
한편, 상기 포토다이오드의 n-형 확산 영역(69)과 저농도 P-형 에피층(62)간에 역바이어스가 걸리면, 공핍층이 생기고 여기서 빛을 받아 생기는 전자가 리셋 트랜지스터가 턴-오프(turn off)될 때 드라이브 트랜지스터 포텐셜을 낮추게 되고, 이는 리셋 트랜지스터가 턴-온되었다가 턴-오프될 때부터 계속 상기 포텐셜을 낮추게 되어 전압차이가 발생하게 되어 이를 신호처리로 이용하여 이미지 센서의 동작을 하게 된다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(68)을 완전히 제거하고, 상기 반도체 기판(61)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(65)의 양측면에 측벽 절연막(70)을 형성한다.
이어, 상기 반도체 기판(61)의 전면에 제 3 감광막(71)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(71)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 고농도 n+형 확산 영역(72)을 형성한다.
도 3e에 도시한 바와 같이, 상기 제 3 감광막(71)을 제거하고, 도면에는 도시하지 않았지만 살리사이드 공정을 진행하여 살리사이드막을 형성한다.
한편, 상기 살리사이드막을 형성하기 전에 비정질화를 위한 프리 아몰퍼스 임플런트(pre amorphous implant)공정을 진행한다.
그러나 상기와 같은 종래의 씨모스 이미지 센서의 제조방법은 다음과 같은 문제점이 있었다.
즉, 포토다이오드의 n-형 확산 영역은 게이트 전극과 최소 0.15㎛가 오버랩(overlap)되고, 공정 변동에 의해 상기 오버랩된 부분(도 3c의 B)에 변동이 생긴다. 따라서 게이트 전극과 포토다이오드의 n-형 확산 영역의 오버랩된 부분이 클 경우 누설 전류(leakage current)가 증가함으로써 소자의 페일(fail)이 발생하여 소자의 특성이 저하된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로 게이트 전극과 포토다이오드의 n-형 확산 영역의 오버랩을 방지하여 누설 전류를 줄임으로써 소자의 특성을 향상하도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 액티브 영역에 게이트 절연막 및 도전층을 차례로 형성하는 단계와, 상기 도전층상에 이온주입방지층을 형성하는 단계와, 상기 이온주입방지층 및 도전층을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측의 상기 포토 다이오드 영역 및 트랜지스터 영역에 저농도 제 2 도전형 확산 영역을 각각 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계와, 상기 포토 다이오드 영역을 커버하도록 감광막을 형성하고 이를 마스크로 상기 반도체 기판의 전면에 고농도 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 확산 영역을 형성하는 단계와, 상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 씨모스 이미지 센서의 제조 방법을 보다 상세히 설명하면 다음과 같다.
도 4a 내지 도 4f는 도 2의 A-A'선에 따른 본 발명에 의한 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 단결정 실리콘 등의 반도체 기판(101)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(102)을 형성한다.
여기서, 상기 에피층(102)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하는데, 이는 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위해서이다.
한편, 상기 반도체 기판(101)은 n형 기판에 p형 에피층을 형성할 수도 있다.
이어, 상기 에피층(102)이 형성된 반도체 기판(101)에 소자간 격리를 위하여 소자 격리막(103)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(103)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치가 형성된 기판 전면에 희생 산화막(sacrifice oxide)을 얇게 형성하고, 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성한다. 이 때 상기 희생 산화막은 상기 트렌치의 내벽에도 형성되며, 상기 O3 TEOS막은 약 1000℃ 이상의 온도에서 진행된다.
이어, 상기 반도체 기판의 전면에, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 상기 O3 TEOS막을 제 거하여 상기 트렌치의 내부에 소자 격리막(103)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
그리고 상기 그 후, 상기 소자 분리막(103)이 형성된 에피층(102) 전면에 게이트 절연막(104)과 도전층(예를들면, 고농도 다결정 실리콘층)(105a)을 차례로 증착한다.
여기서, 상기 게이트 절연막(104)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
이어, 상기 도전층(105a)에 게르마늄(Ge) 등의 무게가 무거운 원소를 주입하여 이온주입방지층(106)을 형성한다.
여기서, 상기 도전층(105a)을 이루는 다결정 실리콘층은 상기 게르마늄(Ge) 등의 주입에 의해 표면 격자 손상을 유발하여 결정 구조가 비정질화되어 표면에 이온주입방지층(106)이 형성된다.
또한, 상기 게르마늄(Ge)은 별도의 마스크(mask) 공정없이 1E12 ~ 1E15/㎠의 농도와 5 ~ 50keV의 에너지(energy)로 주입한다.
한편, 상기 이온주입방지층(106)은 아몰퍼스 폴리 실리콘층으로서, 별도의 이온 주입 공정없이 CVD 등의 증착법으로 상기 도전층(105a)상에 형성할 수도 있다.
도 4b에 도시한 바와 같이, 상기 이온주입방지층(106)과 도전층(105a) 및 게이트 절연막(104)을 선택적으로 제거하여 각 트랜지스터의 게이트 전극(105)을 형성한다.
도 4c에 도시한 바와 같이, 상기 게이트 전극(105)을 포함한 반도체 기판(101) 전면에 제 1 감광막(107)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역을 커버하고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(107)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 저농도 n-형 확산 영역(108)을 형성한다.
도 4d에 도시한 바와 같이, 상기 제 1 감광막(107)을 모두 제거한 다음, 상기 반도체 기판(101) 전면에 제 2 감광막(109)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(109)을 마스크로 이용하여 상기 에피층(102)에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 포토 다이오드 영역에 저농도 n-형 확산 영역(110)을 형성한다.
여기서, 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(110)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(108) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
한편, 본 발명에서는 상기 게이트 전극(105)의 상부에 형성된 이온주입방지 층(106)은 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(110)을 형성하기 위해 이온 주입시 상기 게이트 전극(105)의 하부로 주입되는 것을 방지하는 역할을 수행한다. 특히, 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(110)은 상기 게이트 전극(105)의 측면에 셀프 얼라인(self align)되어 형성된다.
도 4e에 도시한 바와 같이, 상기 제 2 감광막(109)을 완전히 제거하고, 상기 반도체 기판(101)의 전면에 절연막을 증착한 후, 에치백(etch back) 공정을 실시하여 상기 게이트 전극(105)의 양측면에 측벽 절연막(111)을 형성한다.
이어, 상기 측벽 절연막(111)이 형성된 반도체 기판(101)의 전면에 제 3 감광막(112)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(112)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 고농도 n+형 확산 영역(113)을 형성한다.
도 4f에 도시한 바와 같이, 상기 제 3 감광막(112)을 제거하고, 도면에는 도시하지 않았지만 살리사이드 공정을 통해 살리사이드막을 형성한다.
이상에서 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 포토다이오드 영역의 불순물 영역과 게이트 전극간에 오버랩이 발생하지 않기 때문에 리셋 트랜지스터의 서브쓰레스홀드 커런트의 감소를 가져와 씨모스 이미지 센서의 소자 특성을 향상시킬 수 있다.
둘째, 픽셀간의 디바이스 특성을 더욱더 균일하게 조정할 수 있게 되어 씨모스 이미지 센서의 소자 특성을 향상시킬 수 있다.
셋째, 종래의 살라사이드 공정을 진행하기 전에 실시했던 비정질화를 위한 프리 아몰퍼스 임플런트(pre amorphous implant)공정을 생략함으로써 공정의 단순화를 이룰 수 있다.
Claims (9)
- 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;상기 액티브 영역에 게이트 절연막 및 도전층을 차례로 형성하는 단계;상기 도전층상에 이온주입방지층을 형성하는 단계;상기 이온주입방지층 및 도전층을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측의 상기 포토 다이오드 영역 및 트랜지스터 영역에 저농도 제 2 도전형 확산 영역을 각각 형성하는 단계;상기 게이트 전극의 양측면에 측벽 절연막을 형성하는 단계;상기 포토 다이오드 영역을 커버하도록 감광막을 형성하고 이를 마스크로 상기 반도체 기판의 전면에 고농도 제 2 도전형 불순물 이온을 주입하여 고농도 제 2 도전형 확산 영역을 형성하는 단계;상기 감광막을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1 항에 있어서, 상기 도전층은 다결정 실리콘층을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1 항에 있어서, 상기 포토 다이오드 영역의 저농도 제 2 도전형 확산 영역은 상기 트랜지스터 영역의 저농도 제 2 도전형 확산 영역보다 깊게 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1 항에 있어서, 상기 이온주입방지층은 상기 도전층에 게르마늄을 주입하여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 삭제
- 제 4 항에 있어서, 상기 게르마늄은 1E12 ~ 1E15/㎠의 농도를 갖는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 4 항에 있어서, 상기 게르마늄은 5 ~ 50keV의 에너지로 주입하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1 항에 있어서, 상기 이온주입방지층은 아몰펄스 폴리 실리콘을 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
- 제 1 항에 있어서, 상기 이온주입방지층은 상기 도전층의 표면을 비정질화하 여 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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