KR101770289B1 - 이미지 센서 및 이의 형성 방법 - Google Patents
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Abstract
이미지 센서 및 이의 형성 방법을 제공한다. 이 이미지 센서는 포텐셜 베리어 영역을 포함하여 화소간의 크로스 토크를 방지할 수 있다. 이의 제조 방법은 소자분리막을 형성하기 전에 트렌치를 채우는 절연막 상에 마스크 패턴을 형성하고 이를 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 트렌치 하부에 포텐셜 베리어 영역을 형성한다. 이로써 소자분리막의 손상을 최소화할 수 있다.
Description
본 발명은 이미지 센서 및 이의 형성 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
반도체 소자가 고집적화됨에 따라 이미지 센서도 고집적화고 있다. 고집적화에 의하여 화소들 각각의 크기가 작아져, 화소간의 크로스 토크(cross talk) 발생도 잦아지고 신호에 노이즈 발생도 커질 수 있다.
따라서, 본 발명이 해결하고자 하는 과제는 크로스 토크를 방지할 수 있는 고집적화된 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 소자 분리 영역의 손상이 없으며 크로스 토크를 방지할 수 있는 고집적화된 이미지 센서의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는 복수의 화소 영역들을 구비하는 반도체 에피택시얼층; 상기 반도체 에피택시얼층에 배치되어 각각의 화소 영역들을 분리하는 소자분리막; 상기 소자분리막 하부에 배치되며 상기 반도체 에피택시얼층 하부면까지 연장되는 제 1 형 포텐셜 베리어 영역; 상기 소자분리막 측벽에 배치되며 상기 제 1 형 포텐셜 베리어 영역과 연결되는 제 1 형 측면 포텐셜 베리어 영역; 상기 각각의 화소 영역에서 상기 반도체 에피택시얼층 내에 배치되는 제 2 형 웰; 및 상기 각각의 화소 영역에서 상기 반도체 에피택시얼층 내에 제 2 형 웰 상에 배치되는 광전변환부를 포함하는 이미지 센서를 포함한다.
상기 제 2 형 웰은 상기 반도체 에피택시얼층 하부면까지 연장될 수 있다.
상기 이미지 센서는 상기 반도체 에피택시얼층 하부면에 위치하는 칼라필터 및 마이크로렌즈를 더 포함할 수 있다.
상기 광전변환부는 제 1 형 불순물 주입 영역과 제 2 형 불순물 주입 영역을 더 포함하며, 상기 제 2 형 불순물 주입 영역의 불순물 주입 농도는 상기 제 2 형 웰의 불순물 주입 농도보다 높을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 제조 방법은, 복수의 화소 영역들을 가지는 반도체 에피택시얼층 상에 제 1 절연막을 형성하는 단계; 상기 화소 영역들의 경계에서 상기 제 1 절연막과 상기 반도체 에피택시얼층의 소정 부분을 패터닝하여 트렌치를 형성하는 단계; 상기 제 1 절연막 상에 상기 트렌치를 채우는 동시에 평탄한 상부면을 가지는 매립 절연막을 형성하는 단계; 상기 매립 절연막 상에 상기 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 상기 트렌치와 중첩되는 개구부를 가지는 제 1 마스크 패턴을 형성하는 단계; 및 상기 제 1 마스크 패턴을 이온주입 마스크로 이용하여 제 1 이온주입 공정을 진행하여 상기 트렌치 하부에 제 1 형 포텐셜 베리어 영역(potential barrier region)을 형성하는 단계를 포함한다.
상기 제 1 절연막과 상기 제 2 절연막은 동일한 물질로 동일한 두께로 형성될 수 있다.
상기 제 1 이온주입 공정의 이온 주입 각도는 바람직하게는 0°일 수 있다.
상기 방법은, 상기 제 1 마스크 패턴의 폭을 줄이는 단계; 및 상기 폭이 준 제 1 마스크를 이온주입 마스크로 이용하여 제 2 이온주입 공정을 진행하여 상기 트렌치의 측벽에 인접한 상기 반도체 에피택시얼층에 제 1 형 측면 포텐셜 베리어 영역을 형성하는 단계를 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 제 1 마스크 패턴을 제거하는 단계; 상기 제 2 절연막을 제거하는 단계; 및 상기 매립절연막을 평탄화 식각하여 상기 제 1 절연막의 상부를 노출시키는 동시에 상기 트렌치를 채우는 소자분리막을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 소자분리막을 덮되 각 화소 영역들을 노출시키는 제 2 마스크 패턴을 형성하는 단계; 상기 제 2 마스크 패턴을 이온주입 마스크로 이용하여 제 2 이온주입 공정을 진행하여 상기 반도체 에피택시얼층에 제 2 형 웰을 형성하는 단계를 더 포함할 수 있다.
상기 제 2 형 웰은 상기 제 1 형 포텐셜 베리어 영역과 동일한 깊이로 형성될 수 있다.
상기 방법은, 상기 반도체 에피택시얼층의 하부의 일부를 제거하는 단계를 더 포함하되, 상기 제 1 형 포텐셜 베리어 영역의 깊이는 상기 반도체 에피택시얼층의 전체 두께에서 상기 반도체 에피택시얼층의 제거되는 하부의 두께를 뺀 만큼에 해당될 수 있다.
상기 제 1 마스크 패턴은 바람직하게는 포토레지스트 패턴이 아니다. 상기 제 1 마스크 패턴은 실리콘산화막 및 실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나이다.
본 발명의 일 예에 따른 이미지 센서는 포텐셜 베리어 영역을 포함하여 화소간의 크로스 토크를 방지할 수 있다.
본 발명의 다른 예에 따른 이미지 센서의 제조 방법은 소자분리막을 형성하기 전에 트렌치를 채우는 절연막 상에 마스크 패턴을 형성하고 이를 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 트렌치 하부에 포텐셜 베리어 영역을 형성한다. 이로써 소자 분리 영역 형성에 손상을 주지 않는다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 등가회로도이다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 평면도이다.
도 3은 도 2를 I-I'선으로 자른 단면도이다.
도 4a는 도 3의 II-II'선을 따른 전위 분포를 나타내는 그래프이다.
도 4b는 도 3의 III-III'선을 따른 전위 분포를 나타내는 그래프이다.
도 5 내지 17은 도 3의 단면을 가지는 이미지 센서를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 평면도이다.
도 3은 도 2를 I-I'선으로 자른 단면도이다.
도 4a는 도 3의 II-II'선을 따른 전위 분포를 나타내는 그래프이다.
도 4b는 도 3의 III-III'선을 따른 전위 분포를 나타내는 그래프이다.
도 5 내지 17은 도 3의 단면을 가지는 이미지 센서를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 예에 따른 이미지 센서의 등가회로도이다.
도 1을 참조하면, 상기 이미지 센서의 단위 화소들 각각은 광전변환 영역(PD), 트랜스퍼 트랜지스터(Tx), 선택 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 억세스 트랜지스터(Ax)를 포함할 수 있다. 상기 광전변환 영역(PD)에, 수직적으로 중첩되는 복수개의 광전변환부들이 제공된다. 상기 광전변환부들 각각은 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 트랜스퍼 트랜지스터(Tx, transfer transistor)의 트랜스퍼 게이트는 상기 반도체 에피택시얼층의 내부로 연장된다. 상기 트랜스퍼 트랜지스터(Tx)의 드레인은 부유확산 영역(FD)으로 이해될 수 있다. 상기 부유확산 영역(FD)은 상기 리셋 트랜지스터(Rx, reset transistor)의 소오스일 수 있다. 상기 부유확산 영역(FD)은 상기 선택 트랜지스터(Sx, selection transistor)의 선택 게이트와 전기적으로 연결될 수 있다. 상기 선택 트랜지스터(Sx)와 상기 리셋 트랜지스터(Rx)는 일렬로 연결될 수 있다. 상기 선택 트랜지스터(Sx)는 상기 억세스 트랜지스터(Ax, access transistor)에 연결된다. 상기 리셋 트랜지스터(Rx), 상기 선택 트랜지스터(Sx) 및 상기 억세스 트랜지스터(Ax)는 이웃하는 화소들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다.
상기 이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(Rx)의 드레인과 상기 선택 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하여 상기 부유확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 상기 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 상기 광전변환 영역(PD)에 입사시키면, 상기 광전변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 상기 P형 불순물 주입 영역쪽으로, 전자는 상기 N형 불순물 주입 영역으로 이동하여 축적된다. 상기 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 상기 부유확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 선택 트랜지스터(Sx)의 게이트 바이어스가 변하여, 상기 선택 트랜지스터(Sx)의 소오스 전위의 변화를 초래하게 된다. 이때 상기 억세스 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.
상기 이미지 센서가 고집적화됨에 따라 상기 광전변환 영역(PD)의 크기도 점점 작아져 수광량이 줄어들게 된다. 본 발명의 실시예에 따르면, 화소들을 분리하는 소자분리막 하부에 포텐셜 베리어 영역이 존재하여 화소들 간의 크로스 토크를 방지한다.
도 2는 본 발명의 일 예에 따른 이미지 센서의 평면도이다. 도 3은 도 2를 I-I'선으로 자른 단면도이다.
도 2 및 도 3을 참조하면, 일 예로 후면수광 이미지센서의 이웃하는 두개의 화소 영역이 개시된다. 각각의 화소 영역은 반도체 에피택시얼층(100)에 형성되는 소자분리막(Fox, 108a)에 의해 분리되며, 광전변환부(PD), 이에 이에 인접한 트랜스퍼 게이트(TG)를 포함하는 트랜스퍼 트랜지스터(Tx), 및 부유 확산 영역(FD)을 포함한다. 도 2의 평면도에서 상기 선택 트랜지스터(Sx), 상기 리셋 트랜지스터(Rx), 및 상기 억세스 트랜지스터(Ax)는 생략된다. 상기 소자분리막(108a)의 하부에는 제 1 형 포텐셜 베리어 영역(118)이 위치하며 반도체 에피택시얼층(100)의 하부면까지 연장된다. 상기 소자 분리막(108a)과 그 하부의 상기 제 1 형 포텐셜 베리어 영역(118)은 소자분리 영역을 구성한다. 상기 소자분리막(108a) 측벽에 인접한 상기 반도체 에피택시얼층(100)에는 제 1 형 측면 포텐셜 베리어 영역(122)이 위치한다. 상기 소자분리막들(108a) 사이의 (100) 내에 위치하는 광전변환부(PD)는 상기 반도체 에피택시얼층(100)의 표면에 인접한 제 1 형 불순물 주입 영역(136)과 그 하부의 제 2 형 불순물 주입 영역(132)을 포함할 수 있다. 상기 제 2 형 불순물 주입 영역(132) 하부에는 상기 제 2 형 불순물 주입 영역(132)과 연결되는 제 2 형 웰(128)이 배치되며 상기 반도체 에피택시얼층(100)의 하부면까지 연장된다. 상기 제 1 형은 P형일 수 있으며 상기 제 2 형은 N형일 수 있다. 상기 반도체 에피택시얼층(100)의 상부면에는 버퍼막(102)이 배치된다. 상기 버퍼막(102) 상에는 배선층들(140)과 층간절연막(142)이 배치된다. 상기 층간절연막(142) 상에는 보호막(144)과 지지기판(146)이 차례로 배치될 수 있다. 상기 반도체 에피택시얼층(100)의 하부면에는 칼라필터(150)와 마이크로 렌즈(152)가 배치될 수 있다. 상기 제 2 형 불순물 주입 영역(132)의 불순물 주입 농도는 상기 제 2 형 웰(128)보다 바람직하게는 높다.
도 4a는 도 3의 II-II'선을 따른 전위 분포를 나타내는 그래프이다. 도 4b는 도 3의 III-III'선을 따른 전위 분포를 나타내는 그래프이다.
도 4a 및 도 4b를 참조하면, 전위는 제 2 깊이(D2)에서 제일 낮다. 상기 제 2 깊이(D2)는 제 2 불순물 주입 영역(132)의 중심 깊이에 해당할 수 있다. 또한 제 1 형 포텐셜 베리어 영역(118)에서는 높은 전위를 가지며 제 2 형 웰(128) 내에서는 낮은 전위를 가진다. 따라서 빛이 상기 반도체 에피택시얼층(100)으로 입사하여 발생된 전자는 상기 제 1 형 포텐셜 베리어 영역(118)의 높은 전위 장벽에 의해 이웃하는 화소로 확산되지 못하고 해당 화소의 광전변환부(PD)로 이동한다. 따라서 화소간의 크로스 토크를 방지하고 감도를 향상시킬 수 있다.
상기 제 1 형 포텐셜 베리어 영역(118)이 반도체 에피택시얼층(100)의 하부면에까지 형성되므로 화소간의 크로스 토크를 확실히 방지할 수 있다. 또한 제 2 형 웰(128)이 상기 제 2 형 불순물 주입 영역(132)의 하부로부터 상기 반도체 에피택시얼층(100)의 하부면에까지 분포하므로, 수광률을 높여 광감도를 향상시킬 수 있다.
도 5 내지 17은 도 3의 단면을 가지는 이미지 센서를 형성하는 방법을 순차적으로 나타내는 단면도들이다.
도 5를 참조하면, 반도체 에피택시얼층(100)을 준비한다. 상기 반도체 에피택시얼층(100)은 반도체 기판 상에 성장될 수 있다. 상기 반도체 에피택시얼층(100)은 제 1 형으로 도핑될 수 있다. 상기 반도체 에피택시얼층(100) 상에 버퍼막(102)과 제 1 절연막(104)을 차례로 형성한다. 상기 버퍼막(102)은 열산화 공정에 의해 형성되는 실리콘산화막일 수 있다. 상기 제 1 절연막(104)은 실리콘 질화막일 수 있다. 상기 제 1 절연막(104)은 제 1 두께(T1)를 가지도록 형성된다. 상기 제 1 절연막(104), 상기 버퍼막(102) 및 상기 반도체 에피택시얼층(100)의 소정부분을 패터닝하여 트렌치(106)를 형성한다. 상기 트렌치(106)는 제 1 폭(W1)을 가지도록 형성된다.
도 6을 참조하면, 상기 트렌치(106)가 형성된 상기 반도체 에피택시얼층(100) 상에 매립절연막(108)을 형성하여 상기 트렌치(106)를 채운다. 상기 매립 절연막(108)은 고밀도플라즈마(High density plasma) 증착 공정으로 형성된 실리콘산화막일 수 있다. 상기 매립 절연막(108)을 형성한 후에, CMP(Chemical mechanical polishing) 공정을 진행하여 상기 매립 절연막(108)의 상부면을 평탄화시킨다. 상기 CMP 공정 후에, 상기 매립 절연막(108)은 상기 제 1 절연막(104)를 덮도록 상기 제 1 절연막(104) 상에서 일정한 두께를 가지도록 형성된다.
도 7을 참조하면, 상기 매립 절연막(108) 상에 제 2 절연막(110)을 형성한다. 제 2 절연막(110)은 상기 매립 절연막(108)과 식각 선택비를 가지는 물질로 형성될 수 있다. 공정의 단순화 및 편의성을 위해 상기 제 2 절연막(110)은상기 제 1 절연막(104)와 동일한 공정 레서피로 형성될 수 있다. 즉, 상기 제 2 절연막(110)은 상기 제 1 절연막(104)과 동일한 물질인 실리콘질화막으로 상기 제 1 절연막(104)과 동일한 제 2 두께(T2)로 형성될 수 있다.
도 8을 참조하면, 상기 제 2 절연막(110) 상에 제 1 마스크 패턴(112)을 형성한다. 상기 제 1 마스크 패턴(112)은 후속에 형성될 제 1 형 포텐셜 베리어 영역의 형성을 위해 이온주입 마스크로서 기능을 한다. 제 1 형 포텐셜 베리어 영역은 반도체 에피택시얼층(100)의 하부면에까지 깊게 분포되므로 매우 고에너지로 이온을 주입하여야 한다. 상기 제 1 마스크 패턴(112)을 형성하기 위해, 먼저 상기 제 2 절연막(110) 상에 제 1 마스크막을 형성한다. 상기 제 1 마스크막은 예를 들면 포토레지스트막이 아닌 실리콘 산화막으로 형성될 수 있다. 상기 제 1 마스크막은 제 3 두께(T3)를 가지도록 형성된다. 상기 제 3 두께(T3)는 상기 제 1 마스크막이 후속에 형성될 제 1 형 포텐셜 베리어 영역의 형성을 위해 이온주입 마스크로서 기능을 충분히 할 수 있는 두께에 해당된다. 상기 제 1 마스크막 상에 포토레지스트 패턴(114)을 형성한다. 상기 포토레지스트 패턴(114)은 상기 제 1 마스크막을 식각하기에 충분한 식각마스크 기능을 할 수 있는 정도의 두께를 가지도록 형성된다. 상기 포토레지스트 패턴(114)을 식각 마스크로 이용하여 상기 제 1 마스크막을 패터닝하여 상기 제 2 절연막(110)을 노출시키는 제 1 개구부(113)를 가지는 제 1 마스크 패턴(112)을 형성한다. 상기 제 1 개구부(113)는 상기 트렌치(106)와 수직적으로 중첩되도록 (수직적 위치가 일치하도록) 형성되며 바람직하게는 상기 트렌치(106)의 상부 폭(W1)과 동일한 제 2 폭(W2)을 가지도록 형성된다.
이미지 센서가 고집적화될수록 트렌치(106)의 상부폭(W1)도 작아질 수 있다. 이때 상기 제 2 폭(W2)도 작아지게 된다. 상기 제 1 마스크 패턴(112)이 포토레지스트막이 아닌 실리콘 산화막으로 형성되므로, 제 2 폭(W2)을 작게 형성하기가 보다 용이하다. 이는 다음과 같은 이유 때문이다. 동일한 이온주입 에너지 및 Rp(평균투사범위, Projected Range)에 대하여, 이온주입 마스크 기능을 하기 위한 실리콘 산화막의 두께는 포토레지스트 패턴의 두께의 약 1/2에 해당한다. 만약 상기 제 1 마스크 패턴(112)을 포토레지스트로 형성하게 되면 포토레지스트막을 상기 제 3 두께의 두배의 두께로 형성해야 한다. 이렇게 두꺼운 포토레지스트막에 작은 제 2 폭(W2)의 제 1 개구부(113)를 형성하기는 사진식각공정의 해상도(resolution)등의 한계에 의해 매우 어렵다. 따라서 해상도 구현이 가능한 상대적으로 얇은 두께의 포토레지스트 패턴(114)을 형성하고, 이를 식각마스크로 이용하여 실리콘 산화막을 패터닝하여 제 1 개구부(113)를 가지는 제 1 마스크 패턴(112)을 형성하는 것이 보다 유리하다.
도 9를 참조하면, 상기 포토레지스트 패턴을 애싱/스트립 공정으로 제거한다. 상기 제 1 마스크 패턴(112)을 이온주입 마스크로 이용하여 복수회의 제 1 이온주입 공정(116)을 진행하여 상기 트렌치 하부에 제 1 포텐셜 베리어 영역(118)을 형성한다. 상기 제 1 이온주입 공정(116)은 Rp를 변화시키면서 복수회 진행되어 상기 트렌치 하부로부터 상기 반도체 에피택시얼층의 제 1 깊이(D1)에 이르기까지 상기 제 1 포텐셜 베리어 영역(118)을 형성한다. 상기 제 1 이온주입 공정(116)은 예를 들면 붕소를 고에너지로 경사각(tilt)을 약 0°로 주입함으로써 진행될 수 있다. 상기 제 1 깊이(D1)는 전체 반도체 에피택시얼층의 두께인 제 4 두께(T4)에서 후속에 제거해야할 반도체 에피택시얼층의 두께인 제 5 두께(T5)를 뺀 만큼에 해당한다.
도 10을 참조하면, 상기 제 1 마스크 패턴(112)의 측벽을 일부 제거하여 개구부(113)가 제 2 폭(W2)보다 넓은 제 3 폭(W3)을 가지도록 넓힌다. 이때, 상기 제 1 마스크 패턴(112)의 측벽을 일부 제거하기 위하여 등방성 식각 공정이 진행될 수 있다. 등방성 식각 공정으로 상기 제 1 마스크 패턴(112)의 상부도 일부 제거될 수 있다. 이후에, 상기 제 1 마스크 패턴(112)을 이온주입 마스크로 이용하여 제 2 이온주입 공정(120)을 진행하여 상기 트렌치(106)를 채우는 상기 매립 절연막(108)의 측벽에 인접한 상기 반도체 에피택시얼층(100)에 제 1 형 측면 포텐셜 베리어층(122)을 형성한다. 상기 제 2 이온주입 공정(120)도 예를 들면 붕소를 경사각을 약 0°로 주입함으로써 진행될 수 있다. 이때 Rp는 제 1 이온주입 공정(116)의 것보다는 낮을 수 있다. 상기 제 1 및 제 2 이온주입공정(116, 120)동안 상기 제 2 절연막(110)과 상기 매립절연막(108)은 이온채널링(ion channeling)을 방지/저감하고 고에너지에 의한 반도체 에피택시얼층(100)의 계면 보호를 위한 버퍼링(buffering)막 역할을 한다.
도 11을 참조하면, 상기 제 1 마스크 패턴(112)을 선택적으로 제거하여 상기 제 2 절연막(110)의 상부면을 노출시킨다. 상기 제 1 마스크 패턴(112)은 등방성 식각 공정으로 제거될 수 있다. 상기 등방성 식각 공정은 상기 제 1 마스크 패턴(112)의 식각제거율 대 상기 제 2 절연막(110)의 식각제거율이 약 400:1이 되는 에천트(etchant)를 사용하여 진행될 수 있다. 상기 제 1 마스크 패턴(112)이 실리콘 산화막 계열이고 상기 제 2 절연막(110)이 실리콘 질화막 계열의 물질로 형성될 경우, 상기 에천트는 예를 들면, 불산(HF)이나 완충 산화막 식각액(Buffered oxide etchant, BOE)일 수 있다.
도 12를 참조하면, 상기 제 2 절연막(110)을 선택적으로 제거한다. 상기 제 2 절연막(110)이 실리콘 질화막 계열일 경우, 인산을 이용하여 제거할 수 있다. 상기 제 2 절연막(110)을 제거한 후에, 상기 매립 절연막(108)에 대하여 CMP(Chemical Mechanical polishing)공정을 진행하여 상기 제 1 절연막(104) 상의 상기 매립 절연막(108)을 제거하여 상기 제 1 절연막(104) 상부면을 노출시키는 동시에 상기 트렌치(106) 안에 평탄한 상부면을 가지는 소자분리막(108a)을 형성한다.
본 발명에 있어서, CMP 공정으로 소자분리막(108a)을 형성하기 전에 상기 제 1 및 제 2 이온주입 공정(116, 120)을 진행하여 제 1 형 포텐셜 베리어 영역(118)과 제 1 형 측면 포텐셜 베리어 영역(122)을 형성하므로, 공정을 단순화시킬 수 있다. 또한, 소자분리막 형성 후에 제 1 형 포텐셜 베리어 영역(118)과 제 1 형 측면 포텐셜 베리어 영역(122)을 형성하는 경우에 비해, 소자분리막이 식각 공정이나 이온주입 공정에 의해 손상을 받지 않는다. 이로써 소자 분리 영역의 형성에 손상을 주지 않아, 신뢰성 있는 이미지 센서를 구현할 수 있다.
도 13을 참조하면, 상기 제 1 절연막(104)을 선택적으로 제거한다. 상기 제 1 절연막(104)은 상기 제 2 절연막(110)을 제거하는 공정과 동일하게 진행될 수 있다. 상기 제 1 절연막(104)을 제거한 후에 상기 소자분리막(108a)을 덮되 광전변환부(PD) 영역을 노출시키는 제 2 마스크 패턴(124)을 형성한다. 상기 제 2 마스크 패턴(124)은 예를 들면 포토레지스트 패턴 또는 절연막 패턴일 수 있다. 상기 제 2 마스크 패턴(124)을 이온주입 공정 마스크로 사용하여 제 3 이온주입 공정(126)을 진행하여 상기 반도체 에피택시얼층(100) 내에 제 2 형 웰(128)을 형성한다. 상기 제 2 형 웰(128)은 예를 들면 인이나 비소를 주입함으로써 형성될 수 있다. 상기 제 3 이온주입 공정(126) 역시 Rp를 변화시키면서 복수회 진행될 수 있다. 이로써 상기 제 2 형 웰(128)이 상기 제 1 깊이(D1)에 이르도록 형성될 수 있다. 인이나 비소는 붕소에 비해 상대적으로 무겁기 때문에 상기 제 3 이온주입 공정(126)에서는 제 1 이온주입공정(116)에 비해 낮은 에너지를 적용할 수 있다.
상기 제 2 형 웰(128)을 형성한 후에, 상기 제 2 마스크 패턴(124)을 제거한다. 그 후에 도시하지는 않았지만 다른 마스크 패턴을 이용하여 이온주입 공정을 진행하여 부유확산 영역(FD)을 형성한다. 그리고 트랜스퍼 게이트(TG)를 형성한다.
후속으로 도 14를 참조하면, 상기 부유 확산 영역(FD), 상기 트랜스퍼 게이트(TG) 및 상기 소자분리막(108a)을 덮되 광전변환부 영역(PD)을 노출시키는 제 3 마스크 패턴(129)을 형성한다. 상기 제 3 마스크 패턴(129)은 포토레지스트 패턴이나 절연막 패턴일 수 있다. 상기 제 3 마스크 패턴(129)을 이온주입 마스크로 이용하여 제 4 이온주입 공정(130)을 진행하여 제 2 형 불순물 주입 영역(132)을 형성한다. 상기 제 4 이온주입 공정(130)은 인이나 비소를 주입함으로써 진행될 수 있다.
도 15를 참조하여, 상기 제 2 형 불순물 주입 영역(132)을 형성한 후에, 상기 제 3 마스크 패턴(129)을 이온주입 마스크로 이용하여 제 5 이온주입 공정(134)을 진행하여 제 1 형 불순물 주입 영역(136)을 형성한다. 상기 제 1 형 불순물 주입 영역(136)과 상기 제 2 형 불순물 주입 영역(132)은 광전변환부를 구성할 수 있다. 상기 제 5 이온주입 공정(134)은 붕소를 주입함으로써 진행될 수 있다.
도 16을 참조하면, 상기 제 3 마스크 패턴(129)을 선택적으로 제거한다. 그리고 약 600~1000℃의 온도에서 어닐링(annealing) 공정을 진행하여 이온주입 공정들(116, 120, 126, 130, 134)로 인한 상기 반도체 에피택시얼층(100) 내의 격자 손상을 회복시키고, 비정질화된 영역을 재결정화시키며, 이온주입된 도펀트(dopant)들을 전기적으로 활성화시킨다.
도 17을 참조하면, 상기 반도체 에피택시얼층(100) 상에 층간절연막(142)과 배선층(140)을 형성한다. 상기 층간절연막(142) 상에 보호막(144)을 형성하고 상기 보호막(144) 상에 지지기판(146)을 부착시킨다. 그리고 상기 반도체 에피택시얼층(100) 하부를 제 5 두께(T5)만큼 제거한다.
후속으로 도 3을 참조하여, 상기 반도체 에피택시얼층(100)의 하부면에 컬러필터(150)와 마이크로 렌즈(152)를 형성한다. 이로써 도 3의 이미지 센서를 완성할 수 있다.
도 18은 본 발명의 실시예에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다. 상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 19를 참조하면, 디지털 카메라 시스템은 이미지 센서(100), 프로세서(200), 메모리(300), 디스플레이(400) 및 버스(500)를 포함한다. 도 18에 도시된 바와 같이, 이미지 센서(100)는 프로세서(200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(200)는 캡쳐된 영상정보를 버스(500)를 통하여 메모리(300)에 저장한다. 프로세서(200)는 메모리(300)에 저장된 영상정보를 디스플레이(400)로 출력한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 복수의 화소 영역들을 가지는 반도체 에피택시얼층 상에 제 1 절연막을 형성하는 단계;
상기 화소 영역들의 경계에서 상기 제 1 절연막과 상기 반도체 에피택시얼층의 소정 부분을 패터닝하여 트렌치를 형성하는 단계;
상기 제 1 절연막 상에 상기 트렌치를 채우는 동시에 평탄한 상부면을 가지는 매립 절연막을 형성하는 단계;
상기 매립 절연막 상에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 상에 상기 트렌치와 중첩되는 개구부를 가지는 제 1 마스크 패턴을 형성하는 단계;
상기 제 1 마스크 패턴을 이온주입 마스크로 이용하여 제 1 이온주입 공정을 진행하여 상기 트렌치 하부에 제 1 형 포텐셜 베리어 영역(potential barrier region)을 형성하는 단계; 및
상기 반도체 에피택시얼층의 하부의 일부를 제거하는 단계를 포함하되,
상기 제 1 형 포텐셜 베리어 영역의 깊이는 상기 반도체 에피택시얼층의 전체 두께에서 상기 반도체 에피택시얼층의 제거되는 하부의 두께를 뺀 만큼에 해당되는 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 1 절연막과 상기 제 2 절연막은 동일한 물질로 동일한 두께로 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 1 이온주입 공정의 이온 주입 각도는 0°인 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 1 마스크 패턴의 폭을 줄이는 단계; 및
상기 폭이 준 제 1 마스크를 이온주입 마스크로 이용하여 제 2 이온주입 공정을 진행하여 상기 트렌치의 측벽에 인접한 상기 반도체 에피택시얼층에 제 1 형 측면 포텐셜 베리어 영역을 형성하는 단계를 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 1 항에 있어서,
상기 제 1 마스크 패턴을 제거하는 단계;
상기 제 2 절연막을 제거하는 단계; 및
상기 매립절연막을 평탄화 식각하여 상기 제 1 절연막의 상부를 노출시키는 동시에 상기 트렌치를 채우는 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 5 항에 있어서,
상기 소자분리막을 덮되 각 화소 영역들을 노출시키는 제 2 마스크 패턴을 형성하는 단계;
상기 제 2 마스크 패턴을 이온주입 마스크로 이용하여 제 2 이온주입 공정을 진행하여 상기 반도체 에피택시얼층에 제 2 형 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법. - 제 6 항에 있어서,
상기 제 2 형 웰은 상기 제 1 형 포텐셜 베리어 영역과 동일한 깊이로 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 제 1 마스크 패턴은 실리콘산화막 및 실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 이미지 센서의 제조 방법. - 복수의 화소 영역들을 구비하는 반도체 에피택시얼층;
상기 반도체 에피택시얼층에 배치되어 각각의 화소 영역들을 분리하는 소자분리막;
상기 소자분리막 하부에 배치되며 상기 반도체 에피택시얼층 하부면까지 연장되는 제 1 형 포텐셜 베리어 영역;
상기 소자분리막 측벽에 배치되며 상기 제 1 형 포텐셜 베리어 영역과 연결되는 제 1 형 측면 포텐셜 베리어 영역;
상기 각각의 화소 영역에서 상기 반도체 에피택시얼층 내에 배치되는 제 2 형 웰;
상기 각각의 화소 영역에서 상기 반도체 에피택시얼층 내에 제 2 형 웰 상에 배치되는 광전변환부; 및
상기 반도체 에피택시얼층 하부면에 배치되는 마이크로 렌즈를 포함하는 이미지 센서.
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