TW202418572A - 光檢測裝置、電子機器及光檢測裝置之製造方法 - Google Patents

光檢測裝置、電子機器及光檢測裝置之製造方法 Download PDF

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TW202418572A
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吉田慎一
北條尚人
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日商索尼半導體解決方案公司
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Abstract

本發明提供一種能夠提高光電轉換部之飽和電荷量Qs之光檢測裝置。具體而言，本發明之光檢測裝置採用包含半導體基板及元件分離部之構成，該半導體基板形成有複數個光電轉換部，該元件分離部具有：形成於半導體基板中之光電轉換部間之溝渠部、配置於溝渠部內且被覆溝渠部之側壁面之半導體層、及配置於由半導體層被覆之溝渠部之內部之空間之功能層。又，光電轉換部採用在與半導體層相接之區域具有N型半導體區域之構成。而且，將半導體層設為P型之雜質濃度為1e16/cm 3以下，將功能層設為於半導體層之功能層側誘發電洞之層。

Description

光檢測裝置、電子機器及光檢測裝置之製造方法
本揭示係關於一種光檢測裝置、電子機器及光檢測裝置之製造方法。
先前，業界曾提案於光電轉換部間具有溝渠部，於溝渠部內配置有藉由磊晶生長而形成之P型之半導體層的光檢測裝置(例如，參照專利文獻1)。於專利文獻1所記載之光檢測裝置中，使P型之半導體層作為電洞釘扎層發揮功能，抑制溝渠部之側壁面中之暗電流之產生。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2012-38981號公報
[發明所欲解決之問題]
於此光檢測裝置中，謀求進一步提高光電轉換部中可蓄積之電荷量(以下亦稱為「飽和電荷量Qs」)。
本揭示之目的在於提供一種能夠提高光電轉換部之飽和電荷量Qs之光檢測裝置、電子機器及光檢測裝置之製造方法。 [解決問題之技術手段]
本揭示之光檢測裝置之要旨為包含：(a)半導體基板，其形成有複數個光電轉換部；及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、配置於溝渠部內且被覆溝渠部之側壁面之半導體層、及配置於由半導體層被覆之溝渠部之內部之空間之功能層；且(c)光電轉換部在與半導體層相接之區域具有N型半導體區域；(d)半導體層之P型之雜質濃度為1e16/cm 3以下；(e)功能層係於半導體層之功能層側誘發電洞之層。
本揭示之另一光檢測裝置之要旨為包含：(a)半導體基板，其形成有複數個光電轉換部；及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、及配置於溝渠部內且被覆溝渠部之側壁面之P型固相擴散層；且(c)光電轉換部在與P型固相擴散層相接之區域具有N型半導體區域；(d)P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。
本揭示之又一光檢測裝置之要旨為包含：(a)半導體基板，其形成有複數個光電轉換部；及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、配置於溝渠部內且被覆溝渠部之側壁面之N型磊晶生長層、及配置於由N型磊晶生長層被覆之溝渠部之內部之空間且與N型磊晶生長層相接之P型磊晶生長層；且(c)N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下；(d)P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。
本揭示之電子機器之要旨為包含光檢測裝置，且該光檢測裝置包含：(a)半導體基板，其形成有複數個光電轉換部；以及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、配置於溝渠部內且被覆溝渠部之側壁面之半導體層、及配置於由半導體層被覆之溝渠部之內部之空間之功能層；且(c)光電轉換部在與半導體層相接之區域具有N型半導體區域；(d)半導體層之P型之雜質濃度為1e16/cm 3以下；(e)功能層係於半導體層之功能層側誘發電洞之層。
本揭示之另一電子機器之要旨為包含光檢測裝置，且該光檢測裝置包含：(a)半導體基板，其形成有複數個光電轉換部；以及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、及配置於溝渠部內且被覆溝渠部之側壁面之P型固相擴散層；且(c)光電轉換部在與P型固相擴散層相接之區域具有N型半導體區域；(d)P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。
本揭示之又一電子機器之要旨為包含光檢測裝置，且該光檢測裝置包含：(a)半導體基板，其形成有複數個光電轉換部；以及(b)元件分離部，其具有：形成於半導體基板中之光電轉換部間之溝渠部、配置於溝渠部內且被覆溝渠部之側壁面之N型磊晶生長層、及配置於由N型磊晶生長層被覆之溝渠部之內部之空間且與N型磊晶生長層相接之P型磊晶生長層；且(c)N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下；(d)P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。
本揭示之光檢測裝置之製造方法之要旨為包含以下步驟：(a)於半導體基板形成溝渠部；(b)藉由磊晶生長，於溝渠部之側壁面形成雜質濃度為1e16/cm 3以下之磊晶生長層；及(c)藉由固相擴散，自溝渠部內向磊晶生長層摻雜P型之雜質。
本揭示之另一光檢測裝置之製造方法之要旨為包含以下步驟：(a)於半導體基板形成溝渠部；(b)藉由添加N型之雜質下之磊晶生長，於溝渠部之側壁面形成P型之雜質濃度為1e16/cm 3以下之N型磊晶生長層；及(c)藉由添加P型之雜質下之磊晶生長，於N型磊晶生長層之溝渠部寬度方向中心側之面形成N型之雜質濃度為1e16/cm 3以下之P型磊晶生長層。
以下，一面參照圖1～圖35，一面說明本揭示之實施形態之光檢測裝置、電子機器及光檢測裝置之製造方法之一例。本揭示之實施形態按照以下之順序進行說明。此外，本揭示不限定於以下之例。又，本說明書所記載之效果為例示而並非被限定者，亦可具有其他效果。
1.第1實施形態：固體攝像裝置 1-1 固體攝像裝置之整體之構成 1-2 主要部分之構成 1-3 固體攝像裝置之製造方法 1-4 變化例 2.第2實施形態：固體攝像裝置 2-1 主要部分之構成 2-2 變化例 3.第3實施形態：固體攝像裝置 3-1 主要部分之構成 3-2 固體攝像裝置之製造方法 3-3 變化例 4.第4實施形態：固體攝像裝置 4-1 主要部分之構成 4-2 固體攝像裝置之製造方法 4-3 變化例 5.第5實施形態：對於電子機器之應用例
＜1.第1實施形態：固體攝像裝置＞ [1-1 固體攝像裝置之整體之構成] 關於本揭示之第1實施形態之固體攝像裝置1(廣義上為「光檢測裝置」)進行說明。圖1係顯示第1實施形態之固體攝像裝置1之整體構成之圖。 圖1之固體攝像裝置1係背面照射型CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)影像感測器。如圖35所示，固體攝像裝置1(1002)經由透鏡群1001擷取入來自被攝體之像光(入射光)，將成像於攝像面上之入射光之光量以像素單位轉換為電信號，並作為像素信號而輸出。 如圖1所示，固體攝像裝置1具備：像素區域2、垂直驅動電路3、行信號處理電路4、水平驅動電路5、輸出電路6、及控制電路7。
像素區域2具有二維陣列狀配置之複數個像素8。像素8具有圖2所示之光電轉換部21、及複數個像素電晶體。作為複數個像素電晶體，例如舉出由傳送電晶體、重置電晶體、放大電晶體、及選擇電晶體構成之4個MOS電晶體。 垂直驅動電路部3係由例如移位暫存器構成，選擇所期望之像素驅動配線9，對所選擇之像素驅動配線9供給用於驅動像素8之脈衝，以列單位驅動像素8。亦即，垂直驅動電路3對像素區域2之各像素8以列單位依次在垂直方向進行選擇掃描，將基於在各像素8之光電轉換部21中相應於受光量產生之信號電荷的像素信號經由垂直信號線10供給至行信號處理電路4。
行信號處理電路4例如就像素8之每一行配置，對自1列份額之像素8輸出之信號就每一像素行進行雜訊去除等之信號處理。例如，行信號處理電路4進行用於去除像素固有之固定圖案雜訊之CDS(Correlated Double Sampling，相關雙取樣)及AD(Analog Digital，類比數位)轉換等之信號處理。 水平驅動電路5係由例如移位暫存器構成，將水平掃描脈衝依次輸出至行信號處理電路4，依序選擇行信號處理電路4各者，自行信號處理電路4各者朝水平信號線11輸出已進行信號處理之像素信號。
輸出電路6對自行信號處理電路4各者經由水平信號線11依次供給之像素信號進行信號處理並輸出。作為信號處理，例如，可利用緩衝、黑階調整、行偏差修正、各種數位信號處理等。 控制電路7基於垂直同步信號、水平同步信號、及主時脈信號，產生成為垂直驅動電路3、行信號處理電路部4及水平驅動電路部5等之動作之基準之時脈信號及控制信號。而且，控制電路7對垂直驅動電路3、行信號處理電路部4、及水平驅動電路5等輸出產生之時脈信號及控制信號。
[1-2 主要部分之構成] 其次，關於固體攝像裝置1之詳細構造進行說明。圖2係顯示沿圖1之A-A線剖視時之固體攝像裝置1之剖面構成之圖。又，圖3係顯示將圖2之區域B放大之情形之固體攝像裝置1之剖面構成之圖。 如圖2及圖3所示，固體攝像裝置1配置有由半導體基板12、固定電荷膜13(廣義上為「功能層」)、絕緣膜14、遮光膜15及平坦化膜16依序積層而成之受光層17。又，於受光層17之平坦化膜16側之面(以下亦稱為「反面S1」)依序配置有彩色濾光器層18、及微透鏡陣列19。進而，於受光層17之半導體基板12側之面(以下亦稱為「正面S2」)配置有配線層20。
半導體基板12例如由矽(Si)構成。於半導體基板12中，在各像素8之區域各者形成有光電轉換部21。亦即，於半導體基板12中，複數個光電轉換部21二維陣列狀配置。於光電轉換部21中，在半導體基板12之光入射面(以下亦稱為「反面S3」)側及正面S2側各者形成有含有P型之雜質之P型半導體區域22、及含有P型之雜質之P型半導體區域24。又，於P型半導體區域22與P型半導體區域24之間，以與包圍光電轉換部21之周圍之半導體層27相接之方式，形成有於半導體基板12之厚度方向連續之N型半導體區域23。亦即，光電轉換部21在與半導體層27相接之區域具有N型半導體區域23。半導體層27係被覆形成於光電轉換部21間之溝渠部25之側壁面S4之層。作為P型之雜質，例如可採用硼(B)。又，作為N型之雜質，例如可採用磷(P)、砷(As)。光電轉換部21藉由P型半導體區域22與N型半導體區域23之接合面、及P型半導體區域24與N型半導體區域23之接合面之PN接面而構成光電二極體。而且，進行光電轉換，產生與受光量相應之電荷。又，光電轉換部21將利用光電轉換產生之電荷蓄積於N型半導體區域23。
又，N型半導體區域23如圖3及圖4所示，於光電轉換部21之較中央部側靠溝渠部25側，N型之雜質濃度變高，於溝渠部25(半導體層27)與N型半導體區域23之界面中具有N型之雜質濃度之峰值。藉此，於N型半導體區域23內，可提高界面附近之N型之雜質濃度，可增大光電轉換部21中可蓄積之電荷量(亦即飽和電荷量Qs)。於圖3中，N型半導體區域23之N型之雜質濃度越大之部位，以越深之色表示。又，於圖3中，重疊於N型半導體區域23以虛線示出表示N型之雜質濃度之曲線。圖4係顯示圖3之C-C線之位置處之N型之雜質濃度之分佈之圖。又，N型半導體區域23於半導體基板12之厚度方向上N型之雜質濃度為一定。因此，溝渠部25(半導體層27)與N型半導體區域23之界面中之N型之雜質濃度之峰值於半導體基板12之厚度方向連續。藉此，可增加半導體基板12之反面S3側可蓄積之電荷量及正面S2側可蓄積之電荷量各者，可進一步增大飽和電荷量Qs。此外，圖4所示之N型半導體區域23及半導體層27之雜質濃度之分佈例如可藉由利用Nano-SIMS(Secondary Ion Mass Spectrometry，二次離子質譜儀)進行解析而取得。
又，於半導體基板12，在相鄰之光電轉換部21間形成有溝渠部25。溝渠部25以沿著光電轉換部21之側面之方式自半導體基板12之正面S2形成至反面S3。亦即，溝渠部25以包圍光電轉換部21各者之方式格子狀形成於半導體基板12。又，溝渠部25與半導體層27、固定電荷膜13及絕緣膜14一同形成元件分離部26。 於溝渠部25之內部配置有被覆溝渠部25之側壁面S4之半導體層27。半導體層27於自半導體基板12之厚度方向觀察時，形成為包圍光電轉換部21各者。作為半導體層27，例如可採用非摻雜之磊晶生長層等、與半導體基板12在不同之時序下形成之非摻雜之半導體層。磊晶生長層係使半導體晶體進行磊晶生長而形成之半導體層。藉由使用此磊晶生長層，而半導體層27之P型之雜質濃度為1e16/cm 3以下(低數值)。藉由降低P型之雜質濃度，而如圖3所示，半導體層27可抑制P型之雜質自半導體層27向光電轉換部21內之擴散，可抑制光電轉換部21內之N型半導體區域23之侵蝕。因此，可抑制光電轉換部21之飽和電荷量Qs之降低。亦即，可提高光電轉換部21之飽和電荷量Qs。
又，如圖4所示，於半導體層27之面中之遠離溝渠部25之側壁面S4之側之面(以下亦稱為「內部側面S5」)側，半導體層27之N型之雜質濃度設為1e16/cm 3以下。如後述般，於製造固體攝像裝置1時，形成雜質濃度為1e16/cm 3以下之半導體層(例如磊晶生長層)作為半導體層27。因而，半導體層27內之N型之雜質係大致全部自N型半導體區域23擴散者。因而，半導體層27之N型之雜質濃度(1e16/cm 3以下)係藉由調整N型半導體區域23及半導體層27之厚度等而實現。作為半導體層27之層厚(膜厚)，例如可採用10 nm以上。藉由降低N型之雜質濃度，可如後述般，於半導體層27之內部側面S5側藉由固定電荷膜13形成電洞誘發層27a。作為半導體層27之材料，例如可採用與半導體基板12相同之材料(例如矽(Si))。
又，半導體層27之內部側面S5係由固定電荷膜13被覆。亦即，固定電荷膜13係於由半導體層27被覆之溝渠部25之內部之空間沿著半導體層27之內部側面S5配置。作為固定電荷膜13之材料，例如可採用藉由堆積於半導體層27上而能夠產生負固定電荷、實現釘扎的材料。例如，可採用具有負固定電荷之高折射率材料膜或高介電膜。具體而言，舉出含有鋁(Al)、鉿(Hf)、鉭(Ta)、鋯(Zr)及鈦(Ti)之至少1種元素之氧化物或氮化物(Al 2O 3、HfO 2、Ta 2O 5等)。藉此，如圖3所示，藉由固定電荷膜13，於半導體層27之固定電荷膜13側(內部側面S5側)誘發電洞(hole)而形成高電洞濃度狀態之部分(以下亦稱為「電洞誘發層27a」)，實現溝渠部25之側壁之釘扎。藉由該釘扎，可抑制於溝渠部25之側壁產生之暗電流。亦即，固定電荷膜13可謂係於半導體層27之固定電荷膜13側(內部側面S5側)誘發電洞之層。 又，於由半導體層27及固定電荷膜13被覆之溝渠部25之內部之槽狀之空間中埋入絕緣膜14。作為絕緣膜14之材料，例如可採用氧化矽(SiO 2)、氮化矽(SiN)。藉此，藉由絕緣膜14，於相鄰之光電轉換部21間，抑制因由一光電轉換部21進行光電轉換後之電荷向另一光電轉換部21移動之串擾所致之電混色之產生。
固定電荷膜13亦與半導體層27一同被覆溝渠部25之底面及半導體基板12之反面S3。又，絕緣膜14亦與向溝渠部25內之埋入一同進行固定電荷膜13之光入射面(以下亦稱為反面S7」)之被覆。 遮光膜15配置於絕緣膜14之光入射面(以下亦稱為「反面S8」)側，形成為將光電轉換部21各者之光入射面開口。作為遮光膜15之材料，例如可採用鋁(Al)、鎢(W)、銅(Cu)。 平坦化膜16配置於絕緣膜14之反面S8側，連續被覆反面S8及遮光膜15，以使受光層17之反面S1側成為平坦面。作為絕緣膜14之材料，例如可採用氧化矽(SiO 2)、氮化矽(SiN)。
彩色濾光器層18形成於平坦化膜16之反面S1側，具有複數個與光電轉換部21對應地配置之彩色濾光器28。亦即，對於1個光電轉換部21形成有1個彩色濾光器28。於複數個彩色濾光器28包含使微透鏡29集光後之光中所含之特定波長之光透過之複數種彩色濾光器。藉此，彩色濾光器28各者供與彩色濾光器28相應之規定波長之光透過，並使透過之光入射至光電轉換部21。 微透鏡陣列19形成於彩色濾光器層18之反面S9側(受光面側)，具有複數個與光電轉換部21對應地配置之微透鏡29。亦即，對於1個光電轉換部21形成有1個微透鏡29。藉此，微透鏡29各者將來自被攝體之像光(入射光)集光，使集光後之入射光經由彩色濾光器28入射至對應之光電轉換部21內。 配線層20配置於半導體基板12之正面S2側。配線層20具有層間絕緣膜、及介隔著層間絕緣膜積層為複數層之配線(未圖示)。而且，配線層20經由複數層之配線驅動各像素8之像素電晶體。
於具有以上之構成之固體攝像裝置1中，自半導體基板12之反面S3側照射光，所照射之光透過微透鏡29及彩色濾光器28，透過之光由光電轉換部21進行光電轉換而產生信號電荷。而後，產生之信號電荷從由配線層20之配線形成之圖1之垂直信號線10作為像素信號而輸出。 又，於固體攝像裝置1中，藉由固定電荷膜13，於半導體層27之固定電荷膜13側形成電洞誘發層27a，實現溝渠部25之側壁之釘扎。而且，藉由該釘扎，抑制於溝渠部25之側壁產生之暗電流。
此處，例如，如圖5所示，於半導體層27為P型之雜質濃度較高之P+型之半導體層27之情形下，P型之雜質自P+型之半導體層27向光電轉換部21內擴散，光電轉換部21內之N型半導體區域23有可能被侵蝕。於圖5中例示被P型之雜質侵蝕而N型半導體區域23之寬度自W 1減小至W 2之情形。因此，光電轉換部21之飽和電荷量Qs有可能降低。於圖5中，P型之雜質濃度越大之部位，以越濃之色表示。又，於圖5中，重疊於P+型之半導體層27以虛線示出表示P型之雜質濃度之曲線。 又，於使固體攝像裝置1多像素化時，將像素8細微化。然而，於圖5所示固體攝像裝置1中，在將像素8細微化時，除因上述之P型之雜質之擴散所致之N型半導體區域23之減少外，亦產生因像素8之細微化所致之N型半導體區域23之減少，故而有可能難以確保所需之飽和電荷量Qs。
針對於此，於第1實施形態之固體攝像裝置1中，如圖3所示，半導體層27構成為P型之雜質濃度為1e16/cm 3以下。因此，可抑制P型之雜質自半導體層27向光電轉換部21內之擴散，可抑制光電轉換部21內之N型半導體區域23之侵蝕。於圖3中例示未被P型之雜質侵蝕而將N型半導體區域23之寬度維持W 1之情形。因而，可抑制光電轉換部21中可蓄積之電荷量(飽和電荷量Qs)之降低。亦即，可提高光電轉換部21之飽和電荷量Qs。又，由於在使像素8細微化時，亦不會產生因P型之雜質之擴散所致之N型半導體區域23之減少，故可確保所需之飽和電荷量Qs，可較容易地實現固體攝像裝置1之多像素化。
[1-3 固體攝像裝置之製造方法] 其次，關於第1實施形態之固體攝像裝置1之製造方法進行說明。 首先，如圖6A所示，對於半導體基板12之正面S2，形成在形成溝渠部25之位置具有開口之遮罩30。繼而，經由遮罩30進行各向異性之乾式蝕刻，形成溝渠部25。如此，藉由利用FEOL步驟(前道步驟(Front-End-Of-Line)步驟)進行溝渠部25之形成，而利用後續之步驟中進行之熱處理，可使形成溝渠部25時之加工損傷恢復，可抑制白點、暗電流。繼而，於溝渠部25之側壁面S4使用共形摻雜(Conformal Doping)技術，如圖6B所示般形成光電轉換部21之N型半導體區域23。由於如上述般利用FEOL步驟進行溝渠部25之形成，故可將自溝渠部25之內部側導入N型之雜質之製程應用於N型半導體區域23之形成。作為摻雜N型之雜質之方法，例如可採用固相擴散法、電漿摻雜、離子佈植注入法。此外，於圖6B中，以點僅表現N型半導體區域23中於圖3中以深色表示之部分(僅N型之雜質濃度大之部分)。又，於圖6C～圖6H中亦使用同樣之表現。
繼而，如圖6C所示，於溝渠部25之側壁面S4使半導體晶體(例如矽(Si))進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成半導體層27。形成雜質濃度為1e16/cm 3以下之磊晶生長層，作為半導體層27。繼而，如圖6D所示，於由半導體層27被覆之溝渠部25之內部之空間依序埋入氧化矽(SiO)31及摻雜多晶矽32。繼而，如圖6E所示，於半導體基板12之正面S2側形成配線層20。繼而，於將包含半導體基板12及配線層20而構成之感測器基板與未圖示之邏輯基板接合之後，使用CMP技術，如圖6F所示般將半導體基板12自反面S3側研磨而薄壁化。 繼而，如圖6G所示，自溝渠部25內去除氧化矽31及摻雜多晶矽32。繼而，如圖6H所示，於溝渠部25內依序形成固定電荷膜13及絕緣膜14。繼而，如圖2所示，於絕緣膜14之反面S8依序形成遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。藉此，製造第1實施形態之固體攝像裝置1。
[1-4 變化例] (1)此外，於第1實施形態中，顯示了利用進行感測器基板與邏輯基板之接合、及半導體基板12之薄壁化之前之步驟(FEOL步驟)形成半導體層37之例，但可採用其他構成。例如，可採用在FEOL步驟後形成之構成。例如，首先，於進行上述之圖6A及圖6B所示之步驟之後，如圖7A所示，於溝渠部25之內部之空間依序埋入氧化矽(SiO)31及摻雜多晶矽32。繼而，如圖7B所示，於半導體基板12之正面S2側形成配線層20。繼而，於將包含半導體基板12及配線層20之感測器基板與未圖示之邏輯基板接合之後，使用CMP(Chemical Mechanical Polishing，化學機械研磨)技術，如圖7C所示，將半導體基板12自反面S3側研磨而薄壁化。
繼而，如圖7D所示，自溝渠部25內去除氧化矽(SiO)31及摻雜多晶矽32。繼而，如圖6G所示，於溝渠部25之側壁面S4使半導體晶體(例如矽(Si))進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成半導體層27。繼而，如圖6H所示，於溝渠部25內依序形成固定電荷膜13及絕緣膜14。繼而，如圖2所示，於絕緣膜14之反面S8依序形成遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。
＜2.第2實施形態：固體攝像裝置＞ [2-1 主要部分之構成] 其次，關於本揭示之第2實施形態之固體攝像裝置1進行說明。第2實施形態之固體攝像裝置1之整體構成因與圖1同樣，而省略圖示。圖8係顯示第2實施形態之固體攝像裝置1之剖面構成之圖。又，圖9顯示將圖8之區域D放大之情形之固體攝像裝置1之剖面構成之圖。於圖8、圖9中，對與圖2、圖3對應之部分賦予同一符號且省略重複說明。
於第2實施形態中，如圖8及圖9所示，於溝渠部25之內部之空間依序埋入絕緣膜33及被施加負偏壓電壓的導體部34而取代圖2所示之固定電荷膜13及絕緣膜14之點與第1實施形態不同。 半導體層27之內部側面S5係由絕緣膜33被覆。藉此，藉由絕緣膜33將導體部34與光電轉換部21(N型半導體區域23)絕緣。作為絕緣膜33之材料，可採用例如氧化矽(SiO)、高介電常數絕緣膜。 又，於由半導體層27及絕緣膜33被覆之溝渠部25之內部之槽狀之空間埋入導體部34。亦即，導體部34介隔著絕緣膜33沿著半導體層27之內部側面S5而配置。作為導體部34之材料，例如可採用添加硼(B)之多晶矽、金屬材料。又，對導體部34施加負偏壓電壓。藉此，如圖9所示，藉由導體部34，於半導體層27之導體部34側(內部側面S5側)誘發電洞(hole)而形成高電洞濃度狀態之部分(電洞誘發層27a)，實現溝渠部25之側壁之釘扎。藉由該釘扎，可抑制於溝渠部25之側壁產生之暗電流。作為負偏壓電壓向導體部34之施加方法，例如舉出自邏輯基板(未圖示)側饋電之方法、及自半導體基板12之反面S3側施加之方法。
[2-2 變化例] (1)此外，於第2實施形態中，顯示了將導體部34埋入於溝渠部25之內部之空間之例，但亦可採用其他構成。例如，如圖10及圖11所示，可採用導體部34以於溝渠部25之內部具有側壁部由導體部34形成之槽狀之空間之方式被覆溝渠部25之側壁面S4的構成。此處，多晶矽具有吸收光之性質。因此，例如，於以多晶矽形成圖8及圖9所示之導體部34之情形下，即於採用將多晶矽埋入溝渠部25之內部之空間之構成(填充之構成)之情形下，量子效率QE有可能降低。針對於此，於本變化例中，採用以在溝渠部25之內部具有槽狀之空間之方式形成導體部35的構成。因而，例如，於以多晶矽形成導體部34之情形下，可將多晶矽之量減少溝渠部25之內部之空間之份額，可抑制多晶矽對光之吸收。其結果，可抑制量子效率QE之降低。
＜3.第3實施形態：固體攝像裝置＞ [3-1 主要部分之構成] 其次，關於本揭示之第3實施形態之固體攝像裝置1進行說明。第3實施形態之固體攝像裝置1之整體構成因與圖1同樣，而省略圖示。圖12係顯示第3實施形態之固體攝像裝置1之剖面構成之圖。又，圖13係顯示將圖12之區域F放大之情形之固體攝像裝置1之剖面構成之圖。於圖12、圖13中，對與圖8、圖9對應之部分賦予同一符號且省略重複說明。
於第3實施形態中，如圖12及圖13所示，使用P型固相擴散層38而取代圖8所示之半導體層27之點與第2實施形態不同。 P型固相擴散層38係配置於溝渠部25內且被覆溝渠部25之側壁面S4之層。作為P型固相擴散層38，例如可採用向非摻雜之磊晶生長層藉由固相擴散導入P型之雜質(例如硼(B))而獲得之半導體層。藉由使用此半導體層，如圖13所示，P型固相擴散層38之N型之雜質濃度為1e16/cm 3以下(低數值)。藉由降低N型之雜質濃度，如圖14所示，P型固相擴散層38可將因P型固相擴散層38與N型半導體區域23之PN接面所致之電位梯度陡峭化。因此，可提高光電轉換部21之飽和電荷量Qs。於圖13中，重疊於N型半導體區域23及P型固相擴散層38以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。圖14係顯示電位分佈之圖。又，於圖14中，重疊於N型半導體區域23及P型固相擴散層38以虛線示出表示電位分佈之曲線。此外，圖13所示之N型及P型之雜質濃度之分佈例如可藉由利用Nano-SIMS進行解析而取得。
又，光電轉換部21在與P型固相擴散層38相接之區域具有N型半導體區域23。作為N型半導體區域23，例如，使用自半導體基板12之正面S2側離子注入N型之雜質而獲得之半導體區域。藉此，如圖13所示，N型半導體區域23之N型之雜質濃度於距正面S2之各深度處為一定。此外，於圖12中例示省略圖8所示之固定電荷膜13之情形。 又，包含元件分離部26之反面S3側之部分(以下亦稱為「第1元件分離部26a」)、及正面S2側之部分(以下亦稱為「第2元件分離部26b」)而構成。第2元件分離部26b之寬度形成為較第1元件分離部26a之寬度為寬廣。又，於第2元件分離部26b之內部埋入絕緣材料39。
此處，例如，如圖15所示，於使用自溝渠部25之側壁面S4向N型半導體區域23內離子注入P型之雜質而獲得之P型半導體區域55，而取代P型固相擴散層38之情形下，於P型半導體區域55中混合N型之雜質，如圖16所示，因P型半導體區域55與N型半導體區域23之PN接面所致之電位梯度變得緩和。因此，光電轉換部21之飽和電荷量Qs有可能降低。於圖15中，重疊於N型半導體區域23及P型半導體區域55以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。圖16係顯示電位分佈之圖。又，於圖16中，重疊於N型半導體區域23及P型半導體區域55以虛線示出表示電位分佈之曲線。
針對於此，於第1實施形態之固體攝像裝置1中，如圖13所示，P型固相擴散層38之N型之雜質濃度設為1e16/cm 3以下。因此，可防止於P型固相擴散層38中混合N型之雜質，可將因P型固相擴散層38與N型半導體區域23之PN接面所致之電位梯度陡峭化，可提高光電轉換部21之飽和電荷量Qs。又，於使像素8細微化時，亦可確保所需之飽和電荷量Qs，可較容易地實現固體攝像裝置1之多像素化。
[3-2 固體攝像裝置之製造方法] 其次，關於第3實施形態之固體攝像裝置1之製造方法進行說明。 首先，如圖17A所示，準備P型之半導體基板12，自準備之半導體基板12之正面S2側離子注入N型之雜質(例如磷(P)、砷(As))，形成N型半導體區域23。N型半導體區域23於距正面S2之各深度處，N型之雜質濃度為一定。繼而，對於半導體基板12之正面S2，形成在形成溝渠部25之位置具有開口之遮罩40。遮罩40係積層氮化矽(SiN)膜41及氧化矽(SiO)膜42而構成。繼而，經由遮罩40進行各向異性之乾式蝕刻，形成溝渠部25。
繼而，如圖17B所示，於溝渠部25之側壁面S4使半導體晶體(矽(Si))進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成半導體層43。半導體層43之形成僅於以氮化矽膜41覆蓋溝渠部25之正面S2側而形成第1元件分離部26a(參照圖12)之位置進行。形成雜質濃度為1e16/cm 3以下之非摻雜之磊晶生長層，作為半導體層43。繼而，如圖17C所示，使用固相擴散法，自溝渠部25內向半導體層43摻雜P型之雜質(例如硼(B))，形成P型固相擴散層38。亦即，使半導體層43變化為P型固相擴散層38。藉此，可防止於P型固相擴散層38中混合N型之雜質，可將P型固相擴散層38之N型之雜質之濃度設為1e16/cm 3以下。
繼而，如圖17D所示，於由P型固相擴散層38被覆之溝渠部25之內部之空間依序埋入氧化矽(SiO)44及摻雜多晶矽45。氧化矽44之埋入係以被覆P型固相擴散層38之側面之方式進行。又，摻雜多晶矽45之埋入進行至摻雜多晶矽45覆蓋遮罩40之正面S10整體為止。繼而，如圖17E所示，進行回蝕，自遮罩40之正面S10、及溝渠部25內之埋入絕緣材料39(參照圖12)之位置去除摻雜多晶矽45。繼而，如圖17F所示，於溝渠部25之正面S2側埋入絕緣材料46。絕緣材料46之埋入進行至絕緣材料46覆蓋遮罩40之正面S10整體為止。繼而，如圖17G所示，使用CMP技術，自正面S11側研磨絕緣材料46，形成絕緣材料39。藉由此步序，形成圖12所示之元件分離部26。繼而，如圖12所示，形成絕緣膜14、遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。藉此，製造圖12所示之固體攝像裝置1。
其次，關於固體攝像裝置1之另一製造方法進行說明。此外，如圖18I所示，利用該製造方法形成之情形之第2元件分離部26b之構成為與利用上述之形成方法形成之情形第2元件分離部26b之構成略有不同之構成。 首先，如圖18A所示，與上述之形成方法同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩(未圖示)進行蝕刻，形成溝渠部25。繼而，如圖18B所示，於溝渠部25之側壁面S4等使半導體晶體進行磊晶生長，以連續被覆溝渠部25之側壁面S4整體及底面、以及半導體基板12之正面S2之方式，於溝渠部25內及半導體基板12之正面S2形成半導體層43。形成雜質濃度為1e16/cm 3以下之非摻雜之磊晶生長層，作為半導體層43。繼而，如圖18C所示，使用固相擴散法，自溝渠部25內等向半導體層43摻雜P型之雜質(例如硼(B))，形成P型固相擴散層38。亦即，使半導體層43變化為P型固相擴散層38。藉此，可防止於P型固相擴散層38中混合N型之雜質，可將P型固相擴散層38之N型之雜質之濃度設為1e16/cm 3以下。
繼而，如圖18D所示，於由P型固相擴散層38被覆之溝渠部25之內部之空間依序埋入氧化矽(SiO)44及摻雜多晶矽45。氧化矽44之埋入係以被覆P型固相擴散層38之側面之方式進行。又，摻雜多晶矽45之埋入進行至摻雜多晶矽45覆蓋氧化矽44之正面S12整體為止。繼而，如圖18E所示，使用CMP技術或回蝕，自半導體基板12之正面S2側進行研磨等，使半導體基板12之正面S2露出。繼而，如圖18F所示，對於半導體基板12之正面S2，形成在形成第2元件分離部26b(參照圖12)之位置具有開口之遮罩47。遮罩47係積層氮化矽(SiN)膜48及氧化矽(SiO)膜49而構成。繼而，如圖18G所示，經由遮罩47進行蝕刻，形成溝渠部25中之形成第2元件分離部26b(參照圖12)之部分(以下亦稱為「溝渠部50」)。繼而，如圖18H所示，於溝渠部50內埋入絕緣材料46。絕緣材料46之埋入進行至絕緣材料46覆蓋遮罩47之正面S10整體為止。繼而，如圖18I所示，使用CMP技術，自正面S11側研磨絕緣材料46，形成圖12所示之絕緣材料39。藉由此步序，形成圖12所示之元件分離部26。繼而，如圖12所示，形成絕緣膜14、遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。藉此，製造圖12所示之固體攝像裝置1。
[3-3 變化例] (1)此外，於第3實施形態中，顯示了具有N型半導體區域23作為光電轉換部21之N型之區域之例，但亦可採用其他構成。例如，如圖19及圖20所示，作為N型半導體區域23之一部分，可採用在光電轉換部21中之與溝渠部25相接之區域具有N型之雜質濃度較高之N型之半導體區域(以下亦稱為「N+型半導體區域51」)之構成。藉此，於P型固相擴散層38與N+型半導體區域51(N型之雜質濃度較高之區域)形成PN接面，故而可將電位梯度更陡峭化，可增大光電轉換部21之飽和電荷量Qs。於圖20中，重疊於N型半導體區域23及P型固相擴散層38以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。
關於採用此構成之情形之元件分離部26之形成方法進行說明。於採用與圖17A～圖17G所示之製造方法同樣之形成方法之情形下，首先，與圖17A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩40進行蝕刻，形成溝渠部25。繼而，如圖21所示，自溝渠部25內離子注入N型之雜質，於溝渠部25之側壁面S4及底面形成N+型半導體區域51。繼而，與圖17B所示之步驟同樣，於溝渠部25之側壁面S4使半導體晶體進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成半導體層43。之後，藉由經由圖17C～圖17G所示之步驟，形成圖19所示之元件分離部26。
又，於採用與圖18A～圖18I所示之元件分離部26之形成方法同樣之形成方法之情形下，首先，與圖18A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩(未圖示)進行蝕刻，形成溝渠部25。繼而，如圖22A所示，自溝渠部25內離子注入N型之雜質，於溝渠部25之側壁面S4整體及底面形成N+型半導體區域51。繼而，與如圖18B所示之步驟同樣，於溝渠部25之側壁面S4使半導體晶體進行磊晶生長，以連續被覆溝渠部25之側壁面S4整體及底面、以及半導體基板12之正面S2之方式，於溝渠部25內及半導體基板12之正面S2形成半導體層43。之後，藉由經由圖18C～圖18I所示之步驟，形成圖22B所示之元件分離部26。此外，如圖22B所示，利用該形成方法形成之情形之第2元件分離部26b之構成為與利用上述之形成方法形成之情形之第2元件分離部26b之構成(圖19之第2元件分離部26b之構成)略有不同之構成。
(2)又，於第3實施形態中，顯示了具有P型固相擴散層38作為元件分離部26之P型之層之例，但亦可採用其他構成。例如，如圖23及圖24所示，可採用具有藉由添加P型之雜質下之磊晶生長而形成之P型磊晶生長層52而取代P型固相擴散層38之構成。此處，例如，於使用自溝渠部25內離子注入P型之雜質而形成之層而取代P型磊晶生長層52之情形下，於形成該層時有可能向N型半導體區域23離子注入P型之雜質。針對於此，於使用P型磊晶生長層52之情形下，在形成P型磊晶生長層52時，如圖24所示，於N型半導體區域23中不會混入P型之雜質。因此，於P型之雜質濃度低之N型半導體區域23與P型磊晶生長層52形成PN接面，故而可將電位梯度更陡峭化，可增大光電轉換部21之飽和電荷量Qs。於圖24中，重疊於N型半導體區域23及P型固相擴散層38以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。
關於採用此構成之情形之元件分離部26之形成方法進行說明。於採用與圖17A～圖17G所示之製造方法同樣之形成方法之情形下，首先，與圖17A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩40進行蝕刻，形成溝渠部25。繼而，如圖25所示，於溝渠部25之側壁面S4，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成P型磊晶生長層52。之後，藉由省略圖17C所示之步驟，且經由圖17D～圖17G所示之步驟，形成圖23所示之元件分離部26。
又，於採用與圖18A～圖18I所示之元件分離部26之形成方法同樣之形成方法之情形下，首先，與圖18A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩(未圖示)進行蝕刻，形成溝渠部25。繼而，如圖26A所示，於溝渠部25之側壁面S4等，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以連續被覆溝渠部25之側壁面S4整體及底面、以及半導體基板12之正面S2之方式，於溝渠部25內及半導體基板12之正面S2形成P型磊晶生長層52。之後，藉由省略圖18C所示之步驟，且經由圖18D～圖18I所示之步驟，形成圖26B所示之元件分離部26。此外，如圖26B所示，利用該形成方法形成之情形之第2元件分離部26b之構成為與利用上述之形成方法形成之情形之第2元件分離部26b之構成(圖23之第2元件分離部26b之構成)略有不同之構成。
(3)又，例如，如圖27及圖28所示，可將上述之變化例(1)(2)組合，設為具有圖19所示之N+型半導體區域51、及圖23所示之P型磊晶生長層52之構成。藉此，可增大光電轉換部21之飽和電荷量Qs。於圖28中，重疊於N型半導體區域23及P型固相擴散層38以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。 關於採用此構成之情形之元件分離部26之形成方法進行說明。於採用與圖17A～圖17G所示之製造方法同樣之形成方法之情形下，首先，與圖17A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩40進行蝕刻，形成溝渠部25。繼而，與如圖21所示之步驟同樣，自溝渠部25內離子注入N型之雜質，於溝渠部25之側壁面S4及底面形成N+型半導體區域51。繼而，如圖29所示，於溝渠部25之側壁面S4，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成P型磊晶生長層52。之後，藉由省略圖17C所示之步驟，且經由圖17D～圖17G所示之步驟，形成圖27所示之元件分離部26。
又，於採用與圖18A～圖18I所示之元件分離部26之形成方法同樣之形成方法之情形下，首先，與圖18A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩(未圖示)進行蝕刻，形成溝渠部25。繼而，與如圖22A所示之步驟同樣，自溝渠部25內離子注入N型之雜質，於溝渠部25之側壁面S4整體及底面形成N+型半導體區域51。繼而，如圖30A所示，於溝渠部25之側壁面S4等，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以連續被覆溝渠部25之側壁面S4整體及底面、以及半導體基板12之正面S2之方式，於溝渠部25內及半導體基板12之正面S2形成P型磊晶生長層52。之後，藉由省略圖18C所示之步驟，且經由圖18D～圖18I所示之步驟，形成圖30B所示之元件分離部26。此外，如圖30B所示，利用該形成方法形成之情形之第2元件分離部26b之構成為與利用上述之形成方法形成之情形之第2元件分離部26b之構成(圖27之第2元件分離部26b之構成)略有不同之構成。
＜4.第4實施形態：固體攝像裝置＞ [4-1 主要部分之構成] 其次，關於本揭示之第4實施形態之固體攝像裝置1進行說明。第4實施形態之固體攝像裝置1之整體構成因與圖1同樣，而省略圖示。圖31係顯示第4實施形態之固體攝像裝置1之剖面構成之圖。又，圖32係顯示將圖31之區域J放大之情形之固體攝像裝置1之剖面構成之圖。於圖31、圖32中，對與圖12、圖13對應之部分賦予同一符號且省略重複說明。
於第4實施形態中，如圖31及圖32所示，使用N型磊晶生長層53及P型磊晶生長層54而取代圖12所示之P型固相擴散層38之點與第3實施形態不同。N型磊晶生長層53及P型磊晶生長層54依序積層於溝渠部25之側壁面S4。 N型磊晶生長層53係配置於溝渠部25內且被覆溝渠部25之側壁面S4之層。作為N型磊晶生長層53，例如，可採用藉由添加N型之雜質下之磊晶生長而形成之磊晶生長層。藉由使用此磊晶生長層，如圖31所示，N型磊晶生長層53之P型之雜質濃度為1e16/cm 3以下。藉由降低P型之雜質濃度，而N型磊晶生長層53可將因N型磊晶生長層53與P型磊晶生長層54之PN接面所致之電位梯度陡峭化。因此，可提高光電轉換部21之飽和電荷量Qs。於圖31中，重疊於N型半導體區域23、N型磊晶生長層53及P型磊晶生長層54以虛線示出表示N型之雜質濃度之曲線，以一點鏈線示出表示P型之雜質濃度之曲線。
P型磊晶生長層54係配置於由N型磊晶生長層53被覆之溝渠部25之內部之空間，且與N型磊晶生長層53相接之層。藉此，P型磊晶生長層54積層於N型磊晶生長層53之溝渠部25寬度方向中心側之面，與N型磊晶生長層53形成PN接面。作為P型磊晶生長層54，例如可採用藉由添加P型之雜質下之磊晶生長而形成之磊晶生長層。藉由使用此磊晶生長層，如圖31所示，P型磊晶生長層54之N型之雜質濃度為1e16/cm 3以下。藉由降低N型之雜質濃度，P型磊晶生長層54可將因PN接面所致之電位梯度更陡峭化。因此，可更抑制光電轉換部21之飽和電荷量Qs之降低。此外，於圖12中例示省略圖8所示之固定電荷膜13之情形。
[4-2 固體攝像裝置之製造方法] 其次，關於第4實施形態之固體攝像裝置1之製造方法進行說明。 於採用與圖17A～圖17G所示之製造方法同樣之製造方法之情形下，與圖17A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩40進行蝕刻，形成溝渠部25。繼而，如圖33A所示，於溝渠部25之側壁面S4，一面添加N型之雜質，一面使半導體晶體進行磊晶生長，以被覆溝渠部25之側壁面S4及底面之方式，於溝渠部25內形成N型磊晶生長層53。繼而，如圖33B所示，於N型磊晶生長層53之溝渠部25寬度方向中心側之面(以下亦稱為「中心側面S13」)，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以被覆N型磊晶生長層53之中心側面S13之方式，於溝渠部25內形成P型磊晶生長層54。之後，藉由省略圖17C所示之步驟，且經由圖17D～圖17G所示之步驟，形成圖31所示之元件分離部26。繼而，如圖31所示，形成絕緣膜14、遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。藉此，製造圖31所示之固體攝像裝置1。
又，於採用與圖18A～圖18I所示之固體攝像裝置1之製造方法同樣之製造方法之情形下，首先，與圖18A所示之步驟同樣，向P型之半導體基板12離子注入N型之雜質，形成N型半導體區域23。繼而，自半導體基板12之正面S2側經由遮罩(未圖示)進行蝕刻，形成溝渠部25。繼而，如圖34A所示，於溝渠部25之側壁面S4等，一面添加N型之雜質，一面使半導體晶體進行磊晶生長，以連續被覆溝渠部25之側壁面S4整體及底面、以及半導體基板12之正面S2之方式，於溝渠部25內及半導體基板12之正面S2形成N型磊晶生長層53。繼而，如圖34B所示，於N型磊晶生長層53之溝渠部25寬度方向中心側之面(中心側面S13)等，一面添加P型之雜質，一面使半導體晶體進行磊晶生長，以連續被覆N型磊晶生長層53之中心側面S13整體之方式，於溝渠部25內等形成P型磊晶生長層54。之後，藉由省略圖18C所示之步驟，且經由圖18D～圖18I所示之步驟，形成圖34C所示之元件分離部26。此外，如圖34C所示，利用該製造方法形成之情形之第2元件分離部26b之構成為與利用上述之製造方法形成之情形之第2元件分離部26b之構成(圖31之第2元件分離部26b之構成)略有不同之構成。繼而，如圖31所示，形成絕緣膜14、遮光膜15、平坦化膜16、彩色濾光器層18及微透鏡陣列19。藉此，製造圖31所示之固體攝像裝置1。
[4-3 變化例] (1)此外，本技術除了作為上述之影像感測器之固體攝像裝置以外，亦可應用於亦包含被稱為ToF(Time of Flight，飛行時間)感測器之測定距離之測距感測器等之所有光檢測裝置。測距感測器係向物體發出照射光，檢測該照射光由物體之表面反射而返回而來之反射光，基於自發出照射光起直至接收到反射光為止之飛行時間來算出與物體相隔之距離的感測器。可採用上述之像素8之構造，作為該測距感測器之受光像素構造。
＜5.第5實施形態：對於電子機器之應用例＞ 本揭示之技術(本技術)可應用於各種電子機器。 圖35係顯示作為應用本技術之電子機器之攝像裝置(數位靜態相機、視訊攝影機等)之概略性構成之一例之圖。 如圖35所示，攝像裝置1000具備：透鏡群1001、固體攝像裝置1002(第1實施形態之固體攝像裝置1)、DSP(Digital Signal Processor，數位信號處理器)電路1003、訊框記憶體1004、監視器1005、及記憶體1006。DSP電路1003、訊框記憶體1004、監視器1005及記憶體1006經由匯流排線1007相互連接。
透鏡群1001將來自被攝體之入射光(像光)導引至固體攝像裝置1002，並成像於固體攝像裝置1002之光入射面(像素區域)。 固體攝像裝置1002包含上述之第1實施形態之CMOS影像感測器。固體攝像裝置1002將藉由透鏡群1001成像於光入射面上之入射光之光量以像素單位轉換成電信號並作為像素信號供給至DSP電路1003。 DSP電路1003對自固體攝像裝置1002供給之像素信號進行規定之圖像處理。而後，DSP電路1003將圖像處理後之圖像信號以訊框單位供給至訊框記憶體1004，並暫時記憶於訊框記憶體1004。 監視器1005例如包含液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置。監視器1005基於暫時記憶於訊框記憶體1004之訊框單位之像素信號，顯示被攝體之圖像(動畫)。 記憶體1006包含DVD、快閃記憶體等。記憶體1006讀出並記錄暫時記憶於訊框記憶體1004之訊框單位之像素信號。
此外，可應用固體攝像裝置1之電子機器不限於攝像裝置1000，亦可應用於其他電子機器。又，作為固體攝像裝置1002，採用使用第1實施形態之固體攝像裝置1之構成，但亦可採用其他構成。例如，可採用使用第2～第4實施形態之固體攝像裝置1、及第2～第4實施形態之變化例之固體攝像裝置1等應用本技術之其他光檢測裝置之構成。
此外，本揭示可為如以下之構成。 (1) 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之半導體層、及配置於由前述半導體層被覆之前述溝渠部之內部之空間之功能層；且 前述光電轉換部在與前述半導體層相接之區域具有N型半導體區域； 前述半導體層之P型之雜質濃度為1e16/cm 3以下； 前述功能層係於前述半導體層之前述功能層側誘發電洞之層。 (2) 如前述(1)之光檢測裝置，其中前述N型半導體區域於前述半導體層與前述N型半導體區域之界面中具有N型之雜質濃度之峰值。 (3) 如前述(1)或(2)之光檢測裝置，其中前述功能層係沿著前述半導體層之面中之遠離前述溝渠部之側壁面之側之面配置、且具有負固定電荷之固定電荷膜。 (4) 如前述(1)或(2)之光檢測裝置，其中前述功能層係沿著前述半導體層之面中之遠離前述溝渠部之側壁面之側之面配置、且被施加負偏壓電壓之導體部。 (5) 如前述(4)之光檢測裝置，其中前述導體部以於前述溝渠部之內部具有側壁由前述導體部形成之槽狀之空間之方式，被覆前述溝渠部之側壁面。 (6) 如前述(4)之光檢測裝置，其中前述半導體層係與前述半導體基板在不同之時序下形成之半導體層。 (7) 如前述(4)之光檢測裝置，其中前述半導體層係磊晶生長層。 (8) 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、及配置於前述溝渠部內且被覆前述溝渠部之側壁面之P型固相擴散層；且 前述光電轉換部在與前述P型固相擴散層相接之區域具有N型半導體區域； 前述P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。 (9) 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之N型磊晶生長層、及配置於由前述N型磊晶生長層被覆之前述溝渠部之內部之空間且與前述N型磊晶生長層相接之P型磊晶生長層；且 前述N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下； 前述P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。 (10) 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之半導體層、及配置於由前述半導體層被覆之前述溝渠部之內部之空間之功能層；且前述光電轉換部在與前述半導體層相接之區域具有N型半導體區域；前述半導體層之P型之雜質濃度為1e16/cm 3以下；前述功能層係於前述半導體層之前述功能層側誘發電洞之層。 (11) 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、及配置於前述溝渠部內且被覆前述溝渠部之側壁面之P型固相擴散層；且前述光電轉換部在與前述P型固相擴散層相接之區域具有N型半導體區域；前述P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。 (12) 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之N型磊晶生長層、及配置於由前述N型磊晶生長層被覆之前述溝渠部之內部之空間且與前述N型磊晶生長層相接之P型磊晶生長層；且前述N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下；前述P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。 (13) 一種光檢測裝置之製造方法，其包含以下步驟： 於半導體基板形成溝渠部； 藉由磊晶生長，於前述溝渠部之側壁面形成雜質濃度為1e16/cm 3以下之磊晶生長層；及 藉由固相擴散，自前述溝渠部內向前述磊晶生長層摻雜P型之雜質。 (14) 一種光檢測裝置之製造方法，其包含以下步驟： 於半導體基板形成溝渠部； 藉由添加N型之雜質下之磊晶生長，於前述溝渠部之側壁面形成P型之雜質濃度為1e16/cm 3以下之N型磊晶生長層；及 藉由添加P型之雜質下之磊晶生長，於前述N型磊晶生長層之前述溝渠部寬度方向中心側之面形成N型之雜質濃度為1e16/cm 3以下之P型磊晶生長層。
1, 1002:固體攝像裝置 2:像素區域 3:垂直驅動電路 4:行信號處理電路 5:水平驅動電路 6:輸出電路 7:控制電路 8:像素 9:像素驅動配線 10:垂直信號線 11:水平信號線 12:半導體基板 13:固定電荷膜 14, 33:絕緣膜 15:遮光膜 16:平坦化膜 17:受光層 18:彩色濾光器層 19:微透鏡陣列 20:配線層 21:光電轉換部 22, 24, 55:P型半導體區域 23:N型半導體區域 25, 50:溝渠部 26:元件分離部 26a:第1元件分離部 26b:第2元件分離部 27, 43:半導體層 27a:電洞誘發層 28:彩色濾光器 29:微透鏡 30, 40, 47:遮罩 31, 44:氧化矽 32, 45:摻雜多晶矽 34:導體部 35:導體部 37:半導體層 38:P型固相擴散層 39, 46:絕緣材料 41, 48:氮化矽膜 42, 49:氧化矽膜 51:N+型半導體區域 52, 54:P型磊晶生長層 53:N型磊晶生長層 1000:攝像裝置 1001:透鏡群 1003:DSP電路 1004:訊框記憶體 1005:監視器 1006:記憶體 1007:匯流排線 A-A, C-C:線 B, D, E, F, G, H, I, J:區域 Qs:飽和電荷量 S1, S3, S7, S8:反面 S2, S10, S11, S12:正面 S4:側壁面 S5:內部側面 S13:中心側面 W 1, W 2:寬度
圖1係顯示第1實施形態之固體攝像裝置之整體構成之圖。 圖2係顯示沿圖1之A-A線剖視時之固體攝像裝置之剖面構成之圖。 圖3係顯示將圖2之區域B放大之情形之固體攝像裝置之剖面構成之圖。 圖4係顯示圖3之C-C線之位置處之N型之雜質濃度之分佈之圖。 圖5係顯示半導體層為P型之情形之固體攝像裝置之剖面構成之圖。 圖6A係顯示固體攝像裝置之製造方法之圖。 圖6B係顯示固體攝像裝置之製造方法之圖。 圖6C係顯示固體攝像裝置之製造方法之圖。 圖6D係顯示固體攝像裝置之製造方法之圖。 圖6E係顯示固體攝像裝置之製造方法之圖。 圖6F係顯示固體攝像裝置之製造方法之圖。 圖6G係顯示固體攝像裝置之製造方法之圖。 圖6H係顯示固體攝像裝置之製造方法之圖。 圖7A係顯示變化例之固體攝像裝置之製造方法之圖。 圖7B係顯示變化例之固體攝像裝置之製造方法之圖。 圖7C係顯示變化例之固體攝像裝置之製造方法之圖。 圖7D係顯示變化例之固體攝像裝置之製造方法之圖。 圖8係顯示第2實施形態之固體攝像裝置之剖面構成之圖。 圖9係顯示將圖8之區域D放大之情形之固體攝像裝置之剖面構成之圖。 圖10係顯示變化例之固體攝像裝置之剖面構成之圖。 圖11係顯示將圖10之區域E放大之情形之固體攝像裝置之剖面構成之圖。 圖12係顯示第3實施形態之固體攝像裝置之剖面構成之圖。 圖13係顯示將圖12之區域F放大之情形之固體攝像裝置之剖面構成之圖。 圖14係顯示電位分佈之圖。 圖15係顯示具有P型半導體區域之情形之固體攝像裝置之剖面構成之圖。 圖16係顯示電位分佈之圖。 圖17A係顯示元件分離部之形成方法之圖。 圖17B係顯示元件分離部之形成方法圖。 圖17C係顯示元件分離部之形成方法之圖。 圖17D係顯示元件分離部之形成方法之圖。 圖17E係顯示元件分離部之形成方法之圖。 圖17F係顯示元件分離部之形成方法之圖。 圖17G係顯示元件分離部之形成方法之圖。 圖18A係顯示元件分離部之形成方法之圖。 圖18B係顯示元件分離部之形成方法之圖。 圖18C係顯示元件分離部之形成方法之圖。 圖18D係顯示元件分離部之形成方法之圖。 圖18E係顯示元件分離部之形成方法之圖。 圖18F係顯示元件分離部之形成方法之圖。 圖18G係顯示元件分離部之形成方法之圖。 圖18H係顯示元件分離部之形成方法之圖。 圖18I係顯示元件分離部之形成方法之圖。 圖19係顯示變化例之固體攝像裝置之剖面構成之圖。 圖20係顯示將圖19之區域G放大之情形之固體攝像裝置之剖面構成之圖。 圖21係顯示元件分離部之形成方法之圖。 圖22A係顯示元件分離部之形成方法之圖。 圖22B係顯示元件分離部之形成方法之圖。 圖23係顯示變化例之固體攝像裝置之剖面構成之圖。 圖24係顯示將圖23之區域H放大之情形之固體攝像裝置之剖面構成之圖。 圖25係顯示元件分離部之形成方法之圖。 圖26A係顯示元件分離部之形成方法之圖。 圖26B係顯示元件分離部之形成方法之圖。 圖27係顯示變化例之固體攝像裝置之剖面構成之圖。 圖28係顯示將圖27之區域I放大之情形之固體攝像裝置之剖面構成之圖。 圖29係顯示元件分離部之形成方法之圖。 圖30A係顯示元件分離部之形成方法之圖。 圖30B係顯示元件分離部之形成方法之圖。 圖31係顯示第4實施形態之固體攝像裝置之剖面構成之圖。 圖32係顯示將圖31之區域J放大之情形之固體攝像裝置之剖面構成之圖。 圖33A係顯示元件分離部之形成方法之圖。 圖33B係顯示元件分離部之形成方法之圖。 圖34A係顯示元件分離部之形成方法之圖。 圖34B係顯示元件分離部之形成方法之圖。 圖34C係顯示元件分離部之形成方法之圖。 圖35係顯示第5實施形態之電子機器之整體構成之圖。
1:固體攝像裝置
8:像素
12:半導體基板
13:固定電荷膜
14:絕緣膜
15:遮光膜
16:平坦化膜
17:受光層
18:彩色濾光器層
19:微透鏡陣列
20:配線層
21:光電轉換部
22,24:P型半導體區域
23:N型半導體區域
25:溝渠部
26:元件分離部
27:半導體層
28:彩色濾光器
29:微透鏡
B:區域
S1,S3,S7,S8:反面
S2:正面
S4:側壁面
S5:內部側面

Claims (14)

  1. 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之半導體層、及配置於由前述半導體層被覆之前述溝渠部之內部之空間之功能層；且 前述光電轉換部在與前述半導體層相接之區域具有N型半導體區域； 前述半導體層之P型之雜質濃度為1e16/cm 3以下； 前述功能層係於前述半導體層之前述功能層側誘發電洞之層。
  2. 如請求項1之光檢測裝置，其中前述N型半導體區域於前述半導體層與前述N型半導體區域之界面中具有N型之雜質濃度之峰值。
  3. 如請求項1之光檢測裝置，其中前述功能層係沿著前述半導體層之面中之遠離前述溝渠部之側壁面之側之面配置、且具有負固定電荷之固定電荷膜。
  4. 如請求項1之光檢測裝置，其中前述功能層係沿著前述半導體層之面中之遠離前述溝渠部之側壁面之側之面配置、且被施加負偏壓電壓之導體部。
  5. 如請求項4之光檢測裝置，其中前述導體部以於前述溝渠部之內部具有側壁由前述導體部形成之槽狀之空間之方式，被覆前述溝渠部之側壁面。
  6. 如請求項1之光檢測裝置，其中前述半導體層係與前述半導體基板在不同之時序下形成之半導體層。
  7. 如請求項6之光檢測裝置，其中前述半導體層係磊晶生長層。
  8. 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、及配置於前述溝渠部內且被覆前述溝渠部之側壁面之P型固相擴散層；且 前述光電轉換部在與前述P型固相擴散層相接之區域具有N型半導體區域； 前述P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。
  9. 一種光檢測裝置，其包含： 半導體基板，其形成有複數個光電轉換部；及 元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之N型磊晶生長層、及配置於由前述N型磊晶生長層被覆之前述溝渠部之內部之空間且與前述N型磊晶生長層相接之P型磊晶生長層；且 前述N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下； 前述P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。
  10. 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之半導體層、及配置於由前述半導體層被覆之前述溝渠部之內部之空間之功能層；且前述光電轉換部在與前述半導體層相接之區域具有N型半導體區域；前述半導體層之P型之雜質濃度為1e16/cm 3以下；前述功能層係於前述半導體層之前述功能層側誘發電洞之層。
  11. 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、及配置於前述溝渠部內且被覆前述溝渠部之側壁面之P型固相擴散層；且前述光電轉換部在與前述P型固相擴散層相接之區域具有N型半導體區域；前述P型固相擴散層之N型之雜質濃度為1e16/cm 3以下。
  12. 一種電子機器，其包含光檢測裝置，該光檢測裝置包含：半導體基板，其形成有複數個光電轉換部；以及元件分離部，其具有：形成於前述半導體基板中之前述光電轉換部間之溝渠部、配置於前述溝渠部內且被覆前述溝渠部之側壁面之N型磊晶生長層、及配置於由前述N型磊晶生長層被覆之前述溝渠部之內部之空間且與前述N型磊晶生長層相接之P型磊晶生長層；且前述N型磊晶生長層之P型之雜質濃度為1e16/cm 3以下；前述P型磊晶生長層之N型之雜質濃度為1e16/cm 3以下。
  13. 一種光檢測裝置之製造方法，其包含以下步驟： 於半導體基板形成溝渠部； 藉由磊晶生長，於前述溝渠部之側壁面形成雜質濃度為1e16/cm 3以下之磊晶生長層；及 藉由固相擴散，自前述溝渠部內向前述磊晶生長層摻雜P型之雜質。
  14. 一種光檢測裝置之製造方法，其包含以下步驟： 於半導體基板形成溝渠部； 藉由添加N型之雜質下之磊晶生長，於前述溝渠部之側壁面形成P型之雜質濃度為1e16/cm 3以下之N型磊晶生長層；及 藉由添加P型之雜質下之磊晶生長，於前述N型磊晶生長層之前述溝渠部寬度方向中心側之面形成N型之雜質濃度為1e16/cm 3以下之P型磊晶生長層。
TW112133241A 2022-09-06 2023-09-01 光檢測裝置、電子機器及光檢測裝置之製造方法 TW202418572A (zh)

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