JPS6051081A - 半導体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は光学的手段により、その表面に像を投影し、光
信号を電気信号に変換して映像信号を得る半導体撮像装
置に関し、静電誘導トランジスタおよび電界効果トラン
ジスタを使用する半導体撮像装置、さらに詳しく君えば
画素間の信号分離に改良を施した半導体撮像装置に関す
るものである。

（従来技術） 従来の半導体撮像装置の光電セルは光検出用フオドダイ
オード′とスイッチング用のＭＯＳトランジスタにより
構成されている。

したがって、光検出をフォトダイオードで行うため光電
変換感度は低い。

この問題を解決するために光検出に光電変換感度の大き
い静電誘導トランジスタ（または電界効果トランジスタ
）を用いて、ゲート領域に光キャリアをＭＭし、このゲ
ート領域のポテンシャルに応してソース・ドレイン間の
電流を制御し、高い出力信号を取り出すことのできる半
導体撮像装置が提案され、特開昭５５−１５２２９号公
報に基本的な装置が開示されている。

第１図（ａ）は前記撮像装置の一実施例で、一画素セル
部の断面および動作に必要な回路を示す図である。

実際には、平板状の基板に各画素を構成する光電セルが
マトリクス状に配置されている。

個々の光電セルは、Ｎ＋Ｓｔ基板（ソース）■上にＮ〜
エピタキシャル層２が形成されており、Ｎ層２内にＰ＋
層ゲート領域３とＮ＋）ルイン領域４が形成され、ドレ
イン上にドレイン電極５が形成されている。

さらにゲート領域の少なくとも一部には、絶縁膜６を介
してゲート電極７が形成されている。また基板１の下部
にはトレイン電極１０が設けられている。ここでＮ一層
２の不純物濃度は十分低く選ばれて、Ｐ＋層ゲート領域
３がソースに対してゼロバイアス（または逆バイアス）
にあってもチャンネルがピンチオフし、電位障壁が生し
、かつＦルイン電圧によっても電位障壁が制御される。

第１図（ｂ）は（ａ）の変形であり、基板１をトレイン
とした場合の実施例である。

すなわち、静電誘導トランジスタが形成されている。ゲ
ート部に絶縁膜６を介して形成されるキャパシタの値は
ゲート・ソース間容量に対して信号電荷がソース・トレ
イン間の電流を十分制御できるように選ばれている。

次に前記光電セル多数個から形成される半導体撮像装置
の基本的動作について第１図（ａ）の構成をもとに説明
する。

第２図は前記光電セル（画素セル）多数個から形成され
る２次元の半導体撮像装置の等価回路図である。

各列線は列線選択用のパルスφＧ１〜Ｉｎ印加用の回路
２８に接続され、各列の画素セルのゲート部に（＝Ｊ加
主キヤパシタ介して接続されている。

各行線は、各行のドレイン電極に接続され、一方は各行
毎に設けられたスイッチングトランジスタφＳ１〜φＳ
ｎを介して、出力回路である負荷抵抗ＲＬおよび電源Ｖ
Ｄに接続されている。

また各行のスイッチングトランジスタのゲート（または
ベース）は行線選択用のパルス−Ｓ１〜ｎ印加用の回路
２９に接続されている。

したがって、１つの列線および行線にパルスを印加する
ことにより任意の画素セルの信号を読み出すごとができ
る。

またシリアルなビデオ出力を得んとする場合には、例え
ば列線選択用のパルスφＧをある列に印加しあらかしめ
充電されていたある列線の各画素セルを光信号に応じて
放電する。次に行線選択用のパルスφＳを各行ごと順次
印加することにより、各画素セルを充電し、出力端子よ
りビデオ出力を得ることができる。

また、逆に行線選択用のパルスφＳをある行線に印加し
、その印加期間中に列線選択用のパルスφＧを各列ごと
順次印加することにより、出力端子よりビデオ出力を得
ることができる。

このようなセル構造の場合Ｎ　Ｆｔｉｔ２が低不純物濃
度であるため、各ゲート領域３の間に空乏層が形成され
、この空乏層を通して隣接する各セル間で信号が混合し
、解像度の低下およびブルーミング等が発生しやすいと
いう問題があった。

この問題を解決するためには各画素セルの分離が必要と
なる。

第３図は前記問題を解決するために考えられる、分離構
造を持つ撮像装置の部分断面図である。

この構造は各ゲート領域の間に表面から基板までＮ十領
域を設けたものである。

しかしこの構造は、Ｎ十領域８を拡散により深く形成す
る必要があり、例えばＮＩＷｉの厚さが１０μｒｎの場
合、分離領域の幅が２０μｍ程度必要となり、高集積化
の妨げとなる虞がある。

同数の画素が得られるように集積化するためにはピンチ
間隔を大きくとるか、受光部面積を小さくする必要があ
る。

また、高集積化しようとしζ、Ｐ＋ゲート領域３と近接
または、重合わせてＮ＋分Ｉｉ！ｌＩ領域８を設けた場
合、このＰ＋層４接合による耐圧低下、逆方向リーク電
流の増大により光キャリアの蓄積が有すＪに行い得なく
なる。

また、Ｐ＋ゲート領域３の面積を極力小さくして、Ｐ＋
ゲート３およびＮ＋分離領域８間にＮ一層２を広く介在
せしめて、この間の空乏層の存在により、光生成キャリ
アをＰ＋層に集め、耐圧向上および逆方向リーク電流の
減少を図る構成が考えられる。しかしＮ一層２の表面に
誘起されるＮ＋蓄積層の影響で、光感度の不均一が発生
し、逆方向リーク電流の増加を招く虞がある。

さらにＰ＋領域を小さくすることは、ここにＭ積できる
電荷量を減少させることになり、飽和露光量を低下させ
ることになるので、撮ｉｔ素子用の画素としては必ずし
も好ましいものではない。

（発明の目的） 本発明の目的は、画素間の信号分離を効果的に行うこと
によりブルーミングを低減させ、高集積化して撮像装置
としての解像度を向上させ、しかも、歩留りよく製造で
きる半導体撮像装置を提供することにある。

（発明の構成および作用の説明） 前記目的を達成するために、本発明による半導体撮像装
置は、第１導電型の高濃度の第１の半導体層と、その上
に設けられた真性または第１の導電型の低濃度の第２の
半導体層と、第２の半導体層内に設ＬＪられた第３から
第６の半導体領域からなり、前記第３および第６の半導
体領域は高濃度の第１の導電型であり、前記第４および
第５の半導体領域は第２の導電型であり、主として前記
第４の半導体領域に光キャリアを蓄積し、その電位変化
により第１および第３の半導体領域間の電流を制御し出
力を得る静電誘導１−ランジスタからなる画素セルを複
数個持ち、各セルにおいて前記第３の半導体領域を囲う
か、または挟むように前記第４の半導体領域があり、前
記第５の半導体領域は前記第４の半導体領域より低濃度
に形成されており、さらに前記第５の半導体領域の周辺
部に接して前記第６の半導体領域を設けて構成されてい
る。

ｉｉＩ記構記構上り、第一に光キャリアの蓄積を行うゲ
ート領域のうち、チャンネルを形成する領域に近接する
部分を高不純物濃度、例えば１０１８ｃｍ″３以上に形
成し、高濃度領域の周辺部に接して低不純物濃度、例え
ば（０１７ｃｍ−３以下にてゲート領域を連絡して形成
する。

各ゲート部の不純物濃度の低い部分に接して、Ｎ＋十分
ｔｔ領域を設け、Ｐ＋層−Ｎ＋槽構造接合部を形成する
ようにする。

これによって従来のＰ＋Ｎ＋接合分離によりゲー１〜お
よび分離領域で生じた耐圧の劣化を防げることができる
と共に、逆方向電流の減少も可能となる。

ゲート低濃度部分の不純物濃度は、Ｐ型がＮ型に反転し
ない程度に十分高く、また分離領域とのＰ−Ｎ＋接合の
耐圧が動作上問題ないよう十分低く選ぶ必要がある。こ
れには、１０１７ｃｍ−３以下５×ｌ　Ｑ　１５　ｃｍ
−３以上の範囲であれば問題ない。

このようにして形成されたＰ層は受光部表面となるもの
であり、表面におけるＮ＋蓄積あるいはＮ型反転層の形
成を妨げるものである。これにより表面再結合電流は減
少し、電界の集中が避けられるため、光感度、特に表面
付近で吸収される短波長光の光電変換効率およびその均
一性が増加すると共に、耐圧の向上、逆方向リーク電流
の減少も同時に期待できる。さらにゲート領域とＮ＋分
則領域は接して（重ねて）設けられるので、高集積化が
図られ、与えられた面積の内でＰ領域が最も大きくとれ
る構造であるため、蓄積できる電荷が増加し、撮像素子
として飽和露光量の大きなものが得られることになる。

さらに、Ｎ＋分離領域による各画素間分離を効果的に行
うためには、Ｎ＋分離領域と接して（重ねて）設けられ
る各ゲート低濃度領域の深さより深くＮ＋分離領域を形
成し、Ｎ＋分離領域直下のＮ−領域を通して、各ゲート
領域間の信号電荷が混合するのを極力抑制することが必
要である。

一方、高集積化のためにはできるだけＮ＋分離領域の幅
が狭いことが重要である。このためにはＮ＋分離領域の
深さが浅くとも、各Ｐ層ゲート間の分離が十分行われて
いることが必要である。このためには低濃度領域のＰ層
の深さをできるだけ浅くして、Ｎ＋分離領域その深さの
差を大きく取ることにより、ゲート間の空乏層が効果的
にＮ＋分！ｉ！１１層により切断される。このような構
造にすることによりＰ型ゲートと基板により形成される
受光部のＰＩＮ接合は浅くなり、さらに短波長測光電変
換感度の向上が期待できる。

（実施例の説明） 以下、図面等を参照して本発明をさらに詳しく説明する
。

第４図は本発明による半導体撮像装置の実施例の部分断
面構造を示す図である。

第４図において、Ｎ＋９９３７層（ソース）１１上にチ
ャンネル領域１３を有するＮ−ｆｆ１１２が形成されて
いる。

Ｎ一層１２内にゲート領域１４Ａ（高濃度不純物領域；
Ｐ＋）、１４Ｂ　（低濃度不純物領域、ｐ−）およびＮ
＋ドレイン領域１５が形成されており、ドレイン１５の
上にはドレイン電極１６が形成されている。

ゲート領域１４Ａの少なくとも一部には絶縁膜１８およ
びゲート電極１９が形成されている。

また、１４Ｂに接してＮ＋分離領域１７および取り出し
電極２１，２２．ソース電極２５が設けられている。

ここでＮ＋ソース１１．Ｐ＋ゲート１４Ａ、Ｎ”ドレイ
ン１５は不純物濃度が大略Ｉ　Ｘ　１０１８ｃ　ｍ’以
上に選ばれ、Ｎ一層１２は大略１×１０１５ｃｍ−３以
下の不純物濃度厚さ５〜１５μｍ程度とする。

ゲート間隔は、ゲート電圧がソース電位に対して０バイ
アスでもチャンネルがピンチオフ、すなわちドレイン電
流が流れないように設定する。

さらに本発明の特徴である周辺ゲート部は約５×１０１
５〜ｌ×１０１７ｃｍ−３の不純物濃度テかつ深さが約
０．５〜１．０μｍ程度となるように形成する。

浅い接合に関しては、イオン注入法により形成するのが
容易である。これに対してＰ＋領域の深さは２〜３μｍ
程度に選ぶのが適当である。Ｎ＋分離領域は不純物濃度
Ｉ　Ｘ　ｌ　□Ｉ６ｃｍ−’］程度以上、深さと幅はで
きるだけ大きく取ることが好ましいが、一般的には深さ
は３μｍ以上、幅は８μｍ以上が適当である。

もっと厳密に言うと、動作条件等を考慮して、各ゲート
領域がＮ一層を通して結合しないようにする。

前記構造の撮像装置の製造プロセスの例を第５図を参照
して説明する。

■　低抵抗のＮ＋基板ｌｌ上に、５０Ωｃｍ以上の高抵
抗のＮ一層１２をシリコンエピタキシャル成長により５
〜１０μｍの厚さで形成する。

約５０００人のフィールド酸化膜（Ｓ　ｉ　０２　）を
熱酸化により着ける。

Ｎ＋分離領域１７の５１０２穴開けをした後、例えばリ
ンのようなＮ型不純物を付着（ｄｅｐｏｓｉｔ　）する
。

酸化雰囲気中で熱処理し、リン何着表面に酸化膜を形成
すると共に２μｍ程度の深さになるような時間を選ぶ。

■　酸化膜生成した後、Ｐ＋ケート領域１４ＡのＳｉＯ
２穴開けをし、たとえばボロンのようなＰ型不純物を付
着する。

■　高温酸化雰囲気中で加熱し、Ｐ＋領域１４Ａの深さ
が２〜３μｍ程度となるようにする。この時Ｎ＋分離領
域１７は３〜４μｍ程度になる。

■　酸化膜を穴開けし、Ｎ＋ドレイン領域１５を拡散に
より形成する。

Ｎ＋トレイン領域１５の深さが０．５μｒｎ程度になる
よう拡散条件を選ぶ。

同時にドレイン電極１６をリンをドープしたポリシリコ
ンなどにより形成する。

ＶＰ＋ゲート領域１４ＡおよびＮ＋分離領域１７に重な
るように酸化膜を穴開けした後、酸化雰囲気中にて１０
００〜２０００人の酸化膜の絶縁ｇ１８を形成する。

■　イオン注入法を用い、加速エネルギー７５〜１００
ｋｅｙ、注入量１０Ｉ３〜２×１０１５／Ｃｍ２となる
ようボロンイオンを注入し、不活性ガス雰囲気中９００
℃で１０分間アニールすることにより、Ｐ−ケート領域
１４Ｂを形成する。

■　前述の工程■で形成した酸化膜上などに５ｎ０２等
の透明導電膜１９を形成する。

■　電極取り出し用の穴開けを行い、アルミニウムの取
り出し電極配線２１．２２を形成する。

また、ウェハー裏面にＡｕ等を真空蒸着等により被着さ
廿、ソース電極２５を形成する。

前述した実施例に付いて本発明の範囲内で種々の変形を
施すことができる。

Ｎ一層１２の厚さ、分離領域Ｉ７の幅を適当に選ぶこと
により、Ｎ＋ドレイン領域１５の形成と同時に分離領域
１７の形成を行うこともできる。

また、第６図に示す第２の実施例のようにＮ一層１２を
１〜３μｍ程度溝状に掘り下げて、形成することも可能
である。

この場合溝の深さは従来技術を用いマスク祠や手法精度
に影響のない浅い深さで形成することができる。

さらに、第７図に示す第３の実施例のように、例えばＰ
基板２４を用い、Ｎ＋ソース部分２３が埋込まれている
ようにし、このＮ＋分離領域をソースの出力端子部とし
ても用いることもできる。

したがって、本発明はＮ＋基板に限られることなく必要
に応じて列線および行線の選択用の回路を光電セルマト
リクス部と共存させ、同一基板上に集積化し形成するこ
とも公知の集積回路技術を用いて行いうるものである。

さらに、従来例として第１図（ｂ）に示したごとく、ソ
ースおよびドレインを逆にとって画素セルを構成するこ
とも可能である。

前記本発明の実施例の内容は導電型を総て逆にしても適
用できること、およびシリコンに限らすＧａＡｓその他
の半導体にも適用できることはいうまでもない。

（効果の説明） 以上説明したように、本発明によれば、画素間の信号分
離を効果的に行うことによりブルーミングを低減させ、
高集積化して撮像装置としての解像度を向上させ、しか
も、歩留りよく製造できる撮像装置が得られる。

【図面の簡単な説明】

第１図（ａ）、（ｂ）はそれぞれ静電誘導トランジスタ
あるいは電界効果トランジスタを用いた半導体撮像装置
の従来装置の素子断面図および動作に必要な回路図であ
る。 第２図は前記半導体撮像装置の等価回路図である。 第３図は第１図に示した装置の分離を改善するために考
えられる素子構造を示す素子断面図である。 第４図は本発明による半導２体撮像装置の第１の実施例
の部分断面構造を示す図である。 第５図は前記装置の製造工程を説明するための工程図で
ある。 第６図は本発明による半導体撮像装置の第２の実施例の
部分断面構造を示す図である。 第７図は本発明による半導体撮像装置の第３の実施例の
部分断面構造を示す図である。 １１・・・Ｎ＋シリコン層（ソース） １２・・・チャンネル領域を有するＮＪｉＪ１３・・・
チャンネル領域 １４Ａ・・・ゲート領域（高濃度不純物領域；Ｐ＋） １４Ｂ・・・ゲート領域（低濃度不純物領域；Ｐ−） １５・・・Ｎ＋ドレイン領域 １６・　・　・ドレイン電極 １７・・・Ｎ＋分離領域 １８・・・絶縁膜 １９・・・透明ゲート電極 ２１、．２２・・・取り出し電極 ２５・・・ソース電極 特許出願人　浜松ホトニクス株式会社 代理人　弁理士　井　ノ　ロ　壽

Claims (1)

1. 【特許請求の範囲】 ｆｌ、ｌ　第１導電型のｉＩｉ濃度の第１の半導体層と
   、その上に設けられた真性または第１の導電型の低濃度
   の第２の半導体層と、第２の半導体旧内に設けられた第
   ３から第６の半導体領域からなり、前記第３および第６
   の半導体領域は高濃度の第１の導電型であり、前記第４
   および第５の半導体領域は第２の導電型であり、主とし
   て前記第４の半導体領域に光キャリアを蓄積し、その電
   位変化により第１および第３の半導体領域間の電流を制
   御し出力を得る静電誘導トランジスタからなる画素セル
   を複数個持ち、各セルにおいて前記第３の半導体領域を
   囲うか、または挟むように前記第４の半導体領域があり
   、前記第５の半導体領域は前記第４の半導体領域より低
   濃度に形成されており、さらに前記第５の半導体領域の
   周辺部に接して前記第６の半導体領域を設けて構成した
   半導体撮像装置。 （２）前記第４の半導体領域の不純物濃度は１０１８／
   　ｃ　ｍ　”以上で、前記第５の半導体領域の不純物濃
   度はｌ　Ｑ　ｌ？　／　Ｃｍ３以下である特許請求の範
   囲第１項記載の半導体撮像装置。 （３）前記第５の半導体領域の深さは前記第６の半導体
   領域の深さよりも浅くなっている特許請求の範囲第１項
   記載の半導体撮像装置。 （４）　前記第６の半導体領域は前記第１Ｎを通して第
   ３の半導体領域から第１層へ流れる電流を取り出す端子
   を有する特許請求の範囲第１項、第２項または第３項記
   載の半導体撮像装置。