KR100777376B1 - 트렌치 아이솔레이션을 위한 경사 이온주입 - Google Patents

트렌치 아이솔레이션을 위한 경사 이온주입 Download PDF

Info

Publication number
KR100777376B1
KR100777376B1 KR1020057017037A KR20057017037A KR100777376B1 KR 100777376 B1 KR100777376 B1 KR 100777376B1 KR 1020057017037 A KR1020057017037 A KR 1020057017037A KR 20057017037 A KR20057017037 A KR 20057017037A KR 100777376 B1 KR100777376 B1 KR 100777376B1
Authority
KR
South Korea
Prior art keywords
ion implantation
region
image sensor
photodiode
type
Prior art date
Application number
KR1020057017037A
Other languages
English (en)
Other versions
KR20050117556A (ko
Inventor
하워드 이 로드
챤드라 몰리
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20050117556A publication Critical patent/KR20050117556A/ko
Application granted granted Critical
Publication of KR100777376B1 publication Critical patent/KR100777376B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

제1 도전형의 기판 내에 배치된 측벽 및 저면 이온주입 영역을 갖는 트렌치 아이솔레이션을 개시한다. 상기 측벽 및 저면 이온주입 영역을 제1 도전형의 도펀트의 경사 이온주입, 90도 이온주입, 또는 경사 이온주입 및 90도 이온주입의 조합에 의해 형성한다. 상기 트렌치 아이솔레이션에 인접하여 배치된 측벽 및 저면 이온주입 영역은 표면 누설 및 암전류를 감소한다.
트렌치 아이솔레이션, 측벽 및 저면 이온주입 영역, 경사 이온주입, 암전류

Description

트렌치 아이솔레이션을 위한 경사 이온주입{ANGLED IMPLANT FOR TRENCH ISOLATION}
본 발명은 반도체 소자들에 관한 것으로, 더욱 상세하게는 고 양자(quantum) 효율 이미지 센서(imager)를 위한 개선된 아이솔레이션 소자들에 관한 것이다.
씨모스 이미지 센서들은 저가 이미지 소자로서 점차 사용되어왔다. 씨모스 이미지 센서 회로는 초점면 어레이(focal plane array)의 화소 셀(fixel cell)을 포함하고, 상기 셀의 각각은 기판의 저부(underlying portion)에, 광적으로 생성된 전하를 축적하기 위한 기판의 도핑 영역 상에 놓여진 포토다이오드(photodiode), 포토게이트(photogate) 또는 포토콘덕터(photoconductor)를 포함한다. 독출(readout) 회로는 각 화소 셀에 연결되며, 소스 팔로워 출력 트랜지스터(source follower output transistor)의 게이트에 연결된 센싱 노드(sensing node), 전형적으로 플로팅 확산 노드(floating diffusion node)를 갖는 포토다이오드, 포토게이트 또는 포토콘덕터에 인접한 기판 상에 형성된 전하 전송부(charge transfer section)를 포함한다. 상기 이미지 센서는 상기 기판의 전하 축적 영역에서 상기 플로팅 확산 노드로 전하를 전송하기 위한 1개 이상의 트랜지스터를 포함할 수 있고, 또한 상기 전하의 전송 전에 상기 확산 노드를 소정의 전하 레벨로 리셋 (reset)하기 위한 트랜지스터를 가질 수 있다.
종래의 씨모스 이미지 센서에서는, 화소 셀의 활성 요소(active element)가 (1)광자(photon)를 전하로 변환하는 기능; (2)이미지 전하를 축적하는 기능; (3)전하를 플로팅 확산 노드로 전송하는 기능; (4)전하를 상기 플로팅 확산 노드로 전송하기 전에 상기 플로팅 확산 노드를 공지의 상태로 리셋하는 기능; (5)독출을 위한 화소를 선택하는 기능; 및 (6)화소 전하를 나타내는 신호를 출력, 증폭하는 기능과 같은 필수 기능들을 수행한다. 상기 플로팅 확산 노드의 전하는 상기 소스 팔로워 출력 트랜지스터에 의해 화소 출력전압으로 변환된다. 씨모스 이미지 센서 화소의 광감응성(photosensitive) 요소는 일반적으로, 공핍형 피엔 접합 포토다이오드(depleted p-n junction photodiode)이거나 포토게이트 아래의 전계 유기형 공핍 영역(field induced depletion region)이다.
상술한 형태의 씨모스 이미지 센서 회로들은 일반적으로 공지되어 있고, 예를 들면, "256x256 CMOS Active Pixel Sensor Camera-on-a-Chip"라는 제목으로 IEEE Journal of Solid State Circuits, Vol.31(12), pp.2046-2050(1996)에 개시된 Nixon 등의 논문, "CMOS Active Pixel Image Sensors"라는 제목으로 IEEE transactions on Electron Devices, Vol.41(3), pp.452-453(1994)에 개시된 Mendis 등의 논문에 언급되어 있으며, 이들의 내용은 참조로, 본 발명에 포함되어 있다.
바람직한 씨모스 센서 화소 4개 트랜지스터(4T) 셀(10)의 반도체 웨이퍼 부분의 개략적인 평면도가 도 1에 도시되어 있다. 후술하는 바와 같이, 상기 씨모스 센서 화소 셀(10)은 상기 기판의 저부에 광적 생성 전하 축적 영역(21)을 포함한 다. 상기 영역(21)은 핀(pinned) 포토다이오드(11)(도 2)로서 형성된다. 상기 핀 다이오드는, 상기 포토다이오드가 충분히 공핍될 때 상기 포토다이오드의 전위(potential)가 일정한 값으로 고정되기(pinned) 때문에 "고정되었음"이라고 일컫는다. 하지만, 상기 씨모스 센서 화소 셀(10)은 광적으로 생성된 전하를 위한 초기 축적 영역(21)으로서, 핀 포토다이오드 대신에 포토게이트, 포토콘덕터, 매몰 포토다이오드 또는 기타 이미지 전하 변환 소자를 포함할 수 있음을 이해하여야 한다.
도 1의 씨모스 이미지 센서(10)는 전하 축적 영역(21)에서 생성된 광전 전하들을 플로팅 확산 영역(센싱 노드)으로 전송하기 위한 전송 게이트(30)를 갖는다. 상기 플로팅 확산 영역(25)은 또한 소스 팔로워 트랜지스터(25)의 게이트(50)에 연결된다. 상기 소스 팔로워 트랜지스터는 출력 신호를 단자(32)로 선택적으로 전송하기 위한 게이트(60)를 갖는 행 선택 억세스 트랜지스터에 상기 출력 신호를 제공한다. 게이트(40)를 갖는 리셋 트랜지스터는 각 전하가 상기 전하 축적 영역(21)에 전송하기 전에 상기 플로팅 확산 영역(25)을 소정의 전하 레벨로 리셋한다.
2-2'선을 따라 절단한 도 1의 바람직한 씨모스 이미지 센서의 단면도가 도 2에 도시되어 있다. 상기 전하 축적 영역(21)은 p형 층(24), n형 층(26) 및 p형 기판(20)에 의해 형성된 광감응성 또는 p-n-p 접합 영역을 갖는 핀 포토다이오드(11)로서 형성된다. 상기 핀 포토다이오드(11)는 n형 포토다이오드 영역(26)이 핀 전압에서 충분히 공핍하도록 2개의 p형 영역(20),(24)을 포함한다. 바람직하게도 n형 도전성을 가진, 불순물이 도핑된 소스/드레인 영역(22)(도 1)은 상기 트랜지스터 게이트(40),(50),(60)의 양측에 제공된다. 상기 전송 게이트(30)에 인접한 플로팅 확산 영역(25)은 또한, 바람직하게는 n형이다.
일반적으로, 도 1 및 도 2의 씨모스 이미지 센서 셀(10)과 같은 씨모스 이미지 센서에서, 입사광은 전자를 영역(26)에 집합시킨다. 게이트(50)를 갖는 소스 팔로워 트랜지스터에 의해 생성된 최대 출력신호는 상기 영역으로부터 추출될 전자의 개수에 비례한다. 상기 최대 출력신호는 전자를 획득하는 영역(26)의 전자 용량(electron capacitance) 또는 허용성(acceptability)의 증가에 따라 증가한다. 핀 포토다이오드의 전자 커패시턴스는 일반적으로 이미지 센서의 도핑 레벨과 활성층에 이온주입 도펀트에 의존한다.
도 2는 또한 전하 축적 영역(21)에 인접한 p형 기판(20)에 형성된 트렌치 아이솔레이션 영역(15)을 도시하고 있다. 상기 트렌치 아이솔레이션 영역(15)은 일반적으로, 통상적인 에스티아이(STI) 공정을 사용하거나 로코스(LOCOS: local oxidation of silicon) 공정을 사용함으로써 형성된다. 상기 씨모스 이미지 센서(10) 상에 형성된 반투명 또는 투명 절연층(55)은 또한 도 2에 도시되어 있다. 소스/드레인 영역(22), 플로팅 확산 영역(25) 및 상기 씨모스 이미지 센서(10)의 게이트 및 기타 연결부에 연결하는 다른 배선에 전기적 연결을 제공하기 위해 예를 들어, 콘택(32)(도 1)을 상기 절연층(55) 내에 형성하는데 통상적인 공정 방법을 사용한다.
상기 트렌치 아이솔레이션 영역(15)은 일반적으로, 인접 화소간의 물리적 장벽을 제공하고 화소들을 서로 아이솔레이션하기 위해 기판(10) 내에 트렌치를 식각함으로써 형성된다. 상기 트렌치는 건식 비등방성 또는 다른 식각 공정을 사용함으 로써 식각되고 그 다음에 화학기상증착(chemical vapor deposition: CVD) 실리콘 디옥사이드(SiO2)와 같은 유전체(dielectric)로 충전(fill)된다. 상기 충전된 트렌치는 그 다음에 에치백(etch-back) 공정에 의해 평탄화되어 상기 유전체가 상기 트렌치 내에만 잔존하고 상기 트렌치의 상부면이 상기 실리콘 기판의 상부면과 수평 상태를 이룬다. 상기 평탄화된 유전체는 상기 실리콘 기판보다 높게 있어도 좋다.
상기한 트렌치 아이솔레이션 영역(15)의 형성에 관련된 공통 문제점은, 이온이 상기 트렌치의 가장자리 또는 측벽(16)(도 2)에 근접한 기판에 이온주입될 때, 전류 누설이 상기 활성 소자 영역과 트렌치 사이의 접합에서 발생할 수 있다. 덧붙여, 상기 트렌치 아이솔레이션 영역(15)의 측벽(16)을 따르는 우세한 결정면(crystallographic plane)은 인접한 실리콘 기판보다 더 높은 실리콘 밀도를 가지므로 상기 트렌치 측벽(16)을 따라 고밀도의 트랩 사이트(trap site)를 생성한다. 상기 트랩 사이트는 정상상태로는, 전하(charge)를 갖지 않은 상태이나, 전자와 정공(hole)이 상기 트랩 사이트에 트랩(trap) 상태가 되었을 때 전하를 가진 상태가 된다. 상기 트랩된 캐리어(carrier)는 상기 소자에 전기적 전하를 추가하고 이로써 상기 소자의 고정 저하에 기여하고 상기 소자의 문턱전압(threshold voltage)을 가변한다. 상기 트렌치 아이솔레이션 영역(15)의 측벽(16)을 따라 형성된 트랩 사이트의 결과로, 상기 트렌치 측벽(16) 근처 및 상기 트렌치 측벽(16)을 따라 전류 생성이 매우 높은 상태가 될 수 있다. 상기 포토다이오드 공핍 영역의 내부 및 근처의 트랩 사이트에서 생성된 전류는 암전류(dark current)를 유발한다.
상기 포토다이오드의 암전류를 최소화하는 것은 씨모스 이미지 센서 제조공정에서 중요하다. 암전류는 일반적으로 상기 핀 다이오드(11)의 전하 집합 영역(21)에서의 누설 때문인 것으로 여겨지고, 이는 씨모스 이미지 센서의 도핑 이온주입 조건에 크게 좌우된다. 또한 그리고 상술한 바와 같이, 상기 포토다이오드 공핍 영역의 내부 또는 근처의 결함(defect) 및 트랩 사이트는 생성된 암전류의 양에 강하게 영향을 미친다. 요컨대, 암전류는 상기 포토다이오드 공핍 영역의 내부 또는 근처의 트랩 사이트에서 생성된 전류; 상기 공핍 영역에서의 고 전장(high field)의 결과인 밴드 대 밴드 터널링((band to band tunneling) 유도 캐리어 생성; 상기 포토다이오드의 횡방향의 측벽에서 들어오는 접합 누설; 및 아이솔레이션 모서리에서의 누설, 예를 들어 스트레스 유도 및 트랩 보조 터널링의 결과이다.
씨모스 이미지 센서는 또한 일반적으로, 상기 영역(26)에 집합된 전기적 전하를 충분히 집합하고 저장할 수 없는 결과인 열악한 신호 대 잡음 비(signal to noise ratio) 및 열악한 동적 영역(dynamic range)을 겪는다. 포토 어레이 내의 광자(photon)의 집합 때문에 화소 전기적 신호의 크기가 작으므로 화소의 신호 대 잡음 비 및 동적 영역은 가능한 한 높아야만 한다.
그러므로, 낮은 암전류와 높은 포토다이오드 용량(capacitance)을 나타내는 씨모스 이미지 센서에서 사용하기 위한 개선된 활성 화소 포토센서가 요구되고 있다. 또한, (1)전류 생성 및 전류 누설을 방지하고, (2)핀 표면 영역과 벌크(bulk) 기판 사이의 연결 영역으로서 기능하는 트렌치 아이솔레이션 영역이 요구되고 있다. 이러한 개선점을 나타내는 활성 화소 포토센서를 제조하는 방법과 아울러 화소 센서 셀의 핀 포토다이오드에서의 암전류를 감소하고 전류 누설을 최소화하는 아이솔레이션 기술이 또한 요구된다.
일 특징에서, 본 발명은 제1 도전형의 기판 내에 배치된 제1 도전형의 측벽과 저면 이온주입 영역을 갖는 트렌치 아이솔레이션을 제공한다. 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역 내에 제1 도전형 도펀트의 (1)경사 이온주입; (2)90도 이온주입; 또는 (3)경사 및 90도 이온주입의 조합에 의해 형성된다. 상기 측벽 및 저면 이온주입 영역을 갖는 트렌치 아이솔레이션은 집적회로(IC) 전기 소자 또는 회로를 또 다른 집적회로(IC) 전기 소자 또는 회로로부터 아이솔레이션하기 위해 제공될 수 있고, 씨모스 이미지 센서, 씨씨디(CCD), 에이직(ASIC), 디에스피(DSP) 소자, 및 기타 집적회로 구조체 및 소자에 사용될 수 있다.
또 다른 특징에서, 본 발명은 트렌치 아이솔레이션 영역의 측벽 및 저면 이온주입 영역에 의해 제1 도전형의 기판에 연결된 제1 도전형의 핀 층을 포토다이오드에 제공한다. 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역 내에 제1 도전형 도펀트의 (1)경사 이온주입; (2)90도 이온주입; 또는 (3)경사 및 90도 이온주입의 조합에 의해 형성된다. 상기 트렌치 아이솔레이션 영역의 측벽 및 저면에 배치된 측벽 및 저면 이온주입 영역은 표면 전류와 암전류를 감소하고, 나아가 핀 포토다이오드의 용량(capacitance)을 증가한다.
또 다른 특징에서, 본 발명은 기판에 핀 포토다이오드의 핀 표면층과 같은 전기 소자를 연결하는 측벽 및 저면 이온주입 영역을 형성하는 방법을 제공한다. 일시예에서, 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역에 소정의 도펀트를 90도 이외의 각도로 이온주입함으로써 형성될 수 있다. 또 다른 실시예에서, 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역에 소정의 도펀트를 90도 각도 및 90도 이외의 각도로 이온주입함으로써 형성될 수 있다. 또 다른 실시예에서, 상기 측벽 및 저면 이온주입 영역은 소정의 도펀트를 90도 각도로 이온주입함으로써 형성될 수 있다.
본 발명의 상기 특징 및 다른 특징과 이점은 첨부된 도면과 함께 제공되며 본 발명의 바람직한 실시예를 설명하는 이하의 상세한 설명으로부터 더 명백해질 것이다.
도 1은 바람직한 씨모스 이미지 센서 화소의 평면도이다.
도 2는 2-2'선을 따라 절단한 도 1의 씨모스 이미지 센서의 개략 단면도이다.
도 3은 본 발명의 실시예에 따른 핀 포토다이오드의 제조를 초기의 공정 단계에서 나타낸 씨모스 이미지 센서 화소의 개략 단면도이다.
도 4는 도 3에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 일부분의 개략 단면도이다.
도 5는 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 6은 도 5에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이 미지 센서 화소의 개략 단면도이다.
도 7은 도 6에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 8은 도 7에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 9는 도 8에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 10은 도 9에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 11은 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 본 발명의 제2 실시예에 따른 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 12는 도 11에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 13은 도 12에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 14는 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 본 발명의 제3 실시예에 따른 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 15는 도 14에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 16은 도 15에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 17은 본 발명에 따라 제조된 씨모스 이미지 센서를 포함하는 컴퓨터 프로세서 시스템의 개략도이다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하며, 본 발명을 실시할 수 있는 구체적인 실시예들의 예시로서 도시된 첨부된 도면을 참조한다. 이들 실시예들을, 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명한다. 다른 실시예들을 사용할 수 있으며, 본 발명의 사상과 요지를 벗어남 없이 구조적, 논리적, 전기적 변형을 할 수 있음을 이해하여야 한다.
"웨이퍼" 및 "기판"이라는 용어는 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 또는 실리콘-온-사파이어(silicon-on-sapphire: SOS) 기술, 도핑 반도체 및 미도핑 반도체들, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조물을 포함하는 반도체 기판 물질로서 이해하여야 한다. 더욱이, 이하의 상세한 설명에서 "웨이퍼" 또는 "기판"을 참조할 때, 상기 베이스 반도체 구조 또는 베이스 반도체 파운데이션의 내부 또는 상부에 영역들이나 접합들을 형성하는데 선행 공정 단계들을 사용하였을 수 있다. 덧붙여, 상기 반도체는 실리콘 기반(silicon-based) 이어야 할 필요가 없고, 그러나 실리콘-게르마늄, 실리콘 온 인슈레이터, 실리콘 온 사파이어, 게르마늄, 또는 갈륨-아세나이드 등을 기반으로 할 수 있다.
"화소"라는 용어는 전자기적 방사(radiation)를 전기적 신호로 변환하기 위 한 포토센서 및 트랜지스터들을 포함하는 화소 단위 셀을 의미한다. 설명의 편의상, 본 발명의 도면과 상세한 설명에 대표 화소를 도시하였고, 이미지 센서 내의 모든 화소의 제조를 일반적으로, 동일한 방식으로 동시에 진행한다.
동일 부분에 동일 참조부호를 부여한 도면들을 참조하면, 도 3 내지 도 10은 트렌치 아이솔레이션 영역(150)의 측벽 이온주입 영역(170)(도 10)을 구비한 핀 포토다이오드(199)(도 10)를 갖는 4개 트랜지스터(4T) 화소 센서 셀(100)을 형성하는 방법의 제1 실시예를 도시하고 있다. 후술하는 바와 같이, 상기 측벽 이온주입 영역(170)은 경사 이온주입에 의해 형성하며, 핀 표면층(124)(도 10)과 벌크 기판(110) 사이의 연결 영역으로서 기능한다. 에스티아이(STI) 측벽 이온주입 영역(170)은 또한 트렌치 아이솔레이션 영역(150)(도 10)의 측벽(158) 및 저면(159)을 따라 누설 및 암전류를 억제한다.
본 발명이 4개 트랜지스터(4T) 화소 셀에 관하여 후술할지라도 본 발명 또한, 3개 트랜지스터(3T) 셀 또는 5개 트랜지스터(5T) 셀에 대해 응용성을 갖고 있음을 주목하여야만 한다. 3T 셀은, 전하 전송 트랜지스터와 해당 게이트를 생략하고, 포토다이오드의 n 영역과 플로팅 확산 영역의 n 영역을, 당 분야에 공지된 이들 2영역의 중첩(overlap) 또는 이들 2영역을 연결(bridging)하는 n 영역을 통하여 연결하는 것으로 4T 셀과 상이하다. 5T 셀은 셔터(shutter) 트랜지스터 또는 씨모스 포토게이트 트랜지스터의 추가하는 것으로 4T 셀과 상이하다.
덧붙여, 본 발명이 씨모스 이미지 센서의 4T 화소 셀의 일부분인 트렌치 아이솔레이션 영역의 형성을 참조하여 후술하지라도, 본 발명은 씨모스 이미지 센서 에 한정되지 아니 하고, 어떠한 전기 소자와 회로에 아이솔레이션을 제공하는 아이솔레이션 영역에 대해 응용성을 갖는다. 그러므로, 본 발명은 또한, 집적회로 전기 소자 또는 회로를 또 다른 집적회로 전기 소자 또는 회로로부터 아이솔레이션하는 측벽 및 저면 이온주입 영역을 구비한 트렌치 아이솔레이션을 고려한다. 예를 들면, 본 발명은 씨모스 이미지 센서, CCD, ASIC, DSP 소자와, 디램(DRAM), 에스램(SRAM), 플래시(FLASH) 메모리 및 많은 다른 집적회로 구조물과 소자에 사용될 수 있는 이온주입 트렌치 아이솔레이션 영역을 고려한다.
도 3 내지 도 10은, 단지 1개의 트렌치(152)만을 구비한 기판(110)의 일부분만을 도시하더라도 기판(110) 상의 여러 지점에서 복수개의 트렌치 아이솔레이션 형상(feature)을 동시에 형성하는 것을 고려한다. 덧붙여, 본 발명이 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 방법에 의해 트렌치 아이솔레이션 영역의 형성을 참조하여 후술할지라도, 본 발명은 로코스(LOCOS: local oxidation of silicon) 공정 또는 이러한 공정들의 조합에 의해 형성된 아이솔레이션 소자에 동일한 응용성을 갖는다.
도 3은 도 2와 동일한 단면도를 따른 기판(110)을 도시하고 있다. 편의상, 기판(110)은 실리콘 기판이다. 하지만, 상기한 바와 같이, 본 발명은 다른 반도체 기판에 동일한 응용성을 갖는다. 도 3은 또한, 패드(pad) 산화층(151)과, 상기 패드 산화층(151) 상에 형성된, 실리콘 질화물 또는 실리콘 옥사이드와 같은 하드 마스크 물질의 블랭킷(blanket) 층(153)을 도시하고 있다. 포토레지스트(photoresist) 층(155)(도 3)을 하드 마스크층(153) 상에 형성하고, 그 다음에 마 스크(미도시)로 패턴화하고 비등방성으로 식각하여 도 4에 도시된 바와 같이, 트렌치(152)를 얻는다. 상기 트렌치(152)는 약 1000Å 내지 약 4000Å, 더욱 바람직하게는 약 2000Å의 깊이와, 약 500Å 내지 5000Å, 더욱 바람직하게는 약 3000Å의 폭을 갖는다.
필요하면, 도 5에 도시된 바와 같이, 트렌치(152)의 측벽(158)(도 4)과 저면(159)(도 4) 상에 약 10Å 내지 약 400Å의 얇은 절연층(154)을 형성한다. 상기 얇은 절연층(154)은 예를 들어, 상기 트렌치(152)의 저면 모서리를 반드럽게 하는데(smooth out) 도움을 주고 상기 트렌치를 추후에 충전하는데 사용되는 유전 물질의 스트레스 양을 감소하도록 옥사이드(oxide), 실리콘 나이트라이드(silicon nitride), 또는 옥사이드/실리콘 나이트라이드로 형성할 수 있다. 본 발명의 실시예가 자신의 측벽 및 저면 상에 형성된 얇은 절연층(154)과 같은 얇은 절연층을 포함하는 트렌치 아이솔레이션 구조물을 참조하여 후술할지라도, 본 발명은 이들 실시예에 한정되지 아니 한다. 따라서, 본 발명은 또한 얇은 절연층을 포함하지 않는 트렌치 아이솔레이션 구조물의 형성을 고려한다.
이어, 도 5의 구조물을 제1 도전형, 바람직하게는 p형의 도펀트를 구비한 경사 이온주입되는 도펀트(160)(도 5)로 쬔다. 이러한 방법으로, p형 이온을 상기 아이솔레이션 트렌치(152)를 통하여 이온주입하여 도 6에 도시된 바와 같이, p형 측벽 및 저면 이온주입 영역(170)을 형성한다. 상기 p형 측벽 및 저면 이온주입 영역(170)은 상기 트렌치(152)의 측벽(158)과 저면(159) 상에 형성되고, 상기 얇은 절연층(154)과 콘택한다.
본 발명의 목적을 위하여, "경사 이온주입"라는 용어는 기판(110)에 직각 이외의 입사 각도, 즉 90도 이외의 각도로 실시되는 이온주입으로서 정의한다. 이로써, "경사 이온주입"이라는 용어는 기판에 0도와 90도 미만 사이, 더욱 바람직하게는 10도 내지 약 30도 사이의 입사 각도로 실시되는 이온주입을 나타낸다.
도 5를 다시 참조하면, 경사 도펀트 이온주입(160)을 실시하여 상기 샐로우 트렌치(152) 직하에 배치된 기판(110)의 영역에 보론, 베릴륨(beryllium), 인듐(indium) 또는 마그네슘(magnesium)과 같은 p형 이온을 이온주입하여 p형 측벽 및 저면 이온주입 영역(170)(도 6)을 형성한다. 상기 p형 측벽 및 저면 이온주입 영역(170)의 두께(T)(도 6)는 약 10Å 내지 1500Å, 더욱 바람직하게는 약 300Å이어도 좋다.
상기 기판(110)을 이온주입기 내에 재치하고 상기 샐로우 트렌치(152)(도 5)를 거쳐 상기 기판(110)에 적절한 p형 도펀트 이온을 1KeV 내지 약 50KeV, 더욱 바람직하게는 약 10KeV의 에너지로 이온주입함으로써 상기 경사 이온주입(160)을 실시한다. 보론, 베릴륨, 인듐 또는 마그네슘과 같은 p형 도펀트는 상기 경사 이온주입에 사용될 수 있다. 상기 p형 측벽 및 저면 이온주입 영역(170)(도 6)의 이온주입 양(dose)은 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2 이다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(170)의 프로파일(profile)을 맞추는데 사용될 수 있다.
상기 측벽 및 저면 이온주입 영역(170)(도 6)의 형성에 뒤이어, 유전 물질(156)을 도 6의 구조물 상에 전면 증착하여 도 7에 도시된 바와 같이 상기 트렌치(152)에 충전한다. 상기 유전 물질(156)은 옥사이드 물질, 예를 들어 SiO2, 옥시나이트라이드(oxynitride), 실리콘나이트라이드와 같은 나이트라이드 물질, 실리콘 카바이드(silicon carbide), 고온 폴리머(polymer), 또는 다른 적절한 유전 물질이어도 좋다. 하지만, 바람직한 실시예에서, 상기 유전 물질(156)은 협소한 트렌치를 효과적으로 충전하는 고 능력을 갖는 물질인 고밀도 플라즈마(high density plasma: HDP) 옥사이드이다. 그러므로, 상기 유전 물질(156)의 참조는 본 출원에서 HDP 옥사이드(156)에 대해 이루어진다.
상기 HDP 옥사이드(156)의 형성에 뒤이어, 상기 HDP 옥사이드(156)를 상기 하드마스크층(153)의 평탄면 아래로 또는 근접하게 평탄화하여 도 8에 도시된 바와 같이 플러그(plug) 또는 충전물(filler)(156a)을 형성한다. 바라직한 실시예에서, 상기 HDP 옥사이드(156)를 화학기계적 연마(chemical mechanical polishing: CMP) 또는 공지의 알아이이(RIE) 건식 식각공정에 의해 평탄화한다. 상기 화학기계적 연마에서, 상기 HDP 옥사이드(156)의 상부면을 상기 하드마스크(153)의 평탄면 아래로 또는 근접하게 제거하는데 연마제 연마(abrasive polish)를 사용한다. 이러한 방법으로, 상기 하드마스크층(153) 및 플러그(156a)의 상부면은 도 8에 도시된 바와 같이, 기판의 전면에 걸쳐 균일하다.
그 다음에, 상기 하드마스크층(153)을 선택적 건식 식각 또는 예를 들어 인산(H3PO4)을 사용하는 습식 식각과 같은 통상적인 기술에 의해 제거한다. 필요하면, 후속의 습식 식각을 적용하여 상기 옥사이드의 상부 모서리를 곡형으로 만들어도 좋다.
도 9는 또한 상기 실리콘 기판(110) 상에 형성된 다층 전송 게이트 스택(multi-layered transfer gate stack)(130)을 도시하고 있다. 상기 전송 게이트 스택(130)은 상기 실리콘 기판(110) 상에 성장되거나 적층된 제1 게이트 옥사이드층(131), 도핑된 폴리실리콘 또는 다른 적절한 물질의 도전층(132) 및 예를 들어 실리콘 옥사이드(실리콘 디옥사이드), 나이트라이드(실리콘나이트라이드), 옥시나이트라이드(실리콘 옥시나이트라이드), ON(옥사이드-나이트라이드), NO(나이트라이드-옥사이드) 또는 ONO(옥사이드-나이트라이드-옥사이드)로 형성될 수 있는 제2 절연층(133)을 포함한다. 상기 제1 게이트 옥사이드층(131), 제2 절연층(133) 및 도전층(132)을 통상적인 증착 방법, 예를 들어 화학기상증착(CVD) 또는 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition: PECVD) 등에 의해 형성할 수 있다.
필요하면, 상기 다층 게이트 스택(130)에서 상기 도전층(132)과 제2 절연층(133) 사이에 실리사이드층(미도시)을 또한 형성할 수 있다. 유익하게는, 이미지 센서 회로 설계에서 모든 다른 트랜지스터의 게이트 구조물은 상기한 부가적으로 형성된 실리사이드층을 가질 수 있다. 상기 실리사이드층은 티타늄실리사이드, 텅스텐실리사이드, 코발트실리사이드, 몰리브데늄실리사이드 또는 탄탈륨실리사이드이어도 좋다. 상기 실리사이드층은 TiN/W 또는 WNx/W와 같은 장벽층/고융점 금속이 또한 가능하거나, 완전히 WNx로 형성될 수 있다.
편의상 p형인 제1 도전형의 도펀트로 제2 마스킹된 도펀트 이온주입을 실시 하여 도 9에 도시된 바와 같이, p형 도핑층 또는 웰(120)을 형성하는 기판(110)의 소정의 영역에 이온을 이온주입한다. 본 발명의 실시예가 상기 트렌치 아이솔레이션(150)과 게이트 스택(130)의 형성에 뒤이은 상기 p형 도핑층(120)의 형성을 참조하여 설명하였을지라도 본 발명은 또한 상기 트렌치 아이솔레이션(150)의 형성 전에 상기 p형 도핑층(120)의 형성을 고려함을 이해하여야만 한다.
편의상 n형인 제2 도전형의 도펀트를 사용하는 제3 도펀트 이온주입을 실시하여 화소 셀의 활성 영역 직하에 배치되며 도 10에 도시된 바와 같이 n형 영역(126)을 형성하는 기판의 영역에 이온을 이온주입한다. 상기 이온주입된 n형 영역(126)은 광적으로 생성된 전자를 집합하기 위한 광감응성 전하 저장 영역을 형성한다. 상기 기판(110)을 이온주입기 내에 재치하고 상기 기판(110)에 적절한 n형 도펀트 이온을 10KeV 내지 약 1MeV의 에너지로 이온주입함으로써 상기 이온주입을 실시하여 n형 도핑 영역(126)을 형성한다. 아세닉(arsenic), 안티몬(antimony) 또는 포스포러스(phosphorous)와 같은 n형 도펀트를 사용하여도 좋다. 상기 n형 도핑 영역(126) 내의 이온주입 양(dose)은 약 1x1011 원자/cm2 내지 약 1x1016 원자/cm2 의 범위, 바람직하게는 1x1012 원자/cm2 내지 3x1016 원자/cm2의 범위이다. 필요하면, 다중 이온주입을 n형 도핑 영역(126)의 프로파일(profile)을 맞추는데 사용할 수 있다. 제3 도펀트 이온주입을 또한 실시하여 상기 게이트 스택(130)의 인접하며 상기 n형 영역(126)의 반대측 상에 배치된 n형 도핑 영역(129)을 형성하여도 좋다.
이어, 편의상 p형인 제1 도전형의 도펀트로 제4 도펀트 이온주입을 실시하여 상기 이온주입된 n형 영역(126)의 상부에 위치하며 상기 전송 게이트(130)와 필드 옥사이드 영역(155) 사이의 기판의 영역에 p형 이온을 이온주입함으로써 상기 영역(124),(110)(126)에 의해 형성된 현재 완성된 포토다이오드(199)(도 10)의 p형 핀 표면층(124)을 형성한다. 도 10에 도시된 바와 같이, 상기 p형 영역(124)은 상기 샐로우 트렌치 아이솔레이션(150)의 측벽(158) 및 저면(159)을 따른 경사 이온주입으로 형성된 p형 측벽 이온주입 영역(170)에 의해 상기 p형 영역(120)과 기판(110)에 연결된다. 이러한 방법으로, 상기 포토다이오드(199)의 전체 용량(capacitance)이 증가하고 상기 포토다이오드(199)의 전하 집합 성능이 개선된다.
상기 p형 영역(124)에 연결 또는 잠김(hook up) 영역을 제공하는 것에 추가하여, 상기 p형 측벽 이온주입 영역(170)은 또한, 전자와 정공이 트랩 사이트에 트랩된 상태가 되고 결과적으로 상기 포토다이오드(199)의 문턱전압에 영향을 미칠 때 전하 상태가 되는, 상기 측벽(158)과 저면(159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한다. 상기 트렌치 아이솔레이션 영역(150)의 측벽(158)과 저면(159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한 결과로서, 상기 트렌치 측벽(158)과 저면(159) 근처 및 상기 트렌치 측벽(158)과 저면(159)을 따라 암전류 생성과 누설전류가 감소한다.
도 11 내지 도 13은 화소 센서 셀(200)(도 13)의 포토다이오드(299)(도 13)의 제조의 일부분으로서 90도 이온주입(260)(도 11)을 실시함으로써 p형 측벽 및 저면 이온주입 영역(270)을 형성하는 본 발명의 또 다른 실시예를 도시하고 있다. 도 11은 도 5에서 상술한 구조물에 해당한다. 하지만, 도 11은 도 5의 경사 이온주 입 대신에 90도 이온주입을 나타내는 점에서 도 5와 상이하다.
본 발명의 목적을 위해, "90도 이온주입"라는 용어는 기판(110)에 약 90도의 입사 각도로 실시되는 이온주입으로서 정의하나, 상기 90도는 상기 트렌치(152)의 경사 측벽(158)에 대해 경사진다.
상기 기판(110)을 이온주입기 내에 재치하고 상기 트렌치(152)를 거쳐 상기 기판(110)에 적절한 p형 도펀트 이온을 1KeV 내지 약 50KeV, 더욱 바람직하게는 약 10KeV의 에너지로 이온주입함으로써 도 11의 90도 이온주입(260)을 실시하여 p형 측벽 및 저면 이온주입 영역(270)을 형성한다. 즉, 도 11 및 도 12를 참조하면, 기판(110) 내로 주입되는 이온은 p형 도판트 이온으로서, 이온 주입에 의해 트렌치(152)에 형성된 얇은 절연층(154)을 통과함으로써 기판(110) 내에 이온 주입 영역(270)을 형성하게 된다. 기판(110)에 형성된 트렌치(152)의 측벽을 따라 고밀도의 트랩 사이트를 생성하는데, 이러한 트랩 사이트는 정상 상태로는 전하를 갖지 않는 상태이나, 전자와 정공이 트랩 사이트에 트랩 상태가 되었을 때 전하를 가진 상태가 된다. 따라서, 이온 주입에 의해 트렌치(152)에 형성된 얇은 절연층(154)을 통과하여 트렌치(152)의 측벽을 따라 형성된 트랩 사이트로 이온들이 흘러들어갈 수 있으며, 도 11에 도시된 바와 같은 90도 이온 주입(260)을 통해서도 주입된 이온들이 트랩 사이트 전반에 걸쳐 확산됨에 따라, 트렌치(152)의 측벽을 이루는 얇은 절연층(154)에서 기판(110) 방향으로 윗부분, 즉 트렌치(152) 측벽의 상부에 이온 주입 영역(270)을 형성할 수 있게 된다. 보론, 베릴륨, 인듐 또는 마그네슘과 같은 p형 도펀트는 상기 수직 이온주입에 사용될 수 있다. 상기 p형 측벽 및 저면 이온주입 영역(270)(도 12)의 이온주입 양(dose)은 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2 이다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(270)의 프로파일(profile)을 맞추는데 사용할 수 있다.
이전의 실시예에서와 마찬가지로, 상기 p형 측벽 및 저면 이온주입 영역(270)은, 도 12 및 도 13에 도시된 바와 같이, 옥사이드 물질로 충전된 트렌치 아이솔레이션(250)(도 13)의 얇은 절연층(154)에 인접하여 형성된다. 상기 측벽 및 저면 이온주입 영역(270)은 상기 p형 영역(124)의 연결 또는 잠김 영역을 상기 p형 층(120)과 기판(110)에 제공하고, 또한 상기 측벽(160)을 따라 트랩 사이트가 형성되는 것을 최소화한다. 상기 트렌치 아이솔레이션 영역(250)의 측벽(158)과 저면 (159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한 결과로서, 상기 트렌치 측벽(158)과 저면(159) 근처 및 상기 트렌치 측벽(158)과 저면(159)을 따라 암전류 생성과 누설전류가 감소한다.
도 14 내지 도 16은 화소 센서 셀(300)(도 16)의 포토다이오드(399)(도 16)의 제조의 일부분으로서 경사 이온주입(160)(도 14) 및 90도 이온주입(260)(도 14)을 실시함으로써 p형 측벽 및 저면 이온주입 영역(370)을 형성하는 본 발명의 또 다른 실시예를 도시하고 있다. 도 14는 도 5에서 상술한 구조물에 해당한다. 하지만, 도 14는 경사 이온주입과 함께 90도 이온주입을 나타내는 점에서 도 5와 상이하다. 도 14의 경사 이온주입(160)과 90도 이온주입(260)을 제1 및 제2 바람직한 실시예를 참조하여 상술한 바와 같이 실시하여, 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2의 이온주입 양(dose)을 갖는 p형 측벽 및 저면 이온주입 영역(370)(도 12)을 형성한다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(370)의 프로파일을 맞추는데 사용할 수 있다.
이전의 실시예에서와 마찬가지로, 상기 측벽 및 저면 이온주입 영역(370)은, 상기 트렌치 아이솔레이션(350)(도 16)의 얇은 절연층(154)에 인접하여 형성되어, 상기 p형 영역(124)의 연결 또는 잠김 영역을 상기 p형 층(120)과 기판(110)에 제공하고, 상기 측벽(160)과 저면(159)을 따라 트랩 사이트가 형성되는 것을 최소화한다.
도 10, 도 13 및 도 16의 실시예에 도시된 트렌치 아이솔레이션 영역과 포토 다이오드 영역의 형성 후 또는 중에, 각각의 게이트(40),(50),(60) 및 상기 게이트의 양측의 소스/드레인 영역과 결합된 바와 같은 도 1에 도시된 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 행 선택 트랜지스터를 포함하는 화소 센서 셀(100),(200),(300)의 나머지 소자를 공지된 방법에 의해 형성한다. 통상적인 공정 단계를 또한 적용하여 상기 화소 셀(100),(200),(300)에 게이트 라인과 기타 연결부에 콘택 및 배선을 형성한다. 예를 들면, 전체 표면을 보호막(passivation layer), 예를 들어 실리콘 디옥사이드, 비에스지(BSG), 피에스지(PSGP, 또는 비피에스지(BPSG)로 커버(cover)할 수 있는데, 상기 보호막은 콘택홀을 제공하기 위해 평탄화하고 식각하고, 그 다음에 요구하는 바와 같이, 상기 리셋 트랜지스터, 전송 게이트, 기타 화소 게이트 구조물에 콘택을 제공하기 위해 금속배선처리한다. 기타 회로 구조물에 대한 통상적인 다층의 도전체 및 절연체를 상기 화소 센서 셀의 구조물을 상호 연결하는데 사용할 수 있다.
본 발명에 따른 씨모스 이미지 센서를 포함하는, 전형적인 프로세서 기반 시스템은 일반적으로 도 17의 642에 도시되어 있다. 프로세서 기반 시스템은 씨모스 이미지 센서를 포함할 수 있는 디지털 회로를 갖는 시스템의 전형이다. 제한됨 없이, 이러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비전(machine vision), 차량 항법장치(vehicle navigation), 비디오 폰, 감시 시스템(surveillance system), 자동 초점 시스템(auto focus system), 항성 추적 시스템(star tracker system), 동작 감지 시스템(motion detection system), 영상 안정화 시스템(image stabilization system) 및 고화질 텔레비전을 위한 데이터 압축 시스 템(data compression system) 및 본 발명을 활용할 수 있는 모든 시스템을 포함할 수 있다.
컴퓨터 시스템과 같은 프로세서 기반 시스템은, 예를 들면, 버스(652)를 통해 입/출력장치(646)와 통신하는 중앙처리장치(CPU; central processing unit)(644) 예를 들어, 마이크로프로세서를 일반적으로 포함한다. 상기 씨모스 이미지 센서(642)는 또한, 버스(652)를 통해 상기 시스템과 통신한다. 상기 컴퓨터 시스템(600)은 또한, 램(RAM; random access memory)(648)을 포함하고, 컴퓨터 시스템의 경우, 상기 버스(652)를 통해 중앙처리장치(644)와 또한 통신하는 플로피 디스크 드라이브(654) 및 씨디롬 드라이브(compact disk ROM drive)(656) 또는 플래시 메모리 카드(657)와 같은 주변 장치를 포함할 수 있다. 또한, 상기 중앙처리장치(644), 씨모스 이미지 센서(642) 및 메모리(648)를 단일 집적회로 칩 상에 집적하는 것이 바람직하다.
상기 실시예가 트렌치 아이솔레이션 영역의 측벽 및 저면을 따라 경사 이온주입, 수직 이온주입 또는 경사 및 수직 이온주입의 조합에 의해 형성된 p형 측벽 및 저면 이온주입 영역(170, 270, 370)을 갖는 p-n-p 포토다이오드(199,299,399)(도 10, 도 13, 도 16)와 같은 포토다이오드의 형성을 참조하여 설명하였을지라도, 본 발명은 상기 실시예에 한정되지 아니 함을 이해하여야만 한다. 따라서, 본 발명은 샐로우 트렌치 아이솔레이션 영역의 측벽을 따라 경사 이온주입, 수직 이온주입 또는 경사 및 수직 이온주입의 조합에 의해 형성된 n형 측벽 및 저면 이온주입 영역을 포함하는 n-p-n 포토다이오드에 대하여 동일한 응용성을 갖는다. 물론, 모든 구조물의 도펀트와 도전형은 피모스(PMOS) 트랜지스터에 해당하는 전송 게이트에 따라 적절히 가변된다.
덧붙여, 본 발명이 1개의 트렌치 아이솔레이션 영역(150)만의 형성을 참조하여 설명하였을지라도, 본 발명은 또한, 기판의 여러 지점에 배치된 다수개의 그러한 트렌치 아이솔레이션 영역의 형성을 고려한다. 더욱이, 상기한 바와 같이, 본 발명이 4개 트랜지스터(4T) 화소 셀에 사용하기 위한 전송 트랜지스터의 전송 게이트를 참조하여 설명하였을지라도, 본 발명은 또한, 3개 트랜지스터(3T) 셀 또는 5개 트랜지스터(5T) 셀에 대해 응용성을 갖고 있다. 3T 셀은, 전하 전송 트랜지스터와 해당 게이트를 생략하고, 포토다이오드의 n 영역과 플로팅 확산 영역의 n 영역을, 당 분야에 공지된 이들 2영역의 중첩(overlap) 또는 이들 2영역을 연결(bridging)하는 n 영역을 통하여 연결하는 것으로 상기 4T 셀과 상이하다. 5T 셀은 셔터(shutter) 트랜지스터 또는 씨모스 포토게이트 트랜지스터를 추가하는 것으로 상기 4T 셀과 상이하다.
상기한 설명 및 도면은 단지 본 발명의 특징 및 장점을 성취하는 특정 실시예에 대해서만 고려되었다. 본 발명의 정신 및 관점을 이탈하지 않고도 특정 공정 상태 및 구조에 대한 변형 및 치환이 이루어질 수 있다. 따라서, 본 발명은 상기한 설명 및 도면에 한정되지 않으며, 단지 첨부된 특허청구범위의 관점에 의한 제한이 있을 뿐이다.

Claims (113)

  1. 기판에 형성된 유전 물질; 및
    상기 유전 물질의 적어도 측벽과 저면에 인접하여 배치된 이온주입 영역을 포함하며,
    상기 이온주입 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  2. 제1항에 있어서, 상기 이온주입 영역은 전기 소자에 인접하는 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  3. 제2항에 있어서, 상기 전기 소자는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  4. 제2항에 있어서, 상기 전기 소자는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  5. 제2항에 있어서, 상기 전기 소자는 포토센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  6. 제5항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  7. 제5항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  8. 제5항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  9. 삭제
  10. 제1항에 있어서, 상기 이온주입 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  11. 제10항에 있어서, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  12. 제1항에 있어서, 상기 트렌치 아이솔레이션 구조는 에스티아이(STI) 구조인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  13. 제1항에 있어서, 상기 트렌치 아이솔레이션 구조는 로코스(LOCOS) 구조인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
  14. 기판에 형성된 유전 물질; 및
    상기 유전 물질의 적어도 측벽에 인접하며 포토센서의 영역에 콘택하여 배치 된 이온주입 영역을 포함하는 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  15. 제14항에 있어서, 상기 이온주입 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  16. 제14항에 있어서, 상기 이온주입 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  17. 제16항에 있어서, 상기 p형 도펀트는 보론이고, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  18. 제14항에 있어서, 상기 포토센서는 포토다이오드이고, 상기 영역은 상기 포 토다이오드의 핀(pin) 층인 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  19. 제14항에 있어서, 상기 이온주입 영역은 상기 유전 물질의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
  20. 기판;
    상기 기판 내에 제공된 1개 이상의 이온주입 아이솔레이션 영역; 및
    상기 1개 이상의 이온주입 아이솔레이션 영역에 인접한 이미지 센서를 포함한 것을 특징으로 하는 이미지 센서 소자.
  21. 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 이온주입 아이솔레이션 영역의 적어도 측벽에 인접하여 배치된 제1 도전형의 이온주입 영역을 포함한 것을 특징으로 하는 이미지 센서 소자.
  22. 제21항에 있어서, 상기 이온주입 영역은 상기 이온주입 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서 소자.
  23. 제21항에 있어서, 상기 이온주입 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 이미지 센서 소자.
  24. 제21항에 있어서, 상기 이온주입 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 이미지 센서 소자.
  25. 제24항에 있어서, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서 소자.
  26. 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 에스티아이(STI) 영역인 것을 특징으로 하는 이미지 센서 소자.
  27. 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 로코스(LOCOS) 영역인 것을 특징으로 하는 이미지 센서 소자.
  28. 제20항에 있어서, 상기 이미지 센서는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 이미지 센서 소자.
  29. 제20항에 있어서, 상기 이미지 센서는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 이미지 센서 소자.
  30. 기판;
    상기 기판 내에 형성된 1개 이상의 아이솔레이션 영역;
    상기 1개 이상의 아이솔레이션 영역의 측벽에 인접하여 배치된 제1 도전형의 이온주입 영역; 및
    상기 아이솔레이션 영역에 인접한 화소를 포함한 것을 특징으로 하는 이미지 센서.
  31. 제30항에 있어서, 상기 화소는 포토센서를 포함한 것을 특징으로 하는 이미지 센서.
  32. 제31항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 이미지 센서.
  33. 제31항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 이미지 센서.
  34. 제31항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 이미지 센서.
  35. 제34항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 이미지 센서.
  36. 제34항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 이미지 센서.
  37. 제34항에 있어서, 상기 포토다이오드는 상기 이온주입 영역의 적어도 일부분과 접촉하여 배치된 상기 제1 도전형의 제1 도핑층과, 상기 제1 도핑층 아래에 배치된 제2 도전형의 도핑 영역을 포함한 것을 특징으로 하는 이미지 센서.
  38. 제37항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 이미지 센서.
  39. 제37항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 이미지 센서.
  40. 제30항에 있어서, 상기 1개 이상의 아이솔레이션 영역은 트렌치 아이솔레이션 영역인 것을 특징으로 하는 이미지 센서.
  41. 제30항에 있어서, 상기 이온주입 영역은 상기 1개 이상의 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서.
  42. 제30항에 있어서, 상기 이온주입 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 이미지 센서.
  43. 제30항에 있어서, 상기 이온주입 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 이미지 센서.
  44. 제43항에 있어서, 상기 p형 도펀트는 보론이고, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서.
  45. 제30항에 있어서, 상기 화소는 씨모스(CMOS) 이미지 센서의 일부분인 것을 특징으로 하는 이미지 센서.
  46. 제30항에 있어서, 상기 화소는 씨씨디(CCD) 이미지 센서의 일부분인 것을 특징으로 하는 이미지 센서.
  47. 씨모스 이미지 센서에 사용하기 위한 포토다이오드에 있어서,
    상기 포토다이오드는,
    기판에 형성되며, 제1 도전형의 이온주입 아이솔레이션 영역에 인접한 상기 제1 도전형의 제1 도핑층으로서, 상기 이온주입 아이솔레이션 영역은 상기 기판에 형성된 트렌치 아이솔레이션 영역의 적어도 측벽에 인접하며 상기 측벽을 따라 배치된 제1 도핑층;
    상기 제1 도핑층에 형성된, 광적으로 생성된 전하를 축적하기 위한 전하 집합 영역으로서, 상기 전하 집합 영역이 제2 도전형인 전하 집합 영역; 및
    상기 제1 도전형의 제2 도핑층을 포함하며,
    상기 제2 도핑층은 상기 이온주입 아이솔레이션 영역의 적어도 일부분과 콘택한 제2 도핑층을 포함하는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  48. 제47항에 있어서, 상기 전하 집합 영역은 상기 기판 상에 형성된 전송 트랜지스터의 게이트에 인접하고, 상기 전송 트랜지스터의 게이트는 상기 전하 집합 영역에 축적된 전하를 상기 제2 도전형인 도핑 영역에 전송하는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  49. 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 트렌치 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  50. 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 이온주입 에스티아이(STI) 영역인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  51. 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 이온주입 로코스(LOCOS) 영역인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  52. 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  53. 제52항에 있어서, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  54. 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  55. 제47항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  56. 제47항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  57. 제47항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  58. 제47항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
  59. 실리콘 기판;
    상기 실리콘 기판 내에 형성된 에스티아이(STI) 영역;
    상기 에스티아이 영역의 적어도 측벽 상에 배치된 p형 이온주입 영역으로서, 상기 이온주입 영역은 10Å 내지 1500Å의 두께를 갖는 p형 이온주입 영역; 및
    p-n-p 포토다이오드를 포함하는, 상기 에스티아이 영역에 인접한 화소를 포함하며,
    상기 p-n-p 포토다이오드는 상기 p형 이온주입 영역의 적어도 일부분과 콘택하는 p형 핀 층과, 상기 핀 층과 인접하며 그 하부에 배치된 n형 도핑층을 더 포함하는 것을 특징으로 하는 이미지 센서.
  60. 제59항에 있어서, 상기 p형 이온주입 영역은 상기 에스티아이 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서.
  61. 제59항에 있어서, 상기 p형 이온주입 영역은 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 보론 이온주입 양을 갖는 보론 이온주입 영역인 것을 특징으로 하는 이미지 센서.
  62. 제61항에 있어서, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서.
  63. 제59항에 있어서, 상기 이미지 센서는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 이미지 센서.
  64. 제59항에 있어서, 상기 이미지 센서는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 이미지 센서.
  65. (1)프로세서; 및
    (2)상기 프로세서에 연결된 씨모스CMOS) 이미지 센서 소자를 포함하며,
    상기 씨모스 이미지 센서 소자는,
    기판에 형성된 트렌치 아이솔레이션 영역;
    상기 트렌치 아이솔레이션 영역의 적어도 측벽 상에 배치된 제1 도전형의 이온주입 아이솔레이션 영역; 및
    상기 트렌치 아이솔레이션 영역에 인접한 화소를 포함하며,
    상기 화소는 전송 트랜지스터의 게이트에 인접한 포토센서를 포함하는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  66. 제65항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  67. 제65항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  68. 제65항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  69. 제68항에 있어서, 상기 포토다이오드는 제1 도전형의 핀 층과, 상기 핀 층의 하부에 배치되며 상기 핀 층에 상대적인 제2 도전형의 도핑 영역을 포함하고, 상기 핀 층은 상기 이온주입 아이솔레이션 영역의 적어도 일부분과 콘택하는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  70. 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 트렌치 아이솔레이션의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  71. 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 p형 도펀트가 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  72. 제71항에 있어서, 상기 이온주입 양은 1x1012 원자/cm2인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  73. 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 10Å 내지 1500Å의 두께를 갖는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  74. 제69항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  75. 제69항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  76. 제68항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  77. 제68항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
  78. 기판에 1개 이상의 트렌치를 형성하는 단계;
    상기 1개 이상의 트렌치를 거쳐 상기 기판에 경사 이온주입을 실시하여 상기 트렌치의 하부에 아울러 상기 트렌치의 적어도 측벽에 인접하여 이온주입 영역을 형성하는 단계; 및
    상기 이온주입 영역에 인접하여 전기 소자를 제공하는 단계를 포함하며,
    상기 이온주입 영역을 10Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  79. 삭제
  80. 삭제
  81. 제78항에 있어서, 상기 경사 이온주입을 상기 기판의 표면에 대해 10도 내지 30도의 입사 각도로 실시하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  82. 제81항에 있어서, 상기 입사 각도는 상기 트렌치의 상기 측벽에 대해 90도의 각도를 더 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  83. 제78항에 있어서, 상기 경사 이온주입을 상기 기판의 표면에 대해 90도의 입사 각도로 실시하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  84. 삭제
  85. 제78항에 있어서, 상기 이온주입 영역을 상기 1개 이상의 트렌치의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  86. 제78항에 있어서, 상기 이온주입 영역을 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 이온주입하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  87. 제78항에 있어서, 상기 전기 소자는 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  88. 제78항에 있어서, 상기 전기 소자는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  89. 제78항에 있어서, 상기 전기 소자는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  90. 제78항에 있어서, 상기 전기 소자는 포토센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  91. 제90항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  92. 제90항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  93. 제90항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
  94. 화소 센서 셀을 위한 포토다이오드를 제조하는 방법에 있어서,
    상기 방법은,
    기판에 1개 이상의 아이솔레이션 영역을 형성하는 단계;
    상기 1개 이상의 아이솔레이션 영역의 적어도 측벽에 인접하여 이온주입 영역을 형성하는 단계;
    상기 기판에 제1 도전형의 제1 도핑층을 형성하는 단계;
    상기 제1 도핑층에 제2 도전형의 도핑 영역을 형성하는 단계; 및
    상기 기판에 상기 제 1 도전형의 제2 도핑층을 형성하는 단계를 포함하며,
    상기 제2 도핑층은 상기 이온주입 영역의 일부분 이상과 콘택하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  95. 삭제
  96. 제94항에 있어서, 상기 이온주입 영역을 상기 1개 이상의 아이솔레이션 영역의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이 오드를 제조하는 방법.
  97. 제94항에 있어서, 상기 이온주입 영역에 p형 도펀트를 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 이온주입하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  98. 제94항에 있어서, 상기 이온주입 영역을 10Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  99. 제94항에 있어서, 상기 이온주입 영역을 형성하는 단계는 상기 기판에 제1 도전형의 이온을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  100. 제99항에 있어서, 상기 이온주입하는 단계에서 입사 각도는 상기 기판의 표면에 대해 90도와 상이한 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  101. 제99항에 있어서, 상기 이온주입하는 단계에서 입사 각도는 상기 기판의 표면에 대해 10도 내지 30도인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  102. 제99항에 있어서, 상기 이온주입하는 단계에서 입사 각도는 상기 기판의 표면에 대해 90도인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  103. 삭제
  104. 제94항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  105. 제94항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
  106. 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법에 있어서,
    상기 방법은,
    실리콘 기판에 1개 이상의 트렌치 아이솔레이션 영역을 형성하는 단계; 및
    상기 실리콘 기판에 p형 이온을 3x1011 원자/cm2 내지 3x1013 원자/cm2 의 이온주입 양으로 이온주입함으로써 상기 1개 이상의 트렌치 아이솔레이션 영역에 콘택하여 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  107. 제106항에 있어서,
    상기 실리콘 기판에 제1 p형 도핑층을 형성하는 단계;
    상기 제1 p형 도핑층에 n형 도핑 영역을 형성하는 단계; 및
    상기 제1 p형 도핑층 내에 및 상기 n형 도핑 영역 상에 제2 p형 도핑층을 형성하는 단계를 더 포함하고,
    상기 제2 p형 도핑층은 상기 n형 도핑 영역의 일부분 이상에 콘택하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  108. 제106항에 있어서, 상기 도핑 영역은 상기 1개 이상의 트렌치 아이솔레이션 영역의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  109. 제106항에 있어서, 상기 도핑 영역을 10Å 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  110. 제106항에 있어서, 상기 도핑 영역을 보론으로 도핑하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  111. 제106항에 있어서, 상기 실리콘 기판에 p형 이온을 소정의 입사 각도로 이온주입하며, 상기 입사 각도는 상기 기판의 표면에 대해 90도와 상이한 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  112. 제106항에 있어서, 상기 실리콘 기판에 p형 이온을 소정의 입사 각도로 이온주입하며, 상기 입사 각도는 상기 기판의 표면에 대해 10도 내지 30도인 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
  113. 제106항에 있어서, 상기 실리콘 기판에 p형 이온을 소정의 입사 각도로 이온주입하며, 상기 입사 각도는 상기 기판의 표면에 대해 90도인 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
KR1020057017037A 2003-03-12 2004-03-12 트렌치 아이솔레이션을 위한 경사 이온주입 KR100777376B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/385,844 US6949445B2 (en) 2003-03-12 2003-03-12 Method of forming angled implant for trench isolation
US10/385,844 2003-03-12

Publications (2)

Publication Number Publication Date
KR20050117556A KR20050117556A (ko) 2005-12-14
KR100777376B1 true KR100777376B1 (ko) 2007-11-19

Family

ID=32961576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057017037A KR100777376B1 (ko) 2003-03-12 2004-03-12 트렌치 아이솔레이션을 위한 경사 이온주입

Country Status (6)

Country Link
US (3) US6949445B2 (ko)
EP (1) EP1604403A2 (ko)
JP (1) JP2006521697A (ko)
KR (1) KR100777376B1 (ko)
CN (2) CN100487901C (ko)
WO (1) WO2004081989A2 (ko)

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816443B2 (en) * 2001-10-12 2014-08-26 Quantum Semiconductor Llc Method of fabricating heterojunction photodiodes with CMOS
JP2004165462A (ja) * 2002-11-14 2004-06-10 Sony Corp 固体撮像素子及びその製造方法
US6949445B2 (en) * 2003-03-12 2005-09-27 Micron Technology, Inc. Method of forming angled implant for trench isolation
KR100477790B1 (ko) * 2003-03-13 2005-03-22 매그나칩 반도체 유한회사 씨모스 이미지센서의 제조방법
US6897082B2 (en) * 2003-06-16 2005-05-24 Micron Technology, Inc. Method of forming well for CMOS imager
KR100554836B1 (ko) * 2003-06-30 2006-03-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7141468B2 (en) * 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
KR100619396B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조방법
US7148525B2 (en) * 2004-01-12 2006-12-12 Micron Technology, Inc. Using high-k dielectrics in isolation structures method, pixel and imager device
US20050158897A1 (en) * 2004-01-21 2005-07-21 Jhy-Jyi Sze Image sensor device and method of fabricating the same
US7492027B2 (en) * 2004-02-20 2009-02-17 Micron Technology, Inc. Reduced crosstalk sensor and method of formation
US7154136B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Isolation structures for preventing photons and carriers from reaching active areas and methods of formation
JP2005327858A (ja) * 2004-05-13 2005-11-24 Matsushita Electric Ind Co Ltd 固体撮像装置
US7332737B2 (en) * 2004-06-22 2008-02-19 Micron Technology, Inc. Isolation trench geometry for image sensors
JP4974474B2 (ja) * 2004-06-22 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100659382B1 (ko) * 2004-08-06 2006-12-19 삼성전자주식회사 이미지 센서 및 그 제조 방법
US7153719B2 (en) * 2004-08-24 2006-12-26 Micron Technology, Inc. Method of fabricating a storage gate pixel design
US7348651B2 (en) * 2004-12-09 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Pinned photodiode fabricated with shallow trench isolation
US7098067B2 (en) * 2004-12-13 2006-08-29 International Business Machines Corporation Masked sidewall implant for image sensor
KR100672663B1 (ko) * 2004-12-28 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
US7241671B2 (en) * 2004-12-29 2007-07-10 Dongbu Electronics Co., Ltd. CMOS image sensor and method for fabricating the same
KR100672666B1 (ko) * 2004-12-29 2007-01-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100606914B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 격리영역 형성방법
KR100672708B1 (ko) * 2004-12-30 2007-01-22 동부일렉트로닉스 주식회사 시모스 이미지 센서의 격리막 형성방법
KR100652343B1 (ko) * 2004-12-31 2006-11-30 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
US8686481B2 (en) * 2005-04-29 2014-04-01 Trixell Semiconductor device with an image sensor and method for the manufacturing of such a device
JP4354931B2 (ja) * 2005-05-19 2009-10-28 パナソニック株式会社 固体撮像装置及びその製造方法
US7141836B1 (en) * 2005-05-31 2006-11-28 International Business Machines Corporation Pixel sensor having doped isolation structure sidewall
KR100720503B1 (ko) * 2005-06-07 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7271025B2 (en) * 2005-07-12 2007-09-18 Micron Technology, Inc. Image sensor with SOI substrate
US20070023796A1 (en) * 2005-07-27 2007-02-01 International Business Machines Corporation Pinning layer for pixel sensor cell and method thereof
KR100748342B1 (ko) * 2005-09-14 2007-08-09 매그나칩 반도체 유한회사 씨모스 이미지 센서의 제조방법
US7652313B2 (en) * 2005-11-10 2010-01-26 International Business Machines Corporation Deep trench contact and isolation of buried photodetectors
KR100776162B1 (ko) * 2005-12-21 2007-11-12 동부일렉트로닉스 주식회사 이미지 소자의 제조방법
KR100724199B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법
KR100731102B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 이미지 센서 및 이의 제조방법
KR100719719B1 (ko) * 2006-06-28 2007-05-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7531374B2 (en) * 2006-09-07 2009-05-12 United Microelectronics Corp. CMOS image sensor process and structure
US7521278B2 (en) * 2006-10-17 2009-04-21 Eastman Kodak Company Isolation method for low dark current imager
KR100801053B1 (ko) * 2006-10-27 2008-02-04 삼성전자주식회사 소자 분리 방법 및 이를 이용한 이미지 소자의 형성 방법
KR100853193B1 (ko) * 2007-01-08 2008-08-21 삼성전자주식회사 반도체 소자 및 그 형성방법
US8440495B2 (en) 2007-03-06 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing crosstalk in image sensors using implant technology
JP2009065118A (ja) * 2007-08-09 2009-03-26 Panasonic Corp 固体撮像装置
KR100891227B1 (ko) * 2007-10-25 2009-04-01 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100935269B1 (ko) * 2007-12-27 2010-01-06 주식회사 동부하이텍 이미지 센서 및 그 제조방법
ITTO20080045A1 (it) * 2008-01-18 2009-07-19 St Microelectronics Srl Schiera di fotodiodi operanti in modalita' geiger reciprocamente isolati e relativo procedimento di fabbricazione
JP2009272596A (ja) * 2008-04-09 2009-11-19 Sony Corp 固体撮像装置とその製造方法、及び電子機器
EP2109143B1 (en) 2008-04-09 2013-05-29 Sony Corporation Solid-state imaging device, production method thereof, and electronic device
JP4759590B2 (ja) 2008-05-09 2011-08-31 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム
JP2009277722A (ja) * 2008-05-12 2009-11-26 Panasonic Corp 固体撮像装置及びその製造方法
US8815634B2 (en) * 2008-10-31 2014-08-26 Varian Semiconductor Equipment Associates, Inc. Dark currents and reducing defects in image sensors and photovoltaic junctions
US20100134668A1 (en) * 2008-12-01 2010-06-03 Samsung Electronics Co., Ltd. Image sensors
US20100148230A1 (en) * 2008-12-11 2010-06-17 Stevens Eric G Trench isolation regions in image sensors
IT1392366B1 (it) * 2008-12-17 2012-02-28 St Microelectronics Rousset Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile, schiera di fotodiodi e relativo procedimento di fabbricazione
IT1393781B1 (it) * 2009-04-23 2012-05-08 St Microelectronics Rousset Fotodiodo operante in modalita' geiger con resistore di soppressione integrato e controllabile ad effetto jfet, schiera di fotodiodi e relativo procedimento di fabbricazione
JP2011049524A (ja) * 2009-07-27 2011-03-10 Sony Corp 固体撮像素子および固体撮像素子の製造方法
DE102009035409B4 (de) * 2009-07-31 2013-06-06 Globalfoundries Dresden Module One Llc & Co. Kg Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
JP5564874B2 (ja) * 2009-09-25 2014-08-06 ソニー株式会社 固体撮像装置、及び電子機器
JP5629450B2 (ja) * 2009-10-16 2014-11-19 キヤノン株式会社 半導体素子及び半導体素子の形成方法
WO2011107832A1 (en) * 2010-03-04 2011-09-09 X-Fab Semiconductor Foundries Ag Manufacturing of a semiconductor device and corresponding semiconductor device
KR101874784B1 (ko) 2010-03-08 2018-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5651976B2 (ja) * 2010-03-26 2015-01-14 ソニー株式会社 固体撮像素子およびその製造方法、並びに電子機器
IT1399690B1 (it) 2010-03-30 2013-04-26 St Microelectronics Srl Fotodiodo a valanga operante in modalita' geiger ad elevato rapporto segnale rumore e relativo procedimento di fabbricazione
CN102651372B (zh) * 2011-02-23 2014-11-05 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器及其制作方法
US9318370B2 (en) * 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
US8518764B2 (en) 2011-10-24 2013-08-27 Freescale Semiconductor, Inc. Semiconductor structure having a through substrate via (TSV) and method for forming
TWI447859B (zh) * 2012-03-12 2014-08-01 Inotera Memories Inc 動態隨機存取記憶體的淺溝槽隔絕結構及其製造方法
US8969997B2 (en) * 2012-11-14 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structures and methods of forming the same
US9516248B2 (en) * 2013-03-15 2016-12-06 Microsoft Technology Licensing, Llc Photosensor having enhanced sensitivity
US20150021668A1 (en) * 2013-07-19 2015-01-22 Stmicroelectronics Sa Photosensitive cell of an image sensor
US9984917B2 (en) * 2014-05-21 2018-05-29 Infineon Technologies Ag Semiconductor device with an interconnect and a method for manufacturing thereof
CN104143558B (zh) * 2014-08-15 2018-03-27 北京思比科微电子技术股份有限公司 一种提高阱容量的图像传感器像素及其制作方法
US10170517B2 (en) * 2016-12-13 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming image sensor device
JP2018110140A (ja) * 2016-12-28 2018-07-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11387232B2 (en) * 2017-03-23 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN109727906B (zh) * 2017-10-31 2021-01-05 无锡华润微电子有限公司 N型半导体元器件的浅槽隔离结构的处理方法
CN107910343A (zh) * 2017-12-11 2018-04-13 上海华力微电子有限公司 Cmos图像传感器及其制造方法
CN109216392A (zh) * 2018-09-12 2019-01-15 德淮半导体有限公司 图像传感器及其形成方法
JP2019114797A (ja) * 2019-02-20 2019-07-11 株式会社東芝 固体撮像装置および固体撮像装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0102847A1 (en) * 1982-09-07 1984-03-14 Signet Armorlite, Inc. Method for coating ophthalmic devices
US5291049A (en) * 1991-11-29 1994-03-01 Kabushiki Kaisha Toshiba Mosfet with buried element isolation regions
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits
WO1999025018A1 (en) 1997-11-07 1999-05-20 Advanced Micro Devices, Inc. Semiconductor device having an improved isolation region and process of fabrication thereof
US5960276A (en) * 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
US20010050382A1 (en) * 1999-06-16 2001-12-13 Rhodes Howard E. Retrograde well structure for a CMOS imager
US20020197782A1 (en) * 2001-05-18 2002-12-26 Akio Kitamura Method of manufacturing semiconductor device

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation
US5909041A (en) * 1997-11-21 1999-06-01 Xerox Corporation Photogate sensor with improved responsivity
JPH11274462A (ja) * 1998-03-23 1999-10-08 Sony Corp 固体撮像装置
US6218691B1 (en) * 1998-06-30 2001-04-17 Hyundai Electronics Industries Co., Ltd. Image sensor with improved dynamic range by applying negative voltage to unit pixel
US6177333B1 (en) * 1999-01-14 2001-01-23 Micron Technology, Inc. Method for making a trench isolation for semiconductor devices
US20030089929A1 (en) * 2001-02-14 2003-05-15 Rhodes Howard E. Trench photosensor for a CMOS imager
US6232626B1 (en) * 1999-02-01 2001-05-15 Micron Technology, Inc. Trench photosensor for a CMOS imager
DE19905032A1 (de) * 1999-02-08 2000-08-10 Emitec Emissionstechnologie Abgassystem mit wenigstens einer Leitfläche
JP4604296B2 (ja) * 1999-02-09 2011-01-05 ソニー株式会社 固体撮像装置及びその製造方法
US6534335B1 (en) * 1999-07-22 2003-03-18 Micron Technology, Inc. Optimized low leakage diodes, including photodiodes
TW432600B (en) * 1999-12-16 2001-05-01 United Microelectronics Corp Process for shallow trench isolation structure
TW466780B (en) * 2000-03-17 2001-12-01 Taiwan Semiconductor Mfg Method to accurately control the manufacturing of high performance photodiode
JP3688980B2 (ja) * 2000-06-28 2005-08-31 株式会社東芝 Ｍｏｓ型固体撮像装置及びその製造方法
US6611037B1 (en) * 2000-08-28 2003-08-26 Micron Technology, Inc. Multi-trench region for accumulation of photo-generated charge in a CMOS imager
US6946635B1 (en) * 2000-10-05 2005-09-20 Ess Technology, Inc. System for improving the dynamic range of solid-state imaging devices
JP4270742B2 (ja) * 2000-11-30 2009-06-03 Ｎｅｃエレクトロニクス株式会社 固体撮像装置
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
US6759409B2 (en) * 2000-12-18 2004-07-06 Boehringer Ingelheim (Canada) Ltd. Inhibitors of papilloma virus
KR100378190B1 (ko) * 2000-12-28 2003-03-29 삼성전자주식회사 서로 다른 두께의 측벽 산화막을 갖는 트랜치아이솔레이션 형성방법
JP3908911B2 (ja) * 2001-02-16 2007-04-25 シャープ株式会社 イメージセンサの製造方法
US6624016B2 (en) * 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
JP3832620B2 (ja) * 2001-03-05 2006-10-11 富士写真フイルム株式会社 カラー撮像装置
US6392263B1 (en) * 2001-05-15 2002-05-21 Texas Instruments Incorporated Integrated structure for reduced leakage and improved fill-factor in CMOS pixel
US6512280B2 (en) 2001-05-16 2003-01-28 Texas Instruments Incorporated Integrated CMOS structure for gate-controlled buried photodiode
US6720595B2 (en) * 2001-08-06 2004-04-13 International Business Machines Corporation Three-dimensional island pixel photo-sensor
KR100436067B1 (ko) * 2001-11-16 2004-06-12 주식회사 하이닉스반도체 이미지센서 및 그 제조 방법
US6744084B2 (en) * 2002-08-29 2004-06-01 Micro Technology, Inc. Two-transistor pixel with buried reset channel and method of formation
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US7091536B2 (en) * 2002-11-14 2006-08-15 Micron Technology, Inc. Isolation process and structure for CMOS imagers
US7087944B2 (en) * 2003-01-16 2006-08-08 Micron Technology, Inc. Image sensor having a charge storage region provided within an implant region
US6949445B2 (en) * 2003-03-12 2005-09-27 Micron Technology, Inc. Method of forming angled implant for trench isolation
US7102184B2 (en) * 2003-06-16 2006-09-05 Micron Technology, Inc. Image device and photodiode structure
US7148528B2 (en) * 2003-07-02 2006-12-12 Micron Technology, Inc. Pinned photodiode structure and method of formation
US7064406B2 (en) * 2003-09-03 2006-06-20 Micron Technology, Inc. Supression of dark current in a photosensor for imaging
KR100535924B1 (ko) * 2003-09-22 2005-12-09 동부아남반도체 주식회사 시모스 이미지 센서 및 그 제조방법
US7214575B2 (en) * 2004-01-06 2007-05-08 Micron Technology, Inc. Method and apparatus providing CMOS imager device pixel with transistor having lower threshold voltage than other imager device transistors
US20050158897A1 (en) * 2004-01-21 2005-07-21 Jhy-Jyi Sze Image sensor device and method of fabricating the same
US7154136B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Isolation structures for preventing photons and carriers from reaching active areas and methods of formation
JP4539176B2 (ja) * 2004-05-31 2010-09-08 ソニー株式会社 固体撮像素子及びその製造方法
US7535042B2 (en) * 2004-07-01 2009-05-19 Aptina Imaging Corporation Pixel cell with a controlled output signal knee characteristic response
US7262110B2 (en) * 2004-08-23 2007-08-28 Micron Technology, Inc. Trench isolation structure and method of formation
US7297995B2 (en) * 2004-08-24 2007-11-20 Micron Technology, Inc. Transparent metal shielded isolation for image sensors
US7348651B2 (en) * 2004-12-09 2008-03-25 Taiwan Semiconductor Manufacturing Co., Ltd. Pinned photodiode fabricated with shallow trench isolation
KR100606914B1 (ko) * 2004-12-29 2006-08-01 동부일렉트로닉스 주식회사 반도체 소자의 격리영역 형성방법
US7432148B2 (en) * 2005-08-31 2008-10-07 Micron Technology, Inc. Shallow trench isolation by atomic-level silicon reconstruction
KR100731102B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 이미지 센서 및 이의 제조방법
US7888215B2 (en) * 2008-06-04 2011-02-15 Omnivision Technologies, Inc. CMOS image sensor with high full-well-capacity

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0102847A1 (en) * 1982-09-07 1984-03-14 Signet Armorlite, Inc. Method for coating ophthalmic devices
US5291049A (en) * 1991-11-29 1994-03-01 Kabushiki Kaisha Toshiba Mosfet with buried element isolation regions
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits
WO1999025018A1 (en) 1997-11-07 1999-05-20 Advanced Micro Devices, Inc. Semiconductor device having an improved isolation region and process of fabrication thereof
US5960276A (en) * 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
US20010050382A1 (en) * 1999-06-16 2001-12-13 Rhodes Howard E. Retrograde well structure for a CMOS imager
US20020197782A1 (en) * 2001-05-18 2002-12-26 Akio Kitamura Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
CN101521217A (zh) 2009-09-02
WO2004081989A3 (en) 2004-12-23
US6949445B2 (en) 2005-09-27
CN1784787A (zh) 2006-06-07
US7514715B2 (en) 2009-04-07
US20050179071A1 (en) 2005-08-18
KR20050117556A (ko) 2005-12-14
US20040178430A1 (en) 2004-09-16
US7919797B2 (en) 2011-04-05
US20090206429A1 (en) 2009-08-20
EP1604403A2 (en) 2005-12-14
JP2006521697A (ja) 2006-09-21
WO2004081989A2 (en) 2004-09-23
CN100487901C (zh) 2009-05-13

Similar Documents

Publication Publication Date Title
KR100777376B1 (ko) 트렌치 아이솔레이션을 위한 경사 이온주입
US7217589B2 (en) Deep photodiode isolation process
US7422924B2 (en) Image device and photodiode structure
US7750382B2 (en) Image sensor having a charge storage region provided within an implant region
US7439155B2 (en) Isolation techniques for reducing dark current in CMOS image sensors
US7573113B2 (en) Photodiode with ultra-shallow junction for high quantum efficiency CMOS image sensor and method of formation
US7279770B2 (en) Isolation techniques for reducing dark current in CMOS image sensors
EP1883969B1 (en) Isolation process and structure for cmos imagers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121026

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131024

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141023

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 12