JP2006521697A - トレンチ分離のための傾斜注入 - Google Patents

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Abstract

第１の伝導型の側壁・底部注入領域を第１の伝導型の基板内に配置するトレンチ分離を開示する。側壁・底部注入領域は、第１の伝導型のドーパントの傾斜注入により、又は９０度注入により、又は傾斜注入と９０度注入の組み合わせにより形成する。トレンチ分離領域に隣接して位置する側壁・底部注入領域は表面漏れと暗電流を減少させる。

Description

本発明は半導体装置の分野、特に高量子効果イメージャのための改良型分離装置に関する。
低コストの撮像装置として、ＣＭＯＳイメージャが益々普及しつつある。ＣＭＯＳイメージャ回路は画素セルの焦点面アレイを含み、各々の画素セルは、下位基板部分において光学的に生成された電荷を蓄積するため、基板のドープ領域の上を覆うフォトダイオード、フォトゲート、フォトコンダクタのいずれかを含む。各々の画素セルには読み取り回路が接続され、読み取り回路は感知ノードを有するフォトダイオード、フォトゲート、またはフォトコンダクタに隣接して基板上に形成された電荷転送部を含み、感知ノードは一般にフローティングディフュージョンノードであって、ソースフォロワ出力トランジスタのゲートに接続する。イメージャは、基板の電荷蓄積領域からフローティングディフュージョンノードに電荷を転送するトランジスタを１つ以上含むことがあり、さらに電荷転送に先駆けて拡散ノードを所定の電荷レベルにリセットするトランジスタを具備することがある。
従来型のＣＭＯＳイメージャでは、必要な機能、すなわち（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）フローティングディフュージョンノードへの電荷転送、（４）フローティングディフュージョンノードへの電荷転送より先に、フローティングディフュージョンノードを既知の状態にリセットすること、（５）読み取りのためのピクセル選択、（６）ピクセル電荷を表す信号の出力及び増幅を、画素セルの能動素子が実行する。フローティングディフュージョンノードの電荷は、ソースフォロワ出力トランジスタによってピクセル出力電圧に変換される。ＣＭＯＳイメージャピクセルの感光素子は通常、空乏化したｐ−ｎ接合フォトダイオードか、フォトゲート下の電界誘起空乏領域のいずれかである。
上で述べた類のＣＭＯＳ撮像回路は広く知られており、例えばニクソンらの「２５６×２５６ＣＭＯＳアクティブピクセルセンサカメラ・オン・チップ」（ソリッドステート回路に関するＩＥＥＥジャーナル（１９９６年）、第３１巻（１２）２０４６ページから２０５０ページ）［Nixon et al., “２５６×２５６ CMOS Active Pixel Sensor Camera-on-a-Chip，”、IEEE Journal of Solid-State Circuits， Vol． 31(12)， ｐｐ． ２０４６−２０５０（１９９６）］、メンディスらの「ＣＭＯＳアクティブピクセルイメージセンサ」（電子デバイスに関するＩＥＥＥトランザクション（１９９４年）、第４１巻（３）、４５２ページから４５３ページ）［Mendis et al.， “CMOS Active Pixel Image Sensors，” IEEE Transactions on Electron Devices， Vol． 41(3)， ｐｐ． ４５２−４５３（１９９４）］で論述されており、それらの開示内容は参照により本願に援用する。
典型的ＣＭＯＳセンサピクセル４トランジスタ（４Ｔ）セル１０の半導体ウェハ片の概略上面図を図１に示す。以下に述べる通り、ＣＭＯＳセンサ画素セル１０は、基板の下位部分に光生成電荷蓄積領域２１を含む。この領域２１は、ピンダイオード１１（図１２）として形成する。ピンフォトダイオードが「ピン」と呼ばれる理由は、フォトダイオードが完全に空乏化した時にフォトダイオードの電位が一定の値に固定されるためである。ただしＣＭＯＳセンサ画素セル１０は、ピンフォトダイオードの代わりに、フォトゲート、フォトコンダクタ、埋込み型フォトダイオード、その他画像から電荷への変換装置を光生成電荷の初期蓄積領域２１として含む場合もあることを理解されたい。
図１のＣＭＯＳイメージセンサ１０は、電荷蓄積領域２１で生成された光電荷をフローティングディフュージョン領域（感知ノード）２５に移す転送ゲート３０を備える。フローティングディフュージョン領域２５はさらに、ソースフォロワトランジスタのゲート５０に接続する。ソースフォロワトランジスタは、行選択アクセストランジスタに出力信号を供給し、行選択アクセストランジスタのゲート６０は、端子３２への出力信号を選択的にゲート制御する。ゲート４０を有するリセットトランジスタは、電荷蓄積領域２１からの電荷転送に先駆けてその都度フローティングディフュージョン領域２５を所定の電荷レベルにリセットする。
図２は、図１の典型的ＣＭＯＳイメージセンサ１０の線２−２’沿いの断面図を示す。電荷蓄積領域２１は、感光性の領域、すなわちｐ型領域２４とｎ型領域２６とｐ型領域２０から成るｐ−ｎ−ｐ接合領域を有するピンフォトダイオード１１として形成する。ピンフォトダイオード１１は２つのｐ型領域２０，２４を含むため、ｎ型フォトダイオード領域２６はピンニング電圧で完全に空乏化する。トランジスタゲート４０，５０，６０の両側には、好ましくはｎ型の伝導性を有する不純物添加ソース／ドレイン領域２２（図１）を設ける。転送ゲート３０近傍のフローティングディフュージョン領域２５もまた、好ましくはｎ型である。
図１及び図２のＣＭＯＳイメージセンサセル１０等のＣＭＯＳイメージセンサでは、入射光によって電子が領域２６に集まる。ゲート５０を有するソースフォロワトランジスタが発する最大出力信号は、領域２６から出される電子の数に比例する。電子を獲得する領域２６の電子容量もしくは受容性が増すに連れ、最大出力信号は増加する。ピンフォトダイオードの電子容量は通常、イメージセンサのドーピングレベルと活性層中に注入されるドーパントによって左右される。
図２はまた、活性層２０内の電荷蓄積領域２１の近傍に形成されたトレンチ分離領域１５を示す。このトレンチ分離領域１５は通例、従来のＳＴＩプロセスを用いて形成するか、あるいは局所シリコン酸化（ＬＯＣＯＳ）プロセスを用いることによって形成する。ゲートやＣＭＯＳイメージセンサ１０内の他の接続線に接続するため、例えばソース／ドレイン領域２２、フローティングディフュージョン領域２５、その他配線にかけて電気的接続を提供する接点３２（図１）を絶縁層５５に形成するには、従来の処理方法を用いる。
隣接ピクセル間に物理的な障壁を設け、さらにピクセルを相互に絶縁するため、一般には、基板１０の中にトレンチをエッチングすることによりトレンチ分離領域１５を形成する。トレンチは、ドライ異方性エッチングプロセスやその他のエッチングプロセスを用いてエッチングし、その後化学気相蒸着（ＣＶＤ）二酸化ケイ素（ＳｉＯ２）等の誘電体でこれを満たす。満たされたトレンチはその後エッチバックプロセスによって平坦化され、その結果誘電体はトレンチの中にのみ残り、トレンチの上表面はシリコン基板の上表面と面一に保たれる。平坦化された誘電体が、シリコン基板より上に出ることもある。
上記トレンチ分離領域１５の形成に伴う一般的な問題として、トレンチの端または側壁１６（図２）近くの基板内にイオンを注入する場合に、能動素子領域とトレンチとの接合部に生じる電流漏れがある。加えて、トレンチ分離領域１５の側壁１６沿いの優勢結晶面のシリコン密度は隣接するシリコン基板のそれを上回るため、トレンチの側壁１６沿いには高密度のトラップ部位が生じる。これらのトラップ部位は通常ならば電荷を帯びないが、電子と正孔とがトラップ部位に捕われると電荷を帯びる。捕われたこれらのキャリアが装置に電荷を加え、装置の固定電荷の一因となり、装置のしきい値電圧が変化する。トレンチ分離領域１５の側壁１６沿いにトラップ部位が形成されると、トレンチ側壁１６沿いとその近くでの電流発生は非常に多くなる。フォトダイオード空乏領域の内側またはその近くで、トラップ部位から発生する電流は暗電流を引き起こす。
ＣＭＯＳイメージセンサ製造ではフォトダイオードにおける暗電流を最小限に抑えることが重要である。暗電流は、一般にピンフォトダイオード１１の電荷収集領域２１における漏れに起因し、それはＣＭＯＳイメージセンサの添加注入状態に大きく左右される。さらに、上記したように、フォトダイオード空乏領域の内側かその近くの欠陥やトラップ部位は、発生する暗電流の大きさに大きく影響する。要約すると、暗電流は、フォトダイオード空乏領域の内側またはその付近でトラップ部位から生じる電流；空乏領域における高電界が招く帯間トンネリング誘導キャリア生成；フォトダイオード側壁から生じる接合漏れ；分離コーナーからの漏れ、例えば応力誘導・トラップ補助トンネリングの結果である。
領域２６で電荷を完全に収集し、収集した電荷を蓄積できない場合に、ＣＭＯＳイメージャの信号対雑音比とダイナミックレンジは劣悪なものとなる。フォトアレイにおける光子収集のためピクセル電気信号のサイズは非常に小さいため、ピクセルの信号対雑音比とダイナミックレンジはできるだけ高くするべきである。
したがって、暗電流を減らしフォトダイオード容量を増大させるＣＭＯＳイメージャ用の改良型アクティブピクセルフォトセンサが求められている。（ｉ）電流発生または電流漏れを防ぎ、さらに（ｉｉ）ピン表面層とバルク基板との間で連結領域として作用する、トレンチ分離領域もまた必要である。ピクセルセンサセルのピンフォトダイオードで暗電流を減少し電流漏れを最小限に抑える分離手法はもとより、これらの改善を呈するアクティブピクセルフォトセンサを製造する方法もまた求められている。
本発明は一態様において、第１の伝導型の側壁・底部注入領域を第１の伝導型の基板内に配置するトレンチ分離を提供する。側壁・底部注入領域は、トレンチ分離領域における第１の伝導型のドーパントの（ｉ）傾斜注入により；（ｉｉ）９０度注入により；または（ｉｉｉ）傾斜注入と９０度注入の両方の組み合わせにより形成する。この側壁・底部注入領域を備えるトレンチ分離は、ＩＣ電気装置／回路を他のＩＣ電気装置／回路から分離するために設けてよく、さらにＣＭＯＳイメージャ、ＣＣＤ、ＡＳＩＣ及びＤＳＰ装置、その他集積回路構造及び装置で利用してもよい。
本発明は別の態様において、トレンチ分離領域の側壁・底部注入領域によって第１の伝導型のピン層を第１の伝導型の基板に連結するフォトダイオードを提供する。側壁・底部注入領域は、トレンチ分離領域における第１の伝導型のドーパントの（ｉ）傾斜注入により；（ｉｉ）９０度注入により；または（ｉｉｉ）傾斜注入と９０度注入の両方の組み合わせにより形成する。トレンチ分離領域の側壁と底部に位置する側壁・底部注入領域は表面漏れと暗電流を減らし、ピンフォトダイオードの容量をさらに増大させる。
本発明はさらに別の態様において、電気装置を、例えばピンフォトダイオードのピン表面層を、基板に連結するため、側壁・底部注入領域を形成する方法を提供する。一実施形態においては、トレンチ分離領域で９０度以外の角度で所望のドーパントを注入することによって側壁・底部注入領域を形成してもよい。別の実施形態においては、トレンチ分離領域で、９０度の角度と９０度以外の角度の両方で、所望のドーパントを注入することによって側壁・底部注入領域を形成してもよい。さらに別の実施形態においては、９０度の角度で、所望のドーパントを注入することによって、側壁・底部注入領域を形成してもよい。
本発明の上記及びその他の特徴と利点は、添付の図面と本発明の一例を示す実施形態を参照して行う以下の詳細な説明から、より明らかになるであろう。
以下の詳細な説明では図面を参照するが、図面は本明細書の一部を成すとともに、本発明を実施できる特定の実施形態を示すものである。これらの実施形態は、本発明の属する技術分野において通常の技能を有する者が本発明を実施できる程度にまで詳述するが、他の実施形態も利用可能であること、また本発明の主旨及び範囲から逸脱することなく構造的、論理的、電気的に変更できることを理解されたい。
用語「ウェハ」及び「基板」は、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）技術、ドープ・非ドープ半導体、ベース半導体基礎によって支持されたシリコン製エピタキシャル層、その他半導体構造を含む、半導体ベース材料として理解されたい。さらに、以下の説明で「ウェハ」や「基板」に言及する場合は、予め先行する工程段階を用いて作られたものが、ベース半導体構造または基礎の中または上で領域や接合を形成することもある。加えて、半導体はシリコンベースである必要はなく、シリコン−ゲルマニウム、シリコンオンインシュレータ、シリコンオンサファイア、ゲルマニウム、砒化ガリウム、その他をベースとすることもある。
用語「ピクセル」は、フォトセンサと、電磁放射を電気信号に変換するトランジスタとを含む画素単位セルを示す。説明上、図面及び本明細書中の記載では代表的なピクセルについて説明するが、通常はイメージャ内の全ピクセルの生成が同様の方法で同時に進行する。
以下においては、図面を参照する。なお、図面中同様の要素には、同じ参照番号を付して示す。図３から図１０は、ピンフォトダイオード１９９（図１０）と併せてトレンチ分離領域１５０の側壁注入領域１７０（図１０）を有する４トランジスタ（４Ｔ）ピクセルセンサセル１００（図１０）を形成する方法の、第１の典型的実施形態を示す。以下に詳述する通り、側壁注入領域１７０は傾斜注入によって形成し、ピン表面層１２４（図１０）とバルク基板１１０との間で連結領域として作用する。このＳＴＩ側壁注入領域１７０はまた、トレンチ分離領域１５０の側壁１５８及び底部１５９に沿って漏れと暗電流を抑制する。
これより４トランジスタ（４Ｔ）画素セルとの関係で本発明を説明するが、３トランジスタ（３Ｔ）セルや５トランジスタ（５Ｔ）セルにも本発明を適用できることに留意されたい。３Ｔセルは、電荷転送トランジスタと付随のゲートが省かれる点、そしてフローティングディフュージョン領域とフォトダイオードのｎ領域とを、二者の重なり合いにより、または当該技術で公知の二者をブリッジするｎ領域ブリッジにより結合する点が、４Ｔセルと異なる。５Ｔセルは、シャッタートランジスタまたはＣＭＯＳフォトゲートトランジスタが加わる点が４Ｔセルと異なる。
加えて、ＣＭＯＳイメージャ内４Ｔ画素セルの一部を成すトレンチ分離領域の形成に関して以下に本発明を説明するが、本発明はＣＭＯＳイメージャに限定されず、あらゆる電気装置・回路で分離を提供する分離領域に適用できる。よって本発明は、ある集積回路電気装置または回路を別の集積回路電気装置または回路から分離する側壁・底部注入領域を有するトレンチ分離も考慮する。本発明はまた、例えばＣＭＯＳイメージャ、ＣＣＤ、ＡＳＩＣ及びＤＳＰ装置、並びにＤＲＡＭ、ＳＲＡＭ、ＦＬＡＳＨ等のメモリ装置、その他多数の集積回路構造・装置で利用できる注入トレンチ分離領域も考慮する。
図３から図１０は、唯一のトレンチ１５２を有する基板１１０の一部分のみを示すが、本発明が、基板１１０上の様々な場所に複数トレンチ分離機能を同時に形成することも考慮するものであることを理解されたい。さらに、シャロートレンチ分離（ＳＴＩ）法によるトレンチ分離領域形成に関して以下に本発明を説明するが、本発明は、ＬＯＣＯＳ（局所シリコン酸化）プロセスや前記プロセスの組み合わせにより形成された分離装置にも等しく適用できる。
図３は、図２と同じ断面図で基板１１０を示すものである。例示のために基板１１０はシリコン基板とする。ただし上記の通り、本発明は他の半導体基板にも等しく適用できる。図３はまた、パッド酸化物層１５１と、パッド酸化物層１５１の上に形成された、窒化ケイ素材や酸化ケイ素材等の硬質マスク材料のブランケット層１５３を示す。硬質マスク層１５３の上にはフォトレジスト層１５５（図３）を形成し、その後マスク（図示せず）を用いてこれをパターン化し、異方的にエッチングすることにより、図４に示すトレンチ１５２を得る。トレンチ１５２の深さは約１，０００から約４，０００オングストローム、より好ましくは２，０００オングストロームであり、幅は約５００から約５，０００オングストローム、より好ましくは約３，０００オングストロームである。
必要に応じて、図５に示すように、約１０から約４００オングストロームの薄い絶縁層１５４を、トレンチ１５２の側壁１５８（図４）と底部１５９（図４）との上に形成する。この薄絶縁層１５４は、例えばトレンチ１５２の底部でのコーナーの平滑化に役立てるため、そして後ほどトレンチに満たすこととなる誘電性材料における応力を減らすため、酸化物、窒化ケイ素、酸化物／窒化ケイ素等で形成してもよい。以下、側壁と底部に沿って形成された薄絶縁層１５４等、薄絶縁層を備えるトレンチ分離構造に関して本発明の実施形態を説明するが、本発明はこれらの実施形態に限定されない。よって本発明は、薄絶縁層を有さないトレンチ分離構造の形成も考慮する。
第１の伝導型のドーパントを用いて、図５の構造を傾斜ドーパント１６０（図５）にさらすが、この第１の伝導型は例示の目的でｐ型とする。こうして分離トレンチ１５２（図５）を通じてｐ型イオンが注入され、図６に示すｐ型の側壁・底部注入領域１７０が形成される。このｐ型側壁・底部注入領域１７０は、トレンチ１５２の側壁１５８及び底部１５９上で薄絶縁層１５４に接触させて形成する。
本発明では、用語「傾斜注入」を、基板１１０に対し直角以外の注入角で、すなわち９０度以外の角度で行う注入と定義する。よって用語「傾斜注入」は、基板に対し０度から９０度未満の間の、より好ましくは１０度から約３０度の間の注入角で行う注入を指す。
図５を再び参照する。傾斜ドーパント注入１６０を行い、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型イオンを浅いトレンチ１５２の真下に位置する基板１１０のある範囲内に注入し、ｐ型の側壁・底部注入領域１７０（図６）を形成する。このｐ型側壁・底部注入領域の厚みＴ（図６）は、約１０から約１，５００オングストローム、より好ましくは約３００オングストロームであってもよい。
傾斜イオン注入１６０は、基板１１０をイオン注入機の中に入れ、さらにｐ型の側壁注入領域１７０を形成するにあたって相応しいｐ型ドーパントイオンを浅いトレンチ１５２（図５）を通じて基板１１０の中に１ｋｅＶから約５０ｋｅＶの、より好ましくは約１０ｋｅＶのエネルギーで注入することにより実施してもよい。この傾斜注入には、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型ドーパントを使用してもよい。ｐ型側壁・底部注入領域１７０（図６）における注入量は、１ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内、より好ましくは１ｃｍ２当たり約１×１０１２原子である。必要に応じて、ｐ型側壁注入領域１７０の形状を調整するため複数の注入を用いてもよい。
側壁・底部注入領域１７０（図６）を形成した後には、図６の基板の上で誘電性材料１５６をブランケット堆積し、図７に示すようにトレンチ１５２をこれで満たす。この誘電性材料１５６は、酸化物材料、例えばＳｉＯやＳｉＯ２等の酸化ケイ素、酸窒化物、窒化ケイ素等の窒化物材料、炭化ケイ素、高温ポリマー、その他相応しい誘電性材料でよい。ただし、好適な実施形態における誘電性材料１５６は高密度プラズマ（ＨＤＰ）酸化物であり、これは狭いトレンチを効果的に満たすことに長けた材料である。よって本願では、誘電性材料１５６に関してはＨＤＰ酸化物１５６として説明を行う。
ＨＤＰ酸化物１５６を形成した後には、硬質マスク層１５３の平らな表面まで又はその近くまでＨＤＰ酸化物１５６を平坦化し、図８に示す通り、栓すなわち充填材１５６ａを形成する。好適な実施形態では、化学機械研磨法（ＣＭＰ）か公知のＲＩＥドライエッチングプロセスによってＨＤＰ酸化物１５６を平坦化する。化学機械研磨法では研磨ポリッシュを使用し、硬質マスク層１５３の平らな面まで又はその近くまでＨＤＰ酸化物１５６の上面を除去する。こうして硬質マスク層と栓１５６ａとの上面は、図８に示す通り、基板の表面全体にわたって均一となる。
次に、選択的ドライエッチまたはウエットエッチ等、従来の手法により、例えばリン酸（Ｈ３ＰＯ４）を使用し、硬質マスク層１５３を除去する。必要に応じて、これに次いでウエットエッチを用いて酸化物の上端を丸めてもよい。
図９は、シリコン基板１１０の上に形成された多層転送ゲートスタック１３０を示す。この転送ゲートスタック１３０は、シリコン基板１１０の上で成長または堆積させた酸化ケイ素の第１のゲート酸化物層１３１と、ドープポリシリコン等の相応しい材料の導電層１３２と、第２の絶縁層１３３とを備え、第２の絶縁層１３３は、例えば酸化ケイ素（二酸化ケイ素）、窒化物（窒化ケイ素）、酸窒化物（酸窒化ケイ素）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、またはＯＮＯ（酸化物−窒化物−酸化物）等で形成してもよい。第１及び第２の絶縁層１３１，１３３と導電層１３２は、従来の堆積方法、例えば取分け化学気相蒸着法（ＣＶＤ）やプラズマ促進化学気相成長法（ＰＥＣＶＤ）で形成してもよい。
必要に応じて、多層ゲートスタック１３０中の導電層１３２と第２の絶縁層１３３との間にケイ化物層（図示せず）を形成してもよい。有利性を得るため、この追加で形成するケイ化物層は、イメージャ回路設計に含まれる他の全てのトランジスタのゲート構造に取り入れてもよい。このケイ化物層はケイ化チタン、ケイ化タングステン、ケイ化コバルト、ケイ化モリブデン、またはケイ化タンタルであってもよい。ケイ化物層をＴｉＮ／ＷやＷＮｘ／Ｗ等のバリヤ層／耐熱金属としてもよいし、あるいは全体的にＷＮｘで形成してもよい。
基板１１０の所定の領域にイオンを注入し、図９に示すｐ型のドープ層またはウェル１２０を形成するため、例示のためｐ型とする第１の伝導型のドーパントを用いて第２のマスク方式ドーパント注入を実施する。これまでトレンチ分離１５０の、そしてゲートスタック１３０の形成の後にｐ型ドープ層１２０を形成することに関して本発明の実施形態を説明してきたが、本発明が、トレンチ分離１５０の形成より先にｐ型ドープ層１２０を形成することも想定することを理解されたい。
画素セルの活性領域真下の基板領域にイオンを注入し、図１０に示すｎ型領域１２６を形成するため、例示のためｎ型とする第２の伝導型のドーパントを用いて第３のドーパント注入を実施する。注入されたｎ型ドープ領域１２６は、光生成電子を収集する感光性電荷蓄積領域を形成する。イオン注入は、基板１１０をイオン注入機の中に入れ、さらにｎ型のドープ領域１２６を形成するに当って相応しいｎ型ドーパントイオンを１０ｋｅＶから約１ＭｅＶのエネルギーで基板１１０の中に注入することにより実施してもよい。砒素、アンチモン、リン等のｎ型ドーパントを使用してもよい。ｎ型ドープ領域１２６（図１０）における注入量は、１ｃｍ２当たり約１×１０１１から約１×１０１６原子の範囲内、より好ましくは１ｃｍ２当たり約１×１０１２から約３×１０１３原子である。必要に応じて、ｎ型ドープ領域１２６の形状を調整するため複数の注入を用いてもよい。ゲートスタック１３０の近傍、ｎ型領域１２６の反対側に位置するｎ型ドープ領域１２９（図１０）を形成するため、第３のドーパント注入を実施してもよい。
次に、例示のためｐ型とする第１の伝導型のドーパントを用いて第４のドーパント注入を実施し、注入ｎ型領域１２６上の、転送ゲート１３０とフィールド酸化物領域１５５との間の基板領域にｐ型イオンを注入してｐ型ピン表面層１２４を形成し、これをもって領域１２４，１１０及び１２６から成るフォトダイオード１９９（図１０）が完成する。図１０に示す通り、ｐ型領域１２４は、浅いトレンチ分離１５０の側壁１５８及び底部１５９に沿って傾斜注入により形成されたｐ型側壁注入領域１７０によって、ｐ型領域１２０と基板１１０とに連結する。こうしてフォトダイオード１９９の全体的容量は増し、さらにフォトダイオード１９９の電荷収集性能が向上する。
ｐ型側壁注入領域１７０は、ｐ型領域１２４の連結または接続領域となることに加え、側壁１５８および底部１５９に沿ったトラップ部位の形成を最小限に抑える。トラップ部位で電子および正孔が捕われるとトラップ部位が帯電し、その結果フォトダイオード１９９のしきい電圧に影響が及ぼされる。トレンチ分離領域１５０の側壁１５８および底部１５９に沿ってトラップ部位の形成を最小限に抑えることができれば、トレンチの側壁１５８及び底部１５９沿いとその近くでの暗電流の発生と漏れが減少する。
図１１から図１３は本発明の別の実施形態を示すものであり、同実施形態によると、ピクセルセンサセル２００（図１３）のフォトダイオード２９９（図１３）製造の一部として９０度の角の注入２６０（図１１）を行うことによってｐ型の側壁・底部注入領域２７０を形成する。図１１は、上で説明した図５に至るまでの構造に相当する。ただし、図５の傾斜注入の代わりに９０度注入を行う点で、図１１は図５と異なる。
本発明においては用語「９０度注入」を基板１１０に対し約９０度の注入角で行う注入と定義するが、これはトレンチ１５２の傾斜した側壁１５８に対しては傾いている。
図１１の９０度注入２６０は、基板１１０をイオン注入機の中に入れ、さらにｐ型の側壁・底部注入領域２７０を形成するに当って相応しいｐ型ドーパントイオンをトレンチ１５２を通じて基板１１０の中に１ｋｅＶから約５０ｋｅＶの、より好ましくは約１０ｋｅＶのエネルギーで注入することにより実施してもよい。このストレート注入には、ホウ素、ベリリウム、インジウム、マグネシウム等のｐ型ドーパントを使用してもよい。ｐ型側壁・底部注入領域２７０（図１２）における注入量は、１ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内、より好ましくは１ｃｍ２当たり約１×１０１２原子である。必要に応じて、ｐ型側壁・底部注入領域２７０の形状を調整するため複数の注入を用いてもよい。
前述の実施形態と同じく、ｐ型側壁・底部注入領域２７０は、図１２及び図１３に示すように、酸化物材料で満たされたトレンチ分離２５０（図１３）の薄絶縁層１５４近くに形成する。側壁・底部注入領域２７０はｐ型層１２０および基板１１０にｐ型領域１２４を連結または接続する領域となり、側壁１６０沿いでのトラップ部位形成を最小限に抑える。トレンチ分離領域２５０の側壁１５８および底部１５９に沿ってトラップ部位の形成を最小限に抑えることができれば、トレンチの側壁１５８及び底部１５９沿いとその近くでの暗電流発生と漏れは減少する。
図１４から図１６は本発明の別の実施形態を示すものであり、その実施形態によると、ピクセルセンサセル３００（図１６）のフォトダイオード３９９（図１６）製造の一部として傾斜注入１６０（図１４）と９０度注入２６０（図１４）の両方を行うことによってｐ型の側壁注入領域３７０を形成する。図１４は、上で説明した図５に至るまでの構造に相当する。ただし、図１４は９０度注入と傾斜注入を併用する点で図５とは異なる。図１４の傾斜イオン注入１６０と９０度注入２６０は、ｐ型の側壁注入領域３７０（図１２）を形成するため、１ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内、より好ましくは１ｃｍ２当たり約１×１０１２原子の注入量で、第１及び第２の典型的実施形態に関して上記したように実施してもよい。必要に応じて、ｐ型側壁・底部注入領域３７０の形状を調整するため複数の注入を用いてもよい。
前の実施形態と同じく、側壁・底部注入領域３７０はトレンチ分離３５０（図１６）の薄絶縁層１５４に隣接して形成され、ｐ型層１２０と基板１１０にｐ型領域１２４を連結または接続する領域となり、さらに側壁１５８及び底部１５９沿いでのトラップ部位形成を最小限に抑える。
図１０、図１３、及び図１６の実施形態に示すトレンチ分離領域とフォトダイオード領域の形成後または形成中に、それぞれのゲート４０，５０及び６０、ならびにゲート両側のソース／ドレイン領域に付随するものとして図１に示すリセットトランジスタ、ソースフォロワトランジスタ、行選択トランジスタを含むピクセルセンサセルの残りの装置１００，２００，３００を、公知の方法により形成する。また、ゲート線や画素セル１００，２００，３００内の他の接続線を接続する接点と配線を形成するには、従来の処理ステップを用いてよい。例えば表面全体を、例えば二酸化ケイ素、ＢＳＧ，ＰＳＧまたはＢＰＳＧのパッシベーション層で覆い、これをＣＭＰで平坦化し、エッチングすることでコンタクト正孔を設け、さらにこれを金属化することでリセットゲート、転送ゲート、その他ピクセルゲート構造に至る接点を適宜に設けることができる。他の回路構造に至る導電体や絶縁体から成る従来型多層を用いてピクセルセンサセルの構造を相互に接続してもよい。
図１７は、本発明によるＣＭＯＳイメージセンサを含む典型的なプロセッサベースシステムを概略的に示すものである。プロセッサベースシステムは、ＣＭＯＳイメージセンサを含みうるデジタル回路を有するシステムの一例である。そのようなシステムとして、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、カーナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、スタートラッカーシステム、動作検知システム、画像安定化システム、高解像度テレビ用データ圧縮システム等を挙げることができ、いずれも本発明を利用することができるが、それらに限定されない。
プロセッサベースシステムは、例えばコンピュータシステムは一般に、バス６５２上で入出力（Ｉ／Ｏ）装置６４６と通信する中央演算処理装置（ＣＰＵ）６４４、例えばマイクロプロセッサを備える。ＣＭＯＳイメージセンサ６４２もまた、バス９８９上でシステムと通信する。コンピュータシステム６００はまたランダムアクセスメモリ（ＲＡＭ）６４８を含み、さらにコンピュータシステムの場合には、フロッピーディスクドライブ６５４、コンパクトディスク（ＣＤ）ＲＯＭドライブ６５６、フラッシュメモリカード６５８等の周辺装置を含むこともあり、これらもまたバス６５２上でＣＰＵ６４４と通信する。
トレンチ分離領域の側壁と底部に沿って傾斜注入、ストレート注入、または傾斜注入とストレート注入との組み合わせにより形成されたｐ型の側壁・底部注入領域１７０、２７０、３７０を有するｐ−ｎ−ｐフォトダイオード１９９、２９９、３９９（図１０、図１３、図１６）等、ｐ−ｎ−ｐフォトダイオードの形成に関して上記の実施形態を説明してきたが、本発明は上記実施形態に限定されないことを理解されたい。したがって本発明は、シャロートレンチ分離領域の側壁にそって傾斜注入、ストレート注入、または傾斜注入とストレート注入との組み合わせにより形成されたｎ型の側壁・底部注入領域を具えるｎ−ｐ−ｎフォトダイオードにも等しく適用することができる。無論、どの構造でもそのドーパントと伝導型は、ＰＭＯＳトランジスタに対応する転送ゲートにより適宜変わる。
さらに、トレンチ分離領域１５０を１つ形成することに関して本発明を説明してきたが、本発明は、基板上の様々な場所に多数のトレンチ分離領域を形成することも含む。さらに、そして上記した通り、４トランジスタ（４Ｔ）画素セルに用いる転送トランジスタの転送ゲートに関して本発明を説明したが、本発明は３トランジスタ（３Ｔ）セルや５トランジスタ（５Ｔ）セルにも等しく適用できる。３Ｔセルは、電荷転送トランジスタと付随のゲートが省かれる点、そして、フローティングディフュージョン領域とフォトダイオードのｎ領域を、二者の重なり合いにより、または当該技術で公知の二者をブリッジするｎ領域ブリッジにより結合する点で、４Ｔセルと異なる。５Ｔセルは、シャッタートランジスタまたはＣＭＯＳフォトゲートトランジスタが加わる点が４Ｔセルと異なる。
以上の説明と図面は、本発明の特徴及び利点を達成する典型的な実施形態を例示するものであると理解されたい。本発明の主旨及び範囲から逸脱することなく、特定の工程条件や構造を変更及び代用することができる。よって本発明は、既述の説明と図面によって制限されず、専ら添付の請求の範囲によって限定されるものである。
典型的なＣＭＯＳイメージセンサピクセルの上面図。 線２−２’に沿って見た図１のＣＭＯＳイメージセンサの概略断面図。 本発明によるピンフォトダイオードの初期処理段階における製造を示す、ＣＭＯＳイメージセンサピクセルの概略断面図。 図３に続く処理段階における図３のＣＭＯＳイメージセンサの概略部分断面図。 図４に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図５に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図６に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図７に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図８に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図９に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 本発明の第２の実施形態による図４に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図１１に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図１２に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 本発明の第３の実施形態による図４に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図１４に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 図１５に続く処理段階における図３のＣＭＯＳイメージセンサピクセルの概略断面図。 本発明により製造したＣＭＯＳイメージセンサを備えたコンピュータプロセッサシステムの概略図。
符号の説明
１００ ピクセルセンサセル
１１０ 基板
１２０ ｐ型ドープ層（ウェル）
１２４ ピン表面層
１３０ 転送ゲートスタック
１５０ トレンチ分離領域
１５８ 側壁
１５９ 底部
１７０ 側壁・底部注入領域
１９９ ピンフォトダイオード

Claims (113)

  1. トレンチ分離構造であって：
    基板内に形成された誘電性材料と；
    前記誘電性材料の少なくとも側壁及び底部に隣接して配置された注入領域とを備える、トレンチ分離構造。
  2. 前記注入領域が電気装置に隣接する、請求項１に記載のトレンチ分離構造。
  3. 前記電気装置がＣＭＯＳイメージャである、請求項１に記載のトレンチ分離構造。
  4. 前記電気装置がＣＣＤイメージャである、請求項１に記載のトレンチ分離構造。
  5. 前記電気装置がフォトセンサである、請求項１に記載のトレンチ分離構造。
  6. 前記フォトセンサがフォトダイオードである、請求項５に記載のトレンチ分離構造。
  7. 前記フォトセンサがフォトコンダクタである、請求項５に記載のトレンチ分離構造。
  8. 前記フォトセンサがフォトゲートである、請求項５に記載のトレンチ分離構造。
  9. 前記注入領域の厚みが約１０から約１，５００オングストロームである、請求項１に記載のトレンチ分離構造。
  10. 前記注入領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量で、ｐ型ドーパントを添加する、請求項１に記載のトレンチ分離構造。
  11. 前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項１０に記載のトレンチ分離構造。
  12. 前記分離構造がＳＴＩ構造である、請求項１に記載のトレンチ分離構造。
  13. 前記分離構造がＬＯＣＯＳ構造である、請求項１に記載のトレンチ分離構造。
  14. ピクセルセンサセルのためのトレンチ分離構造であって：
    基板内に形成された誘電性材料と；
    前記高誘電性材料の少なくとも側壁に隣接すると共に、フォトセンサの領域に接触するよう配置された注入領域とを備える、トレンチ分離構造。
  15. 前記注入領域の厚みが約１０から約１，５００オングストロームである、請求項１４に記載のトレンチ分離構造。
  16. 前記注入領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量でｐ型ドーパントを添加する、請求項１４に記載のトレンチ分離構造。
  17. 前記ｐ型ドーパントがホウ素であり、前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項１６に記載のトレンチ分離構造。
  18. 前記フォトセンサがフォトダイオードであり、前記領域が前記フォトダイオードのピン層である、請求項１４に記載のトレンチ分離構造。
  19. 前記注入領域が前記誘電性材料の底部及び側壁に沿って位置する、請求項１４に記載のトレンチ分離構造。
  20. 撮像装置であって：
    前記基板内に設けた少なくとも１つの注入分離領域と；
    前記少なくとも１つの注入分離領域に隣接するイメージャとを備える、撮像装置。
  21. 前記注入分離領域が前記分離領域の少なくとも側壁に隣接するよう配置された第１の伝導型の注入領域を備える、請求項２０に記載の撮像装置。
  22. 前記注入領域が前記分離領域の底部及び側壁に沿って位置する、請求項２０に記載の撮像装置。
  23. 前記注入領域の厚みが約１０から約１，５００オングストロームである、請求項２０に記載の撮像装置。
  24. 前記注入領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量でｐ型ドーパントを添加する、請求項２０に記載の撮像装置。
  25. 前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項２４に記載の撮像装置。
  26. 前記注入分離領域がＳＴＩ領域である、請求項２０に記載の撮像装置。
  27. 前記注入分離領域がＬＯＣＯＳ領域である、請求項２０に記載の撮像装置。
  28. 前記イメージャがＣＭＯＳイメージャである、請求項２０に記載の撮像装置。
  29. 前記イメージャがＣＣＤイメージャである、請求項２０に記載の撮像装置。
  30. イメージセンサであって：
    基板と；
    前記基板内に形成された少なくとも１つの分離領域と；
    前記少なくとも１つの分離領域の側壁に隣接するよう配置された第１の伝導型の注入領域と；
    前記分離領域に隣接するピクセルとを備える、イメージセンサ。
  31. 前記ピクセルがフォトセンサを備える、請求項３０のイメージセンサ。
  32. 前記フォトセンサがフォトコンダクタである、請求項３１に記載のイメージセンサ。
  33. 前記フォトセンサがフォトゲートである、請求項３１に記載のイメージセンサ。
  34. 前記フォトセンサがフォトダイオードである、請求項３１に記載のイメージセンサ。
  35. 前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項３４に記載のイメージセンサ。
  36. 前記フォトダイオードがｎ−ｐ−ｎフォトダイオードである、請求項３４に記載のイメージセンサ。
  37. 前記フォトダイオードが、前記注入領域の少なくとも一部分に接触するよう配置された前記第１の伝導型の第１のドープ層と、前記第１のドープ層の下に配置された第２の伝導型のドープ領域とを備える、請求項３４に記載のイメージセンサ。
  38. 前記第１の伝導型がｐ型であり、前記第２の伝導型がｎ型である、請求項３７に記載のイメージセンサ。
  39. 前記第１の伝導型がｎ型であり、前記第２の伝導型がｐ型である、請求項３７に記載のイメージセンサ。
  40. 前記少なくとも１つの分離領域がトレンチ分離領域である、請求項３０に記載のイメージセンサ。
  41. 前記注入領域が前記少なくとも１つの分離領域の前記底部及び側壁に沿って位置する、請求項３０に記載のイメージセンサ。
  42. 前記注入領域の厚みが約１０から約１，５００オングストロームである、請求項３０に記載のイメージセンサ。
  43. 前記注入領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量でｐ型ドーパントを添加する、請求項３０に記載のイメージセンサ。
  44. 前記ｐ型ドーパントがホウ素であり、前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項４３に記載のイメージセンサ。
  45. 前記ピクセルがＣＭＯＳイメージセンサの部分を成す、請求項３０に記載のイメージセンサ。
  46. 前記ピクセルがＣＣＤイメージセンサの部分を成す、請求項３０に記載のイメージセンサ。
  47. ＣＭＯＳイメージャで使用するフォトダイオードであって：
    基板内で第１の伝導型の注入分離領域に隣接して形成された前記第１の伝導型の第１のドープ層であって、前記注入分離領域は前記基板内に形成されたトレンチ分離領域の少なくとも側壁に隣接すると共に前記側壁に沿って位置する、前記第１のドープ層と；
    光生成電荷を蓄積するため前記第１のドープ層内に形成された第２の伝導型の電荷収集領域と；
    前記第１の伝導型であると共に前記注入分離領域の少なくとも一部分に接触する第２のドープ層と、を備えるフォトダイオード。
  48. 前記電荷収集領域が前記基板の上に形成された転送トランジスタのゲートに隣接し、前記転送ゲートは前記電荷収集領域で蓄積された電荷を前記第２の伝導型のドープ領域に転送する、請求項４７に記載のフォトダイオード。
  49. 前記注入分離領域が前記トレンチ分離領域の前記底部及び側壁に沿って位置する、請求項４７に記載のフォトダイオード。
  50. 前記注入分離領域が注入ＳＴＩ領域である、請求項４７に記載のフォトダイオード。
  51. 前記注入分離領域が注入ＬＯＣＯＳ領域である、請求項４７に記載のフォトダイオード。
  52. 前記注入分離領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量でｐ型ドーパントを添加する、請求項４７に記載のフォトダイオード。
  53. 前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項５２に記載のフォトダイオード。
  54. 前記注入分離領域の厚みが約１０から約１，５００オングストロームである、請求項４７に記載のフォトダイオード。
  55. 前記第１の伝導型がｐ型であり、前記第２の伝導型がｎ型である、請求項４７に記載のフォトダイオード。
  56. 前記第１の伝導型がｎ型であり、前記第２の伝導型がｐ型である、請求項４７に記載のフォトダイオード。
  57. 前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項４７に記載のフォトダイオード。
  58. 前記フォトダイオードがｎ−ｐ−ｎフォトダイオードである、請求項４７に記載のフォトダイオード。
  59. イメージセンサであって：
    シリコン基板と；
    前記シリコン基板内に形成されたＳＴＩ領域と；
    前記ＳＴＩの少なくとも側壁に沿って位置するｐ型注入領域であって、前記注入領域の厚みは約１０から約１，５００オングストロームである、前記ｐ型注入領域と；
    ｐ−ｎ−ｐフォトダイオードを備える前記ＳＴＩ領域に隣接するピクセルであって、前記ｐ−ｎ−ｐフォトダイオードはさらに、前記ｐ型注入領域の少なくとも一部分に接触するｐ型ピン層と、前記ｐ型ピン層に隣接すると共に前記ｐ型ピン層の下に位置するｎ型ドープ層とを備える、前記ピクセルと、
    を含むイメージセンサ。
  60. 前記ｐ型注入領域が前記ＳＴＩの前記底部及び側壁に沿って位置する、請求項５９に記載のイメージセンサ。
  61. 前記ｐ型注入領域が１ｃｍ２当たり約３×１０１１から約３×１０１３原子のホウ素注入量でホウ素が注入された領域である、請求項５９に記載のイメージセンサ。
  62. 前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項６１に記載のイメージセンサ。
  63. 前記イメージセンサがＣＭＯＳイメージセンサである、請求項５９に記載のイメージセンサ。
  64. 前記イメージセンサがＣＣＤイメージセンサである、請求項５９に記載のイメージセンサ。
  65. ＣＭＯＳイメージャシステムであって：
    （ｉ）プロセッサと；
    （ｉｉ）前記プロセッサに連結されたＣＭＯＳ撮像装置と；
    を備え、前記ＣＭＯＳ撮像装置は：
    基板内に形成されたトレンチ分離領域と；
    前記トレンチ分離の少なくとも側壁に沿って位置する第１の伝導型の注入分離領域と；
    前記トレンチ分離領域に隣接するピクセルと；を備え、
    前記ピクセルは転送トランジスタのゲートに隣接するフォトセンサを備える、システム。
  66. 前記フォトセンサがフォトゲートである、請求項６５に記載のシステム。
  67. 前記フォトセンサがフォトコンダクタである、請求項６５に記載のシステム。
  68. 前記フォトセンサがフォトダイオードである、請求項６５に記載のシステム。
  69. 前記フォトダイオードが、前記第１の伝導型のピン層であって前記注入分離領域の少なくとも一部分と接触する前記ピン層と、前記ピン層の下で前記ピン層と相対的に配置された第２の伝導型のドープ領域とを備える、請求項６８に記載のシステム。
  70. 前記注入分離領域が前記トレンチ分離の前記底部及び側壁に沿って位置する、請求項６５に記載のシステム。
  71. 前記注入分離領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の注入量でｐ型ドーパントを添加する、請求項６５に記載のシステム。
  72. 前記注入量が１ｃｍ２当たり約１×１０１２原子である、請求項７１に記載のシステム。
  73. 前記注入領域の厚みが約１０から約１，５００オングストロームである、請求項６５に記載のシステム。
  74. 前記第１の伝導型がｐ型であり、前記第２の伝導型がｎ型である、請求項６５に記載のシステム。
  75. 前記第１の伝導型がｎ型であり、前記第２の伝導型がｐ型である、請求項６５に記載のシステム。
  76. 前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項６５に記載のシステム。
  77. 前記フォトダイオードがｎ−ｐ−ｎフォトダイオードである、請求項６５に記載のシステム。
  78. 分離領域を処理する方法であって、
    基板内に少なくとも１つのトレンチを形成するステップと；
    前記トレンチの下で前記トレンチの少なくとも側壁に沿って注入領域を形成するため、前記少なくとも１つのトレンチを通じて前記基板内に傾斜注入を実行するステップと；
    前記注入領域に隣接して電気装置を設けるステップとを含む、方法。
  79. 前記注入領域を約１０から約１，５００オングストロームの厚みに形成する、請求項７８に記載の方法。
  80. 前記傾斜注入を前記基板の表面に対し一定の注入角で実行する、請求項７８に記載の方法。
  81. 前記基板の前記表面に対する前記注入角が約１０から約３０度である、請求項８０に記載の方法。
  82. 前記注入角がさらに前記トレンチの前記表面に対し約９０度の角度を成す、請求項８１に記載の方法。
  83. 前記基板の前記表面に対する前記注入角が約９０度である、請求項８０に記載の方法。
  84. 前記傾斜注入を、前記基板の表面に対し約９０度、及び約１０から約３０度の注入角で実行する、請求項８０に記載の方法。
  85. 前記注入領域を前記少なくとも１つのトレンチの底部及び側壁に沿って形成する、請求項７８に記載の方法。
  86. 前記注入領域に１ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内の注入量で注入する、請求項７８に記載の方法。
  87. 前記電気装置がイメージャである、請求項７８に記載の方法。
  88. 前記電気装置がＣＭＯＳイメージャである、請求項７８に記載の方法。
  89. 前記電気装置がＣＣＤイメージャである、請求項７８に記載の方法。
  90. 前記電気装置がフォトセンサである、請求項７８に記載の方法。
  91. 前記フォトセンサがフォトダイオードである、請求項７８に記載の方法。
  92. 前記フォトセンサがフォトコンダクタである、請求項７８に記載の方法。
  93. 前記フォトセンサがフォトゲートである、請求項７８に記載の方法。
  94. ピクセルセンサセルのためのフォトダイオードを形成する方法であって：
    基板内に少なくとも１つの分離領域を形成するステップと；
    前記少なくとも１つの分離領域の少なくとも側壁に隣接して注入領域を形成するステップとを含む、方法。
  95. 前記基板内に、第１の伝導型の第１のドープ層を形成するステップと；
    前記第１のドープ層内に第２の伝導型のドープ領域を形成するステップと；
    前記基板内に前記第１の伝導型の第２のドープ層を形成するステップと；をさらに含み、前記第２のドープ層は前記注入領域の少なくとも一部分と接触する、請求項９４に記載の方法。
  96. 前記注入領域を、前記少なくとも１つの分離領域の底部及び側壁に沿って形成する、請求項９４に記載の方法。
  97. 前記注入領域に、１ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内の注入量でｐ型ドーパントを注入する、請求項９４に記載の方法。
  98. 前記注入領域を約１０から約１，５００オングストロームの厚みに形成する、請求項９４に記載の方法。
  99. 前記注入領域を形成する前記動作がさらに、前記基板に対し一定の注入角で第１の伝導型のイオンを注入することを含む、請求項９４に記載の方法。
  100. 前記注入角が９０度の角度と異なる、請求項９８に記載の方法。
  101. 前記注入角が約１０から約３０度である、請求項１００に記載の方法。
  102. 前記注入角が約９０度である、請求項９８に記載の方法。
  103. 前記注入角が約１０から約３０度、及び約９０度である、請求項９８に記載の方法。
  104. 前記フォトダイオードがｐ−ｎ−ｐフォトダイオードである、請求項９４に記載の方法。
  105. 前記フォトダイオードがｎ−ｐ−ｎフォトダイオードである、請求項９４に記載の方法。
  106. ＣＭＯＳ撮像装置のためのｐ−ｎ−ｐフォトダイオードを形成する方法であって：
    シリコン基板内に少なくとも１つのトレンチ分離領域を形成するステップと；
    １ｃｍ２当たり約３×１０１１から約３×１０１３原子の範囲内の注入量で前記シリコン基板に対し一定の注入角でｐ型イオンを注入することによって前記少なくとも１つのトレンチ分離領域の少なくとも側壁に接触するドープ領域を形成するステップとを含む、方法。
  107. 前記シリコン基板内に第１のｐ型ドープ層を形成するステップと；
    前記第１のｐ型ドープ層内にｎ型ドープ領域を形成するステップと；
    前記第１のｐ型ドープ層内で前記ｎ型ドープ層の上に第２のｐ型ドープ層を形成するステップと；をさらに含み、前記第２のｐ型ドープ層は前記ドープ領域の少なくとも一部分と接触する、請求項１０６に記載の方法。
  108. 前記ドープ領域を、前記少なくとも１つのトレンチ分離領域の前記底部及び側壁に沿って形成する、請求項１０６に記載の方法。
  109. 前記ドープ領域を、約１０から約１，５００オングストロームの厚みに形成する、請求項１０６に記載の方法。
  110. 前記ドープ領域にホウ素を添加する、請求項１０６に記載の方法。
  111. 前記注入角が９０度と異なる、請求項１０６に記載の方法。
  112. 前記注入角が約１０から約３０度である、請求項１１１に記載の方法。
  113. 前記注入角が９０度の角度である、請求項１０６に記載の方法。
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