JP2000299453A - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 389
- 238000002955 isolation Methods 0.000 claims abstract description 178
- 230000003647 oxidation Effects 0.000 claims abstract description 19
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 19
- 238000003384 imaging method Methods 0.000 claims description 87
- 239000000758 substrate Substances 0.000 claims description 45
- 238000003860 storage Methods 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 20
- 238000005468 ion implantation Methods 0.000 claims description 17
- 238000009825 accumulation Methods 0.000 claims description 16
- 239000012212 insulator Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 16
- 239000012535 impurity Substances 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 239000013078 crystal Substances 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 101100325793 Arabidopsis thaliana BCA2 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008065 Si-SiO Inorganic materials 0.000 description 1
- 229910006405 Si—SiO Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14601—Structural or functional details thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14643—Photodiode arrays; MOS imagers
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Abstract
(57)【要約】
【課題】 ＭＯＳ型、Ｃ−ＭＯＳ型の固体撮像装置にお
いて、暗電流の低減、光電変換効率の向上を図る。 【解決手段】 選択酸化による素子分離層３４により画
素分離されたｐｎ接合型のセンサ部１１３を有し、第１
導電型の第１の半導体ウエル領域３２と素子分離層３４
との間に第１導電型の第２の半導体ウエル領域３５１が
形成され、センサ部の電荷蓄積領域３６と素子分離層３
４との間に第２の半導体ウエル領域３５１が延長して形
成されて成る。
いて、暗電流の低減、光電変換効率の向上を図る。 【解決手段】 選択酸化による素子分離層３４により画
素分離されたｐｎ接合型のセンサ部１１３を有し、第１
導電型の第１の半導体ウエル領域３２と素子分離層３４
との間に第１導電型の第２の半導体ウエル領域３５１が
形成され、センサ部の電荷蓄積領域３６と素子分離層３
４との間に第２の半導体ウエル領域３５１が延長して形
成されて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置、特
にＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像装置及びそ
の製造方法に関する。
にＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】固体撮像装置として、各単位画素がフォ
トダイオードによるセンサ部とスイッチング素子を有し
て構成され、光電変換によりセンサ部に蓄積された信号
電荷を読み出して、これを電圧又は電流に変換して出力
する、いわゆるＭＯＳ型、あるいはＣ−ＭＯＳ型の固体
撮像装置が知られている。これらＭＯＳ型あるいはＣ−
ＭＯＳ型の固体撮像装置は、例えば画素の選択を行うス
イッチング素子や、信号電荷を読み出すスイッチング素
子に、ＭＯＳトランジスタあるいはＣ−ＭＯＳトランジ
スタが用いられている。また、水平走査回路、垂直走査
回路等の周辺回路にＭＯＳトランジスタあるいはＣ−Ｍ
ＯＳトランジスタが用いられ、スイッチング素子と一連
の構成で製造を行うことができる利点を有している。
トダイオードによるセンサ部とスイッチング素子を有し
て構成され、光電変換によりセンサ部に蓄積された信号
電荷を読み出して、これを電圧又は電流に変換して出力
する、いわゆるＭＯＳ型、あるいはＣ−ＭＯＳ型の固体
撮像装置が知られている。これらＭＯＳ型あるいはＣ−
ＭＯＳ型の固体撮像装置は、例えば画素の選択を行うス
イッチング素子や、信号電荷を読み出すスイッチング素
子に、ＭＯＳトランジスタあるいはＣ−ＭＯＳトランジ
スタが用いられている。また、水平走査回路、垂直走査
回路等の周辺回路にＭＯＳトランジスタあるいはＣ−Ｍ
ＯＳトランジスタが用いられ、スイッチング素子と一連
の構成で製造を行うことができる利点を有している。
【０００３】従来、センサ部を構成するフォトダイオー
ドにｐｎ接合型トランジスタを用いたＭＯＳ型あるいは
Ｃ−ＭＯＳ型の固体撮像装置においては、その各画素の
センサ部が選択酸化による素子分離層、いわゆるＬＯＣ
ＯＳ（local oxidation of silicon）層によりＸＹマト
リックス状に画素分離されて形成される。
ドにｐｎ接合型トランジスタを用いたＭＯＳ型あるいは
Ｃ−ＭＯＳ型の固体撮像装置においては、その各画素の
センサ部が選択酸化による素子分離層、いわゆるＬＯＣ
ＯＳ（local oxidation of silicon）層によりＸＹマト
リックス状に画素分離されて形成される。
【０００４】図１６に示すように、センサ部となるフォ
トダイオード１は、例えばｎ型のシリコン半導体基板２
にｐ型の半導体ウエル領域３を形成した後、選択酸化に
よる素子分離層（ＬＯＣＯＳ層）４を形成し、次いで、
薄い絶縁膜（例えばＳｉＯ2膜）５を介してｐ型半導体
ウエル領域３の表面に例えばヒ素（Ａｓ）又はリン
（Ｐ）等のｎ型不純物６をイオン注入しｎ型半導体層７
を形成して作成される。
トダイオード１は、例えばｎ型のシリコン半導体基板２
にｐ型の半導体ウエル領域３を形成した後、選択酸化に
よる素子分離層（ＬＯＣＯＳ層）４を形成し、次いで、
薄い絶縁膜（例えばＳｉＯ2膜）５を介してｐ型半導体
ウエル領域３の表面に例えばヒ素（Ａｓ）又はリン
（Ｐ）等のｎ型不純物６をイオン注入しｎ型半導体層７
を形成して作成される。
【０００５】
【発明が解決しようとする課題】ところで、このような
センサ部（フォトダイオード）１では、より光電変換効
率を向上するために、空乏層を広げ、深い位置で光電変
換された信号電荷をも利用できるようにすることが望ま
れている。
センサ部（フォトダイオード）１では、より光電変換効
率を向上するために、空乏層を広げ、深い位置で光電変
換された信号電荷をも利用できるようにすることが望ま
れている。
【０００６】一方、センサ部となるフォトダイオード１
の形成に際して、ｎ型不純物６をドープするには、前述
の図１６に示すように、素子分離層４上で位置合せした
フォトレジスト層８で他領域を保護してイオン注入する
ために、素子分離層４の端部Ａにｐｎ接合が現われてい
た。素子分離層４の端部Ａには、応力で転位等の結晶欠
陥の発生があることが知られている。従って、ｐｎ接合
ｊに逆バイアスをかけて発生した空乏層が、この結晶欠
陥のある素子分離層端の領域に来ると、その電界により
リーク電流が増加する。センサ部（フォトダイオード）
１において、このリーク電流が増加すると、光が入射し
ていない状態でも信号電荷が発生し、暗電流となる。こ
の暗電流は、結晶欠陥により発生しているために、各セ
ンサ部１により発生量が異なり、画質上、むらとなって
表われる。
の形成に際して、ｎ型不純物６をドープするには、前述
の図１６に示すように、素子分離層４上で位置合せした
フォトレジスト層８で他領域を保護してイオン注入する
ために、素子分離層４の端部Ａにｐｎ接合が現われてい
た。素子分離層４の端部Ａには、応力で転位等の結晶欠
陥の発生があることが知られている。従って、ｐｎ接合
ｊに逆バイアスをかけて発生した空乏層が、この結晶欠
陥のある素子分離層端の領域に来ると、その電界により
リーク電流が増加する。センサ部（フォトダイオード）
１において、このリーク電流が増加すると、光が入射し
ていない状態でも信号電荷が発生し、暗電流となる。こ
の暗電流は、結晶欠陥により発生しているために、各セ
ンサ部１により発生量が異なり、画質上、むらとなって
表われる。
【０００７】本発明は、上述の点に鑑み、センサ部にお
ける光電変換効率の向上を図った固体撮像装置を提供す
るものである。また、本発明は、リーク電流による暗電
流の低減を図った固体撮像装置及びその製造方法を提供
するものである。
ける光電変換効率の向上を図った固体撮像装置を提供す
るものである。また、本発明は、リーク電流による暗電
流の低減を図った固体撮像装置及びその製造方法を提供
するものである。
【０００８】
【課題を解決するための手段】本発明に係る固体撮像装
置は、素子分離層により画素分離されたｐｎ接合型のセ
ンサ部を有し、第１の半導体ウエル領域と素子分離層と
の間に第２の半導体ウエル領域を形成し、動作時にセン
サ部の空乏層がセンサ部下の第１の半導体ウエル領域ま
で広がるように構成する。
置は、素子分離層により画素分離されたｐｎ接合型のセ
ンサ部を有し、第１の半導体ウエル領域と素子分離層と
の間に第２の半導体ウエル領域を形成し、動作時にセン
サ部の空乏層がセンサ部下の第１の半導体ウエル領域ま
で広がるように構成する。
【０００９】この固体撮像装置では、第１の半導体ウエ
ル領域と素子分離層との間に第２の半導体ウエル領域が
形成され、センサ部の第１の半導体ウエル領域との間で
形成されるｐｎ接合の位置が深くなり空乏層の広がり深
さが大きくなってセンサ部に於ける光電変換効率が増加
する。
ル領域と素子分離層との間に第２の半導体ウエル領域が
形成され、センサ部の第１の半導体ウエル領域との間で
形成されるｐｎ接合の位置が深くなり空乏層の広がり深
さが大きくなってセンサ部に於ける光電変換効率が増加
する。
【００１０】本発明に係る固体撮像装置は、選択酸化に
よる素子分離層により画素分離されたｐｎ接合型のセン
サ部を有し、センサ部の電荷蓄積領域と素子分離層との
間に、電荷蓄積領域とは逆導電型の半導体領域を形成し
て構成する。
よる素子分離層により画素分離されたｐｎ接合型のセン
サ部を有し、センサ部の電荷蓄積領域と素子分離層との
間に、電荷蓄積領域とは逆導電型の半導体領域を形成し
て構成する。
【００１１】この固体撮像装置では、センサ部の電荷蓄
積領域と素子分離層との間に、電荷蓄積領域と逆導電型
の半導体領域が形成されるので、センサ部のｐｎ接合が
素子分離層端から離れ、素子分離層端でのリーク電流の
発生が抑えられ、即ち、素子分離層との界面での空乏化
が防止され、この領域からのリーク電流の発生が抑えら
れ、暗電流が低減する。
積領域と素子分離層との間に、電荷蓄積領域と逆導電型
の半導体領域が形成されるので、センサ部のｐｎ接合が
素子分離層端から離れ、素子分離層端でのリーク電流の
発生が抑えられ、即ち、素子分離層との界面での空乏化
が防止され、この領域からのリーク電流の発生が抑えら
れ、暗電流が低減する。
【００１２】本発明に係る固体撮像装置は、トレンチ分
離による素子分離層により画素分離されたｐｎ接合型の
センサ部を有し、素子分離層から画素領域側にセンサ部
の電荷蓄積領域とは逆導電型の半導体領域を形成して構
成する。
離による素子分離層により画素分離されたｐｎ接合型の
センサ部を有し、素子分離層から画素領域側にセンサ部
の電荷蓄積領域とは逆導電型の半導体領域を形成して構
成する。
【００１３】この固体撮像装置では、いわゆるトレンチ
素子分離領域から画素領域側にセンサ部の電荷蓄積領域
と逆導電型の半導体領域が形成されるので、センサ部の
ｐｎ接合がトレンチ素子分離層端から離れ、トレンチ素
子分離層との界面での空乏化が防止され、この領域から
のリーク電流の発生が抑えられ、暗電流が低減する。
素子分離領域から画素領域側にセンサ部の電荷蓄積領域
と逆導電型の半導体領域が形成されるので、センサ部の
ｐｎ接合がトレンチ素子分離層端から離れ、トレンチ素
子分離層との界面での空乏化が防止され、この領域から
のリーク電流の発生が抑えられ、暗電流が低減する。
【００１４】本発明に係る固体撮像装置の製造方法は、
センサ部を画素分離するための素子分離層を形成した
後、素子分離層の端部より離れたセンサ部側に終端が存
するように、センサ部の電荷蓄積領域とは逆導電型の半
導体領域をイオン注入で形成する。
センサ部を画素分離するための素子分離層を形成した
後、素子分離層の端部より離れたセンサ部側に終端が存
するように、センサ部の電荷蓄積領域とは逆導電型の半
導体領域をイオン注入で形成する。
【００１５】この製造方法では、素子分離層を形成した
後、イオン注入で半導体領域を形成するので、素子分離
層形成時の熱処理が先に行われ、半導体領域の再拡散を
防いでセンサ部の電荷蓄積領域と半導体領域とのｐｎ接
合位置を正確に設定することができる。そして、この半
導体領域が素子分離層端とセンサ部の電荷蓄積領域との
間に形成されるので、センサ部のｐｎ接合を転位等のリ
ーク電流発生要因が存在する素子分離層端から離すこと
ができ、暗電流の低減が図れる。
後、イオン注入で半導体領域を形成するので、素子分離
層形成時の熱処理が先に行われ、半導体領域の再拡散を
防いでセンサ部の電荷蓄積領域と半導体領域とのｐｎ接
合位置を正確に設定することができる。そして、この半
導体領域が素子分離層端とセンサ部の電荷蓄積領域との
間に形成されるので、センサ部のｐｎ接合を転位等のリ
ーク電流発生要因が存在する素子分離層端から離すこと
ができ、暗電流の低減が図れる。
【００１６】本発明に係る固体撮像装置の製造方法は、
センサ部を画素分離するための素子分離層を形成し、読
み出し用トランジスタのゲート電極を形成した後、ゲー
ト電極を基準にして素子分離層の端部より離れたセンサ
部側に終端が存するように、センサ部の電荷蓄積領域と
は逆導電型の半導体領域をイオン注入で形成する。
センサ部を画素分離するための素子分離層を形成し、読
み出し用トランジスタのゲート電極を形成した後、ゲー
ト電極を基準にして素子分離層の端部より離れたセンサ
部側に終端が存するように、センサ部の電荷蓄積領域と
は逆導電型の半導体領域をイオン注入で形成する。
【００１７】この製造方法では、素子分離層及び読み出
し用トランジスタのゲート電極を形成した後、半導体領
域を形成するので、再拡散のない半導体領域がえられ
る。しかも、ゲート電極を基準に位置合せして半導体領
域を形成するので、ゲート電極と半導体領域の合せ精度
が向上し、ゲート電極と半導体領域間の距離が高精度に
得られる。これにより、センサ部の開口面積を拡げるこ
とができると共に、ロット間の特性バラツキが低減す
る。
し用トランジスタのゲート電極を形成した後、半導体領
域を形成するので、再拡散のない半導体領域がえられ
る。しかも、ゲート電極を基準に位置合せして半導体領
域を形成するので、ゲート電極と半導体領域の合せ精度
が向上し、ゲート電極と半導体領域間の距離が高精度に
得られる。これにより、センサ部の開口面積を拡げるこ
とができると共に、ロット間の特性バラツキが低減す
る。
【００１８】本発明に係る固体撮像装置の製造方法は、
ｐｎ接合型のセンサ部を画素分離するためのトレンチ分
離による素子分離層を囲うようにセンサ部の電荷蓄積領
域とは逆導電型の半導体領域を形成する。
ｐｎ接合型のセンサ部を画素分離するためのトレンチ分
離による素子分離層を囲うようにセンサ部の電荷蓄積領
域とは逆導電型の半導体領域を形成する。
【００１９】この製造方法では、トレンチ素子分離層を
囲ってセンサ部の電荷蓄積領域とは逆導電型の半導体領
域を形成するので、この半導体領域によって、トレンチ
素子分離層との界面及びその近傍でのリーク電流の発生
を抑えることができる。
囲ってセンサ部の電荷蓄積領域とは逆導電型の半導体領
域を形成するので、この半導体領域によって、トレンチ
素子分離層との界面及びその近傍でのリーク電流の発生
を抑えることができる。
【００２０】本発明に係る固体撮像装置の製造方法は、
半導体基体に画素分離のための溝を形成し、この溝を囲
うようにセンサ部の電荷蓄積領域とは逆導電型の半導体
領域を形成した後、溝内に絶縁物を埋め込んで素子分離
層を形成する。
半導体基体に画素分離のための溝を形成し、この溝を囲
うようにセンサ部の電荷蓄積領域とは逆導電型の半導体
領域を形成した後、溝内に絶縁物を埋め込んで素子分離
層を形成する。
【００２１】この製造方法では、溝内に絶縁物を埋め込
む前に、逆導電型の半導体領域を形成するので、溝の底
部にも他と同じ十分な深さで上記半導体領域を形成する
ことができ、溝を囲って一様の深さの上記半導体領域が
形成される。従って、溝との界面でのリーク電流の発生
を抑えることができる。
む前に、逆導電型の半導体領域を形成するので、溝の底
部にも他と同じ十分な深さで上記半導体領域を形成する
ことができ、溝を囲って一様の深さの上記半導体領域が
形成される。従って、溝との界面でのリーク電流の発生
を抑えることができる。
【００２２】
【発明の実施の形態】本発明に係る固体撮像装置は、素
子分離層により画素分離されたｐｎ接合型のセンサ部を
有し、第１導電型の第１の半導体ウエル領域と素子分離
層との間に第１導電型の第２の半導体ウエル領域が形成
され、動作時にセンサ部の空乏層がセンサ部下の第１の
半導体ウエル領域まで広がるようにした構成とする。
子分離層により画素分離されたｐｎ接合型のセンサ部を
有し、第１導電型の第１の半導体ウエル領域と素子分離
層との間に第１導電型の第２の半導体ウエル領域が形成
され、動作時にセンサ部の空乏層がセンサ部下の第１の
半導体ウエル領域まで広がるようにした構成とする。
【００２３】本発明は、この固体撮像装置において、第
２の半導体ウエル領域を、Ｃ−ＭＯＳトランジスタにお
ける素子分離層形成後に形成される半導体ウエル領域と
同時に形成することができる。
２の半導体ウエル領域を、Ｃ−ＭＯＳトランジスタにお
ける素子分離層形成後に形成される半導体ウエル領域と
同時に形成することができる。
【００２４】本発明に係る固体撮像装置は、選択酸化に
よる素子分離層により画素分離されたｐｎ接合型のセン
サ部を有し、センサ部の電荷蓄積領域と素子分離層との
間に、電荷蓄積領域とは逆導電型の半導体領域が形成さ
れた構成とする。
よる素子分離層により画素分離されたｐｎ接合型のセン
サ部を有し、センサ部の電荷蓄積領域と素子分離層との
間に、電荷蓄積領域とは逆導電型の半導体領域が形成さ
れた構成とする。
【００２５】本発明は、この固体撮像装置において、素
子分離層と下層の第１の半導体ウエル領域との間に第２
の半導体ウエル領域を形成し、動作時にセンサ部の空乏
層がセンサ部下の第１の半導体ウエル領域まで広がるよ
うにした構成とすることができる。
子分離層と下層の第１の半導体ウエル領域との間に第２
の半導体ウエル領域を形成し、動作時にセンサ部の空乏
層がセンサ部下の第１の半導体ウエル領域まで広がるよ
うにした構成とすることができる。
【００２６】又は、本発明は、この固体撮像装置におい
て、センサ部の電荷蓄積領域と素子分離層間の上記半導
体領域が、素子分離層と下層の第１の半導体ウエル領域
との間に形成された第２の半導体ウエル領域の一部を延
長して形成された構成とすることができる。
て、センサ部の電荷蓄積領域と素子分離層間の上記半導
体領域が、素子分離層と下層の第１の半導体ウエル領域
との間に形成された第２の半導体ウエル領域の一部を延
長して形成された構成とすることができる。
【００２７】本発明に係る固体撮像装置は、トレンチ分
離による素子分離層により画素分離されたｐｎ接合型の
センサ部を有し、素子分離層から画素領域側にセンサ部
の電荷蓄積領域とは逆導電型の半導体領域が形成された
構成とする。
離による素子分離層により画素分離されたｐｎ接合型の
センサ部を有し、素子分離層から画素領域側にセンサ部
の電荷蓄積領域とは逆導電型の半導体領域が形成された
構成とする。
【００２８】本発明は、この固体撮像装置において、逆
導電型の半導体領域が半導体ウエル領域の一部を延長し
て形成された構成とすることができる。
導電型の半導体領域が半導体ウエル領域の一部を延長し
て形成された構成とすることができる。
【００２９】本発明に係る固体撮像装置の製造方法は、
ｐｎ接合型のセンサ部を画素分離する選択酸化による素
子分離層を形成した後、素子分離層の端部より離れたセ
ンサ部側に終端が存するように、センサ部の電荷蓄積領
域とは逆導電型の半導体領域をイオン注入で形成する工
程を有する。
ｐｎ接合型のセンサ部を画素分離する選択酸化による素
子分離層を形成した後、素子分離層の端部より離れたセ
ンサ部側に終端が存するように、センサ部の電荷蓄積領
域とは逆導電型の半導体領域をイオン注入で形成する工
程を有する。
【００３０】本発明は、この固体撮像装置の製造方法に
おいて、上記逆導電型の半導体領域を第１の半導体ウエ
ル領域と素子分離層との間に形成する第２の半導体ウエ
ル領域によって形成することができる。
おいて、上記逆導電型の半導体領域を第１の半導体ウエ
ル領域と素子分離層との間に形成する第２の半導体ウエ
ル領域によって形成することができる。
【００３１】本発明は、この固体撮像装置の製造方法に
おいて、素子分離層を形成した後で、素子分離層の下に
第１の半導体ウエル領域に達する第２の半導体ウエル領
域を形成する工程を経て、上記逆導電型の半導体領域を
形成することができる。
おいて、素子分離層を形成した後で、素子分離層の下に
第１の半導体ウエル領域に達する第２の半導体ウエル領
域を形成する工程を経て、上記逆導電型の半導体領域を
形成することができる。
【００３２】本発明に係る固体撮像装置の製造方法は、
ｐｎ接合型のセンサ部を画素分離するためのトレンチ分
離による素子分離層を囲うように、センサ部の電荷蓄積
領域とは逆導電型の半導体領域を形成する工程を有す
る。
ｐｎ接合型のセンサ部を画素分離するためのトレンチ分
離による素子分離層を囲うように、センサ部の電荷蓄積
領域とは逆導電型の半導体領域を形成する工程を有す
る。
【００３３】本発明に係る固体撮像装置の製造方法は、
半導体基体にｐｎ接合型のセンサ部を画素分離するため
の溝を形成し、この溝を囲うようにセンサ部の電荷蓄積
領域とは逆導電型の半導体領域を形成した後、溝内に絶
縁物を埋め込んで素子分離層を形成する工程を有する。
半導体基体にｐｎ接合型のセンサ部を画素分離するため
の溝を形成し、この溝を囲うようにセンサ部の電荷蓄積
領域とは逆導電型の半導体領域を形成した後、溝内に絶
縁物を埋め込んで素子分離層を形成する工程を有する。
【００３４】図１は、本発明の実施の形態に係る例えば
Ｃ−ＭＯＳ型の固体撮像装置の一例の構成を示す。
Ｃ−ＭＯＳ型の固体撮像装置の一例の構成を示す。
【００３５】この固体撮像装置１０は、光電変換を行う
フォトダイオード（即ちｐｎ接合型のセンサ部）１１と
画素を選択する垂直選択用スイッチ素子（例えばＭＯＳ
トランジスタ）１３と読み出し用スイッチ素子（例えば
ＭＯＳトランジスタ）１２とによって構成された単位画
素１４がマトリックス状に複数配列されて成る撮像領域
と、各行毎に垂直選択用スイッチ素子１３の制御電極
（いわゆるゲート電極）が共通に接続された垂直選択線
１５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥
φＶm+k ，‥‥〕を出力する垂直走査回路１６と、各列
毎に読み出し用スイッチ素子１２の主電極が共通に接続
された垂直信号線１７と、各列毎に垂直選択用スイッチ
素子１３の主電極に接続された読み出しパルス線１８
と、垂直信号線１７と水平信号線１９に主電極が接続さ
れた水平スイッチ素子（例えばＭＯＳトランジスタ）２
０と、水平スイッチ素子２０の制御電極（いわゆるゲー
ト電極）と読み出しパルス線１８に接続された水平走査
回路２１と、水平信号線１９に接続されたアンプ２２に
より構成される。
フォトダイオード（即ちｐｎ接合型のセンサ部）１１と
画素を選択する垂直選択用スイッチ素子（例えばＭＯＳ
トランジスタ）１３と読み出し用スイッチ素子（例えば
ＭＯＳトランジスタ）１２とによって構成された単位画
素１４がマトリックス状に複数配列されて成る撮像領域
と、各行毎に垂直選択用スイッチ素子１３の制御電極
（いわゆるゲート電極）が共通に接続された垂直選択線
１５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥
φＶm+k ，‥‥〕を出力する垂直走査回路１６と、各列
毎に読み出し用スイッチ素子１２の主電極が共通に接続
された垂直信号線１７と、各列毎に垂直選択用スイッチ
素子１３の主電極に接続された読み出しパルス線１８
と、垂直信号線１７と水平信号線１９に主電極が接続さ
れた水平スイッチ素子（例えばＭＯＳトランジスタ）２
０と、水平スイッチ素子２０の制御電極（いわゆるゲー
ト電極）と読み出しパルス線１８に接続された水平走査
回路２１と、水平信号線１９に接続されたアンプ２２に
より構成される。
【００３６】各単位画素１４では、読み出し用スイッチ
素子１２の一方の主電極がフォトダイオード１１に接続
され、その他方の主電極が垂直信号線１７に接続され
る。また、垂直選択用スイッチ素子１３の一方の主電極
が読み出し用スイッチ素子１２の制御電極（いわゆるゲ
ート電極）に接続され、その他方の主電極が読み出しパ
ルス線１８に接続され、その制御電極（いわゆるゲート
電極）が垂直選択線１５に接続される。
素子１２の一方の主電極がフォトダイオード１１に接続
され、その他方の主電極が垂直信号線１７に接続され
る。また、垂直選択用スイッチ素子１３の一方の主電極
が読み出し用スイッチ素子１２の制御電極（いわゆるゲ
ート電極）に接続され、その他方の主電極が読み出しパ
ルス線１８に接続され、その制御電極（いわゆるゲート
電極）が垂直選択線１５に接続される。
【００３７】水平走査回路２１から各水平スイッチ素子
２０の制御電極（いわゆるゲート電極）に水平走査パル
スφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給
されると共に、各読み出しパルス線１８に水平読み出し
パルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，
‥‥〕が供給される。
２０の制御電極（いわゆるゲート電極）に水平走査パル
スφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給
されると共に、各読み出しパルス線１８に水平読み出し
パルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，
‥‥〕が供給される。
【００３８】この固体撮像装置１０の基本動作は次のよ
うになる。垂直走査回路１６からの垂直走査パルスφＶ
m と、水平走査回路２１からの読み出しパルスφＨR n
を受けた垂直選択用スイッチ素子１３が、それらのパル
スφＶm ，φＨR n の積のパルスを作り、この積のパル
スで読み出し用スイッチ素子１２の制御電極を制御し
て、フォトダイオード１１で光電変換された信号電荷を
垂直信号線１７に読み出す。この信号電荷は、水平映像
期間中に、水平走査回路２１からの水平走査パルスφＨ
n により制御された水平スイッチ素子２０を通して水平
信号線１９に出て、これに接続されたアンプ２２により
信号電圧に変換されて出力される。
うになる。垂直走査回路１６からの垂直走査パルスφＶ
m と、水平走査回路２１からの読み出しパルスφＨR n
を受けた垂直選択用スイッチ素子１３が、それらのパル
スφＶm ，φＨR n の積のパルスを作り、この積のパル
スで読み出し用スイッチ素子１２の制御電極を制御し
て、フォトダイオード１１で光電変換された信号電荷を
垂直信号線１７に読み出す。この信号電荷は、水平映像
期間中に、水平走査回路２１からの水平走査パルスφＨ
n により制御された水平スイッチ素子２０を通して水平
信号線１９に出て、これに接続されたアンプ２２により
信号電圧に変換されて出力される。
【００３９】尚、単位画素１４の構成としては、上例に
限らず、例えば図２、図３、その他等の種々の構成を採
り得る。図２では、単位画素１４が、フォトダイオード
１１と之に接続された読み出し用ＭＯＳトランジスタ１
２で構成され、読み出し用ＭＯＳトランジスタ１２の他
方の主電極が垂直信号線１７に接続されると共に、その
ゲート電極が垂直選択線に接続される。
限らず、例えば図２、図３、その他等の種々の構成を採
り得る。図２では、単位画素１４が、フォトダイオード
１１と之に接続された読み出し用ＭＯＳトランジスタ１
２で構成され、読み出し用ＭＯＳトランジスタ１２の他
方の主電極が垂直信号線１７に接続されると共に、その
ゲート電極が垂直選択線に接続される。
【００４０】図３では、単位画素１４が、フォトダイオ
ード１１と、読み出し用ＭＯＳトランジスタ２１と、Ｆ
Ｄ（フローティングディフージョン）アンプＭＯＳトラ
ンジスタ２２と、ＦＤリセットＭＯＳトランジスタ２３
と、垂直選択用ＭＯＳトランジスタ２４で構成される。
そして、読み出し用ＭＯＳトランジスタ２１の一方の主
電極がフォトダイオード１１に接続されると共に他方の
主電極がＦＤリセットＭＯＳトランジスタ２３の一方の
主電極に接続される、ＦＤリセットＭＯＳトランジスタ
２３の他方の主電極と垂直選択用ＭＯＳトランジスタ２
４の一方の主電極間にＦＤアンプＭＯＳトランジスタ２
２が接続され、ＦＤアンプＭＯＳトランジスタ２２のゲ
ート電極が、読み出し用ＭＯＳトランジスタ２１とＦＤ
リセットＭＯＳトランジスタ２３の接続中点であるＦＤ
（フローティングディフージョン）部に接続される。読
み出し用ＭＯＳトランジスタ２１のゲート電極は垂直読
み出し線２５に接続され、ＦＤリセットＭＯＳトランジ
スタ２３の他方の主電極が電源ＶＤＤに接続されると共
にそのゲート電極が水平リセット線２８に接続され、垂
直選択用ＭＯＳトランジスタ２４の他方の主電極が垂直
信号線２６に接続され、そのゲート電極が垂直選択線２
７に接続される。
ード１１と、読み出し用ＭＯＳトランジスタ２１と、Ｆ
Ｄ（フローティングディフージョン）アンプＭＯＳトラ
ンジスタ２２と、ＦＤリセットＭＯＳトランジスタ２３
と、垂直選択用ＭＯＳトランジスタ２４で構成される。
そして、読み出し用ＭＯＳトランジスタ２１の一方の主
電極がフォトダイオード１１に接続されると共に他方の
主電極がＦＤリセットＭＯＳトランジスタ２３の一方の
主電極に接続される、ＦＤリセットＭＯＳトランジスタ
２３の他方の主電極と垂直選択用ＭＯＳトランジスタ２
４の一方の主電極間にＦＤアンプＭＯＳトランジスタ２
２が接続され、ＦＤアンプＭＯＳトランジスタ２２のゲ
ート電極が、読み出し用ＭＯＳトランジスタ２１とＦＤ
リセットＭＯＳトランジスタ２３の接続中点であるＦＤ
（フローティングディフージョン）部に接続される。読
み出し用ＭＯＳトランジスタ２１のゲート電極は垂直読
み出し線２５に接続され、ＦＤリセットＭＯＳトランジ
スタ２３の他方の主電極が電源ＶＤＤに接続されると共
にそのゲート電極が水平リセット線２８に接続され、垂
直選択用ＭＯＳトランジスタ２４の他方の主電極が垂直
信号線２６に接続され、そのゲート電極が垂直選択線２
７に接続される。
【００４１】図４は、かかる固体撮像装置１０における
センサ部１１の一実施の形態を示す。本実施の形態に係
るセンサ部（フォトダイオード）１１１は、第２導電
型、例えばｎ型のシリコン半導体基板３１に第１導電型
の例えばｐ型の第１の半導体ウエル領域３２を形成し、
この第１のｐ型半導体ウエル領域３２上に高抵抗半導体
領域、例えば低濃度のｎ型半導体領域３３を形成し、セ
ンサ部１１１を画素分離するように形成した選択酸化に
よる素子分離層（即ちＬＯＣＯＳ層）３４下に、第１の
ｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウ
エル領域３５を形成し、素子分離層３４で区画された低
濃度のｎ型半導体領域３３の表面に高濃度のｎ型半導体
領域３６を形成して、低濃度のｎ型半導体領域３３と第
１のｐ型半導体ウエル領域３２間でｐｎ接合ｊを形成
し、動作時に、センサ部の空乏層が第１のｐ型半導体ウ
エル領域３２まで広がるように構成される。
センサ部１１の一実施の形態を示す。本実施の形態に係
るセンサ部（フォトダイオード）１１１は、第２導電
型、例えばｎ型のシリコン半導体基板３１に第１導電型
の例えばｐ型の第１の半導体ウエル領域３２を形成し、
この第１のｐ型半導体ウエル領域３２上に高抵抗半導体
領域、例えば低濃度のｎ型半導体領域３３を形成し、セ
ンサ部１１１を画素分離するように形成した選択酸化に
よる素子分離層（即ちＬＯＣＯＳ層）３４下に、第１の
ｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウ
エル領域３５を形成し、素子分離層３４で区画された低
濃度のｎ型半導体領域３３の表面に高濃度のｎ型半導体
領域３６を形成して、低濃度のｎ型半導体領域３３と第
１のｐ型半導体ウエル領域３２間でｐｎ接合ｊを形成
し、動作時に、センサ部の空乏層が第１のｐ型半導体ウ
エル領域３２まで広がるように構成される。
【００４２】ここで、第１のｐ型半導体ウエル領域３２
は、基板３１の所定深さ位置に形成され、この第１のｐ
型半導体ウエル領域３２で２分され基板３１の表面側の
領域で低濃度のｎ型半導体領域３３が形成される。ま
た、高濃度のｎ型半導体領域３６が実質的な電荷蓄積領
域となる。なお、センサ部１１１のｎ型半導体領域３６
の絶縁膜（例えばＳｉＯ2 膜）３７との界面に、高濃度
のｐ型半導体領域３８を形成するようにしたセンサ構造
とすることもできる。センサ部１１１のｐｎ接合ｊは、
高濃度のｎ型半導体領域３６と高濃度のｐ型半導体領域
３８との間、低濃度のｎ型半導体領域３３と第２のｐ型
半導体ウエル領域３５との間にも形成される。
は、基板３１の所定深さ位置に形成され、この第１のｐ
型半導体ウエル領域３２で２分され基板３１の表面側の
領域で低濃度のｎ型半導体領域３３が形成される。ま
た、高濃度のｎ型半導体領域３６が実質的な電荷蓄積領
域となる。なお、センサ部１１１のｎ型半導体領域３６
の絶縁膜（例えばＳｉＯ2 膜）３７との界面に、高濃度
のｐ型半導体領域３８を形成するようにしたセンサ構造
とすることもできる。センサ部１１１のｐｎ接合ｊは、
高濃度のｎ型半導体領域３６と高濃度のｐ型半導体領域
３８との間、低濃度のｎ型半導体領域３３と第２のｐ型
半導体ウエル領域３５との間にも形成される。
【００４３】この第２のｐ型半導体ウエル領域３５は、
例えば周辺回路のＣ−ＭＯＳトランジスタにおけるｐ型
半導体ウエルと同時に形成することができる。Ｃ−ＭＯ
Ｓトランジスタは、図１４に示すように、ｎ型半導体基
板５１の上面に選択酸化によるフィールド絶縁層（いわ
ゆる素子分離層）５２を形成した後、フォトレジスト層
５３をマスクに一方の素子形成領域に例えばボロン等の
ｐ型不純物５４をイオン注入してｐ型半導体ウエル領域
５５を形成する（同図Ａ参照）。
例えば周辺回路のＣ−ＭＯＳトランジスタにおけるｐ型
半導体ウエルと同時に形成することができる。Ｃ−ＭＯ
Ｓトランジスタは、図１４に示すように、ｎ型半導体基
板５１の上面に選択酸化によるフィールド絶縁層（いわ
ゆる素子分離層）５２を形成した後、フォトレジスト層
５３をマスクに一方の素子形成領域に例えばボロン等の
ｐ型不純物５４をイオン注入してｐ型半導体ウエル領域
５５を形成する（同図Ａ参照）。
【００４４】次に、ｐ型半導体ウエル領域５５上及び他
の素子形成領域であるｎ型半導体基板５１上に夫々ゲー
ト絶縁膜５６を介して例えば多結晶シリコンによるゲー
ト電極５７を形成する（同図Ｂ参照）。次に、夫々のゲ
ート電極５７をマスクにセルファラインによって、ｐ型
半導体ウエル領域５５にｎ型不純物をイオン注入してｎ
型のソース領域５８Ｓ及びドレイン領域５８Ｄを形成し
てｎチャネルＭＯＳトランジスタ５９を形成し、またｎ
型半導体基板５１にｐ型不純物をイオン注入してｐ型の
ソース領域６１Ｓ及びドレイン領域６１Ｄを形成してｐ
チャネルＭＯＳトランジスタ６２を形成し、Ｃ−ＭＯＳ
トランジスタを得る。このフィールド絶縁層５２を形成
した後、ｐ型半導体ウエル領域５５を形成するようにし
た工程を、レトログレートｐウエルプロセスと云われて
いる。
の素子形成領域であるｎ型半導体基板５１上に夫々ゲー
ト絶縁膜５６を介して例えば多結晶シリコンによるゲー
ト電極５７を形成する（同図Ｂ参照）。次に、夫々のゲ
ート電極５７をマスクにセルファラインによって、ｐ型
半導体ウエル領域５５にｎ型不純物をイオン注入してｎ
型のソース領域５８Ｓ及びドレイン領域５８Ｄを形成し
てｎチャネルＭＯＳトランジスタ５９を形成し、またｎ
型半導体基板５１にｐ型不純物をイオン注入してｐ型の
ソース領域６１Ｓ及びドレイン領域６１Ｄを形成してｐ
チャネルＭＯＳトランジスタ６２を形成し、Ｃ−ＭＯＳ
トランジスタを得る。このフィールド絶縁層５２を形成
した後、ｐ型半導体ウエル領域５５を形成するようにし
た工程を、レトログレートｐウエルプロセスと云われて
いる。
【００４５】上述の図４における第２のｐ型半導体ウエ
ル領域３５は、この図１４のｐ型半導体ウエル領域５５
と同時に形成することができ、製造工程を増すことな
く、後述する空乏層の広がりを深くして光電変換効率を
向上したセンサ部１１１の形成が可能となる。また、図
１４に示すように、素子分離層３４を形成した後、第２
のｐ型半導体ウエル領域３５を形成するので、センサ形
成領域を除く素子分離層３４下に第２のｐ型半導体ウエ
ル領域３５を素子分離層形成時の熱処理による拡散の影
響を受けずに選択的に形成することが可能となる。
ル領域３５は、この図１４のｐ型半導体ウエル領域５５
と同時に形成することができ、製造工程を増すことな
く、後述する空乏層の広がりを深くして光電変換効率を
向上したセンサ部１１１の形成が可能となる。また、図
１４に示すように、素子分離層３４を形成した後、第２
のｐ型半導体ウエル領域３５を形成するので、センサ形
成領域を除く素子分離層３４下に第２のｐ型半導体ウエ
ル領域３５を素子分離層形成時の熱処理による拡散の影
響を受けずに選択的に形成することが可能となる。
【００４６】本実施の形態に係るセンサ部１１１を有す
る固体撮像装置１０によれば、センサ領域を除く素子分
離層３４下のみに選択的に第１のｐ型半導体ウエル領域
３２に達する第２のｐ型半導体ウエル領域３５を形成
し、高濃度のｎ型半導体領域３６及び低濃度のｎ型半導
体領域３３と、第１のｐ型半導体ウエル領域３２とによ
りｐｎ接合を形成してフォトダイオード、即ちセンサ部
１１１を形成することにより、動作時に、センサ部１１
１における空乏層の広がり深さが大きくなり、深い位置
で光電変換された信号電荷をも電荷蓄積領域となるｎ型
半導体領域３６に蓄積することができる。従って、光電
変換効率が増加し、より高感度の固体撮像装置が得られ
る。
る固体撮像装置１０によれば、センサ領域を除く素子分
離層３４下のみに選択的に第１のｐ型半導体ウエル領域
３２に達する第２のｐ型半導体ウエル領域３５を形成
し、高濃度のｎ型半導体領域３６及び低濃度のｎ型半導
体領域３３と、第１のｐ型半導体ウエル領域３２とによ
りｐｎ接合を形成してフォトダイオード、即ちセンサ部
１１１を形成することにより、動作時に、センサ部１１
１における空乏層の広がり深さが大きくなり、深い位置
で光電変換された信号電荷をも電荷蓄積領域となるｎ型
半導体領域３６に蓄積することができる。従って、光電
変換効率が増加し、より高感度の固体撮像装置が得られ
る。
【００４７】図５は、本発明に係るセンサ部１１（図１
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１２は、光電変換効率の
向上とリーク電流による暗電流の低減を図ったものであ
る。このセンサ部１１２は、前述と同様に、第２導電
型、例えばｎ型の半導体基板３１に第１導電型の例えば
ｐ型の第１の半導体ウエル領域３２を形成し、この第１
のｐ型半導体ウエル領域３２上に低濃度のｎ型半導体領
域３３を形成し、選択酸化による素子分離層３４により
画素分離された低濃度のｎ型半導体領域３３の表面に高
濃度のｎ型半導体領域３６を形成し、低濃度のｎ型半導
体領域３３と第１のｐ型半導体ウエル領域３２との間で
ｐｎ接合ｊを形成し、動作時にセンサ部の空乏層が第１
の半導体ウエル領域３２まで広がるように構成される。
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１２は、光電変換効率の
向上とリーク電流による暗電流の低減を図ったものであ
る。このセンサ部１１２は、前述と同様に、第２導電
型、例えばｎ型の半導体基板３１に第１導電型の例えば
ｐ型の第１の半導体ウエル領域３２を形成し、この第１
のｐ型半導体ウエル領域３２上に低濃度のｎ型半導体領
域３３を形成し、選択酸化による素子分離層３４により
画素分離された低濃度のｎ型半導体領域３３の表面に高
濃度のｎ型半導体領域３６を形成し、低濃度のｎ型半導
体領域３３と第１のｐ型半導体ウエル領域３２との間で
ｐｎ接合ｊを形成し、動作時にセンサ部の空乏層が第１
の半導体ウエル領域３２まで広がるように構成される。
【００４８】そして、本実施の形態では、特に、画素分
離するための素子分離層３４下に、第１のｐ型半導体ウ
エル領域３２に達する第２のｐ型半導体ウエル領域３５
１を形成すると同時に、この第２のｐ型半導体ウエル領
域３５１の一部３５１ａを、センサ部の実質的な電荷蓄
積領域となるｎ型半導体領域３６と素子分離層３４との
間に延長して構成される。
離するための素子分離層３４下に、第１のｐ型半導体ウ
エル領域３２に達する第２のｐ型半導体ウエル領域３５
１を形成すると同時に、この第２のｐ型半導体ウエル領
域３５１の一部３５１ａを、センサ部の実質的な電荷蓄
積領域となるｎ型半導体領域３６と素子分離層３４との
間に延長して構成される。
【００４９】即ち、第２のｐ型半導体ウエル領域３５１
の終端は、素子分離層３４の端部から離れたセンサ側に
存するように形成され、センサ部１１２の電荷蓄積領域
であるｎ型半導体領域３６の端部は第２のｐ型半導体ウ
エル領域の延長部３５１ａと接するようになされる。セ
ンサ部１１２のｐｎ接合ｊは、両ｎ型半導体領域３３，
３６と第２のｐ型半導体ウエル領域の延長部３５１ａと
の間でも形成される。
の終端は、素子分離層３４の端部から離れたセンサ側に
存するように形成され、センサ部１１２の電荷蓄積領域
であるｎ型半導体領域３６の端部は第２のｐ型半導体ウ
エル領域の延長部３５１ａと接するようになされる。セ
ンサ部１１２のｐｎ接合ｊは、両ｎ型半導体領域３３，
３６と第２のｐ型半導体ウエル領域の延長部３５１ａと
の間でも形成される。
【００５０】図７Ａ〜Ｃは、センサ部１１２の製造方法
を示す。先ず、図７Ａに示すように、ｎ型の半導体基板
３１の表面に選択酸化となる素子分離層３４を形成した
後、基板３１のセンサ部を形成すべき領域を覆って素子
分離層３４の端部から離れたセンサ部側（フォトダイオ
ードのアクティブ領域上）にレジスト端４１ａが存する
ような所定パターンのフォトレジスト層４１を形成し、
このフォトレジスト層４１をマスクにｐ型不純物４２を
イオン注入して第２のｐ型半導体ウエル領域３５１を形
成する。この第２のｐ型半導体ウエル領域３５１は、そ
の終端、即ち延長部３５１ａの終端が素子分離層３４の
端部より離れたセンサ部を形成すべき領域側に形成され
ることになる。
を示す。先ず、図７Ａに示すように、ｎ型の半導体基板
３１の表面に選択酸化となる素子分離層３４を形成した
後、基板３１のセンサ部を形成すべき領域を覆って素子
分離層３４の端部から離れたセンサ部側（フォトダイオ
ードのアクティブ領域上）にレジスト端４１ａが存する
ような所定パターンのフォトレジスト層４１を形成し、
このフォトレジスト層４１をマスクにｐ型不純物４２を
イオン注入して第２のｐ型半導体ウエル領域３５１を形
成する。この第２のｐ型半導体ウエル領域３５１は、そ
の終端、即ち延長部３５１ａの終端が素子分離層３４の
端部より離れたセンサ部を形成すべき領域側に形成され
ることになる。
【００５１】次に、図７Ｂに示すように、フォトレジス
ト層４１を剥離した後、素子分離層３４下を含んでセン
サ部を形成すべき領域の全面にｐ型不純物４３をイオン
注入して、基板３１の所定深さ位置に、第２のｐ型半導
体ウエル領域３５１の下部に接する第１のｐ型半導体ウ
エル領域３２を形成する。この第１のｐ型半導体ウエル
領域３２の形成によって、第１のｐ型半導体ウエル領域
３２、第２のｐ型半導体ウエル領域３５１によって囲わ
れた領域に、基板３１の分離された一部で構成される低
濃度のｎ型半導体領域３３が形成される。
ト層４１を剥離した後、素子分離層３４下を含んでセン
サ部を形成すべき領域の全面にｐ型不純物４３をイオン
注入して、基板３１の所定深さ位置に、第２のｐ型半導
体ウエル領域３５１の下部に接する第１のｐ型半導体ウ
エル領域３２を形成する。この第１のｐ型半導体ウエル
領域３２の形成によって、第１のｐ型半導体ウエル領域
３２、第２のｐ型半導体ウエル領域３５１によって囲わ
れた領域に、基板３１の分離された一部で構成される低
濃度のｎ型半導体領域３３が形成される。
【００５２】次に、図７Ｃに示すように、センサ部形成
領域以外の他部上にフォトレジスト層４４を形成し、ｎ
型不純物４５をイオン注入し、低濃度のｎ型半導体領域
３３の表面に電荷蓄積領域となる高濃度のｎ型半導体領
域３６を形成する。そして、このｎ型半導体領域３３と
第１の半導体ウエル領域３２との間、両ｎ型半導体領域
３６，３３と第２のｐ型半導体ウエル領域の延長部３５
１ａとの間にｐｎ接合ｊが形成されてなる目的のフォト
ダイオード、即ちセンサ部１１２を形成する。
領域以外の他部上にフォトレジスト層４４を形成し、ｎ
型不純物４５をイオン注入し、低濃度のｎ型半導体領域
３３の表面に電荷蓄積領域となる高濃度のｎ型半導体領
域３６を形成する。そして、このｎ型半導体領域３３と
第１の半導体ウエル領域３２との間、両ｎ型半導体領域
３６，３３と第２のｐ型半導体ウエル領域の延長部３５
１ａとの間にｐｎ接合ｊが形成されてなる目的のフォト
ダイオード、即ちセンサ部１１２を形成する。
【００５３】ここで、各領域の不純物濃度は次の通りで
ある。第２の半導体ウエル領域３５１＞ｎ型半導体領域
３６。ｎ型半導体領域３６＞ｎ型半導体領域３３。
ある。第２の半導体ウエル領域３５１＞ｎ型半導体領域
３６。ｎ型半導体領域３６＞ｎ型半導体領域３３。
【００５４】上述のセンサ部１１２を備えた固体撮像装
置によれば、第２のｐ型半導体ウエル領域（いわゆるチ
ャネルストップ領域）３５１を、素子分離層３４の端部
よりセンサ部側に延長して形成することにより、センサ
部１１２を形成するフォトダイオードのｐｎ接合を、転
位等の結晶欠陥が存在する素子分離層３４端、即ち素子
分離層３４端の近傍の半導体領域から離すことができ、
ｐｎ接合に逆バイアスをかけたときに、空乏層を素子分
離層３４端から離れた位置に発生させることができる。
従って、素子分離層３４端付近でのリーク電流の発生が
抑制され、暗電流が低減する。
置によれば、第２のｐ型半導体ウエル領域（いわゆるチ
ャネルストップ領域）３５１を、素子分離層３４の端部
よりセンサ部側に延長して形成することにより、センサ
部１１２を形成するフォトダイオードのｐｎ接合を、転
位等の結晶欠陥が存在する素子分離層３４端、即ち素子
分離層３４端の近傍の半導体領域から離すことができ、
ｐｎ接合に逆バイアスをかけたときに、空乏層を素子分
離層３４端から離れた位置に発生させることができる。
従って、素子分離層３４端付近でのリーク電流の発生が
抑制され、暗電流が低減する。
【００５５】さらに、このセンサ部１１２は、前述の図
４と同様に、第２の半導体ウエル領域３５１によって、
フォトダイオードを構成する一方のｎ型半導体領域が、
領域３６及び３３で形成され、空乏層の広がり深さが大
きくなり、光電変換効率を高めることができる。
４と同様に、第２の半導体ウエル領域３５１によって、
フォトダイオードを構成する一方のｎ型半導体領域が、
領域３６及び３３で形成され、空乏層の広がり深さが大
きくなり、光電変換効率を高めることができる。
【００５６】図７Ａ〜Ｃの製造方法によれば、素子分離
層３４を形成した後、イオン注入で第２のｐ型半導体ウ
エル領域３５１を形成するので、素子分離層３４の形成
の際の熱処理の影響を受けず、即ち、第２のｐ型半導体
ウエル領域３５１は再拡散されずに位置精度よく形成で
きる。また、素子分離層３４端から離れたセンサ部側に
延長部３５１ａを有する第２のｐ型半導体ウエル領域３
５１の形成の際にも、素子分離層３４との位置合せも容
易となり、第２のｐ型半導体ウエル領域３５１を容易且
つ正確に形成できる。また、本実施の形態では、この第
２のｐ型半導体ウエル領域３５１は、前述の図１４に示
す周辺回路のＣ−ＭＯＳトランジスタの製造に際しての
ｐ型ウエル領域５５と同時形成できるので、製造工程数
が増加することがない。
層３４を形成した後、イオン注入で第２のｐ型半導体ウ
エル領域３５１を形成するので、素子分離層３４の形成
の際の熱処理の影響を受けず、即ち、第２のｐ型半導体
ウエル領域３５１は再拡散されずに位置精度よく形成で
きる。また、素子分離層３４端から離れたセンサ部側に
延長部３５１ａを有する第２のｐ型半導体ウエル領域３
５１の形成の際にも、素子分離層３４との位置合せも容
易となり、第２のｐ型半導体ウエル領域３５１を容易且
つ正確に形成できる。また、本実施の形態では、この第
２のｐ型半導体ウエル領域３５１は、前述の図１４に示
す周辺回路のＣ−ＭＯＳトランジスタの製造に際しての
ｐ型ウエル領域５５と同時形成できるので、製造工程数
が増加することがない。
【００５７】図６は、本発明に係るセンサ部１１（図１
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１３は、前述の図５のセ
ンサ構造に、さらにその電荷蓄積領域となるｎ型半導体
領域３６と表面の絶縁膜３７との間に、第２のｐ型半導
体ウエル領域３５１に接するように、高濃度のｐ型半導
体領域３８を形成して構成される。その他の構成は、図
５と同様であるので、対応する部分には同一符号を付し
て重複説明は省略する。
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１３は、前述の図５のセ
ンサ構造に、さらにその電荷蓄積領域となるｎ型半導体
領域３６と表面の絶縁膜３７との間に、第２のｐ型半導
体ウエル領域３５１に接するように、高濃度のｐ型半導
体領域３８を形成して構成される。その他の構成は、図
５と同様であるので、対応する部分には同一符号を付し
て重複説明は省略する。
【００５８】このセンサ部１１３は、前述の図７Ｃのｎ
型半導体領域３６をイオン注入で形成した後、図７Ｄに
示すように、さらにｐ型不純物４６をイオン注入してｎ
型半導体領域３６の表面にｐ型半導体領域３８を形成す
るようにして製造できる。
型半導体領域３６をイオン注入で形成した後、図７Ｄに
示すように、さらにｐ型不純物４６をイオン注入してｎ
型半導体領域３６の表面にｐ型半導体領域３８を形成す
るようにして製造できる。
【００５９】本実施の形態に係るセンサ部１１３を備え
た固体撮像装置によれば、ｎ型半導体領域３６の表面に
さらにｐ型半導体領域３８を有するセンサ構造とするこ
とにより、図示さぜるも読み出し用ＭＯＳトランジスタ
のゲート端以外のｐｎ接合を全てバルク中に設けること
ができる。即ち、このセンサ部１１３では、図５のセン
サ部１１２における効果に加えて、さらに空乏層がセン
サ部表面の絶縁膜３７との界面、従ってＳｉ−ＳｉＯ2
界面からも離れた位置に来るため、より暗電流の低減が
図れる。
た固体撮像装置によれば、ｎ型半導体領域３６の表面に
さらにｐ型半導体領域３８を有するセンサ構造とするこ
とにより、図示さぜるも読み出し用ＭＯＳトランジスタ
のゲート端以外のｐｎ接合を全てバルク中に設けること
ができる。即ち、このセンサ部１１３では、図５のセン
サ部１１２における効果に加えて、さらに空乏層がセン
サ部表面の絶縁膜３７との界面、従ってＳｉ−ＳｉＯ2
界面からも離れた位置に来るため、より暗電流の低減が
図れる。
【００６０】図８は、本発明に係るセンサ部１１（図１
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１４は、前述と同様に、
第２導電型、例えばｎ型の半導体基板３１に第１導電型
の例えばｐ型の第１の半導体ウエル領域３２を形成し、
この第１のｐ型半導体ウエル領域３２上に低濃度のｎ型
半導体領域３３を形成し、選択酸化による素子分離層３
４により画素分離された低濃度のｎ型半導体領域３３の
表面に高濃度のｎ型半導体領域３６を形成し、低濃度の
ｎ型半導体領域３３と第１のｐ型半導体ウエル領域３２
との間でｐｎ接合ｊを形成し、動作時にセンサ部の空乏
層が第１のｐ型半導体ウエル領域３２まで広がるように
構成される。
参照）の他の実施の形態を示す。本実施の形態に係るセ
ンサ部（フォトダイオード）１１４は、前述と同様に、
第２導電型、例えばｎ型の半導体基板３１に第１導電型
の例えばｐ型の第１の半導体ウエル領域３２を形成し、
この第１のｐ型半導体ウエル領域３２上に低濃度のｎ型
半導体領域３３を形成し、選択酸化による素子分離層３
４により画素分離された低濃度のｎ型半導体領域３３の
表面に高濃度のｎ型半導体領域３６を形成し、低濃度の
ｎ型半導体領域３３と第１のｐ型半導体ウエル領域３２
との間でｐｎ接合ｊを形成し、動作時にセンサ部の空乏
層が第１のｐ型半導体ウエル領域３２まで広がるように
構成される。
【００６１】そして、本実施の形態では、特に、画素分
離するための素子分離層３４下に、素子分離層３４の端
部より内方に端部３５２ａを有し第１のｐ型半導体ウエ
ル領域３２に達する第２のｐ型半導体ウエル領域３５２
を形成すると共に、素子分離層３４の端部とセンサ部１
１４の電荷蓄積領域となるｎ型半導体領域３６との間
に、ｐ型半導体領域、いわゆるｐ型プラグ領域３９を形
成して構成される。このｐ型プラグ領域３９は、第２の
ｐ型半導体ウエル領域３５２に接続するように形成され
る。さらに、図８では、ｎ型半導体領域３６の表面に、
一部がｐ型プラグ領域３９に接するように高濃度のｐ型
半導体領域３８が形成される。なお、センサ部１１４の
ｐｎ接合ｊは、ｎ型半導体領域３６，３３とｐ型半導体
領域３８、第２のｐ型半導体ウエル領域３５２、ｐ型プ
ラグ領域３９との間にも形成される。
離するための素子分離層３４下に、素子分離層３４の端
部より内方に端部３５２ａを有し第１のｐ型半導体ウエ
ル領域３２に達する第２のｐ型半導体ウエル領域３５２
を形成すると共に、素子分離層３４の端部とセンサ部１
１４の電荷蓄積領域となるｎ型半導体領域３６との間
に、ｐ型半導体領域、いわゆるｐ型プラグ領域３９を形
成して構成される。このｐ型プラグ領域３９は、第２の
ｐ型半導体ウエル領域３５２に接続するように形成され
る。さらに、図８では、ｎ型半導体領域３６の表面に、
一部がｐ型プラグ領域３９に接するように高濃度のｐ型
半導体領域３８が形成される。なお、センサ部１１４の
ｐｎ接合ｊは、ｎ型半導体領域３６，３３とｐ型半導体
領域３８、第２のｐ型半導体ウエル領域３５２、ｐ型プ
ラグ領域３９との間にも形成される。
【００６２】図９及び図１０は、このセンサ部１１４の
製造方法を示す。先ず、図９Ａに示すように、ｎ型の半
導体基板３１の表面に選択酸化による素子分離層３４を
形成した後、センサ部を形成すべき領域上を覆って素子
分離層３４上に端部６４ａが存する所定パターンのフォ
トレジスト層６４を形成し、このフォトレジスト層６４
をマスクにｐ型不純物４２をイオン注入して第２のｐ型
半導体ウエル領域３５２を形成する。この第２のｐ型領
域ウエル領域３５２は、その端部３５２ａが素子分離層
３４の端部より内方に位置して形成される。この第２の
ｐ型半導体ウエル領域３５２は、前述と同様に周辺回路
のＣ−ＭＯＳトランジスタのｐ型半導体ウエル領域５５
と同時工程で形成される。
製造方法を示す。先ず、図９Ａに示すように、ｎ型の半
導体基板３１の表面に選択酸化による素子分離層３４を
形成した後、センサ部を形成すべき領域上を覆って素子
分離層３４上に端部６４ａが存する所定パターンのフォ
トレジスト層６４を形成し、このフォトレジスト層６４
をマスクにｐ型不純物４２をイオン注入して第２のｐ型
半導体ウエル領域３５２を形成する。この第２のｐ型領
域ウエル領域３５２は、その端部３５２ａが素子分離層
３４の端部より内方に位置して形成される。この第２の
ｐ型半導体ウエル領域３５２は、前述と同様に周辺回路
のＣ−ＭＯＳトランジスタのｐ型半導体ウエル領域５５
と同時工程で形成される。
【００６３】次に、図９Ｂに示すように、フォトレジス
ト層６４を剥離後、素子分離層３４下を含んでセンサ部
を形成すべき領域の全面にｐ型不純物４３をイオン注入
して基板３１の所定深さ位置に、第２のｐ型半導体ウエ
ル領域３５２の下部に接する第１のｐ型半導体ウエル領
域３２を形成する。この第１のｐ型半導体ウエル領域３
２の形成によって、第１のｐ型半導体ウエル領域３２、
第２のｐ型半導体ウエル領域３５２によって囲われた領
域に、基板３１の分離された一部で構成される低濃度の
ｎ型半導体領域３３が形成される。
ト層６４を剥離後、素子分離層３４下を含んでセンサ部
を形成すべき領域の全面にｐ型不純物４３をイオン注入
して基板３１の所定深さ位置に、第２のｐ型半導体ウエ
ル領域３５２の下部に接する第１のｐ型半導体ウエル領
域３２を形成する。この第１のｐ型半導体ウエル領域３
２の形成によって、第１のｐ型半導体ウエル領域３２、
第２のｐ型半導体ウエル領域３５２によって囲われた領
域に、基板３１の分離された一部で構成される低濃度の
ｎ型半導体領域３３が形成される。
【００６４】次に、図９Ｃに示すように、センサ部を形
成すべき領域上を覆ってその端部６５ａが素子分離層３
４の端部から離れたセンサ部側（フォトダイオードのア
クティブ領域上）に存するような所定パターンのフォト
レジスト層６５を形成し、このフォトレジスト層６５を
マスクしてｐ型不純物６６をイオン注入してｐ型プラグ
領域３９を形成する。このｐ型プラグ領域３９は、その
終端が素子分離層３４の端部より離れたセンサ部形成領
域側に存するように、即ち素子分離層３４端よりセンサ
部形成領域側にはみ出して形成される。
成すべき領域上を覆ってその端部６５ａが素子分離層３
４の端部から離れたセンサ部側（フォトダイオードのア
クティブ領域上）に存するような所定パターンのフォト
レジスト層６５を形成し、このフォトレジスト層６５を
マスクしてｐ型不純物６６をイオン注入してｐ型プラグ
領域３９を形成する。このｐ型プラグ領域３９は、その
終端が素子分離層３４の端部より離れたセンサ部形成領
域側に存するように、即ち素子分離層３４端よりセンサ
部形成領域側にはみ出して形成される。
【００６５】次に、図１０Ｄに示すように、センサ部形
成領域以外の他部上に、フォトレジスト層４４を形成
し、ｎ型不純物４５をイオン注入して低濃度のｎ型半導
体領域３３の表面に電荷蓄積領域となる高濃度のｎ型半
導体領域３６を形成する。
成領域以外の他部上に、フォトレジスト層４４を形成
し、ｎ型不純物４５をイオン注入して低濃度のｎ型半導
体領域３３の表面に電荷蓄積領域となる高濃度のｎ型半
導体領域３６を形成する。
【００６６】続いて、図１０Ｅに示すように、ｐ型不純
物４６をイオン注入してｎ型半導体領域３６の表面にｐ
型プラグ領域３９に接するように高濃度のｐ型半導体領
域３８を形成する。このようにして、ｎ型半導体領域３
６，３３と第１のｐ型半導体ウエル領域３２とによって
主たるｐｎ接合ｊが形成されてなる目的のフォトダイオ
ード、即ちセンサ部１１４が得られる。
物４６をイオン注入してｎ型半導体領域３６の表面にｐ
型プラグ領域３９に接するように高濃度のｐ型半導体領
域３８を形成する。このようにして、ｎ型半導体領域３
６，３３と第１のｐ型半導体ウエル領域３２とによって
主たるｐｎ接合ｊが形成されてなる目的のフォトダイオ
ード、即ちセンサ部１１４が得られる。
【００６７】ここで、各領域の不純物濃度は次の通りで
ある。ｐ型半導体領域３８＞ｎ型半導体領域３６。ｐ型
半導体ウエル領域３５２＞ｎ型半導体領域３３。ｐ型プ
ラグ領域３９＞ｎ型半導体領域３６。
ある。ｐ型半導体領域３８＞ｎ型半導体領域３６。ｐ型
半導体ウエル領域３５２＞ｎ型半導体領域３３。ｐ型プ
ラグ領域３９＞ｎ型半導体領域３６。
【００６８】本実施の形態に係るセンサ部１１４を備え
た固体撮像装置によれば、選択酸化による素子分離層３
４の端部とセンサ部１１４の電荷蓄積領域となるｎ型半
導体領域３６との間にｐ型プラグ領域（チャネルストッ
プ領域となる）３９を形成することにより、センサ部１
１４を構成するフォトダイオードのｐｎ接合を、転位等
の結晶欠陥が存在する素子分離層３４端、即ち素子分離
層３４端付近の半導体領域から離すことができ、ｐｎ接
合に逆バイアスをかけたときに、空乏層を素子分離層３
４から離れた位置に発生させることができる。従って、
素子分離層３４端付近でのリーク電流の発生を抑制し、
暗電流を低減することができる。同時に、前述と同時に
空乏層の広がり深さが大きくなり、光電変換効率を高め
ることができる。
た固体撮像装置によれば、選択酸化による素子分離層３
４の端部とセンサ部１１４の電荷蓄積領域となるｎ型半
導体領域３６との間にｐ型プラグ領域（チャネルストッ
プ領域となる）３９を形成することにより、センサ部１
１４を構成するフォトダイオードのｐｎ接合を、転位等
の結晶欠陥が存在する素子分離層３４端、即ち素子分離
層３４端付近の半導体領域から離すことができ、ｐｎ接
合に逆バイアスをかけたときに、空乏層を素子分離層３
４から離れた位置に発生させることができる。従って、
素子分離層３４端付近でのリーク電流の発生を抑制し、
暗電流を低減することができる。同時に、前述と同時に
空乏層の広がり深さが大きくなり、光電変換効率を高め
ることができる。
【００６９】また、第２のｐ型半導体ウエル領域３５２
を素子分離層３４の内方に形成し、素子分離層３４の端
部とセンサ部１１４のｎ型半導体領域３６との間にｐ型
プラグ領域３９を形成した構成とするときは、読み出し
用ＭＯＳトランジスタのゲート端とｐ型プラグ領域３９
の端部との間の距離をより正確に設定することが可能に
なる。
を素子分離層３４の内方に形成し、素子分離層３４の端
部とセンサ部１１４のｎ型半導体領域３６との間にｐ型
プラグ領域３９を形成した構成とするときは、読み出し
用ＭＯＳトランジスタのゲート端とｐ型プラグ領域３９
の端部との間の距離をより正確に設定することが可能に
なる。
【００７０】即ち、図８のセンサ構造を図６のセンサ構
造と比較する。図８のセンサ部１１４の断面構造及び図
６のセンサ部１１３の断面構造を、夫々図１１Ａの撮像
領域の要部を示す平面図のＡ−Ａ線上の断面構造とする
と、図１１の読み出し用ＭＯＳトランジスタのゲート電
極７１上を通るＢ−Ｂ線上の断面構造は、センサ部１１
４の場合には図１２に示す如くなり、センサ部１１３の
場合は図１３に示す如くなる。なお、図１１Ｂは図１１
Ａにおける単位画素の等価回路を示す。図１１Ａの平面
図において、斜線部分は選択酸化による素子分離層３４
を示し、３４ａは素子分離層端を示す。逆斜線部分は、
第２のｐ型半導体ウエル領域３５１の延長部３５１ａ又
はｐ型プラグ領域３９を示す。１２は読み出し用ＭＯＳ
トランジスタ、７１はそのＬ字状に形成された読み出し
ゲート電極を示す。１３は垂直選択用ＭＯＳトランジス
タで、そのゲート電極は垂直選択線１５に接続されてい
る。１７１〜１７４は、各コンタクト部を示す。垂直信
号線１７と読み出し用ＭＯＳトランジスタ１２を構成す
る一方のソース・ドレイン領域７３とがコンタクト部１
７１で接続され、そのゲート電極７１が図示せざる配線
（例えばＡｌ配線）及びコンタクト部１７２及び１７３
を介して垂直選択用ＭＯＳトランジスタ１３の一方のソ
ース・ドレイン領域に接続される。垂直選択用ＭＯＳト
ランジスタ１３の他方のソース・ドレイン領域はコンタ
クト部１７４を介して読み出しパルス線１８に接続され
る。
造と比較する。図８のセンサ部１１４の断面構造及び図
６のセンサ部１１３の断面構造を、夫々図１１Ａの撮像
領域の要部を示す平面図のＡ−Ａ線上の断面構造とする
と、図１１の読み出し用ＭＯＳトランジスタのゲート電
極７１上を通るＢ−Ｂ線上の断面構造は、センサ部１１
４の場合には図１２に示す如くなり、センサ部１１３の
場合は図１３に示す如くなる。なお、図１１Ｂは図１１
Ａにおける単位画素の等価回路を示す。図１１Ａの平面
図において、斜線部分は選択酸化による素子分離層３４
を示し、３４ａは素子分離層端を示す。逆斜線部分は、
第２のｐ型半導体ウエル領域３５１の延長部３５１ａ又
はｐ型プラグ領域３９を示す。１２は読み出し用ＭＯＳ
トランジスタ、７１はそのＬ字状に形成された読み出し
ゲート電極を示す。１３は垂直選択用ＭＯＳトランジス
タで、そのゲート電極は垂直選択線１５に接続されてい
る。１７１〜１７４は、各コンタクト部を示す。垂直信
号線１７と読み出し用ＭＯＳトランジスタ１２を構成す
る一方のソース・ドレイン領域７３とがコンタクト部１
７１で接続され、そのゲート電極７１が図示せざる配線
（例えばＡｌ配線）及びコンタクト部１７２及び１７３
を介して垂直選択用ＭＯＳトランジスタ１３の一方のソ
ース・ドレイン領域に接続される。垂直選択用ＭＯＳト
ランジスタ１３の他方のソース・ドレイン領域はコンタ
クト部１７４を介して読み出しパルス線１８に接続され
る。
【００７１】図１２及び図１３の断面構造において、読
み出し用ＭＯＳトランジスタ１２を構成するゲート電極
７１直下のチャネル領域７２は低濃度のｐ型不純物が導
入される。７７はＳｉＯ2 等によるゲート絶縁膜、７４
はＳｉＯ2 等によるサイドウォールを示す。
み出し用ＭＯＳトランジスタ１２を構成するゲート電極
７１直下のチャネル領域７２は低濃度のｐ型不純物が導
入される。７７はＳｉＯ2 等によるゲート絶縁膜、７４
はＳｉＯ2 等によるサイドウォールを示す。
【００７２】センサ部１１２の構成の場合、図１３に示
すように、形状が残らないイオン注入工程、即ち第２の
ｐ型半導体ウエル領域３５１のイオン注入工程が先に行
われるため、素子分離層３４に対して第２のｐ型半導体
ウエル領域３５１をマスク合わせし、素子分離層３４に
対してゲート電極７１をマスク合わせして夫々第２のｐ
型半導体ウエル領域３５１及びゲート電極７１を形成し
ている。このため、第２の半導体ウエル領域３５１とゲ
ート電極７１を直接位置合せすることができない。
すように、形状が残らないイオン注入工程、即ち第２の
ｐ型半導体ウエル領域３５１のイオン注入工程が先に行
われるため、素子分離層３４に対して第２のｐ型半導体
ウエル領域３５１をマスク合わせし、素子分離層３４に
対してゲート電極７１をマスク合わせして夫々第２のｐ
型半導体ウエル領域３５１及びゲート電極７１を形成し
ている。このため、第２の半導体ウエル領域３５１とゲ
ート電極７１を直接位置合せすることができない。
【００７３】即ち、図１３に示すように、第２のｐ型半
導体ウエル領域３５１及びゲート電極７１の形成の際の
マスク合せは、夫々形状として残る素子分離層３４の端
部を基準点ｐとして行われるために、夫々の距離ｄ1 ，
ｄ2 に合せずれによるばらつきが生じ、精度を必要とす
るゲート電極７１と第２のｐ型半導体ウエル領域３５１
間の距離Ｄ1 の精度が落ち、ロット間の特性ばらつきが
大きくなる懼れがある。
導体ウエル領域３５１及びゲート電極７１の形成の際の
マスク合せは、夫々形状として残る素子分離層３４の端
部を基準点ｐとして行われるために、夫々の距離ｄ1 ，
ｄ2 に合せずれによるばらつきが生じ、精度を必要とす
るゲート電極７１と第２のｐ型半導体ウエル領域３５１
間の距離Ｄ1 の精度が落ち、ロット間の特性ばらつきが
大きくなる懼れがある。
【００７４】これに対し、センサ部１１４の構成の場
合、図１２に示すように、読み出しゲート電極７１を形
成した後、このゲート電極７１端Ｑを基準にイオン注入
でｐ型プラグ領域３９を形成するので、ゲート電極７１
とｐ型プラグ領域３９間のマスク合せ精度が向上し、ゲ
ート電極７１とｐ型プラグ領域３９間の距離Ｄ2 の精度
が向上する。これにより、合せマージンを減らして、セ
ンサ部の開口面積を拡げることができる。また、ロット
間の特性ばらつきを減らすことができる。
合、図１２に示すように、読み出しゲート電極７１を形
成した後、このゲート電極７１端Ｑを基準にイオン注入
でｐ型プラグ領域３９を形成するので、ゲート電極７１
とｐ型プラグ領域３９間のマスク合せ精度が向上し、ゲ
ート電極７１とｐ型プラグ領域３９間の距離Ｄ2 の精度
が向上する。これにより、合せマージンを減らして、セ
ンサ部の開口面積を拡げることができる。また、ロット
間の特性ばらつきを減らすことができる。
【００７５】なお、図８、図１２のセンサ部１１４の構
成では、ｎ型半導体領域３６の表面にｐ型半導体領域３
８を形成し、ゲート端以外のｐｎ接合を全てバルク中に
設けるようにして暗電流の更なる低減を図るようにした
が、その他、このｐ型半導体領域３８を省略した構成と
することもできる。
成では、ｎ型半導体領域３６の表面にｐ型半導体領域３
８を形成し、ゲート端以外のｐｎ接合を全てバルク中に
設けるようにして暗電流の更なる低減を図るようにした
が、その他、このｐ型半導体領域３８を省略した構成と
することもできる。
【００７６】図１５は、本発明に係るセンサ１１（図１
参照）のさらに他の実施の形態を示す。本実施の形態に
係るセンサ部１１５は、第２導電型、例えばｎ型の半導
体基板３１に第１導電型の例えばｐ型の半導体ウエル領
域８１を形成した後、選択酸化による素子分離層３４を
形成し、素子分離された領域に電荷蓄積領域となるｎ型
半導体領域８２を形成してこのｎ型半導体領域８２とｐ
型半導体ウエル領域８１間にｐｎ接合を形成してフォト
ダイオードを形成すると共に、ｎ型半導体領域８２と素
子分離層３４端との間にｐ型プラグ領域３９を形成して
構成される。このセンサ部１１５は、前述の図１６の構
成にｐ型プラグ領域３９を付加した構成である。
参照）のさらに他の実施の形態を示す。本実施の形態に
係るセンサ部１１５は、第２導電型、例えばｎ型の半導
体基板３１に第１導電型の例えばｐ型の半導体ウエル領
域８１を形成した後、選択酸化による素子分離層３４を
形成し、素子分離された領域に電荷蓄積領域となるｎ型
半導体領域８２を形成してこのｎ型半導体領域８２とｐ
型半導体ウエル領域８１間にｐｎ接合を形成してフォト
ダイオードを形成すると共に、ｎ型半導体領域８２と素
子分離層３４端との間にｐ型プラグ領域３９を形成して
構成される。このセンサ部１１５は、前述の図１６の構
成にｐ型プラグ領域３９を付加した構成である。
【００７７】かかるセンサ部１１５を備えた固体撮像装
置においても、ｎ型半導体領域８２と素子分離層３４と
の間にｐ型プラグ領域３９を形成することによって、素
子分離層３４端でのリーク電流が抑制され、暗電流を低
減することができきる。
置においても、ｎ型半導体領域８２と素子分離層３４と
の間にｐ型プラグ領域３９を形成することによって、素
子分離層３４端でのリーク電流が抑制され、暗電流を低
減することができきる。
【００７８】上述の各実施の形態は、固体撮像装置の素
子分離層として、選択酸化による絶縁層３４を用いた場
合である。
子分離層として、選択酸化による絶縁層３４を用いた場
合である。
【００７９】本発明は、素子分離層として、トレンチ分
離、いわゆるＳＴＩ（Shallow Trench Isolation）によ
る素子分離層を用いた固体撮像装置にも適用できる。ト
レンチ素子分離は、選択酸化による素子分離に比べて、
画素の微細化、高集積化ができる。
離、いわゆるＳＴＩ（Shallow Trench Isolation）によ
る素子分離層を用いた固体撮像装置にも適用できる。ト
レンチ素子分離は、選択酸化による素子分離に比べて、
画素の微細化、高集積化ができる。
【００８０】次に、図１６〜図１８を用いて、トレンチ
素子分離を用いた固体撮像装置に適用した実施の形態を
説明する。
素子分離を用いた固体撮像装置に適用した実施の形態を
説明する。
【００８１】図１６は、前述の固体撮像装置１０におけ
るセンサ部１１の他の実施の形態を示す。本実施の形態
に係るセンサ部（フォトダイオード）１１６は、第２導
電型、例えばｎ型の半導体基板３１に画素分離のため溝
９１と溝９１内に埋め込まれた例えばＳｉＯ2 膜等の絶
縁層９２とによるトレンチ素子分離層９３を形成し、ｎ
型の半導体基板３１の画素領域内に前述と同様に、第１
のｐ型半導体ウエル領域３２と、その上の低濃度のｎ型
半導体領域３３と、その上の電荷蓄積領域となるｎ型半
導体領域３６と、その表面と絶縁膜３７との間の高濃度
のｐ型半導体領域３８を順次形成して構成される。
るセンサ部１１の他の実施の形態を示す。本実施の形態
に係るセンサ部（フォトダイオード）１１６は、第２導
電型、例えばｎ型の半導体基板３１に画素分離のため溝
９１と溝９１内に埋め込まれた例えばＳｉＯ2 膜等の絶
縁層９２とによるトレンチ素子分離層９３を形成し、ｎ
型の半導体基板３１の画素領域内に前述と同様に、第１
のｐ型半導体ウエル領域３２と、その上の低濃度のｎ型
半導体領域３３と、その上の電荷蓄積領域となるｎ型半
導体領域３６と、その表面と絶縁膜３７との間の高濃度
のｐ型半導体領域３８を順次形成して構成される。
【００８２】そして、本実施の形態では、特に、センサ
部１１６側を除くように第１のｐ型半導体ウエル領域３
２に達する第２のｐ型半導体ウエル領域９４を形成する
と共に、この第２のｐ型半導体ウエル領域９４の一部を
画素分離するためのトレンチ素子分離領域９３の溝９１
の界面を囲うようにして、画素領域のセンサ部１１６側
に張り出すように延長して形成する。
部１１６側を除くように第１のｐ型半導体ウエル領域３
２に達する第２のｐ型半導体ウエル領域９４を形成する
と共に、この第２のｐ型半導体ウエル領域９４の一部を
画素分離するためのトレンチ素子分離領域９３の溝９１
の界面を囲うようにして、画素領域のセンサ部１１６側
に張り出すように延長して形成する。
【００８３】この例では、溝９１が低濃度のｎ型半導体
領域３３に達する深さ程度に形成される。また、第１の
ｐ型半導体ウエル領域３２は、第２のｐ型半導体ウエル
領域９４のトレンチ素子分離層９３下に対応する部分で
終端するように形成される。第２のｐ型半導体ウエル領
域９４は溝９３が形成された状態で各部均一な深さをも
って形成される。
領域３３に達する深さ程度に形成される。また、第１の
ｐ型半導体ウエル領域３２は、第２のｐ型半導体ウエル
領域９４のトレンチ素子分離層９３下に対応する部分で
終端するように形成される。第２のｐ型半導体ウエル領
域９４は溝９３が形成された状態で各部均一な深さをも
って形成される。
【００８４】図１７は、本発明に係るセンサ部１１（図
１参照）の他の実施の形態を示す。本実施の形態に係る
センサ部（フォトダイオード）１１７は、前述と同様
に、第２導電型、例えばｎ型の半導体基板３１に画素分
離のための溝９１と溝９１内に埋め込まれた例えばＳｉ
Ｏ2 等の絶縁層９２とによるトレンチ素子分離層９３を
形成し、ｎ型の半導体基板３１の画素領域内に、第１の
ｐ型半導体ウエル領域３２と、その上の低濃度のｎ型半
導体領域３３と、その上の電荷蓄積領域となるｎ型半導
体領域３６と、その表面と絶縁膜３７との間の高濃度の
ｐ型半導体領域３８を順次形成して構成される。
１参照）の他の実施の形態を示す。本実施の形態に係る
センサ部（フォトダイオード）１１７は、前述と同様
に、第２導電型、例えばｎ型の半導体基板３１に画素分
離のための溝９１と溝９１内に埋め込まれた例えばＳｉ
Ｏ2 等の絶縁層９２とによるトレンチ素子分離層９３を
形成し、ｎ型の半導体基板３１の画素領域内に、第１の
ｐ型半導体ウエル領域３２と、その上の低濃度のｎ型半
導体領域３３と、その上の電荷蓄積領域となるｎ型半導
体領域３６と、その表面と絶縁膜３７との間の高濃度の
ｐ型半導体領域３８を順次形成して構成される。
【００８５】そして、本実施の形態では、特に、センサ
部１１７側を除くように、第１のｐ型半導体ウエル領域
３２に達する第２のｐ型半導体ウエル領域９４を形成す
ると共に、この第２のｐ型半導体ウエル領域９４の一部
をトレンチ素子分離層９３の溝９１の界面を囲うように
して画素領域のセンサ部１１７側に張り出すように延長
して形成する。この例では、第１のｐ型半導体ウエル領
域３２が全域にわたって形成され、トレンチ素子分離層
９３の溝９１が第１のｐ型半導体ウエル領域３２に達す
るように形成される。溝９１は、その底部及び側部が第
１及び第２のｐ型半導体ウエル領域３２及び９４にて囲
まれる。
部１１７側を除くように、第１のｐ型半導体ウエル領域
３２に達する第２のｐ型半導体ウエル領域９４を形成す
ると共に、この第２のｐ型半導体ウエル領域９４の一部
をトレンチ素子分離層９３の溝９１の界面を囲うように
して画素領域のセンサ部１１７側に張り出すように延長
して形成する。この例では、第１のｐ型半導体ウエル領
域３２が全域にわたって形成され、トレンチ素子分離層
９３の溝９１が第１のｐ型半導体ウエル領域３２に達す
るように形成される。溝９１は、その底部及び側部が第
１及び第２のｐ型半導体ウエル領域３２及び９４にて囲
まれる。
【００８６】図１８は、本発明に係るセンサ部１１（図
１参照）の他の実施の形態を示す。本実施の形態に係る
センサ部（フォトダイオード）１１８は、前述と同様
に、第２導電型、例えばｎ型の半導体基板３１に画素分
離のための溝９１と溝９１内に埋め込まれた例えばＳｉ
Ｏ2 等の絶縁層９２とによるトレンチ素子分離層９３を
形成し、溝９１の界面に高濃度のｐ型プラグ領域９５を
形成し、ｎ型の半導体基板３１の画素領域内に第１のｐ
型半導体ウエル領域３２と、その上の低濃度のｎ型半導
体領域３３と、その上の電荷蓄積領域３６と、その表面
と絶縁膜３７との間の高濃度のｐ型半導体領域３８を順
次形成して構成される。高濃度のｐ型プラグ領域９５に
よって、トレンチ部の絶縁層９２とシリコン（Ｓｉ）の
界面部がすべて囲われる。
１参照）の他の実施の形態を示す。本実施の形態に係る
センサ部（フォトダイオード）１１８は、前述と同様
に、第２導電型、例えばｎ型の半導体基板３１に画素分
離のための溝９１と溝９１内に埋め込まれた例えばＳｉ
Ｏ2 等の絶縁層９２とによるトレンチ素子分離層９３を
形成し、溝９１の界面に高濃度のｐ型プラグ領域９５を
形成し、ｎ型の半導体基板３１の画素領域内に第１のｐ
型半導体ウエル領域３２と、その上の低濃度のｎ型半導
体領域３３と、その上の電荷蓄積領域３６と、その表面
と絶縁膜３７との間の高濃度のｐ型半導体領域３８を順
次形成して構成される。高濃度のｐ型プラグ領域９５に
よって、トレンチ部の絶縁層９２とシリコン（Ｓｉ）の
界面部がすべて囲われる。
【００８７】そして、本実施の形態では、特に、センサ
１１８側を除くように、第１のｐ型半導体ウエル領域３
２に達する第２のｐ型半導体ウエル領域９４を形成する
と共に、この第２のｐ型半導体領域９４の一部をトレン
チ素子分離層９３の溝９１の界面を囲うようにして画素
領域のセンサ部１１８側に張り出すように延長して形成
する。この例では、溝９１がｎ型の半導体基板３１に達
するように形成され、第１のｐ型半導体ウエル領域３２
が全域にわたって形成される。溝９１は、その側部の全
周が第１及び第２のｐ型半導体ウエル領域３２及び９４
にて囲まれる。
１１８側を除くように、第１のｐ型半導体ウエル領域３
２に達する第２のｐ型半導体ウエル領域９４を形成する
と共に、この第２のｐ型半導体領域９４の一部をトレン
チ素子分離層９３の溝９１の界面を囲うようにして画素
領域のセンサ部１１８側に張り出すように延長して形成
する。この例では、溝９１がｎ型の半導体基板３１に達
するように形成され、第１のｐ型半導体ウエル領域３２
が全域にわたって形成される。溝９１は、その側部の全
周が第１及び第２のｐ型半導体ウエル領域３２及び９４
にて囲まれる。
【００８８】図１９〜図２１は、夫々上述のセンサ部１
１６、１１７及び１１８を実現するための製造方法を示
す。
１６、１１７及び１１８を実現するための製造方法を示
す。
【００８９】図１９の製造例を説明する。先ず、図１９
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１の端縁より所定の距離ｄ1 だけ
離れるように溝９１で分離されたアクティブ領域、即ち
画素領域内にレジストマスク９７を形成し、このレジス
トマスク９７を介してｐ型不純物をイオン注入して一部
溝９１から画素領域側に張り出すように、半導体基板３
１に第２のｐ型半導体領域９４を形成する。
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１の端縁より所定の距離ｄ1 だけ
離れるように溝９１で分離されたアクティブ領域、即ち
画素領域内にレジストマスク９７を形成し、このレジス
トマスク９７を介してｐ型不純物をイオン注入して一部
溝９１から画素領域側に張り出すように、半導体基板３
１に第２のｐ型半導体領域９４を形成する。
【００９０】このとき、第２のｐ型半導体領域９４は、
溝９１の側部及び底部にわたって十分な幅及び深さで形
成され、溝９１の側部及び底部の界面の全てを囲うよう
に形成される。
溝９１の側部及び底部にわたって十分な幅及び深さで形
成され、溝９１の側部及び底部の界面の全てを囲うよう
に形成される。
【００９１】次に、図１９Ｂに示すように、溝９１内に
絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気
相成長）法により埋め込み、平坦化して、溝９１及び埋
め込み絶縁膜９２によるトレンチ素子分離層９３を形成
する。この後、画素領域を除いて終端がトレンチ素子分
離層９３上に存するようにレジストマスク９９を形成
し、このレジストマスク９９を介して画素領域に夫々選
択的にｐ型、ｎ型不純物をイオン注入して、基板３１の
深い位置に第２のｐ型半導体ウエル領域９４と接続する
第１のｐ型半導体ウエル領域３２を形成し、基板３１の
表面側に電荷蓄積領域となるｎ型半導体領域３６を形成
し、更に、ｎ型半導体領域３６の絶縁膜３７との界面
に、第２のｐ型半導体ウエル領域９４と接続されるよう
に高濃度のｐ型半導体領域３８を形成する。表面側のｎ
型半導体領域３６と第１のｐ型半導体ウエル領域３２間
の基板３１の部分が、低濃度のｎ型半導体領域３３とな
る。
絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気
相成長）法により埋め込み、平坦化して、溝９１及び埋
め込み絶縁膜９２によるトレンチ素子分離層９３を形成
する。この後、画素領域を除いて終端がトレンチ素子分
離層９３上に存するようにレジストマスク９９を形成
し、このレジストマスク９９を介して画素領域に夫々選
択的にｐ型、ｎ型不純物をイオン注入して、基板３１の
深い位置に第２のｐ型半導体ウエル領域９４と接続する
第１のｐ型半導体ウエル領域３２を形成し、基板３１の
表面側に電荷蓄積領域となるｎ型半導体領域３６を形成
し、更に、ｎ型半導体領域３６の絶縁膜３７との界面
に、第２のｐ型半導体ウエル領域９４と接続されるよう
に高濃度のｐ型半導体領域３８を形成する。表面側のｎ
型半導体領域３６と第１のｐ型半導体ウエル領域３２間
の基板３１の部分が、低濃度のｎ型半導体領域３３とな
る。
【００９２】ここで、第１のｐ型半導体ウエル領域３
２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８
のイオン注入を１つの図で示しているが、これは他の部
位の形成の都合上、別工程となる場合もある。
２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８
のイオン注入を１つの図で示しているが、これは他の部
位の形成の都合上、別工程となる場合もある。
【００９３】このようにして、目的のセンサ部を形成す
る。このセンサ部は、高濃度のｐ型半導体領域３８と、
ｎ半導体領域３６，３３と、第１のｐ型半導体ウエル領
域３２とによって、いわゆるＨＡＤ（Hole Accumulatio
n Diode)センサとして構成される。
る。このセンサ部は、高濃度のｐ型半導体領域３８と、
ｎ半導体領域３６，３３と、第１のｐ型半導体ウエル領
域３２とによって、いわゆるＨＡＤ（Hole Accumulatio
n Diode)センサとして構成される。
【００９４】図２０の製造例を説明する。先ず、図２０
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１及び溝９１の端縁より所要の距
離ｄ2 だけ離れた領域部を除いて、他部全面上にレジス
トマスク１０１を形成し、このレジストマスク１０１を
介してｐ型不純物をイオン注入して、後に形成する第１
のｐ型半導体ウエル領域３２及び第２のｐ型半導体ウエ
ル領域３２を継ぐための濃度の高いｐ型半導体層、いわ
ゆるｐ型半導体プラグ層９５を形成する。ｐ型半導体プ
ラグ層９５は、溝９１を囲うように溝９１の側部及び底
部にわたって形成される。
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１及び溝９１の端縁より所要の距
離ｄ2 だけ離れた領域部を除いて、他部全面上にレジス
トマスク１０１を形成し、このレジストマスク１０１を
介してｐ型不純物をイオン注入して、後に形成する第１
のｐ型半導体ウエル領域３２及び第２のｐ型半導体ウエ
ル領域３２を継ぐための濃度の高いｐ型半導体層、いわ
ゆるｐ型半導体プラグ層９５を形成する。ｐ型半導体プ
ラグ層９５は、溝９１を囲うように溝９１の側部及び底
部にわたって形成される。
【００９５】次に、図２０Ｂに示すように、溝９１内に
絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気
相成長）法により埋め込み、平坦化して、溝９１及び埋
め込み絶縁膜９２によるトレンチ素子分離層９３を形成
する。この後、画素領域を除いて終端がトレンチ素子分
離層９３上に存するようにレジストマスク１０３を形成
し、このレジストマスク１０３を介して画素領域に夫々
選択的にｐ型、ｎ型不純物をイオン注入して、基板３１
の深い位置にｐ型半導体プラグ層９５と接続する第１の
ｐ型半導体ウエル領域３２を形成し、基板３１の表面側
に電荷蓄積領域となるｎ型半導体領域３６を形成し、更
に、ｎ型半導体領域３６の絶縁膜３７との界面に、ｐ型
プラグ領域９５と接続する高濃度のｐ型半導体領域３８
を形成する。表面側のｎ型半導体領域３６と第１のｐ型
半導体ウエル領域３２間の基板３１の部分が、低濃度の
ｎ型半導体領域３３となる。
絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気
相成長）法により埋め込み、平坦化して、溝９１及び埋
め込み絶縁膜９２によるトレンチ素子分離層９３を形成
する。この後、画素領域を除いて終端がトレンチ素子分
離層９３上に存するようにレジストマスク１０３を形成
し、このレジストマスク１０３を介して画素領域に夫々
選択的にｐ型、ｎ型不純物をイオン注入して、基板３１
の深い位置にｐ型半導体プラグ層９５と接続する第１の
ｐ型半導体ウエル領域３２を形成し、基板３１の表面側
に電荷蓄積領域となるｎ型半導体領域３６を形成し、更
に、ｎ型半導体領域３６の絶縁膜３７との界面に、ｐ型
プラグ領域９５と接続する高濃度のｐ型半導体領域３８
を形成する。表面側のｎ型半導体領域３６と第１のｐ型
半導体ウエル領域３２間の基板３１の部分が、低濃度の
ｎ型半導体領域３３となる。
【００９６】ここで、第１のｐ型半導体ウエル領域３
２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８
のイオン注入を１つの図で示しているが、これは他の部
位の形成の都合上、別工程となる場合もある。
２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８
のイオン注入を１つの図で示しているが、これは他の部
位の形成の都合上、別工程となる場合もある。
【００９７】次に、図２０Ｃに示すように、トレンチ素
子分離層９３の溝９１端縁よりｐ型フラグ領域９５を越
えて所定の距離ｄ1 だけ離れるように画素領域内にレジ
ストマスク１０４を形成し、このレジストマスク１０４
を介してｐ型不純物をイオン注入して一部トレンチ素子
分離層９３より画素領域側に張り出すように第２のｐ型
半導体領域９４を形成する。第１のｐ型半導体ウエル領
域３２と第２のｐ型半導体ウエル領域９４はｐ型プラグ
領域９５を介して互に接続される。このようにして目的
のセンサ部を形成する。
子分離層９３の溝９１端縁よりｐ型フラグ領域９５を越
えて所定の距離ｄ1 だけ離れるように画素領域内にレジ
ストマスク１０４を形成し、このレジストマスク１０４
を介してｐ型不純物をイオン注入して一部トレンチ素子
分離層９３より画素領域側に張り出すように第２のｐ型
半導体領域９４を形成する。第１のｐ型半導体ウエル領
域３２と第２のｐ型半導体ウエル領域９４はｐ型プラグ
領域９５を介して互に接続される。このようにして目的
のセンサ部を形成する。
【００９８】図２１の製造例を説明する。先ず、図２１
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１内に絶縁膜、例えばＳｉＯ2 膜
９２を例えばＣＶＤ（化学気相成長）法により埋め込
み、平坦化して、溝９１及び埋め込み絶縁膜９２による
トレンチ素子分離層９３を形成する。この後、トレンチ
素子分離層９３で分離された画素領域を除いてレジスト
マスク１０５形成し、このレジストマスク１０５を介し
て画素領域に夫々選択的にイオン注入して、基板３１の
表面側に電荷蓄積領域となるｎ型半導体領域３８を形成
し、ｎ型半導体領域３８の表面に高濃度のｐ型半導体領
域３８を形成する。
Ａに示すように、ｎ型の半導体基板３１の面上に例えば
ＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３
７と共に半導体基板３１にトレンチ分離用の溝９１を形
成する。次いで、溝９１内に絶縁膜、例えばＳｉＯ2 膜
９２を例えばＣＶＤ（化学気相成長）法により埋め込
み、平坦化して、溝９１及び埋め込み絶縁膜９２による
トレンチ素子分離層９３を形成する。この後、トレンチ
素子分離層９３で分離された画素領域を除いてレジスト
マスク１０５形成し、このレジストマスク１０５を介し
て画素領域に夫々選択的にイオン注入して、基板３１の
表面側に電荷蓄積領域となるｎ型半導体領域３８を形成
し、ｎ型半導体領域３８の表面に高濃度のｐ型半導体領
域３８を形成する。
【００９９】ここで、ｎ型半導体領域３６、高濃度のｐ
型半導体領域３８のイオン注入を１つの図で示している
が、これは、他の部位の形成の都合上、別工程となる場
合もある。
型半導体領域３８のイオン注入を１つの図で示している
が、これは、他の部位の形成の都合上、別工程となる場
合もある。
【０１００】次に、図２１Ｂに示すように、トレンチ素
子分離層９３の溝９１端縁より所定の距離ｄ1 だけ離れ
るように画素領域内にレジストマスク１０６を形成し、
このレジストマスク１０６を介してｐ型不純物をイオン
注入して一部トレンチ素子分離層９３より画素領域側に
張り出すように第２のｐ型半導体領域ウエル領域９４を
形成する。
子分離層９３の溝９１端縁より所定の距離ｄ1 だけ離れ
るように画素領域内にレジストマスク１０６を形成し、
このレジストマスク１０６を介してｐ型不純物をイオン
注入して一部トレンチ素子分離層９３より画素領域側に
張り出すように第２のｐ型半導体領域ウエル領域９４を
形成する。
【０１０１】次に、図２１Ｃに示すように、全域にｐ型
不純物をイオン注入して基板３１の深い位置に、第２の
ｐ型半導体ウエル領域９４の下部と接続する第１のｐ型
半導体ウエル領域３２を形成する。表面側のｎ型半導体
領域３６と第１のｐ型半導体ウエル領域３２間の基板３
１の部分が低濃度のｎ型半導体領域３３となる。このよ
うにして、目的のセンサ部を形成する。
不純物をイオン注入して基板３１の深い位置に、第２の
ｐ型半導体ウエル領域９４の下部と接続する第１のｐ型
半導体ウエル領域３２を形成する。表面側のｎ型半導体
領域３６と第１のｐ型半導体ウエル領域３２間の基板３
１の部分が低濃度のｎ型半導体領域３３となる。このよ
うにして、目的のセンサ部を形成する。
【０１０２】上述の図１６のセンサ部１１６は、例えば
図１９の製造例及び図２０の製造例により製造すること
ができる。即ち、第２のｐ型半導体ウエル領域９４の底
が第１のｐ型半導体ウエル領域３２よりも浅くて間がｎ
- 半導体領域３３となる場合に、第１及び第２のｐ型半
導体ウエル領域３２及び９４をつなぐために、図１９で
はイオン注入を使い、図２０ではプラグイオン注入を使
って製造することができる。上述の図１７のセンサ部１
１７は、例えば図２１の製造例により製造することがで
きる。上述の図１８のセンサ部１１８は、例えば、図２
０の製造例により製造することができる。
図１９の製造例及び図２０の製造例により製造すること
ができる。即ち、第２のｐ型半導体ウエル領域９４の底
が第１のｐ型半導体ウエル領域３２よりも浅くて間がｎ
- 半導体領域３３となる場合に、第１及び第２のｐ型半
導体ウエル領域３２及び９４をつなぐために、図１９で
はイオン注入を使い、図２０ではプラグイオン注入を使
って製造することができる。上述の図１７のセンサ部１
１７は、例えば図２１の製造例により製造することがで
きる。上述の図１８のセンサ部１１８は、例えば、図２
０の製造例により製造することができる。
【０１０３】上述のセンサ部１１６，１１７及び１１８
を備えた固体撮像装置によれば、トレンチ素子分離層９
３からセンサ部のｎ型半導体領域３３，３６側へ張り出
すようにｐ型半導体領域９４、又は９４と９５が形成さ
れている。即ち、センサ部（フォトダイオード）１１
６，１１７又は１１８を分離するトレンチ素子分離層９
３との半導体界面がｐ型半導体領域、例えば第２の半導
体ウエル領域９４、又は第１及び第２の半導体ウエル領
域３２及び９４、又はｐ型プラグ領域９５及び第２の半
導体ウエル領域９４等によって囲まれた構成になってい
る。
を備えた固体撮像装置によれば、トレンチ素子分離層９
３からセンサ部のｎ型半導体領域３３，３６側へ張り出
すようにｐ型半導体領域９４、又は９４と９５が形成さ
れている。即ち、センサ部（フォトダイオード）１１
６，１１７又は１１８を分離するトレンチ素子分離層９
３との半導体界面がｐ型半導体領域、例えば第２の半導
体ウエル領域９４、又は第１及び第２の半導体ウエル領
域３２及び９４、又はｐ型プラグ領域９５及び第２の半
導体ウエル領域９４等によって囲まれた構成になってい
る。
【０１０４】トレンチ素子分離層９３との半導体界面に
は，転位等の結晶欠陥が存在するが、この結晶欠陥が存
在する界面がセンサ部の電荷蓄積領域であるｎ型半導体
領域３６とは逆導電型のｐ型半導体領域内に取り込まれ
ることになる。
は，転位等の結晶欠陥が存在するが、この結晶欠陥が存
在する界面がセンサ部の電荷蓄積領域であるｎ型半導体
領域３６とは逆導電型のｐ型半導体領域内に取り込まれ
ることになる。
【０１０５】このような構成により、センサ部１１６，
１１７又は１１８を構成するフォトダイオードのｐｎ接
合を、リーク電流の発生原因となる転位等の結晶欠陥が
存在するトレンチ素子分離層９３の界面から離すことが
でき、ｐｎ接合に逆バイアスをかけたときに、トレンチ
素子分離層９３の界面及びその近傍が空乏化するのを防
ぐことができる。従って、この界面及びその近傍からの
リーク電流の発生を抑制することができ、暗電流を低減
することができる。
１１７又は１１８を構成するフォトダイオードのｐｎ接
合を、リーク電流の発生原因となる転位等の結晶欠陥が
存在するトレンチ素子分離層９３の界面から離すことが
でき、ｐｎ接合に逆バイアスをかけたときに、トレンチ
素子分離層９３の界面及びその近傍が空乏化するのを防
ぐことができる。従って、この界面及びその近傍からの
リーク電流の発生を抑制することができ、暗電流を低減
することができる。
【０１０６】センサ部を、ｎ型半導体領域３６の表面に
ｐ型半導体領域３８を形成した、いわゆるＨＡＤセンサ
とするときには、ゲート端以外のｐｎ接合を全てバルク
中に設けることになり、暗電流を更に低減することがで
きる。
ｐ型半導体領域３８を形成した、いわゆるＨＡＤセンサ
とするときには、ゲート端以外のｐｎ接合を全てバルク
中に設けることになり、暗電流を更に低減することがで
きる。
【０１０７】上述の実施の形態では、Ｃ−ＭＯＳ型の固
体撮像装置に適用した場合を説明したが、その他、ＭＯ
Ｓ型の固体撮像装置にも適用することができる。
体撮像装置に適用した場合を説明したが、その他、ＭＯ
Ｓ型の固体撮像装置にも適用することができる。
【０１０８】
【発明の効果】本発明に係る固体撮像装置によれば、第
１の半導体ウエル領域と素子分離層との間に第２の半導
体ウエル領域を形成し、センサ部のｐｎ接合を第１の半
導体ウエル領域との間で形成するようにして、空乏層が
広がり深さを大きくするようにしたので、センサ部にお
ける光電変換効率を向上することができ、高感度の固体
撮像装置を提供できる。
１の半導体ウエル領域と素子分離層との間に第２の半導
体ウエル領域を形成し、センサ部のｐｎ接合を第１の半
導体ウエル領域との間で形成するようにして、空乏層が
広がり深さを大きくするようにしたので、センサ部にお
ける光電変換効率を向上することができ、高感度の固体
撮像装置を提供できる。
【０１０９】第２の半導体ウエル領域を周辺回路のＣ−
ＭＯＳトランジスタにおける素子分離層形成後の半導体
ウエル領域と同時に形成するときは、従来のＣ−ＭＯＳ
の製造工程で、高感度のセンサ部を形成することができ
る。
ＭＯＳトランジスタにおける素子分離層形成後の半導体
ウエル領域と同時に形成するときは、従来のＣ−ＭＯＳ
の製造工程で、高感度のセンサ部を形成することができ
る。
【０１１０】本発明に係る固体撮像装置によれば、セン
サ部の電荷蓄積領域と素子分離層との間に電荷蓄積領域
とは逆導電型の半導体領域を形成することにより、転位
等のリーク電流発生要因が存在する素子分離層端からセ
ンサ部のｐｎ接合を離すことができ、リーク電流の発生
を抑制し、暗電流を低減することができる。
サ部の電荷蓄積領域と素子分離層との間に電荷蓄積領域
とは逆導電型の半導体領域を形成することにより、転位
等のリーク電流発生要因が存在する素子分離層端からセ
ンサ部のｐｎ接合を離すことができ、リーク電流の発生
を抑制し、暗電流を低減することができる。
【０１１１】この固体撮像装置において、さらに素子分
離層と下層の第１の半導体ウエル領域との間に第２の半
導体ウエル領域を形成し、センサ部のｐｎ接合を第１の
半導体領域ウエル領域との間で形成するときは、光電変
換効率の向上と暗電流の低減を共に図ることができる。
離層と下層の第１の半導体ウエル領域との間に第２の半
導体ウエル領域を形成し、センサ部のｐｎ接合を第１の
半導体領域ウエル領域との間で形成するときは、光電変
換効率の向上と暗電流の低減を共に図ることができる。
【０１１２】上記逆導電型の半導体領域を上記第２の半
導体ウエル領域の一部を延長して形成するときは、製造
工程を追加することなく、かかる高光電変換効率、低暗
電流のセンサ部を構成できる。
導体ウエル領域の一部を延長して形成するときは、製造
工程を追加することなく、かかる高光電変換効率、低暗
電流のセンサ部を構成できる。
【０１１３】本発明に係る固体撮像装置の製造方法によ
れば、ｐｎ接合型のセンサ部を画素分離する選択酸化に
よる素子分離層を形成した後、素子分離層の端部より離
れたセンサ部側に終端が存するようにセンサ部の電荷蓄
積領域とは逆導電型の半導体領域をイオン注入で形成す
るので、素子分離形成時の熱処理の影響を受けず、再拡
散のない高精度の上記逆導電型の半導体領域を形成する
ことができ、この半導体領域によって、素子分離層端で
の暗電流が低減した固体撮像装置を製造することができ
る。
れば、ｐｎ接合型のセンサ部を画素分離する選択酸化に
よる素子分離層を形成した後、素子分離層の端部より離
れたセンサ部側に終端が存するようにセンサ部の電荷蓄
積領域とは逆導電型の半導体領域をイオン注入で形成す
るので、素子分離形成時の熱処理の影響を受けず、再拡
散のない高精度の上記逆導電型の半導体領域を形成する
ことができ、この半導体領域によって、素子分離層端で
の暗電流が低減した固体撮像装置を製造することができ
る。
【０１１４】この製法において、半導体領域を、第１の
半導体ウエル領域と素子分離層との間に形成する第２の
半導体ウエル領域によって形成するときとは、製造工程
を増すことなく、暗電流の低減を光電変換効率を向上し
た固体撮像装置を製造できる。
半導体ウエル領域と素子分離層との間に形成する第２の
半導体ウエル領域によって形成するときとは、製造工程
を増すことなく、暗電流の低減を光電変換効率を向上し
た固体撮像装置を製造できる。
【０１１５】また、素子分離層を形成した後に、素子分
離層の下に第１の半導体ウエル領域に達する第２の半導
体ウエル領域を形成する工程を経て、上記逆導電型の半
導体領域を形成するときは、暗電流が低減し且つ光電変
換効率が向上した固体撮像装置を製造できる。
離層の下に第１の半導体ウエル領域に達する第２の半導
体ウエル領域を形成する工程を経て、上記逆導電型の半
導体領域を形成するときは、暗電流が低減し且つ光電変
換効率が向上した固体撮像装置を製造できる。
【０１１６】本発明に係る固体撮像装置の製造方法によ
れば、ｐｎ接合型のセンサ部を画素分離する選択酸化に
よる素子分離層を形成し、読み出し用トランジスタのゲ
ート電極を形成した後に、ゲート電極を基準に、素子分
離層の端部より離れたセンサ部側に終端が存するよう
に、センサ部の電荷蓄積領域とは逆導電型の半導体領域
を形成するので、暗電流の低減を図ることができると共
に、ゲート電極と逆導電型の上記半導体領域のマスク合
せ精度が向上し、合せマージンを減らしてセンサ部の開
口面積を拡げることができる。また、ロット間の特性ば
らつきを減らすことができる。
れば、ｐｎ接合型のセンサ部を画素分離する選択酸化に
よる素子分離層を形成し、読み出し用トランジスタのゲ
ート電極を形成した後に、ゲート電極を基準に、素子分
離層の端部より離れたセンサ部側に終端が存するよう
に、センサ部の電荷蓄積領域とは逆導電型の半導体領域
を形成するので、暗電流の低減を図ることができると共
に、ゲート電極と逆導電型の上記半導体領域のマスク合
せ精度が向上し、合せマージンを減らしてセンサ部の開
口面積を拡げることができる。また、ロット間の特性ば
らつきを減らすことができる。
【０１１７】本発明に係る固体撮像装置によれば、トレ
ンチ分離による素子分離層から画素領域側に張り出すよ
うに、センサ部の電荷蓄積領域とは逆導電型の半導体領
域を形成することにより、転位等のリーク発生原因が存
在するトレンチ素子分離領域端からセンサ部のｐｎ接合
を離すことができ、リーク電流の発生を抑制し、暗電流
を低減することができる。
ンチ分離による素子分離層から画素領域側に張り出すよ
うに、センサ部の電荷蓄積領域とは逆導電型の半導体領
域を形成することにより、転位等のリーク発生原因が存
在するトレンチ素子分離領域端からセンサ部のｐｎ接合
を離すことができ、リーク電流の発生を抑制し、暗電流
を低減することができる。
【０１１８】上記逆導電型の半導体領域を、半導体ウエ
ル領域の一部を延長して形成するときは、製造工程を追
加することなく、低暗電流のセンサ部を構成できる。
ル領域の一部を延長して形成するときは、製造工程を追
加することなく、低暗電流のセンサ部を構成できる。
【０１１９】本発明に係る固体撮像装置の製造方法によ
れば、ｐｎ接合型のセンサ部を画素分離するためのトレ
ンチ分離による素子分離層を囲うように、センサ部の電
荷蓄積領域とは逆導電型の半導体領域を形成する工程を
有することにより、この半導体領域によって、トレンチ
素子分離層との界面及びその近傍でのリーク電流の発生
が抑えられ、暗電流が低減した固体撮像装置を製造する
ことができる。
れば、ｐｎ接合型のセンサ部を画素分離するためのトレ
ンチ分離による素子分離層を囲うように、センサ部の電
荷蓄積領域とは逆導電型の半導体領域を形成する工程を
有することにより、この半導体領域によって、トレンチ
素子分離層との界面及びその近傍でのリーク電流の発生
が抑えられ、暗電流が低減した固体撮像装置を製造する
ことができる。
【０１２０】本発明に係る固体撮像装置の製造方法によ
れば、ｐｎ接合型のセンサ部を画素分離するための溝を
形成した後、溝を囲うようにセンサ部の電荷蓄積領域と
は逆導電型の半導体領域を形成し、次いで、溝内に絶縁
物を埋め込んでトレンチ素子分離層を形成することによ
り、逆導電型の半導体領域を溝の側部及び底部にわたっ
て形成することができる。従って、この半導体領域によ
って、トレンチ素子分離層との界面及びその近傍でのリ
ーク電流の発生が抑えられ、暗電流が低減した固体撮像
装置を製造することができる。
れば、ｐｎ接合型のセンサ部を画素分離するための溝を
形成した後、溝を囲うようにセンサ部の電荷蓄積領域と
は逆導電型の半導体領域を形成し、次いで、溝内に絶縁
物を埋め込んでトレンチ素子分離層を形成することによ
り、逆導電型の半導体領域を溝の側部及び底部にわたっ
て形成することができる。従って、この半導体領域によ
って、トレンチ素子分離層との界面及びその近傍でのリ
ーク電流の発生が抑えられ、暗電流が低減した固体撮像
装置を製造することができる。
【図１】本発明に係る固体撮像装置の一実施の形態を示
す構成図である。
す構成図である。
【図２】本発明の固体撮像装置に適用される単位画素の
他の例を示す構成図である。
他の例を示す構成図である。
【図３】本発明の固体撮像装置に適用される単位画素の
他の例を示す構成図である。
他の例を示す構成図である。
【図４】本発明に係る固体撮像装置のセンサ部の一実施
の形態を示す要部の断面図である。
の形態を示す要部の断面図である。
【図５】本発明に係る固体撮像装置のセンサ部の他の実
施の形態を示す断面図である。
施の形態を示す断面図である。
【図６】本発明に係る固体撮像装置のセンサ部の他の実
施の形態を示す断面図である。
施の形態を示す断面図である。
【図７】Ａ〜Ｄ 図５、図６のセンサ部の製造工程図で
ある。
ある。
【図８】本発明に係る固体撮像装置のセンサ部の他の実
施の形態を示す要部の断面図である。
施の形態を示す要部の断面図である。
【図９】Ａ〜Ｃ 図８のセンサ部の製造工程図である。
【図１０】Ｄ〜Ｅ 図８のセンサ部の製造工程図であ
る。
る。
【図１１】Ａ 本発明に係るセンサ部を備えた固体撮像
装置の一例を示す要部の平面図である。Ｂ その単位画
素の等価回路図である。
装置の一例を示す要部の平面図である。Ｂ その単位画
素の等価回路図である。
【図１２】本発明の説明に供する図８に係るセンサ部を
有する場合の図１１のＢ−Ｂ線上の断面図である。
有する場合の図１１のＢ−Ｂ線上の断面図である。
【図１３】本発明の説明に供する図６に係るセンサ部を
有する場合の図１１のＢ−Ｂ線上の断面図である。
有する場合の図１１のＢ−Ｂ線上の断面図である。
【図１４】Ａ〜Ｃ 固体撮像装置の周辺回路を構成する
Ｃ−ＭＯＳトランジスタの製造工程図である。
Ｃ−ＭＯＳトランジスタの製造工程図である。
【図１５】本発明に係る固体撮像装置のセンサ部の他の
実施の形態を示す要部の断面図である。
実施の形態を示す要部の断面図である。
【図１６】本発明に係る固体撮像装置のセンサ部の他の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図１７】本発明に係る固体撮像装置のセンサ部の他の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図１８】本発明に係る固体撮像装置のセンサ部の他の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図１９】Ａ〜Ｂ 本発明に係るトレンチ素子分離され
たセンサ部の製造方法の一例の製造工程図である。
たセンサ部の製造方法の一例の製造工程図である。
【図２０】Ａ〜Ｃ 本発明に係るトレンチ素子分離され
たセンサ部の製造方法の他の例の製造工程図である。
たセンサ部の製造方法の他の例の製造工程図である。
【図２１】Ａ〜Ｃ 本発明に係るトレンチ素子分離され
たセンサ部の製造方法の他の例の製造工程図である。
たセンサ部の製造方法の他の例の製造工程図である。
【図２２】従来例に係る固体撮像装置のセンサ部の要部
の断面図である。
の断面図である。
１０‥‥Ｃ−ＭＯＳ型固体撮像装置、１１，１１１，１
１２，１１３，１１４，１１５‥‥センサ部（フォトダ
イオード）、１２‥‥読み出し用スイッチ素子（ＭＯＳ
トランジスタ）、１３‥‥垂直選択用スイッチ素子（Ｍ
ＯＳトランジスタ）、１４‥‥単位画素、３１‥‥ｎ型
半導体基板、３２‥‥第１のｐ型半導体ウエル領域、３
３‥‥低濃度のｎ型半導体領域、３４‥‥素子分離層
（ＬＯＣＯＳ層）３５，３５１，３５２‥‥第２のｐ型
半導体ウエル領域、３６‥‥電荷蓄積領域となるｎ型半
導体領域、３８‥‥ｐ型半導体領域、３９‥‥ｐ型プラ
グ領域、７１‥‥読み出し用ＭＯＳトランジスタのゲー
ト電極、９１‥‥溝、９２‥‥絶縁膜、９３‥‥トレン
チ素子分離層、９４‥‥第２のｐ型半導体ウエル領域、
９５‥‥ｐ型プラグ領域
１２，１１３，１１４，１１５‥‥センサ部（フォトダ
イオード）、１２‥‥読み出し用スイッチ素子（ＭＯＳ
トランジスタ）、１３‥‥垂直選択用スイッチ素子（Ｍ
ＯＳトランジスタ）、１４‥‥単位画素、３１‥‥ｎ型
半導体基板、３２‥‥第１のｐ型半導体ウエル領域、３
３‥‥低濃度のｎ型半導体領域、３４‥‥素子分離層
（ＬＯＣＯＳ層）３５，３５１，３５２‥‥第２のｐ型
半導体ウエル領域、３６‥‥電荷蓄積領域となるｎ型半
導体領域、３８‥‥ｐ型半導体領域、３９‥‥ｐ型プラ
グ領域、７１‥‥読み出し用ＭＯＳトランジスタのゲー
ト電極、９１‥‥溝、９２‥‥絶縁膜、９３‥‥トレン
チ素子分離層、９４‥‥第２のｐ型半導体ウエル領域、
９５‥‥ｐ型プラグ領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 博文 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 馬渕 圭司 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M118 AA01 AA05 AB01 BA14 CA04 CA18 EA15 FA06 FA27 FA28 5C024 AA01 FA01 GA01 GA27 GA31 JA26
Claims (13)
- 【請求項１】 素子分離層により画素分離れたｐｎ接合
型のセンサ部を有し、 第１導電型の第１の半導体ウエル領域と前記素子分離層
との間に第１導電型の第２の半導体ウエル領域が形成さ
れ、 動作時に前記センサ部の空乏層が該センサ部下の前記第
１の半導体ウエル領域まで広がることを特徴とする固体
撮像装置。 - 【請求項２】 前記第２の半導体ウエル領域は、Ｃ−Ｍ
ＯＳトランジスタにおける素子分離層形成後に形成され
る半導体ウエル領域と同時に形成されて成ることを特徴
とする請求項１に記載の固体撮像装置。 - 【請求項３】 選択酸化による素子分離層により画素分
離されたｐｎ接合型のセンサ部を有し、 前記センサ部の電荷蓄積領域と前記素子分離層との間
に、該電荷蓄積領域とは逆導電型の半導体領域が形成さ
れて成ることを特徴とする固体撮像装置。 - 【請求項４】 前記素子分離層と下層の第１の半導体ウ
エル領域との間に第２の半導体ウエル領域が形成され、 動作時に前記センサ部の空乏層が該センサ部下の前記第
１の半導体ウエル領域まで広がることを特徴とする請求
項３に記載の固体撮像装置。 - 【請求項５】 前記半導体領域が、前記素子分離層と下
層の第１の半導体ウエル領域との間に形成された第２の
半導体ウエル領域の一部を延長して形成されて成ること
を特徴とする請求項３に記載の固体撮像装置。 - 【請求項６】 トレンチ分離による素子分離層により画
素分離されたｐｎ接合型のセンサ部を有し、 前記素子分離層から画素領域側に張り出すように、セン
サ部の電荷蓄積領域とは逆導電型の半導体領域が形成さ
れて成ることを特徴とする固体撮像装置。 - 【請求項７】 前記逆導電型の半導体領域が半導体ウエ
ル領域の一部を延長して形成されて成ることを特徴とす
る請求項６に記載の固体撮像装置。 - 【請求項８】 ｐｎ接合型のセンサ部を画素分離する選
択酸化による素子分離層を形成した後、 前記素子分離層の端部より離れた前記センサ部側に終端
が存するように前記センサ部の電荷蓄積領域とは逆導電
型の半導体領域をイオン注入で形成する工程を有するこ
とを特徴とする固体撮像装置の製造方法。 - 【請求項９】 前記半導体領域を、第１の半導体ウエル
領域と前記素子分離層との間に形成する第２の半導体ウ
エル領域によって形成することを特徴とする請求項６に
記載の固体撮像装置の製造方法。 - 【請求項１０】 前記素子分離層を形成した後に、 前記素子分離層の下に第１の半導体ウエル領域に達する
第２の半導体ウエル領域を形成する工程を経て、 前記半導体領域を形成することを特徴とする請求項６に
記載の固体撮像装置の製造方法。 - 【請求項１１】 ｐｎ接合型のセンサ部を画素分離する
ための選択酸化による素子分離層を形成し、前記センサ
部に接続する読み出し用トランジスタのゲート電極を形
成する工程と、 前記ゲート電極を基準に、前記素子分離層の端部より離
れた前記センサ部側に終端が有するように、前記センサ
部の電荷蓄積領域とは逆導電型の半導体領域をイオン注
入で形成する工程を有することを特徴とする固体撮像装
置の製造方法。 - 【請求項１２】 ｐｎ接合型のセンサ部を画素分離する
ためのトレンチ分離による素子分離層を囲うように、前
記センサ部の電荷蓄積領域とは逆導電型の半導体領域を
形成する工程を有することを特徴とする固体撮像装置の
製造方法。 - 【請求項１３】 半導体基体にｐｎ接合型のセンサ部を
画素分離するための溝を形成し、 前記溝を囲うようにセンサ部の電荷蓄積領域とは逆導電
型の半導体領域を形成した後、 前記溝内に絶縁物を埋め込んで素子分離層を形成する工
程を有することを特徴とする固体撮像装置の製造方法。
Priority Applications (6)
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| JP3164499 | 1999-02-09 | ||
| JP29136399A JP4604296B2 (ja) | 1999-02-09 | 1999-10-13 | 固体撮像装置及びその製造方法 |
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| JP4604296B2 JP4604296B2 (ja) | 2011-01-05 |
Family
ID=26370147
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Country Status (5)
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| EP (1) | EP1028470B1 (ja) |
| JP (1) | JP4604296B2 (ja) |
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| EP1028470A2 (en) | 2000-08-16 |
| DE60034389D1 (de) | 2007-05-31 |
| DE60034389T2 (de) | 2008-01-03 |
| US6423993B1 (en) | 2002-07-23 |
| KR20000057977A (ko) | 2000-09-25 |
| EP1028470B1 (en) | 2007-04-18 |
| KR100733532B1 (ko) | 2007-06-29 |
| EP1028470A3 (en) | 2004-06-30 |
| JP4604296B2 (ja) | 2011-01-05 |
| US20010015435A1 (en) | 2001-08-23 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090827 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091102 |
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| A02 | Decision of refusal |
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| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100920 |
|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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|
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