KR20000057977A - 고체 촬상 장치 및 그 제조 방법 - Google Patents

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Abstract

고체 촬상 장치는 소자 분리층에 의해 화소들에 대응하여 분리된 pn 접합 센서부들을 포함한다. 고체 촬상 장치는, 제1 도전형의 제1 반도체 웰 영역과 소자 분리층 사이에 형성된 제1 도전형의 제2 반도체 웰 영역을 포함한다. 이러한 장치에서는, 동작시, 각각의 센서부의 공핍층이 각각의 센서부의 아래에 있는 제1 반도체 웰 영역으로 연장하여 형성된다.

Description

고체 촬상 장치 및 그 제조 방법{SOLID-STATE IMAGE-SENSING DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 고체 촬상 장치에 관한 것으로, 더 구체적으로는 금속 산화막 반도체(MOS)형 또는 상보성 금속 산화막 반도체(CMOS)형의 고체 촬상 장치 및 그 제조 방법에 관한 것이다.
고체 촬상 장치의 유형으로서는, 각각의 단위 화소가 포토다이오드 센서와 스위칭 소자를 포함하며, 광전 변환에 의해 센서에 축적된 신호 전하를 판독하고, 그 전하를 전압 또는 전류로 변환하여 출력하는 MOS형 또는 CMOS형의 고체 촬상 장치가 공지되어 있다. 이러한 MOS형 또는 CMOS형의 고체 촬상 장치에서는, 예를 들어 화소 선택을 수행하기 위한 스위칭 소자 또는 신호 전하를 판독하기 위한 스위칭 소자로서 MOS 트랜지스터 또는 CMOS 트랜지스터가 이용되고 있다. 또한, 수평 주사 회로, 수직 주사 회로 등의 주변 회로에서도 MOS 트랜지스터 또는 CMOS 트랜지스터가 이용되어, 스위칭 소자와 함께 일괄적으로 제조될 수 있다는 이점을 가진다.
지금까지, pn 접합 트랜지스터를 센서로서 이용하는 MOS형 또는 CMOS형 고체 촬상 장치에서, 화소의 센서는 국부 산화(local oxidation)에 의해 생성된 소자 분리막, 즉 "LOCOS(local oxidation of silicon) 층"에 의해 XY 매트릭스 형태로 분리되도록 화소들이 형성되어 왔다.
도 21에 도시된 바와 같이, 센서로서 이용되는 포토다이오드(1)는, 예를 들어 n형 실리콘 반도체 기판(2)에 p형 반도체 웰 영역을 형성한 후, 국부 산화에 의해 소자 분리층(LOCOS층)(4)을 형성하고, 그 다음 얇은 절연막 (예를 들어, SiO2막)(5)을 통해 p형 반도체 웰 영역(3)의 표면에 비소(As) 또는 인(P) 등의 n형 불순물(6)을 이온 주입한 n형 반도체층(7)을 형성함으로써 제조된다.
센서(포토다이오드)(1)에서는, 광전 변환 효율을 보다 향상시키기 위해, 공핍층을 넓게 하여, 더 깊은 위치에서 광전 변환된 신호 전하도 이용될 수 있도록 할 필요가 있다.
센서로서 사용되는 포토다이오드(1)의 형성시, n형 불순물(6)을 도핑하기 위해서, 도 21에 도시된 바와 같이, 소자 분리층(4) 상에 얼라인된 포토레지스트층(8)을 이용하여 이온 주입이 수행되어, 다른 영역들을 보호한다. 따라서, pn 접합 j는 소자 분리층(4)의 한쪽 단부 A에 나타난다. 소자 분리층(4)의 한쪽 단부 A에서는, 응력에 의해 전위(dislocation) 등의 결정 결함들이 발생할 수 있다는 것이 공지되어 있다. 따라서, pn 접합 j가 역 바이어스되어 생성된 공핍층이 결정 결함들을 가지는 소자 분리층의 한쪽 단부 내의 영역에 발생하는 경우, 전기장에 의해 누설 전류가 증가한다. 센서(포토다이오드)(1) 내에서 누설 전류가 증가하면, 빛이 입사하지 않는 경우에도 신호 전하가 생성되어 암 전류(dark current)를 형성한다. 암 전류는 결정 결함들에 의해 발생되기 때문에, 각각의 센서(1)에서 발생하는 암 전류의 양은 상이하며, 따라서 화상 품질도 분균일해진다.
따라서, 본 발명의 목적은 센서부에서의 광전 변환 효율이 향상될 수 있도록 설계된 고체 촬상 장치를 제공하는 것이다.
본 발명의 다른 목적은 누설 전류로 인한 암 전류가 감소될 수 있도록 설계된 고체 촬상 장치 및 그 제조 방법을 제공하는 것이다.
이를 위해, 본 발명의 한 특징에 따르면, 상기의 목적들은 소자 분리층에 의해 화소들에 대응하여 분리된 pn 접합 센서부들을 포함하는 고체 촬상 장치를 제공함에 의해 달성된다. 이 고체 촬상 장치는, 제1 도전형의 제1 반도체 웰 영역과 소자 분리층 사이에 형성된 제1 도전형의 제2 반도체 웰 영역을 포함한다. 이러한 장치에서는, 장치의 동작시, 각각의 센서부의 공핍층이 각각의 센서부의 아래에 있는 제1 반도체 웰 영역으로 연장하여 형성된다.
바람직하게, 제2 반도체 웰 영역은 CMOS 트랜지스터의 소자 분리층이 형성된 후에 형성되는 반도체 웰 영역들과 동시에 형성된다.
본 발명의 제2 특징에 따르면, 상기의 목적들은 국부 산화에 의해 생성된 소자 분리층에 의해 화소들에 대응하여 분리된 pn 접합 센서부들을 포함하는 고체 촬상 장치를 제공함에 의해 달성된다. 이 고체 촬상 장치는 각각의 센서부의 전하 축적 영역의 도전형에 반대되는 도전형을 가지는 반도체 영역을 포함하며, 이 반도체 영역은 각각의 센서부의 전하 축적 영역과 소자 분리층 사이에 형성된다.
바람직하게, 고체 촬상 장치는 소자 분리층과 소자 분리층 하부의 제1 반도체 웰 영역 사이에 형성된 제2 반도체 웰 영역을 더 포함하며, 장치가 동작중일 때 각 센서부의 공핍층은 제1 반도체 웰 영역까지 연장하여 형성되는데, 제1 반도체 웰 영역은 각 센서부 하부에 존재한다.
이 반도체 영역은 소자 분리층과 소자 분리층 하부의 제1 반도체 웰 영역 사이에 형성된 제2 반도체 웰 영역의 일부를 연장시켜 형성될 수도 있다.
본 발명의 다른 특징에 따르면, 상기 목적들은, 트렌치 분리에 의해 생성되는 소자 분리층에 의해 화소들에 대응하여 분리되는 pn 접합 센서부들을 포함하는 고체 촬상 장치를 제공함에 의해 달성된다. 이 고체 촬상 장치는 각 센서부의 전하 축적 영역의 도전형과 반대 도전형인 반도체 영역을 포함하며, 이 반도체 영역은 소자 분리층으로부터 화소 영역까지 연장되도록 형성된다.
바람직하게, 도전형이 반대인 상기 반도체 영역은 반도체 웰 영역의 일부를 연장시킴으로써 형성된다.
본 발명의 다른 특징에 따르면, 상기 목적들은, 국부적 산화에 의해 생성된 소자 분리층을 형성한 후, 이온 주입을 수행함으로써 반도체 영역을 형성하는 단계 - 상기 소자 분리층은 화소들에 대응하여 pn-접합 센서부들을 분리하며, 반도체 영역의 도전형은 각 센서부들의 전하 축적 영역의 도전형과 반대형이며, 반도체 영역의 한 단부는 소자 분리층의 한 단부를 제외한 부분의 측면에 배치되어 있음 - 를 포함하는 고체 촬상 장치를 생성하는 방법을 제공함으로써 달성된다.
바람직하게, 반도체 영역은 제1 반도체 웰 영역과 소자 분리층 사이에 형성된 제2 반도체 웰 영역에 의해 형성된다.
이러한 방식에서, 소자 분리층을 형성한 후, 제1 반도체 웰 영역에 이르는 제2 반도체 웰 영역을 소자 분리층 하부에 형성함으로써 형성될 수도 있다.
본 발명의 또 다른 특징에 따르면, 상기 목적들은, 국부적 산화에 의해 생성되며 화소들에 대응하여 pn 접합 센서들을 분리하는 소자 분리층을 형성하며 각 센서부들에 접속된 판독 트랜지스터의 게이트 전극을 형성하는 단계, 및 게이트 전극을 기준 위치로서 사용하면서 반도체 영역의 한 단부가 소자 분리층의 한 단부를 제외한 센서부의 측면에 배치되도록, 이온 주입을 수행하여 각 센서부의 전하 축적 영역의 도전형과 반대 도전형의 반도체 영역을 형성하는 단계를 포함하는 고체 촬상 장치를 생성하는 방법을 제공함으로써 달성된다.
본 발명의 다른 특징에 따르면, 상기 목적들은, 트렌치 분리에 의해 생성된 소자 분리층을 둘러싸도록 각 pn-접합 센서부의 전하 축적 영역의 도전형과 반대 도전형의 반도체 영역을 형성하는 단계를 포함하며, 상기 소자 분리층은 화소에 대응하여 pn-접합 센서를 분리하는, 고체 촬상 장치를 생성하는 방법을 제공함으로써 달성된다.
본 발명의 다른 특징에 따르면, 상기 목적들은, 형성 후, 화소에 대응하여 pn-접합 센서를 분리하는 트렌치를 반도체 기판 상에 형성하고, 각 트렌치를 둘러싸도록 각 센서부의 전하 축적 영역의 도전형과 반대 도전형인 반도체 영역을 형성한 후 각 트렌치 내에 절연 재료를 삽입함으로써 소자 분리층을 형성하는 단계를 포함하는 고체 촬상 장치를 제조하는 방법을 제공함으로써 달성된다.
본 발명에 따르면, 고체 촬상 장치의 센서부에서 광전 변환 효과가 증가되어, 고감도의 고체 촬상 장치를 제공할 수 있게 된다.
본 발명에 따르면, 제조 공정을 증가시키지 않고도, 광전 변환 효과가 높고 암 전류가 낮은 센서부가 형성될 수 있다.
도 1은 본 발명에 따른 고체 촬상 장치의 한 실시예를 도시한 블록도.
도 2는 본 발명의 고체 촬상 장치에 적용된 단위 화소의 다른 실시예를 도시한 회로도.
도 3은 본 발명의 고체 촬상 장치에 적용된 단위 화소의 다른 실시예를 도시한 회로도.
도 4는 본 발명에 따른 고체 촬상 장치 내의 센서의 실시예를 나타내는 주 단면도.
도 5는 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 단면도.
도 6은 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 단면도.
도 7a 내지 도 7d는 도 5 및 도 6의 센서들을 제조하기 위한 프로세스를 나타내는 단면도들.
도 8은 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 주요 부분의 단면도.
도 9a 내지 도 9e는 도 8의 센서를 제조하기 위한 프로세스를 나타내는 단면도들.
도 10a는 본 발명에 따른 센서가 제공되는 고체 촬상 장치의 실시예를 나타내는 주요 부분의 단면도이고, 도 10b는 센서의 단위 화소의 등가 회로도.
도 11은 본 발명을 예시하는 도 8의 센서가 포함되는 경우, 도 10a의 라인 XII, XIII-XII, XIII를 따라 취한 단면도.
도 12는 본 발명을 예시하는 도 6의 센서가 포함되는 경우, 도 11의 라인 XII, XIII-XII, XIII을 따라 취한 단면도.
도 13a 내지 도 13c는 고체 촬상 장치의 주변 회로에 포함되는 CMOS 트랜지스터를 제조하기 위한 프로세스를 나타내는 단면도들.
도 14는 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 주요 부분의 단면도.
도 15는 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 단면도.
도 16은 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 단면도.
도 17은 본 발명에 따른 고체 촬상 장치 내의 센서의 또 다른 실시예를 나타내는 단면도.
도 18a 및 도 18b는 트렌치 소자 분리에 의해 얻어지는 센서부를 제조하기 위한 방법(본 발명의 실시예에 따른)을 나타내는 프로세스 챠트들.
도 19a, 도 19b, 및 도 19c는 트렌치 소자 분리에 의해 얻어지는 센서부를 제조하기 위한 방법(본 발명의 또 다른 실시예에 따른)을 나타내는 프로세스 챠트들.
도 20a 및 도 20b 및 도 20c는 트렌치 소자 분리에 의해 얻어지는 센서부를 제조하기 위한 방법(본 발명의 또 다른 실시예에 따른)을 나타내는 프로세스 챠트들.
도 21은 종래의 고체 촬상 장치 내의 센서부를 나타내는 주요 부분의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 고체 촬상 장치
11: 광다이오드
31: 반도체 기판
32: 제1 p형 반도체 웰
33: 저 농도 n형 반도체 영역
34: 소자 분리층
36: 고 농도 n형 반도체 영역
37: 절연막
38: 고 농도 p형 반도체 영역
39: p형 플러그 영역
41: 포토레지스트층
42: p형 불순물
43: p형 불순물
44: 포토레지스트층
45: n형 불순물
46: p형 불순물
52: 소자 분리층
53: 포토레지스터층
71: 게이트 전극
72: 채널 영역
91: 트렌치
92: 절연층
93: 트렌치 소자 분리층
351: 제2 p형 반도체 웰 영역
351a: 제2 p형 반도체 웰 영역의 연장부
도 1은 본 발명의 실시예에 따른 CMOS형 고체 촬상 장치를 나타내는 도면이다.
고체 촬상 장치(10)는 각각의 단위 화소가 광전 변환을 수행하기 위한 광다이오드(즉, pn접합 다이오드)(11)와, 화소를 선택하기 위한 수직 선택 스위칭 소자(예를 들어, MOS 트랜지스터)(13)와, 판독 스위칭 소자(예를 들어, MOS 트랜지스터)(12)를 포함하는 매트릭스 형태의 복수의 단위 화소(14)를 제공함으로써 형성되는 촬상 영역과; 각각의 행(row)에 대해 수직 선택 스위칭 소자(13)의 제어 전극(소위, "게이트 전극")이 공통으로 접속되는 수직 선택 라인들(15)에 수직 스캔 펄스 V[ψV1, ... ψVm, ... ψVm+k, ...]를 출력하기 위한 수직 스캔 회로(16)와; 각각의 열에 대한 판독 스위칭 소자(12)의 주전극이 각각의 열에 공통으로 접속되는 수직 신호 라인(17)과; 수직 선택 스위칭 소자(13)의 주 전극에 접속되는 판독 펄스 라인(18)과; 수직 신호 라인(17)과 수평 신호 라인(19)에 주 전극이 접속되는 수평 스위칭 소자(예를 들어, MOS 트랜지스터)(20)와; 판독 펄스 라인(18)과 수평 스위칭 소자(20)의 제어 전극(소위, "게이트 전극")에 접속되는 수평 주사 회로(21)와; 수평 신호 라인(19)에 접속되는 증폭기(22)를 포함하고 있다.
각각의 화소 전극(14)에서, 판독 스위칭 소자(12) 중 하나의 주 전극이 광다이오드(11)에 접속되고, 스위칭 소자(12)의 또 다른 주 전극이 각각의 수직 신호 라인(17)에 접속된다. 수직 선택 스위칭 소자(13)의 하나의 주전극은 판독 스위칭 소자(12)의 제어 전극(소위, "게이트 전극")에 접속되고, 스위칭 소자(13)의 또 다른 하나의 주 전극은 각각의 판독 펄스 라인(18)에 접속되며, 제어 전극(소위, "게이트 전극")은 각각의 수직 선택 라인(15)에 접속된다.
수평 주사 회로(21)로부터, 수평 주사 펄스 øH[øH1, ... øHn, øHn+1, ...]는 수평 스위칭 소자(20)의 제어 전극(소위, "게이트 전극")에 공급되고, 수평 판독 펄스 øHR[øHR 1, ... øHR n, øHR n+1,...」은 판독 펄스 라인(18)에 공급된다.
고체 촬상 장치(10)의 기본적인 동작은 다음과 같다.
수직 주사 회로(16)로부터의 수직 주사 펄스(øVm)와 수평 주사 회로(21)로부터의 판독 펄스(øHR n)를 수신하는 수직 선택 스위칭 소자(13)는 펄스들(øVm및 øHR n)의 프로덕트로서의 펄스를 생성하고, 이 프로덕트 펄스를 사용하여 판독 스위칭 소자(12)의 제어 전극을 제어함으로써, 광다이오드(11)에 의해 광전 변환되는 신호 전하가 수직 신호 라인(17)을 통해 판독된다.
이 신호 전하는 화상의 수평 주기내에 수평 주사 회로(21)로부터의 수평 주사 펄스(øHn)에 의해 제어되는 수평 스위칭 소자(20)를 통해 수평 신호 라인(19)에 유도된다. 증폭기(22)는 신호 전하를 신호 전압으로 변환하여 출력한다.
단위 화소(14)의 구성은 상술한 바로 제한되지 않으며, 도 2 및 3에 도시된 바와 같이 다양하게 변경될 수 있다.
도 2에서, 단위 화소(14)는 광다이오드(11) 및 그에 접속된 판독 MOS 트랜지스터(12)를 포함한다. 판독 MOS 트랜지스터(12)의 주 전극은 수직 신호 라인(17)에 접속되며, 게이트 전극은 수직 선택 라인(15)에 접속된다.
도 3에서, 단위 화소(14)는 광다이오드(11), 판독 MOS 트랜지스터(21), 부동 확산 (FD) 증폭 MOS 트랜지스터(22), FD 리셋 MOS 트랜지스터(23), 및 수직 선택 MOS 트랜지스터(24)를 포함한다. 판독 MOS 트랜지스터(21)의 하나의 주 전극은 광다이오드(11)에 접속되고, 트랜지스터(21)의 다른 주 전극은 FD 리셋 MOS 트랜지스터(23)의 하나의 주 전극에 접속된다. FD 증폭 MOS 트랜지스터(22)는 FD 리셋 MOS 트랜지스터(23)의 다른 주 전극과 수직 선택 MOS 트랜지스터(24)의 한 주 전극 사이의 접속된다. FD 리셋 MOS 트랜지스터(23)의 게이트 전극은 판독 MOS 트랜지스터(21)와 FD 리셋 MOS 트랜지스터(23)의 중간점에서의 부동 확산(FD) 지점에 접속된다. 판독 MOS 트랜지스터(21)의 게이트 전극은 수직 판독 라인(25)에 접속된다. FD 리셋 MOS 트랜지스터(23)의 다른 주 전극은 전원(VDD)에 접속되며, 트랜지스터(23)의 게이트 전극은 수평 리셋 라인(28)에 접속된다. 수직 선택 MOS 트랜지스터(24)의 다른 주 전극은 수직 신호 라인(26)에 접속되며, 상기 트랜지스터(24)의 게이트 전극은 수직 선택 라인(27)에 접속된다.
도 4는 고체 촬상 장치(10) 내의 센서(11)의 변형례를 도시하고 있다.
이 변형례에서와 같은 센서 (광다이오드)(111)는 제2 도전형 예를 들어, n형의 실리콘 반도체 기판(31) 상에 제1 도전형 예를 들어, p형의 제1 반도체 웰 영역(32)을 형성하고; 제1 p형 반도체 웰 영역(32) 상에 고저항 반도체 영역 예를 들어, 저농도 n형 반도체 영역(33)을 형성하고; 각각의 화소에 대해 센서(111)를 분리시키는 국부 산화로 생성되는 소자 분리층 (즉, LOCOS층)(34) 아래에 제1 p형 반도체 웰 영역(32)으로부터 유도된 제2 p형 반도체 영역(35)을 형성하고, 소자 분리층(34)에 의해 분리된 저농도 n형 반도체 영역(33)의 표면 상에 고농도 n형 반도체 영역(36)을 형성하여 pn 접합 j가 저농도 n형 반도체 영역(33)과 제1 p형 반도체 웰 영역(32) 사이에 형성되고 동작 중에 센서부의 공핍층이 제1 p형 반도체 웰 영역(32)으로 연장하도록 형성된다.
제1 p형 반도체 웰 영역(32)은 기판(31)의 소정의 깊이에 형성되며, 저농도 n형 반도체 영역(33)은 제1 p형 반도체 웰 영역(32)에 의해 분리되도록 기판의 표면 영역 상에 형성된다. 고농도 n형 반도체 영역(36)은 실질적인 전하 축적 영역으로서 작용한다.
또한, 고농도 p형 반도체 영역(38)이 고농도 n형 반도체 영역(36)과 절연막 (예를 들어, SiO2막)(37) 사이의 경계면에 형성된 센서 구조를 채택하는 것도 가능하다.
센서(111)에서, pn접합 j는 고농도 n형 반도체 영역(36)과 고농도 p형 반도체 영역(38)의 사이에, 그리고 저농도 n형 반도체 영역(33)과 제2 p형 반도체 웰 영역(35) 사이에 형성된다.
제2 p형 반도체 웰 영역(35)는 예를 들어, 주변 회로 내의 CMOS 트랜지스터의 p형 반도체 웰이 형성될 때 동시에 형성될 수 있다.
CMOS 트랜지스터에서, 도 13a 내지 도 13c에 도시된 바와 같이, 국부 산화에 의해 필드 절연층(소위, "소자 분리층)(52)이 형성된 후에, 마스크로서 포토레지스터층(53)을 사용하여, 하나의 소자 형성 영역에 붕소와 같은 p형 불순물(54)을 이온 주입함으로써 p형 반도체 웰 영역(55)이 형성된다.
다음에, 예를 들어, 다결정질 실리콘으로 이루어지는 게이트 전극(57)이 p형 반도체 웰 영역(55)과 n형 반도체 기판(51) 상에 또 다른 소자 형성 영역(도 13b 참조)으로서 형성되고, 이들 사이에 게이트 절연막(56)이 형성된다.
그 다음에, 각각의 게이트 전극(57)을 마스크로서 사용하고, 셀프 얼라인을 수행함으로서, p형 반도체 웰 영역(55)에 n형 불순물의 이온 주입이 수행되어, n형 소스 영역(58S)과 드레인 영역(58D)이 형성되므로 n채널 MOS 트랜지스터(59)가 형성되고, n형 반도체 기판(51)에 p형 불순물의 이온 주입이 수행되어, p형 소스 영역(61S)과 드레인 영역(61D)이 형성되므로 p채널 MOS 트랜지스터(62)가 형성되고, 이로 인해 CMOS 트랜지스터가 얻어진다.
필드 절연층(52) 형성 이후, p형 반도체 웰 영역(55)이 형성되는 처리를 "리트로그레이드 p웰 처리(retrograde p-well process)"라고 한다.
상기한 도 4의 제2 p형 반도체 웰 영역(35)은 도 13의 p형 반도체 웰 영역(55)과 동시에 형성될 수 있다. 따라서, 제조 단계의 수를 늘이지 않고도 이하 설명하는 공핍층의 팽창(expansion)이 깊어져서 광전 변환 효율이 증가하는 센서(111)를 형성할 수 있다.
또한, 제2 p형 반도체 웰 영역(35)은 도 4에 도시한 바와 같이, 소자 분리 층(34)의 형성 후에 형성된다. 따라서, 제2 p형 반도체 웰 영역(35)은 소자 분리층(34) 아래에 선택적으로 형성될 수 있는데, 소자 분리층을 형성하는 동안 수행되는 열 처리로 인한 확산에 의해 영향받지 않도록 센서 형성 영역을 배제한 채 형성될 수 있다.
본 실시예의 센서(111)를 갖는 고체 촬상 장치(10)에 따르면, 센서 영역을 제외하는 소자 분리층(34)의 아래에만, 제1 p형 반도체 웰 영역(32)에 까지 이르게되는 제2 p형 반도체 웰 영역(35)을 선택적으로 형성하고, 고농도 n형 반도체 영역(36), 저농도 n형 반도체 영역(33), 및 제1 p형 반도체 웰 영역(32)을 형성하여 pn 접합을 형성함에 의해, 센서(111)가, 즉 다이오드가 형성되는데, 동작시에, 각각의 센서(111) 내의 공핍층의 팽창이 깊어지게 되고, 깊은 위치에서 광전 변환된 신호 전하도 전하 축적 영역으로서의 고 농도 n형 반도체 영역(36)에 축적될 수 있다. 따라서, 광전 변환 효율이 증가하여, 고체 촬상 장치가 보다 높은 감도를 얻을 수 있게 된다.
도 5는 본 발명에 따른 센서(11)(도 1 참조)의 또 다른 예를 나타내는 도면이다.
본 실시예에 따른 센서(광다이오드)(112)는 광전 변환 효율을 증가시키고 누설 전류에 의한 암 전류를 감소시키도록 의도되었다.
예를 들어, n형인 제2 도전형의 반도체 기판(31) 상에 제1 도전형, 예를 들어 p형인 제1 반도체 웰 영역(32)을 형성하고; 제1 p형 반도체 웰 영역(32)상에 저농도 n형 반도체 영역(33)을 형성하고; 저 농도 n형 반도체 영역(33)의 표면 상에 고 농도 n형 반도체 영역(36)을 형성하고, 여기서 국부 산화에 의해 생성되는 소자 분리 층(34)에 의해 화소 분리가 행해지며; 동작 동안 센서의 공핍층이 제1 p형 반도체 웰 영역(32)로 연장하도록 저 농도 n형 반도체 영역(33)과 제1 p형 반도체 웰 영역(32)간에 pn 접합 j를 형성함으로써 앞서 설명한 바와 마찬가지로 센서(112)가 형성된다.
특히, 본 실시예에서, 제1 p형 반도체 웰 영역(32)에 이르는 제2 p형 반도체 웰 영역(351)은 화소 분리를 위한 소자 분리층(34)의 아래에 형성되고, 제2 p형 반도체 웰 영역(351)의 일부(351a)가 동시에 제공되어 n형 반도체 영역(36)과 소자 분리층(34) 사이에 연장하며, 센서의 실질적 전하 축적 영역이 이들 사이에 형성된다.
즉, p형 반도체 웰 영역(351)의 단부가 소자 분리층(34)의 단부로부터 떨어져 있는 센서 측면상에 위치하도록 형성되고, 센서(112)의 전하 축적 영역으로서 n형 반도체 영역(36)의 단부가 제2 p형 반도체 웰 영역의 연장부(extended portion)(351a)와 접촉하도록 제공된다. 센서(112)에서, pn 접합 j는 n형 반도체 영역(33 또는 36) 각각과 p형 반도체 웰 영역(351a)의 연장부 사이에도 형성된다.
도 7a 내지 도 7c는 센서(112)를 제조하기 위한 방법을 나타낸다.
먼저, 도 7a 에 도시한 바와 같이, n형 반도체 기판(31)의 표면 상의 국부 산화로 소자 분리층(34)을 형성한 후에, 소자 분리층(34)의 단부에서 떨어져 있는 센서측(광다이오드의 활성 영역내의)상에 포토레지스트 단부(41a)가 위치하도록 선정된 패턴의 포토레지스트층(41)이 형성되어 기판(31)의 센서부를 형성하기 위한 영역을 덮게 된다. 포토레지스트층(41)은 p형 불순물(42)의 이온 주입을 수행하기 위한 마스크로서 사용되며, 제2 p형 반도체 웰 영역(351)이 형성된다. 제2 p형 반도체 웰 영역(351)이 형성되어 그 단부 즉, 연장부(351a)의 단부가 센서부 형성을 위한 측면에 위치하게 되며, 상기 센서부는 소자 분리층(34)의 단부에서 떨어져있다.
그 다음에, 도 7b에 도시한 바와 같이, 포토레지스트층(41)을 제거한 후에, 소자 분리층(34) 아래 부분을 포함하여 센서부를 형성하기 위한 전체 영역에 p형 불순물(43)의 이온 주입을 수행함으로써, 제2 p형 반도체 웰 영역(351)의 하부와 접촉하는 제1 p형 반도체 웰 영역(32)이 기판(31)의 선정된 깊이에 형성된다. 제1 p형 반도체 웰 영역(32)을 형성함으로써, 기판(31)의 절연부를 포함하는 저 농도 n형 반도체 영역(33)이 제1 p형 반도체 웰 영역(32)과 제2 p형 반도체 웰 영역(351)으로 둘러싸이는 영역에 형성된다.
그 다음에 도 7c에 도시한 바와 같이, 센서 형성부를 제외한 부분에 포토레지스트층(44)을 형성하고, n형 불순물(45)의 이온 주입을 행함으로써, 전하 축적 영역으로 사용될 고 농도 n형 반도체 영역(36)이 저 농도 n형 반도체 영역(33)의 표면에 형성된다. 이것은 n형 반도체 영역(33)과 제1 반도체 웰 영역(32) 사이와, n형 반도체 영역(36 또는 33)과 제2 p형 반도체 웰 영역의 연장부(351a) 사이에 pn 접합 j를 형성하고, 이로 인해 원하는 다이오드 즉, 센서(112)가 형성된다.
영역들에 대한 불순물의 농도는 다음과 같다:
제2 반도체 웰 영역(351)〉 n형 반도체 영역(36), 및
n형 반도체 영역(36)〉n형 반도체 영역(33).
상술한 센서(112)를 구비한 고체 촬상 장치에 따르면, 소자 분리층(34)의 단부가 아니라 센서측으로 연장되도록 제2 p형 반도체 웰 영역 (소위 "채널 정지 영역")(351)을 형성함으로써, 센서(112)를 형성하는 광다이오드의 pn접합이 전위와 같은 결정 결함들을 갖는 소자 분리층(34)의 단부로부터, 즉 소자 분리층(34) 근방의 반도체 영역으로부터 분리될 수 있으므로, pn 접합이 역바이어스되면, 공핍층은 소자 분리층(34)의 단부로부터 분리되어 생성될 수 있다.
따라서, 소자 분리층(34)의 주변에서 생성된 누설 전류가 억제되어 암 전류(dark current)가 감소된다.
도 4와 유사하게, 센서(112)에서, 영역(36 및 33)은 제2 반도체 웰 영역(351)이 접속된 광다이오드를 구성하는 하나의 n형 반도체 영역을 형성하므로써, 공핍층의 확장은 깊어지고 광전 변환 효율은 증가될 수 있다.
도 7a 내지 7c에 도시된 제조 방법에 따르면, 소자 분리층(34)을 형성한 다음 제2 p형 반도체 웰 영역(351)을 형성하기 위해 이온 주입이 사용된다. 그리하여, 소자 분리층(34)의 형성 시의 열 처리는 아무런 영향을 미치지 않는다. 즉, 제2 p형 웰 영역(351)은 재확산되지 않고 위치적으로 정확하게 형성될 수 있다.
또한, 소자 분리층(34)의 단부로부터 떨어져 있는 센서 측면상에 연장부(351a)를 갖는 제2 p형 반도체 웰 영역(351)을 형성할 때, 소자 분리층(34)과의 얼라인먼트가 용이해진다. 따라서, 제2 p형 반도체 웰 영역(351)은 용이하고 정확하게 형성될 수 있다. 또한, 본 실시예에서, 제2 p형 반도체 웰 영역(351)은 상술한 도 13a 내지 13c에 도시된 주변 회로의 CMOS 트랜지스터의 생성시에 p형 웰 영역(55)과 함께 동시적으로 형성될 수 있다. 그리하여, 생성 공정 수가 증가되지 않는다.
도 6은 본 발명에 따른 센서(11)(도 1)의 다른 실시예를 도시한다.
본 실시예에 따른 센서(광다이오드)(113)는 도 5에 도시된 상술한 센서 구조에서, 고농도의 p형 반도체 영역(38)이 전하 축적 영역으로서 사용되는 n형 반도체 영역(36)과 상부 절연막(37) 사이에서 제2 p형 반도체 웰 영역(351)을 터치하도록 형성된다. 다른 구성 요소는 도 5와 동일하다. 따라서, 대응하는 구성 요소는 동일한 참조 부호로 표시하고 이에 대한 반복된 설명은 생략하기로 한다.
센서(113)는 이온 주입법을 사용하여 도 7c에 도시된 n형 반도체 영역(36)을 형성한 다음, 도 7d에 도시된 바와 같이 p형 불순물(46)의 이온 주입을 행함으로써 n형 반도체 영역(36)의 표면 상에 p형 반도체 영역(38)이 형성된다.
본 실시예에 따른 센서(113)를 구비한 고체 촬상 장치에 따르면, n형 반도체 영역(36)의 표면 상에 p형 반도체 영역(38)을 갖는 구조를 사용함으로써, (도시 안된) 판독 MOS 트랜지스터의 게이트에서의 pn접합 이외의 모든 pn 접합이 벌크 내에 제공될 수 있다. 즉, 공핍층이 센서 상부 절연막(37)과의 경계면 즉, Si-SiO2경계면으로부터 떨어져 위치되기 때문에 도 5의 센서(112) 뿐아니라 센서(113)에도 영향을 미쳐 암 전류가 좀 더 감소될 수 있다.
도 8은 본 발명에 따른 센서(11)(도 1)의 다른 실시예를 도시한다.
본 실시예에 따른 센서 (광다이오드)(114)는 전술한 설명과 유사하게, 제1 도전형 예를 들어 p형의 제1 반도체 웰 영역(32)을 제2 도전형, 예를 들어 n형의 반도체 기판(31) 상에 형성하고; 제1 p형 반도체 웰 영역(32) 상에 저농도의 n형 반도체 영역(33)을 형성하고; 저농도의 n형 반도체 영역(33)의 표면 상에 고농도의 n형 반도체 영역(36)을 형성하고, 여기서 국부 산화로 형성된 소자 분리층(34)에 의해 화소 분리가 행해지고; 저농도의 n형 반도체 영역(33)과 제1 p형 반도체 웰 영역(32) 사이에 pn 접합 j를 형성함으로써, 동작 동안 제1 p형 반도체 웰 영역(32)으로 확장하는 센서의 공핍층이 형성된다.
본 실시예에서, 특히, 소자 분리층(34)의 단부보다 안쪽 지점에서 단부(352a)를 갖고 제1 p형 반도체 웰 영역(32)에 이르는 제2 p형 반도체 웰 영역(352)이 화소 분리를 위한 장치 절연층(34) 아래에 형성되고, p형 반도체 영역, 즉, 소위 "p형 플러그 영역(39)"이 소자 분리층(34)의 단부와 전하 축적 영역으로서 사용될 n형 반도체 영역(36) 사이에 형성된다. p형 플러그 영역(39)은 제2 p형 반도체 웰 영역(352)에 접속되도록 형성된다.
또한, 도 8에서, 고농도의 p형 반도체 영역(38)이 p형 플러그 영역(39)을 부분적으로 터치하도록 n형 반도체 영역(36)의 표면 상에 형성된다. 센서(114)에서, pn 접합 j는 n형 반도체 영역(36 또는 33), p형 반도체 영역(38), 제2 p형 반도체 웰 영역(352), 및 p형 플러그 영역(39) 사이에 각각 형성된다.
도 9a 내지 9e는 센서(114)를 제조하는 방법을 도시한다.
처음에, 도 9a에 도시된 바와 같이, n형 반도체 기판(31)의 표면 상에 국부 산화로 소자 분리층(34)을 형성한 다음, 센서를 형성하기 위한 영역을 피복하고 소자 분리층(34)상에 단부(64a)를 갖는 미리 정해진 패턴 포토레지스트층(64)을 형성하고, 포토레지스트층(64)을 마스크로 사용하며 p형 불순물(42)의 이온 주입을 행하여 제2 p형 반도체 웰 영역(352)을 형성한다. 제2 p형 반도체 웰 영역(352)은 그 단부(352a)가 소자 분리층(34)의 단부보다는 내부에 위치된다. 제2 p형 반도체 웰 영역(352)은 상술한 바와 같이 주변 회로의 CMOS 트랜지스터에서 p형 반도체 웰 영역(55)이 형성되는 공정에서 동시에 형성된다.
그 다음, 도 9b에 도시된 바와 같이, 포토레지스트층(64)을 제거한 다음, 소자 분리층(34)의 저부를 포함하여 센서부 형성을 위한 전체 영역 위에 p형 불순물의 이온 주입을 행함으로써, 제2 p형 반도체 웰 영역(352)의 저부를 터치하는 제1 p형 반도체 웰 영역(32)을 기판(31)의 미리 정해진 깊이에 형성한다. 제1 p형 반도체 웰 영역(32)을 형성함으로써, 기판(31)의 분리부를 포함하는 저농도의 n형 반도체 영역(33)이 제1 p형 반도체 웰 영역(32)과 제2 p형 반도체 웰 영역(352)에 의해 둘러싸인 영역 내에 형성된다.
그 다음, 도 9c에 도시된 바와 같이, 센서부를 형성하는 영역을 피복하고 소자 분리층(34)의 단부로부터 떨어진 센서측 (포토다이오드의 능동 영역) 위에 위치된 단부(65a)를 갖는 미리 정해진 패턴 포토레지스트층(65)이 형성된다. 포토레지스트층(65)을 마스킹으로 하여, p형 불순물(66)의 이온 주입을 행함으로써, p형 플러그 영역(39)이 형성된다. p형 플러그 영역(39)은 그 단부가 소자 분리층(34)의 단부로부터 떨어져 있는 센서부 형성 영역 위에 위치된다. 즉, 소자 분리층(34)의 단부로부터 연장되도록 형성된다.
그 다음, 도 9d에 도시된 바와 같이, 센서부 형성 영역 이외의 부분 위에 포토레지스트층을 형성하고, n형 불순물의 이온 주입을 행함으로써, 전하 축적 영역으로서 사용된 고농도의 n형 반도체 영역(36)이 저농도의 n형 반도체 영역(33)의 표면 상에 형성된다.
그 다음, 도 9e에 도시된 바와 같이, p형 불순물(46)의 이온 주입을 행함으로써 고농도의 p형 반도체 영역(38)이 p형 플러그 영역(39)을 터치하도록 n형 반도체 영역(36)의 표면 상에 형성된다. 상술한 공정을 사용하여, 주 pn 접합은 n형 반도체 영역(36 또는 33)과 제1 p형 반도체 웰 영역(32) 각각을 형성함으로써 형성되어, 포토다이오드, 즉 센서(114)가 구해진다.
본 구조에서, 영역의 불순물 농도는 다음과 같다:
p형 반도체 영역(38) 〉n형 반도체 영역(36);
p형 반도체 영역(352) 〉n형 반도체 영역(33); 및
p형 플러그 영역(39) 〉n형 반도체 영역(36).
본 실시예에 따른 센서(114)를 구비한 고체 촬상 장치에 따르면, 국부 산화에 의해 발생하는 소자 분리층(34)의 단부와 센서(114)의 전하 축적 영역으로 사용될 n형 반도체 영역(36)간에 p형 플러그 영역(채널 정지 영역으로 사용됨)(39)을 형성함으로써, 센서(114)를 형성하는 광다이오드의 pn 접합이 전위 등의 결정 결함을 갖는 소자 분리층(34)의 단부, 즉 소자 분리층(34)의 단부 부근의 반도체 영역으로부터 분리될 수 있으므로, pn 결합이 역으로 바이어스될 때, 공핍층은 소자 분리층(34)으로부터 떨어진 위치에서 발생될 수 있다. 따라서, 소자 분리층(34) 부근의 누설 전류 발생이 억제될 수 있고, 암 전류가 감소될 수 있다. 동시에, 공핍층의 확장은 상술한 바와 같이 깊어져, 광전 변환 효율이 증가될 수 있다.
또한, 제2 p형 반도체 웰 영역(352)이 소자 분리층(34)보다 내부에 형성되고, p형 플러그 영역(39)이 소자 분리층(34)의 단부와 센서(114)의 n형 반도체 영역(36)간에 형성되는 구조가 채택될 때, 판독 MOS 트랜지스터의 게이트측 단부와 p형 플러그 영역(39)의 단부간의 거리는 보다 정밀하게 설정될 수 있다.
즉, 도 8의 센서 구조 및 도 6의 센서 구조가 서로 비교된다.
도 8에서의 센서(114)의 단면 구조와 도 6에서의 센서(113)의 단면 구조 각각이 도 10a의 화상 포획 영역의 주요 부분을 도시하는 평면도의 라인 VI, VIII-VI, VIII을 따라 취한 단면 구조라고 가정하면, 도 11에서의 판독 MOS 트랜지스터의 게이트 전극(71)을 가로지르는 라인 XII, XIII-XII, XIII을 따라 취한 단면 구조는 센서(114)에 대하여 도 11에 도시된 바와 같고, 센서(113)에 대하여는 도 12에 도시된 바와 같다. 도 10b는 도 10a의 단위 화소의 등가 회로이다. 도 10a의 평면도에는 국부 산화로 발생하는 소자 분리층(34)과 소자 분리층의 단부(34a)를 나타내는 빗금친 부분이 있다. 반대 방향으로 빗금친 부분은 p형 반도체 웰 영역(351) 또는 n형 플러그 영역(39)의 확장부(351a)를 표시한다. 판독 MOS 트랜지스터(12)는 L형 판독 게이트 전극(71)을 갖는다. 수직 선택 MOS 트랜지스터(13)는 수직 선택 라인(15)에 접속된 게이트 전극을 갖는다. 수직 신호 라인(17)과 판독 MOS 트랜지스터(12)를 구성하는 소스-드레인 중 한 영역(73)은 콘택트부(171)에 의해 접속되고, 게이트 전극(71)은 도시되지 않은 배선(예를 들어, Al 배선) 및 콘택트부(172 및 173)를 통해 수직 선택 MOS 트랜지스터(13)의 소스-드레인중 한 영역에 접속된다. 수직 선택 MOS 트랜지스터(13)의 소스-드레인중 다른 한 영역은 콘택트부(174)를 통해 펄스 라인(18)에 접속된다.
도 11 및 12의 단면 구조에서, 저농도 p형 불순물이 판독 MOS 트랜지스터(12)를 구성하는 게이트 전극(71) 아래의 채널 영역(72)으로 도핑된다. 이 각각의 구조는 SiO2등으로 구성되는 게이트 절연막(77) 및 SiO2등으로 구성되는 측벽들(74)을 포함한다. 센서(112) 구조의 경우, 어떠한 형태도 남지 않는 이온 주입 공정, 즉 제2 p형 반도체 웰 영역(351) 내의 이온 주입 공정은 도 12에 도시된 바와 같이 먼저 수행된다. 이와 같이, 제2 p형 반도체 웰 영역(351)과 게이트 전극(71)은 소자 분리층(34)과 얼라인된 제2 p형 반도체 웰 영역(351)과 소자 분리층(34)과 얼라인된 게이트 전극(71)으로 각각 형성된다. 따라서, p형 반도체 웰 영역(351)과 게이트 전극(71)은 서로 직접적으로 얼라인될 수 없다.
다시 말해서, 도 12에 도시된 바와 같이, p형 반도체 웰 영역(351)과 게이트 전극(71)의 형성시에 얼라인먼트는, 형상화되어 남겨진 소자 분리층(34)의 단부, 즉 기준점 P를 사용하여 수행된다. 이에 따라, 거리 d1과 d2에서 편차가 발생하고, 정밀도가 요구되는 게이트 전극(71)과 제2 p형 판도체 웰 영역(351)간의 거리 D1의 정밀도가 감소되어, 구획들 간의 특성 편차가 증가될 수 있다.
역으로, 센서(114)의 경우에는, 도 11에 도시된 바와 같이, 판독 게이트 전극(71)을 형성한 후, p형 플러그 영역(39)이 게이트 전극(71)의 단부를 기준점으로 사용하면서 이온 주입을 수행하여 형성된다. 그 결과, 게이트 전극(71)과 p형 플러그 영역(39)간의 얼라인먼트 정밀도가 증가되어 게이트 전극(71)과 p형 플러그 영역(39)간의 거리 D2의 정밀도가 향상된다. 이것으로 인해 센서부의 개구 영역이 확장될 수 있고, 얼라인먼트 마진은 감소된다. 또한, 구획들간의 편차가 감소될 수 있다.
도 8 및 도 11의 센서(114)의 구조에서, n형 반도체 영역(36)의 표면 상에 p형 반도체 영역(38)을 형성하고, 게이트 단부를 제외한 부분들에서의 모든 pn 접합을 벌크 영역에 제공하여 암 전류가 더욱 감소되도록 한다. 그렇지 않으면, p형 반도체 영역이 없는 구조가 사용될 수도 있다.
도 14는 본 발명에 따른 센서(11)(도 1 참조)의 또 다른 실시예를 도시한다.
센서(115)는, 예를 들어 n형인 제2 도전형의 반도체 기판(31) 상에, 예를 들어 p형인 제1 도전형의 p형 반도체 웰 영역(81)을 형성한 후 국부 산화로 발생하는 소자 분리층(34)을 형성하고, 이 소자 분리 영역 내에, 전하 축적 영역으로서 사용될 n형 반도체 영역(82)을 형성하고; 광다이오드가 형성되도록 n형 반도체 영역(82)과 p형 반도체 웰 영역(81)간에 pn 결합을 형성하고, n형 반도체 영역(82)과 소자 분리층(34)의 단부간에 p형 플러그 영역(39)을 형성함에 의해 형성된다.
센서(115)는 p형 플러그 영역(39)이 도 15의 구조에 부가된 구조를 갖는다.
또한, 상술한 센서(115)를 구비한 고체 촬상 장치에서, n형 반도체 영역(82)과 소자 분리층(34)간에 p형 플러그 영역(39)을 형성함으로써, 소자 분리층(34)의 단부에서의 누설 전류가 억제될 수 있고, 암 전류가 감소될 수 있다.
상술한 실시예들 각각은 국부 산화로부터 발생하는 절연층이 고체 촬상 장치용 소자 분리층으로 사용되는 경우를 설명하였다.
본 발명은 이 소자 분리층으로서 소위 STI(Shallow Trench Isolation)로 일컬어지는 트렌치 분리로 생생되는 소자 분리층을 사용하는 고체 촬상 장치에도 적용될 수 있다. 트렌치 소자 분리는 국부 산화로 발생하는 소자 분리와 비교할 때 화소의 미세 제조 및 고 집적도를 가능하게 해준다.
그 다음으로, 도 15 내지 17을 참조하여, 트렌치 소자 분리를 사용하는 고체 촬상 장치에 적용되는 실시예를 설명한다.
도 15는 상술한 고체 촬상 장치(10)에서의 센서(11)의 또 다른 실시예를 도시한다.
센서(광다이오드)(116)는, 예를 들어, n형인 제2 도전형의 반도체 기판(31)에 화소 분리용 트렌치(91) 및 이 트렌치(91) 내에 매립된 SiO2등의 절연층을 형성하고, 계속해서, 상술한 바와 같이, 제1 p형 반도체 웰 영역(32)과, 이 영역(32) 위에 저농도 n형 반도체 영역(33), 그 위에 전하 축적 영역으로 사용될 n형 반도체 영역(36), 및 영역(36)의 표면과 절연막(37) 사이에 고농도 p형 반도체 영역(38)을 n형 반도체 기판(31) 상의 화소 영역 내에 순서대로 형성함에 의해 형성된다.
본 실시예에서, 특히 제1 P형 반도체 웰 영역(32)에까지 이르는 제2 P형 반도체 웰 영역(94)이 센서(16) 측을 제외하고 형성되며, 제2 P형 반도체 웰 영역(94)의 일부분은 화소 분리를 위한 트렌치 소자 분리 영역(93)의 트렌치(91)의 경계면을 둘러싸도록 센서(116)의 화소 영역 측에 돌출하여 연장되어 있다.
본 실시예에서, 트렌치(91)는 저농도 n형 반도체 웰 영역(33)에 이르는 깊이에서 대략 형성된다. 제1 P형 반도체 웰 영역(32)은 제2 P형 반도체 웰 영역(94)의 트렌치 소자 분리 층(93)의 하부에 대응하는 부분에서 끝나도록 형성된다. 제2 P형 반도체 웰 영역(94)은 트렌치(93)가 형성되면서, 각 부분이 균일한 깊이가 되도록 형성된다.
도 16은 본 발명에 따른 센서(11)(도 1 참조)의 다른 실시예를 도시하는 도면이다.
본 실시예에 따른 센서(광다이오드)(117)는 제2 도전형, 예를 들면 n형의 반도체 기판(31)에, 화소 분리용 트렌치(91) 및 트렌치(91)에 매립된 SiO2와 같은 절연층(92)으로 이루어진 트렌치 소자 분리층(93)을 형성하고, 제1 P형 반도체 웰 영역(32), 그 위에 저농도 n형 반도체 영역(33), 전하 축적 영역이 되도록 그 위에 n형 반도체 영역(36), 및 n형 반도체 기판(31) 상의 화소 영역 내의 영역(36)의 표면과 절연막(37) 사이에 고농도 p형 반도체 영역(38)을 순차 형성함으로써 상기 설명된 바와 같이 형성된다.
본 실시예에서, 특히 제1 P형 반도체 웰 영역(32)에 이르는 제2 P형 반도체 웰 영역(94)이 센서(116) 측을 제외하고 형성되며, 제2 P형 반도체 웰 영역(94)의 일부분은 트렌치 소자 분리층(93)의 트렌치(91)의 경계면을 둘러싸도록 센서(116)의 화소 영역측에 돌출하여 연장되어 있다.
본 실시예에서, 제1 p형 반도체 웰 영역(32)이 전체적으로 형성되고, 트렌치 분리층(93)의 트렌치(91)가 제1 p형 반도체 웰 영역(32)에 이르도록 형성된다. 트렌치(91)에 관하여, 그 하부 및 측부는 제1 및 제2 p형 반도체 웰 영역(32 및 94)에 의해 감싸진다.
도 17은 본 발명에 따른 센서(11)의 다른 실시예(도 1 참조)를 도시하는 도면이다.
본 실시예에 따른 센서(광다이오드)(118)는 제2 도전형, 예를 들면 n형의 반도체 기판(31)에, 화소 분리용 트렌치(91) 및 트렌치(91)에 매립된 SiO2와 같은 절연층(92)으로 이루어진 트렌치 소자 분리층(93)을 형성하고, 트렌치(91)의 경계면에 고농도 p형 플러그 영역(95)을 형성하며, 제1 P형 반도체 웰 영역(32), 그 위에 저농도 n형 반도체 영역(33), 전하 축적 영역이 되도록 그 위에 n형 반도체 영역(36), 및 n형 반도체 기판(31) 상의 화소 영역 내의 영역(36)의 표면과 절연막(37) 사이에 고농도 p형 반도체 영역(38)을 순차 형성함으로써 상기 설명된 바와 같이 형성된다. 고농도 p형 플러그 영역(95)은 절연층(92)과 실리콘(Si) 간의 트렌치의 경계면 모두를 덮는다.
본 실시예에서, 특히 제1 P형 반도체 웰 영역(32)에 이르는 제2 P형 반도체 웰 영역(94)이 센서(118)의 측면을 제외하고 형성되며, 제2 P형 반도체 웰 영역(94)의 부분이 트렌치 소자 분리층(93)의 트렌치(91)의 경계면을 둘러싸도록 센서(116)의 화소 영역 측 상에 돌출하여 연장되어 있다.
본 실시예에서는, 트렌치(91)가 n형 반도체 기판(31)에 이르게 형성되고, 제1 p형 반도체 웰 영역(32)이 전체적으로 형성된다. 트렌치(91)는 제1 및 제2 p형 반도체 웰 영역(32, 94)에 의해 전체적으로 감싸진 측부를 갖는다.
도 18a 내지 20c는 상기 설명된 센서(116, 117 및 118)를 구현하기 위한 제조 방법을 도시하는 도면이다.
도 18a 및 18b에서의 제조 예가 이하 설명된다.
먼저, 도 18a에 도시된 바와 같이, 예를 들어 SiO2로 구성된 절연막(37)이 n형 반도체 기판(31) 상에 형성되고, 트렌치 분리용 트렌치(91)가 절연막(37)과 함께 반도체 기판(31) 상에 형성된다. 다음, 트렌치(91)의 단부로부터 거리 d1만큼 분리된 활성 영역이, 즉 레지스트 마스크(97)가 형성되고, 레지스트 마스크(97)를 통해 p형 불순물의 이온 주입을 수행하여, 제2 p형 반도체 웰 영역(94)이 화소 영역 측부로 돌출하도록 반도체 기판(31) 상에 형성된다.
이때, 제2 p형 반도체 웰 영역(94)은 충분한 폭 및 깊이를 갖도록 트렌치(91)의 측부 및 하부 주위에 형성된다.
그 다음으로, 도 18b에 도시된 바와 같이, 화학 기상 증착(CVD)을 사용하여 트렌치(91)에 절연막, 예컨데 SiO2막(92)을 매립하고 이를 평탄화함으로써, 트렌치(91) 및 매립된 절연막(92)으로 구성된 트렌치 소자 분리층(93)이 형성된다.
그 후, 화소 영역을 제외하고, 레지스트 마스크(103)는 그 일단이 트렌치 소자 분리층(93) 상에 위치되도록 형성된다. 레지스트 마스크(103)를 통하여 p형 및 n형 불순물의 선택적인 이온 주입을 수행함으로써, 제2 p형 반도체 웰 영역(94)에 연결된 제1 p형 반도체 웰 영역(32)이 기판(31)의 깊은 위치에 형성되고, 전하 축적 영역으로서 사용될 n형 반도체 영역(36)이 기판(31)의 표면 상에 형성되며, 고농도 p형 반도체 영역(38)은 제2 p형 반도체 웰 영역(94)에 접속되도록 n형 반도체 영역(36)과 절연막(37) 간의 경계면에서 형성된다.
상부 n형 반도체 영역(36)과 p형 반도체 웰 영역(32) 간의 기판(31)의 부분은 저농도 n형 반도체 영역(33)으로서 사용된다.
제1 p형 반도체 웰 영역(32), n형 반도체 영역(36) 및 고농도 p형 반도체 영역(38)을 위한 이온 주입은 하나의 예시로 도시되어 있다. 그러나, 편리하게 다른 부분을 형성하는 다른 프로세스도 있을 수 있다.
이러한 프로세스로, 소정의 센서가 형성된다. 이러한 센서는 고농도 p형 반도체 영역(38), n형 반도체 영역(36 및 33), 및 제1 p형 반도체 웰 영역(32)에 의해 소위 "홀 축적 다이오드(HAD)" 센서로서 형성된다.
도 19a 내지 19c의 제조 예가 설명된다.
먼저, 도 19a에 도시된 바와 같이, 예컨데 SiO2로 이루어지는 절연막(37)은 n형 반도체 영역(31)의 표면 상에 형성되고, 트렌치 분리용 트렌치(91)는 절연막(37)과 함께 반도체 영역(31) 상에 형성된다.
그 다음으로, 트렌치(91)와 트렌치(91)의 단부로부터 미리 선정된 거리 d2만큼 떨어진 부분을 제외한, 전체 표면 상에 레지스트 마스크(101)가 형성된다. 레지스트 마스크(101)를 통하여 p형 불순물의 이온 주입을 수행함으로써, 제1 p형 반도체 웰 영역(32)과 제2 p형 반도체 웰 영역(32)을 접속하기 위한 고농도 p형 반도체 층, 즉, 소위 "p형 반도체 플러그 층(95)"이 형성된다.
p형 반도체 플러그 층(95)은 트렌치(91)를 커버하기 위하여 트렌치(91)의 측면과 바닥 둘레에 형성된다.
그 다음으로, 도 19b에 도시된 바와 같이, 화학 기상 증착(CVD)을 사용하여 트렌치(91)에 절연막, 예컨데, SiO2막(92)을 매립하고 이를 평탄화함으로써, 트렌치(91) 및 매립된 절연막(92)으로 구성된 트렌치 소자 분리 층(93)이 형성된다.
계속해서, 레지스트 마스크(103)는 화소 영역을 제외한 트렌치 소자 분리 층(93) 상에 그 일단이 위치되도록 형성된다. 레지스트 마스크(103)를 통하여 p형 및 n형 불순물의 선택적인 이온 주입을 수행함으로써, p형 플러그 영역(95)과 접속되는 제1 p형 반도체 웰 영역(32)이 기판(31)의 깊은 위치에 형성되고, 전하 축적 영역으로서 사용될 n형 반도체 영역(36)이 기판(31)의 표면 상에 형성되며, p형 플러그 영역(95)과 접속되는 고농도 p형 반도체 영역(38)이 n형 반도체 영역(36)과 절연막(37) 사이의 경계면에 형성된다.
상부 n형 반도체 영역(36)과 p형 반도체 웰 영역(32) 간의 기판(31) 부분은 저농도 n형 반도체 영역(33)으로서 사용된다.
제1 p형 반도체 웰 영역(32), n형 반도체 영역(36) 및 고농도 p형 반도체 영역(38)을 위한 이온 주입은 하나의 예시로서 도시되어 있다. 그러나, 편의에 따라다른 부분을 형성하는 다른 프로세스도 있을 수 있다.
그 다음으로, 도 19c에 도시된 바와 같이, 레지스트 마스크(104)는 트렌치 소자 분리 층(93)의 일단으로부터 p형 플러그 영역(95)을 가로질러 미리 선정된 영역 d1만큼 분리되도록 화소 영역에 형성된다. 레지스트 마스크(104)를 통하여 p형 불순물의 이온 주입을 수행함으로써, 제2 p형 반도체 웰 영역(94)은 그 일부가 트렌치 소자 분리 층(93)으로부터 화소 영역까지 연장되도록 형성된다.
제1 p형 반도체 웰 영역932) 및 제2 p형 반도체 웰 여역(94)은 p형 플러그 영역(95)에 의해 접속된다.
이런 프로세스로 원하는 센서가 형성된다.
도 20a 내지 20c의 제조 예가 설명된다.
먼저, 도 20a에 도시된 바와 같이, 예컨데 SiO2로 이루어지는 절연막(37)은 n형 반도체 기판(31)의 표면 상에 형성되고, 트렌치 분리용 트렌치(92)는 절연막(37)과 함께 반도체 기판(31) 상에 형성된다. 그 다음으로, 화학 기상 증착(CVD)을 사용하여 절연막, 예컨데 SiO2막(92)을 매립하고, 이를 평탄화함으로써, 트렌치(91) 및 매립된 절연막(92)으로 이루어지는 트렌치 소자 분리 층(93)이 형성된다.
계속해서, 트렌치 소자 분리 층(93)에 의해 분리된 화소 영역을 제외하고, 레지스트 마스크(105)가 형성된다. 레지스트 마스크(105)를 통하여 선택적인 이온 주입을 수행함으로써, 전하 축적 영역으로서 사용될 n형 반도체 영역(38)은 기판(31)의 표면 상에 형성되고, 고농도 p형 반도체 영역(38)은 p형 반도체 영역(36)의 평면 상에 형성된다.
n형 반도체 영역(36)과 고농도 p형 반도체 영역(38)을 위한 이온 주입이 하나의 예시로 도시되었지만, 편의에 따라 다른 부분을 형성하는 다른 프로세스가 있을 수 있다.
그 다음으로, 도 20b에 도시된 바와 같이, 레지스트 마스크(106)는 트렌치 소자 분리 층(93)의 트렌치(91)의 일단으로부터 거리 d1만큼 분리되도록 화소 영역에 형성된다. 레지스트 마스크(106)를 통하여 p형 불순물의 이온 주입을 수행함으로써, 제2 p형 반도체 웰 영역(94)은 그 일부가 트렌치 소자 분리 층(93)으로부터 화소 영역까지 연장되도록 형성된다.
그 다음으로, 도 20c에 도시된 바와 같이, p형 불순물의 전반적인 이온 주입을 수행함으로써, 제2 p형 반도체 웰 영역(94)의 바닥과 접속된 제1 p형 반도체 웰 영역(32)은 기판 (31)의 깊은 위치에 형성된다. 상부 n형 반도체 영역(36)과 제1 p형 반도체 웰 영역(32) 간의 기판(31) 부분은 저농도 n형 반도체 영역(33)으로서 사용된다.
이러한 프로세스로써 원하는 센서가 형성된다.
도 15에서 상술한 센서(116)는 예컨데 도 19a 및 19b의 제조 예와 도 20a 내지 20c의 제조 예에 따라 제조될 수 있다. 즉, 제2 p형 반도체 웰 영역(94)의 바닥이 제1 p형 반도체 웰 영역(32) 보다 얕을 때, 이들 간의 부분은 n-반도체 영역(33)이며, 제1과 제2 p형 반도체 영역(32 및 94)을 접속시키기 위하여 도 19a 및 19b의 이온 주입을 적용함으로써, 그리고 도 20a 내지 20c의 플러그 이온 주입을 적용함으로써 제조가 가능하게 된다.
도 16에서 상술한 센서(117)는 예컨데 도 20a 내지 20c의 제조 예에 따라 제조될 수 있다.
도 18에서 상술한 센서(118)는 예컨데, 도 19a 내지 19c의 제조 예에 따라 제조될 수 있다.
상술한 센서(116, 117 및 118)를 구비한 고체 촬상 소자에 따르면, p형 반도체 영역(94) 또는 p형 반도체 영역(94 및 95)은 트렌치 소자 분리 층(93)으로부터 센서의 n형 반도체 영역(33 및 36)까지 연장되도록 형성된다. 즉, 센서(116, 117 또는 118)를 분리하는 트렌치 소자 분리 층(93)과의 반도체 경계면은 p형 반도체 영역, 예컨데, 제2 p형 반도체 웰 영역(94), 제1 및 제2 반도체 웰 영역(32 및 94), 또는 p형 플러그 영역(95) 및 제2 p형 반도체 웰 영역(94)등에 의해 둘러싸인다.
트렌치 소자 분리층(93)과의 반도체 경계면에서는, 전위와 같은 결정 결함들이 있다. 결정 결함을 갖는 이런 경계면은 센서의 전하 축적 영역으로서 n형 반도체 영역(36)의 도전형과 반대 도전형의 p형 반도체 영역과 합체된다.
이런 구조에서, 센서(116, 117 또는 118)를 형성하는 포토다이오드의 pn 접합은 전위와 같은 결정 결함을 갖는 트렌치 소자 분리층(93)의 경계면로부터 분리되고, pn 접합이 역 바이어스될 때 트렌치 소자 분리층(93)의 경계면과 그 인접에서의 공핍이 방지된다.
따라서, 경계면와 그 인접으로부터의 누설 전류의 발생은 억제될 수 있고, 암 전류가 감소될 수 있다.
센서부가, p형 반도체 영역(38)이 n형 반도체 영역의 표면 상에 형성되는 HAD 센서로서 형성될 때, 모든 pn 접합은 게이트 단에서를 제외하고는 벌크에 제공되어, 암 전류가 더 감소될 수 있다.
상술한 실시예들에서는 본 발명이 CMOS 고체 촬상 소자에 적용되는 경우이다. 그러나, 본 발명은 MOS 고체 촬상 소자에 적용될 수도 있다.
본 발명에 따르면, 고체 촬상 장치의 센서부에서 광전 변환 효과가 증가되어, 고감도의 고체 촬상 장치를 제공할 수 있게 된다.
본 발명에 따르면, 제조 공정을 증가시키지 않고도, 광전 변환 효과가 높고 암 전류가 낮은 센서부가 형성될 수 있다.

Claims (13)

  1. 소자 분리층에 의해 화소들에 대응하게 분리되는 pn-접합 센서부들을 갖는 고체 촬상 장치(solid-state image-sensing device)에 있어서,
    제1 도전형의 제1 반도체 웰 영역과 상기 소자 분리층 사이에 형성된 제1 도전형의 제2 반도체 웰 영역을 포함하고,
    상기 고체 촬상 장치의 동작 시, 상기 각 센서부의 공핍층이 상기 각 센서부 아래의 상기 제1 반도체 웰 영역까지 확산되는
    고체 촬상 장치.
  2. 제1항에 있어서, 상기 제2 반도체 웰 영역은 상보형-금속-산화물-반도체(CMOS) 트랜지스터에 소자 분리층이 형성된 후에 형성되는 반도체 웰 영역들과 동시에 형성되는
    고체 촬상 장치.
  3. 국부적 산화(local oxidation)에 의해 생성되는 소자 분리층에 의해 화소들에 대응하게 분리된 pn-접합 센서부들을 갖는 고체 촬상 장치에 있어서,
    상기 각 센서부의 전하 축적 영역의 도전형과 반대인 도전형의 반도체 영역을 포함하고, 상기 반도체 영역은 상기 각 센서부의 전하 축적 영역과 상기 소자 분리층 사이에 형성되는
    고체 촬상 장치.
  4. 제3항에 있어서,
    상기 소자 분리층과 상기 소자 분리층 아래의 제1 반도체 웰 영역 사이에 형성되는 제2 반도체 웰 영역을 더 포함하고,
    상기 고체 촬상 장치가 동작할 때, 상기 각 센서부의 공핍층이 상기 각 센서부 아래의 상기 제1 반도체 웰 영역까지 확산되는
    고체 촬상 장치.
  5. 제3항에 있어서, 상기 반도체 영역은 상기 소자 분리층과 상기 소자 분리층 아래의 제1 반도체 웰 영역 사이에 형성되는 제2 반도체 웰 영역의 일부를 연장시킴으로써 형성되는
    고체 촬상 장치.
  6. 트렌치 분리에 의해 생성되는 소자 분리층에 의해 화소들에 대응하게 분리되는 pn-접합 센서부들을 포함하는 고체 촬상 장치에 있어서,
    상기 각 센서부의 전하 축적 영역의 도전형과 반대인 도전형의 반도체 영역을 포함하고, 상기 반도체 영역은 상기 소자 분리층에서 화소 영역까지 연장되어 형성되는
    고체 촬상 장치.
  7. 제6항에 있어서, 상기 반대 도전형의 반도체 영역은 반도체 웰 영역의 일부를 연장시킴으로써 형성되는
    고체 촬상 장치.
  8. 고체 촬상 장치의 제조 방법에 있어서,
    국부적 산화에 의해 생성되는 소자 분리층을 형성한 후 이온 주입을 행해 반도체 영역을 형성하는 단계를 포함하고,
    상기 소자 분리층은 화소들에 대응하게 pn-접합 센서부들을 분리시키고, 상기 반도체 영역의 도전형은 상기 각 센서부의 전하 축적 영역의 도전형과 반대이고, 상기 반도체 영역의 단부는 상기 소자 분리층의 단부를 제외한 상기 센서부의 측면에 위치되는
    고체 촬상 장치의 제조 방법.
  9. 제8항에 있어서, 상기 반도체 영역은 제1 반도체 웰 영역과 상기 소자 분리층 사이에 형성되는 제2 반도체 웰 영역에 의해 형성되는
    고체 촬상 장치의 제조 방법.
  10. 제8항에 있어서, 상기 반도체 영역은 상기 소자 분리층을 형성한 후, 상기 소자 분리층 아래에 제1 반도체 웰 영역까지 연장되는 제2 반도체 웰 영역을 형성함으로써 형성되는
    고체 촬상 장치의 제조 방법.
  11. 고체 촬상 장치의 제조 방법에 있어서,
    국부적 산화에 의해 생성되고 화소들에 대응하여 pn-접합 센서부들을 분리시키는 소자 분리층과, 상기 각 센서부에 접속된 판독 트랜지스터의 게이트 전극을 형성하는 단계와,
    상기 각 센서부의 전하 축적 영역의 도전형과 반대인 도전형의 반도체 영역을 이온 주입을 행해 형성하는 단계를 포함하고,
    상기 반도체 영역의 단부는 상기 소자 분리층의 단부를 제외한 상기 센서부의 측면에 위치되고, 상기 게이트 전극은 기준 위치로서 이용되는
    고체 촬상 장치의 제조 방법.
  12. 고체 촬상 장치의 제조 방법에 있어서,
    각각의 pn-접합 센서부내의 전하 축적 영역의 도전형과 반대인 도전형의 반도체 영역을 트렌치 분리로 생성된 소자 분리층을 둘러싸도록 형성하는 단계를 포함하되, 상기 소자 분리층은 화소들에 대응하여 상기 pn-접합 센서부들을 분리시키는
    고체 촬상 장치의 제조 방법.
  13. 고체 촬상 장치의 제조 방법에 있어서,
    반도체 기판 상에 화소들에 대응하여 pn-접합 센서부들을 분리시키기 위한 트렌치들을 형성하고 상기 각 센서부의 전하 축적 영역의 도전형과 반대인 도전형의 반도체 영역을 상기 각 트렌치를 둘러싸도록 형성한 후, 상기 각 트렌치 내에 절연 재료를 매립시킴으로써 소자 분리층을 형성하는 단계를 포함하는
    고체 촬상 장치의 제조 방법.
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