JP2017045879A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents

Abstract

【課題】各画素の電荷蓄積領域に蓄積可能な飽和電子数を増大させることができる固体撮像装置および固体撮像装置の製造方法を提供する。【解決手段】実施形態に係る固体撮像装置は、半導体層に電荷蓄積領域を有する画素と、転送ゲートと、画素分離領域とを備え、電荷蓄積領域の周縁部のうち、転送ゲートに面する周縁部を除く周縁部に設けられ、電荷蓄積領域に含まれる不純物の導電型と同一導電型の不純物を電荷蓄積領域の中央部よりも高濃度に含む高濃度領域を備える。【選択図】図４

Description

本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。

従来、固体撮像装置は、撮像画像の各画素に対応して２次元に配置される複数の光電変換素子と、光電変換素子がそれぞれに設けられる各画素同士を電気的に画素分離する画素分離領域とを備える。各画素は、入射光を受光量に応じた量の信号電荷へ光電変換して、各画素内の電荷蓄積領域に蓄積する。

かかる固体撮像装置は、電荷蓄積領域に蓄積可能な信号電荷の数（飽和電子数）が多いほど、光電変換のダイナミックレンジが広くなる。しかしながら、各画素は、電荷蓄積領域の周縁部における飽和電子数が電荷蓄積領域の中央部に比べて少なくなることがある。

特開２０１０−２７７５０号公報

一つの実施形態は、各画素の電荷蓄積領域に蓄積可能な飽和電子数を増大させることができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。

一つの実施形態によれば、固体撮像装置が提供される。半導体層に電荷蓄積領域を有する画素と、転送ゲートと、画素分離領域とを備え、前記電荷蓄積領域の周縁部のうち、転送ゲートに面する周縁部を除く周縁部に設けられ、前記電荷蓄積領域に含まれる不純物の導電型と同一導電型の不純物を前記電荷蓄積領域の中央部よりも高濃度に含む高濃度領域を備える。

図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。 図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図３は、実施形態に係る画素アレイ中の一画素に対応する部分を示す模式的な平面図である。 図４は、実施形態に係る図３に示す画素アレイのＡ−Ａ’線による模式的な断面を示す説明図である。 図５は、実施形態に係る画素の電荷蓄積領域におけるポテンシャル電位の分布を示す説明図である。 図６は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図である。 図７は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図である。 図８は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図である。 図９は、実施形態の変形例に係る画素アレイの受光面側の面の一部を示す模式的な平面図である。

以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。

カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。

後段処理部１２は、ＩＳＰ（Image Signal Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。

そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。

記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。

次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。

ここでは、イメージセンサ２０が、入射光を光電変換する画素における入射光が入射する側の面に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。なお、実施形態に係るイメージセンサ２０は、表面照射型ＣＭＯＳイメージセンサに限定するものではなく、裏面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等といった任意のイメージセンサであってもよい。

イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。

画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。

そして、画素アレイ２３は、各画素の光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて、各画素内の電荷蓄積領域に蓄積する。本実施形態では、各電荷蓄積領域に蓄積可能な飽和電子数を増大させることによって、各画素による光電変換のダイナミックレンジを拡張する。

かかる画素アレイ２３の各画素については、図３〜図５を参照して詳述する。画素アレイ２３は、各画素によって光電変換された電荷の量に応じた電圧の信号を、撮像画像における各画素の輝度を示す画素信号として取得する。

タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７およびラインメモリ２８に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の画素の中から信号電荷を読み出す画素を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。

画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各画素に蓄積された信号電荷を、撮像画像における各画素の輝度を示す画素信号として画素からＣＤＳ２６へ出力する。

ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における画素の行毎に信号処理回路２１へ出力する処理部である。

信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。

このように、イメージセンサ２０では、画素アレイ２３に配置される複数の画素が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各画素に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。

次に、図３〜図５を参照して、実施形態に係る画素アレイ２３について説明する。図３は、実施形態に係る画素アレイ２３中の一画素に対応する部分を示す模式的な平面図であり、図４は、実施形態に係る図３に示す画素アレイ２３のＡ−Ａ’線による模式的な断面を示す説明図である。また、図５は、実施形態に係る画素の電荷蓄積領域におけるポテンシャル電位の分布を示す説明図である。

なお、図３には、各画素における電荷蓄積領域の構成の理解を容易にするため、電荷蓄積領域上に設けられる後述の第２導電型の半導体領域５２、反射防止膜３４、カラーフィルタＣＦ、およびマイクロレンズＭＬ（図４参照）を除去した状態の画素を示している。

図３に示すように、画素アレイ２３は、第１導電型の半導体領域５１と、高濃度領域５３と、転送ゲートＴＲＧと、フローティングディフュージョンＦＤとを備える。第１導電型の半導体領域５１は、半導体層に、例えば、リン等のＮ型の不純物がドープされたＮ型の領域である。

また、高濃度領域５３は、第１導電型の半導体領域５１の側面のうち、転送ゲートＴＲＧに面する側の側面を除く側面を囲む位置に設けられ、半導体層に、例えば、リン等のＮ型の不純物が第１導電型の半導体領域５１よりも高い濃度でドープされたＮ型の領域である。これら、第１導電型の半導体領域５１および高濃度領域５３は、画素で光電変換された信号電荷を蓄積する電荷蓄積領域として機能する。

転送ゲートＴＲＧは、半導体層における第１導電型の半導体領域５１に隣接する領域上に設けられ、例えば、ポリシリコンによって形成される。また、フローティングディフュージョンＦＤは、転送ゲートＴＲＧを挟んで、半導体層内で第１導電型の半導体領域５１と対向する位置に、例えば、リン等のＮ型の不純物がドープされた領域である。

また、画素アレイ２３は、これら第１導電型の半導体領域５１、高濃度領域５３、転送ゲートＴＲＧ、フローティングディフュージョンＦＤが設けられる領域を平面視において囲む位置に、表層画素分離拡散領域４２および絶縁部材４３を備える。

表層画素分離拡散領域４２は、半導体層に、例えば、ボロン等のＰ型の不純物がドープされたＰ型の領域である。また、絶縁部材４３は、例えば、酸化シリコンであり、表層素子分離拡散領域４２に設けられる。絶縁部材４３は、例えば、ＳＴＩ（Shallow Trench Isolation）であり、各画素間を電気的に分離する。

画素アレイ２３における一画素部分の断面構造は、図４に示すようになっている。具体的には、画素アレイ２３中の一画素に注目すると、図４に示すように、半導体基板３１と、半導体基板３１上に設けられるオーバーフロードレイン層３２と、オーバーフロードレイン層３２上に設けられる半導体層であるエピタキシャル層３３とを備える。

半導体基板３１は、例えば、シリコン基板である。オーバーフロードレイン層３２は、半導体基板３１上に設けられるエピタキシャル層３３の底部に、例えば、ボロン等のＰ型の不純物がドープされた層である。エピタキシャル層３３は、半導体基板３１上に、シリコンがエピタキシャル成長された層であり、例えば、リン等のＮ型の不純物が比較的低濃度に含まれる。

また、各画素は、エピタキシャル層３３内に設けられる前述した第１導電型の半導体領域５１と、高濃度領域５３と、エピタキシャル層３３の表層における第１導電型の半導体領域５１の直上に設けられる第２導電型の半導体領域５２とを備える。

第１導電型の半導体領域５１および高濃度領域５３は、前述したように、エピタキシャル層３３内に、例えば、リン等のＮ型の不純物がドープされたＮ型の領域である。一方、第２導電型の半導体領域５２は、エピタキシャル層３３における第１導電型の半導体領域５１および高濃度領域５３の直上に、例えば、ボロン等のＰ型の不純物がドープされたＰ型の領域である。

各画素は、エピタキシャル層３３の表裏を貫通する画素分離領域４０によって、隣接する画素と分離される。画素分離領域４０は、前述した表層画素分離拡散領域４２および表層画素分離拡散領域４２に設けられる絶縁部材４３と、表層画素分離拡散領域４２の下面からオーバーフロードレイン層３２の上面まで達する深層画素分離拡散領域４１とを含む。

深層画素分離拡散領域４１は、エピタキシャル層３３に、例えば、ボロン等のＰ型の不純物がドープされたＰ型の領域である。さらに、各画素は、受光面側に、反射防止膜３４、カラーフィルタＣＦ、およびマイクロレンズＭＬを備える。

各画素は、マイクロレンズＭＬ、カラーフィルタＣＦ、反射防止膜３４を介して入射する光を信号電荷に光電変換して、第１導電型の半導体領域５１および高濃度領域５３に蓄積する。

そして、各画素は、図３に示す転送ゲートＴＲＧに所定の転送電圧を印加することによって、第１導電型の半導体領域５１および高濃度領域５３からフローティングディフュージョンＦＤへ転送する。その後、各画素は、フローティングディフュージョンＦＤへ転送された信号電荷に応じた電圧を増幅してＣＤＳ２６（図２参照）へ出力する。

かかる画素は、上記したように、第１導電型の半導体領域５１と、表層画素分離拡散領域４２との間に、第１導電型の半導体領域５１よりもＮ型の不純物濃度が高い高濃度領域５３を備えるので蓄積可能な飽和電子数を増大させることができる。

具体的には、高濃度領域５３を備えない一般的な画素では、図５に点線で示すように、電荷蓄積領域における周縁部のポテンシャル電位は、電荷蓄積領域における中央部のポテンシャル電位（図５の一点鎖線参照）よりも低い。

これは、信号電荷を蓄積する量子井戸の深さが、電荷蓄積領域の中央部に比べて周縁部の方が浅いことを示している。つまり、電荷蓄積領域の周縁部の飽和電子数が中央部の飽和電子数よりも少ないことを意味している。

かかる現象の発生は、電荷蓄積領域の周縁部に含まれているＮ型の不純物が、電荷蓄積領域の周縁部に近接する表層画素分離拡散領域４２に含まれているＰ型の不純物によって電気的に中和されることに起因する。

そこで、画素アレイ２３中の画素は、第１導電型の半導体領域５１と、表層画素分離拡散領域４２との間に、第１導電型の半導体領域５１よりもＮ型の不純物濃度が高い高濃度領域５３を備える。これにより、高濃度領域５３は、内部のＮ型の不純物が隣接する表層画素分離拡散領域４２内のＰ型の不純物によって多少電気的に中和されても、ポテンシャル電位が図５に実線で示すように、高濃度領域５３がない場合に比べて高くなる。

したがって、画素アレイ２３中の各画素は、高濃度領域５３を備えない画素に比べて、電荷蓄積領域における周縁部の量子井戸が深くなるので、蓄積可能な信号電荷の飽和電子数を増大させることができ、光電変換のダイナミックレンジを拡大することができる。

なお、高濃度領域５３は、第１導電型の半導体領域５１よりもＮ型の不純物濃度が高ければ、高濃度領域５３を備えない画素よりも蓄積可能な飽和電子数を増大可能である。ただし、高濃度領域５３は、ポテンシャル電位を第１導電型の半導体領域５１のポテンシャル電位と同等にする場合、Ｎ型の不純物濃度が第１導電型の半導体領域５１におけるＮ型の不純物濃度の１．２倍以上の濃度であることが好ましい。

また、高濃度領域５３は、図３に示すように、第１導電型の半導体領域５１の側面のうち、転送ゲートＴＲＧに面する側の側面を除く側面を囲んで画素分離領域４０との間に設けられる。つまり、高濃度領域５３は、第１導電型の半導体領域５１の転送ゲートＴＲＧに面する側には、設けられない。

これにより、画素アレイ２３中の画素は、第１導電型の半導体領域５１における転送ゲートＴＲＧ側の端縁に、不必要に深い量子井戸が形成されることがない。したがって、各画素は、第１導電型の半導体領域５１および高濃度領域５３からフローティングディフュージョンＦＤへ信号電荷を転送する場合に、信号電荷が電荷蓄積領域に残留して撮像画像に残像が生じることを防止することができる。

次に、図６〜図８を参照して、実施形態に係る固体撮像装置１４の製造方法について説明する。図６〜図８は、実施形態に係る固体撮像装置１４の製造工程を示す断面視による説明図である。

なお、実施形態に係る固体撮像装置１４の製造工程のなかで、画素アレイ２３の製造工程以外は、一般的な固体撮像装置の製造工程と同様である。このため、ここでは、画素アレイ２３の製造工程について説明し、その他の工程については、その説明を省略する。また、以下の説明では、図３および図４に示す構成要素と同一の構成要素については、図２および図３に示す符号と同一の符号を付することにより、その説明を省略する。

画素アレイ２３を製造する場合には、まず、図６に（a）で示すように、シリコン基板等の半導体基板３１上に、例えば、リン等のＰ型の不純物をドープしながら、シリコンのエピタキシャル層３３を形成する。その後、エピタキシャル層３３の底部に、例えば、ボロン等のＰ型の不純物をイオン注入し、アニール処理を行うことによって、オーバーフロードレイン層３２を形成する。

続いて、図６に（ｂ）で示すように、エピタキシャル層３３の表面にレジスト６１を塗布し、フォトリソグラフィーによってレジスト６１をパターニングし、深層画素分離拡散領域４１の形成領域上におけるレジスト６１を選択的に除去する。

そして、パターニングしたレジスト６１をマスクとして使用し、エピタキシャル層３３へ、例えば、ボロン等のＰ型の不純物をイオン注入する。ここでは、エピタキシャル層３３の表層部よりも深い位置からオーバーフロードレイン層３２の上面までの領域に、Ｐ型の不純物を複数回イオン注入する。その後、アニール処理を行うことにより、深層画素分離拡散領域４１を形成し、レジスト６１を剥離する。

続いて、図６に（ｃ）で示すように、エピタキシャル層３３の表面にレジスト６２を塗布し、フォトリソグラフィーによってレジスト６２をパターニングし、表層画素分離拡散領域４２の形成領域上におけるレジスト６２を選択的に除去する。

そして、パターニングしたレジスト６２をマスクとして使用し、エピタキシャル層３３へ、例えば、ボロン等のＰ型の不純物をイオン注入する。ここでは、エピタキシャル層３３の表層部分へＰ型の不純物をイオン注入する。その後、アニール処理を行うことにより、表層画素分離拡散領域４２を形成し、レジスト６２を剥離する。

続いて、エピタキシャル層３３上、および表層画素分離拡散領域４２上にレジスト６３を塗布し、図７に（ａ）で示すように、フォトリソグラフィーによってレジスト６３をパターニングし、表層画素分離拡散領域４２の中央上のレジスト６３を選択的に除去する。

そして、パターニングしたレジスト６３をマスクとして使用し、表層画素分離拡散領域４２の中央部をエッチングして、表層画素分離拡散領域４２に平面視格子状のトレンチを形成する。その後、レジスト６３を剥離し、図７に（ｂ）で示すように、トレンチが形成された表層画素分離拡散領域４２上、およびエピタキシャル層３３上に、例えば、酸化シリコン等の絶縁部材４３を積層する。

続いて、図７に（ｃ）で示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）によって、絶縁部材４３の表面を研削および研磨することにより、絶縁部材４３の上面とエピタキシャル層３３の上面とを面一にする。こうして、エピタキシャル層３３を区画する平面視格子状の画素分離領域４０を形成する。

続いて、エピタキシャル層３３上、および画素分離領域４０上にレジスト６４を塗布し、図８に（ａ）で示すように、フォトリソグラフィーによってレジスト６４をパターニングし、画素分離領域４０上を除く部分のレジスト６４を選択的に除去する。

そして、パターニングしたレジスト６４をマスクとして使用し、エピタキシャル層３３の内部へ、例えば、リン等のＮ型の不純物をイオン注入する。ここでは、エピタキシャル層３３の表層よりも深い領域に、Ｎ型の不純物をイオン注入する。その後、アニール処理を行うことによって、第１導電型の半導体領域５１を形成し、レジスト６４を剥離する。

エピタキシャル層３３上、および画素分離領域４０上にレジスト６５を塗布し、図８に（ｂ）で示すように、フォトリソグラフィーによってレジスト６５をパターニングし、第１導電型の半導体領域５１における周縁部上のレジスト６５を選択的に除去する。

ここでは、第１導電型の半導体領域５１における四方の周縁部上のレジスト６５のうち、図３に示した転送ゲートＴＲＧに面する側の周縁部上のレジスト６５については、除去せずに残しておく。

そして、パターニングしたレジスト６５をマスクとして使用し、エピタキシャル層３３の内部へ、例えば、リン等のＮ型の不純物をイオン注入してアニール処理を行う。ここでは、例えば、第１導電型の半導体領域５１を形成する工程でイオン注入したＮ型の不純物のドーズ量を１００とした場合、Ｎ型の不純物のドーズ量が２０以上となるようにイオン注入を行う。

なお、かかるドーズ量は、一例であり、第１導電型の半導体領域５１の周縁部へ、追加でＮ型の不純物をイオン注入すれば、ここでのＮ型の不純物のドーズ量は初回のイオン注入時の２０％に限定されるものではない。

これにより、第１導電型の半導体領域５１の周縁部のうち、転送ゲートＴＲＧ（図３参照）に面する側の周縁部を除く周縁部に、第１導電型の半導体領域５１よりもＮ型の不純物濃度が高い高濃度領域５３が形成される。

その後、図８に（ｃ）で示すように、レジスト６５を剥離し、エピタキシャル層３３の表層へ、例えば、ボロン等のＰ型の不純物をイオン注入して、アニール処理を行うことにより、エピタキシャル層３３の表層に、第２導電型の半導体領域５２を形成する。

その後、図８に（ｃ）で示す構造体上に、反射防止膜３４、カラーフィルタＣＦ、およびマイクロレンズＭＬ（図４参照）を順次積層することによって、図４に示す画素アレイ２３が完成する。

なお、これまで、一つの画素に対して、一つのフローティングディフュージョンＦＤが設けられる場合を例に挙げて説明したが、本実施形態に係る画素アレイは、複数の画素に対して、一つのフローティングディフュージョンが設けられる構成であってもよい。

ここで、図９を参照して、複数の画素に対して、一つのフローティングディフュージョンが設けられた変形例に係る画素アレイについて説明する。図９は、実施形態の変形例に係る画素アレイ２３Ａの受光面側の面の一部を示す模式的な平面図である。

なお、図９には、画素における電荷蓄積領域の構成の理解を容易にするため、電荷蓄積領域上に設けられる第２導電型の半導体領域５２、反射防止膜３４、カラーフィルタＣＦ、およびマイクロレンズＭＬを除去した状態の画素アレイ２３Ａを示している。

図９に示すように、画素アレイ２３Ａは、２つの画素に対して、一つのフローティングディフュージョンＦＤＡが設けられる所謂２画素１セル構造である。同図に示すように、画素アレイ２３Ａは、表層画素分離拡散領域４２Ａおよび絶縁部材４３Ａによって囲まれた領域内に、平面視略矩形状をした２つの第１導電型の半導体領域５１ａ，５１ｂを備える。

また、画素アレイ２３Ａは、各第１導電型の半導体領域５１ａ，５１ｂにおける直近の各角部上に、それぞれ転送ゲートＴＲＧａ，ＴＲＧｂを備え、各転送ゲートＴＲＧａ，ＴＲＧｂの間に、共用される一つのフローティングディフュージョンＦＤＡを備える。

かかる２画素１セル構造の画素アレイ２３Ａの場合、各第１導電型の半導体領域５１ａ，５１ｂの周縁部のうち、各転送ゲートＴＲＧａ，ＴＲＧｂに面する角部を除く周縁部に、それぞれ高濃度領域５３ａ，５３ｂを設ける。高濃度領域５３ａ，５３ｂは、図３に示す高濃度領域５３と同様に、第１導電型の半導体領域５１ａ，５１ｂよりも第１導電型（ここでは、Ｎ型）の不純物濃度が高い領域である。

このように、画素アレイ２３Ａは、各第１導電型の半導体領域５１ａ，５１ｂと、Ｎ型の表層画素分離拡散領域４２Ａとの間に、第１導電型の半導体領域５１ａ，５１ｂよりもＮ型の不純物濃度が高い高濃度領域５３ａ，５３ｂを備える。したがって、画素アレイ２３Ａは、２画素１セル構造である場合にも、各画素の飽和電子数を増大させることができる。

上述したように、実施形態に係る固体撮像装置は、各画素における電荷蓄積領域の周縁部のうち、転送ゲートに面する周縁部を除く周縁部に、電荷蓄積領域に含まれる不純物の導電型と同一導電型の不純物を電荷蓄積領域の中央部よりも高濃度に含む高濃度領域を備える。

これにより、固体撮像装置は、電荷蓄積領域内の第１導電型の不純物が、隣接する画素分離領域内の第２導電型の不純物によって多少電気的に中和されても、電荷蓄積領域の周縁部におけるポテンシャル電位の低下を抑制することができる。したがって、固体撮像装置は、各画素に蓄積可能な飽和電子数を増加させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ デジタルカメラ、 １１ カメラモジュール、 １２ 後段処理部、 １３ 撮像光学系、 １４ 固体撮像装置、 １５ ＩＳＰ、 １６ 記憶部、 １７ 表示部、 ２０ イメージセンサ、 ２１ 信号処理回路、 ２２ 周辺回路、 ２３，２３Ａ 画素アレイ、 ２４ 垂直シフトレジスタ、 ２５ タイミング制御部、 ２６ ＣＤＳ、 ２７ ＡＤＣ、 ２８ ラインメモリ、 ３１ 半導体基板、 ３２ オーバーフロードレイン層、 ３３ エピタキシャル層、 ３４ 反射防止膜、 ４０ 画素分離領域、 ４１ 深層画素分離拡散領域、 ４２，４２Ａ 表層画素分離拡散領域、 ４３，４３Ａ 絶縁部材、 ５１，５１ａ，５１ｂ 第１導電型の半導体領域、 ５２ 第２導電型の半導体領域、 ５３，５３ａ，５３ｂ 高濃度領域、 ６１〜６５ レジスト、 ＣＦ カラーフィルタ、 ＦＤ，ＦＤＡ フローティングディフュージョン、 ＭＬ マイクロレンズ、 ＴＲＧ，ＴＲＧａ，ＴＲＧｂ 転送ゲート。

Claims (5)

1. 半導体層に電荷蓄積領域を有する画素と、転送ゲートと、画素分離領域とを備え、
   前記電荷蓄積領域の周縁部のうち、転送ゲートに面する周縁部を除く周縁部に設けられ、前記電荷蓄積領域に含まれる不純物の導電型と同一導電型の不純物を前記電荷蓄積領域の中央部よりも高濃度に含む高濃度領域
   を備えることを特徴とする固体撮像装置。
2. 前記転送ゲートは、
   前記半導体層における前記電荷蓄積領域に隣接する領域上に設けられ、
   前記電荷蓄積領域は、
   前記半導体層内に設けられる第１導電型の半導体領域と、
   前記第１導電型の半導体領域の側面のうち、前記転送ゲートに面する側の側面を除く側面を囲んで前記画素分離領域との間に設けられる前記高濃度領域と
   を備えることを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素分離領域は、
   前記高濃度領域と接する領域に第２導電型の不純物を含む
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記高濃度領域は、
   不純物濃度が前記電荷蓄積領域の中央部における不純物濃度の１．２倍以上である
   ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
5. 半導体層に第１導電型の不純物をドープして第１導電型の半導体領域を形成することと、
   前記第１導電型の半導体領域の周縁部のうち、転送ゲートが形成される側の周縁部を除く周縁部に、第１導電型の不純物をさらにドープして、前記第１導電型の半導体領域よりも第１導電型の不純物濃度が高い高濃度領域を形成することと、
   前記半導体層の表層における前記第１導電型の半導体領域および前記高濃度領域の直上に第２導電型の不純物をドープして第２導電型の半導体領域を形成することと、
   前記半導体層における前記第２導電型の半導体領域に隣接する領域上に転送ゲートを形成することと
   を含むことを特徴とする固体撮像装置の製造方法。

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