以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
図1は、実施形態に係る固体撮像装置14を備えるデジタルカメラ1の概略構成を示すブロック図である。図1に示すように、デジタルカメラ1は、カメラモジュール11と後段処理部12とを備える。
カメラモジュール11は、撮像光学系13と固体撮像装置14とを備える。撮像光学系13は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置14は、撮像光学系13によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部12へ出力する。かかるカメラモジュール11は、デジタルカメラ1以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
後段処理部12は、ISP(Image Signal Processor)15、記憶部16および表示部17を備える。ISP15は、固体撮像装置14から入力される画像信号の信号処理を行う。かかるISP15は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
そして、ISP15は、信号処理後の画像信号を記憶部16、表示部17およびカメラモジュール11内の固体撮像装置14が備える後述の信号処理回路21(図2参照)へ出力する。ISP15からカメラモジュール11へフィードバックされる画像信号は、固体撮像装置14の調整や制御に用いられる。
記憶部16は、ISP15から入力される画像信号を画像として記憶する。また、記憶部16は、記憶した画像の画像信号をユーザの操作などに応じて表示部17へ出力する。表示部17は、ISP15あるいは記憶部16から入力される画像信号に応じて画像を表示する。かかる表示部17は、例えば、液晶ディスプレイなどである。
次に、図2を参照しながらカメラモジュール11が備える固体撮像装置14について説明する。図2は、実施形態に係る固体撮像装置14の概略構成を示すブロック図である。図2に示すように、固体撮像装置14は、イメージセンサ20と、信号処理回路21とを備える。
ここでは、イメージセンサ20が、入射光を光電変換する光電変換素子における入射光が入射する側の面に配線層が形成される所謂表面照射型CMOS(Complementary Metal Oxide Semiconductor)イメージセンサである場合について説明する。なお、実施形態に係るイメージセンサ20は、表面照射型CMOSイメージセンサに限定するものではなく、裏面照射型CMOSイメージセンサや、CCD(Charge Coupled Device)イメージセンサ等といった任意のイメージセンサであってもよい。
イメージセンサ20は、周辺回路22と、画素アレイ23とを備える。また、周辺回路22は、垂直シフトレジスタ24、タイミング制御部25、CDS(相関二重サンプリング)26、ADC(アナログデジタル変換部)27、およびラインメモリ28を備え、これらは主にアナログ回路で構成される。
画素アレイ23は、イメージセンサ20の撮像領域に設けられる。かかる画素アレイ23には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向(行方向)および垂直方向(列方向)へ2次元アレイ状(マトリックス状)に配置されている。そして、画素アレイ23は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷(例えば、電子)を発生させて蓄積する。そして、画素アレイ23は、各画素に対応する複数の光電変換素子によって光電変換された電荷の量に応じた電圧の信号を、各画素の輝度を示す画素信号として取得する。
タイミング制御部25は、垂直シフトレジスタ24、CDS26、ADC27およびラインメモリ28に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ24は、アレイ(行列)状に2次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ23へ出力する処理部である。
画素アレイ23は、垂直シフトレジスタ24から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からCDS26へ出力する。なお、画素アレイ23の構成については、図3を参照して後述する。
CDS26は、画素アレイ23から入力される画素信号から、相関二重サンプリングによってノイズを除去してADC27へ出力する処理部である。ADC27は、CDS26から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ28へ出力する処理部である。ラインメモリ28は、ADC27から入力される画素信号を一時的に保持し、画素アレイ23における光電変換素子の行毎に信号処理回路21へ出力する処理部である。
信号処理回路21は、ラインメモリ28から入力される画素信号に対して所定の信号処理を行って後段処理部12へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路21は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
このように、イメージセンサ20では、画素アレイ23に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路22が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
次に、図3を参照して、実施形態に係る画素アレイ23の構成について説明する。図3は、実施形態に係る画素アレイ23の受光面側の面の一部を示す模式的な平面図である。図3に示すように、画素アレイ23は、光電変換素子3、転送トランジスタ4、リセットトランジスタ5、増幅トランジスタ6、フローティングディフュージョン(以下、「FD」と記載する)7、素子分離領域8等を備える。
光電変換素子3は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積するフォトダイオードを含む。かかる光電変換素子3は、半導体層30内に設けられ、撮像画像の各画素に対応してマトリックス状に複数配置される。
転送トランジスタ4は、半導体層30上に設けられ、転送ゲート41へ所定の転送電圧が印加されることで、光電変換素子3から半導体層30内に設けられたFD7へ信号電荷を転送するトランジスタである。また、FD7は、光電変換素子3から転送された信号電荷の一時貯留部である。
リセットトランジスタ5は、半導体層30上に設けられ、リセットゲート51へ所定のリセット電圧が印加されることで、FD7の内部に存在する信号電荷を光電変換素子3からFD7へ信号電荷が転送される前にFD7から除去するトランジスタである。
増幅トランジスタ6は、半導体層30上に設けられ、読出ゲート61がFD7へ接続されており、ソースが所定の電源に接続され、ドレインがCDS26に接続されたトランジスタである。かかる増幅トランジスタ6は、読出ゲート61へ印加されるゲート電圧に応じて、すなわち、FD7へ転送された電荷量に応じて増幅された画素信号をCDS26へ出力する。
素子分離領域8は、半導体層30における受光面側の面から当該面とは逆側の面まで形成され、隣接する各光電変換素子3の間を電気的に分離する。かかる素子分離領域8は、図3に示すように、平面視において各光電変換素子3の受光面を囲むように略格子状に設けられる。また、素子分離領域8は、平面視において半導体層30におけるリセットトランジスタ5および増幅トランジスタ6の設置領域を囲むように設けられる。
なお、ここでは、図示を省略したが、図3に示す光電変換素子3の上層側には、多層配線層が設けられた層間絶縁膜を介して、カラーフィルタ、マイクロレンズが順次積層されて設けられる。
ところで、周囲が素子分離領域で囲まれる一般的な光電変換素子では、光電変換素子とは逆導電型の不純物を含む素子分離領域の影響によって、光電変換素子のポテンシャル井戸の底が光電変換素子の受光面側から深い位置にある。そのため、光電変換素子のポテンシャル井戸の中に光量に応じた信号電荷が蓄積されて、かかる信号電荷がフローティングディフュージョンへ転送される場合に、ポテンシャル井戸の底の部分に存在する信号電荷が転送されずに光電変換素子内に残ることがある。
そこで、実施形態に係る画素アレイ23は、素子分離領域8の延在方向中途部に光電変換素子3へ向けて張り出す張出部を備えることで、光電変換素子3のポテンシャル井戸の底を浅くし、かかる底の部分に存在する信号電荷がFD7へ転送されるようにした。以下、かかる素子分離領域8の構成について、図4および図5を参照して説明する。
図4は実施形態に係る図3に示す画素アレイ23のA−A’線による模式的な断面図であり、図5は実施形態に係る図3に示す画素アレイ23のB−B’線による模式的な断面図である。なお、ここでは、便宜上、画素アレイ23の光9が入射する側を上とし、画素アレイ23の光9が入射する側とは逆側を下として説明する。
先ず、図4を参照して図3に示す画素アレイ23のA−A’線による断面部分について説明する。図4に示すように、画素アレイ23は、半導体基板31と、半導体基板31上にP型Si層32を介して設けられる半導体層30とを備える。また、画素アレイ23は、半導体層30内に光電変換素子3と暗電流抑制領域33と素子分離領域8とを備える。
光電変換素子3は、P型Si層32上に順次積層されるN型のSi領域34およびN型の電荷蓄積領域35と、半導体層30における受光面側の面から当該面とは逆側の面まで貫通して設けられるP型の素子分離領域8とのPN接合によって形成される。N型の電荷蓄積領域35は、N型のSi領域34よりも不純物濃度が高い領域であり、N型の高濃度の不純物がイオン注入されることで形成される。
暗電流抑制領域33は、半導体層30におけるN型の電荷蓄積領域35上の表層部にP型の高濃度の不純物がイオン注入されることで形成される。かかる暗電流抑制領域33は、光電変換素子3の受光面の界面準位に起因する電子が正孔によりピニングされることで暗電流が抑制される領域である。
素子分離領域8は、半導体層30の受光面側の面から当該面とは逆側の面へ向けて延在し、延在方向中途部に光電変換素子3におけるN型の電荷蓄積領域35へ向けて張り出す張出部80を備える。具体的には、張出部80は、半導体層30におけるN型の電荷蓄積領域35とN型のSi領域34との境界近傍に位置する。本実施形態では、半導体層30の受光面から、例えば、500nm〜800nmのところに張出部80の上面が位置し、張出部80の上端部がN型の電荷蓄積領域35内に存在している。また、張出部80は、素子分離領域8の深さ方向に対して直交して延在し、N型の電荷蓄積領域35の周囲を囲んでいる。なお、張出部80の上面は、N型の電荷蓄積領域35とN型のSi領域34との界面に接してもよい。
また、素子分離領域8は、張出部80を境にして受光面側の素子分離領域8の横幅が当該面とは逆側の素子分離領域8の横幅よりも大きく形成される。なお、この形態に限られず、受光面側の素子分離領域8の横幅は、当該面とは逆側の素子分離領域8の横幅と同じ大きさであってもよい。
かかる素子分離領域8は、半導体層30にP型の高濃度の不純物がイオン注入されることで形成される。なお、素子分離領域8を形成するためのイオン注入条件については、後述する固体撮像装置14の製造方法で述べる。
次に、図5を参照して図3に示す画素アレイ23のB−B’線による断面部分について説明する。なお、図5に示す構成要素のうち、図4に示す構成要素と同様の機能を有する構成要素については、図4に示す符号と同一の符号を付すことにより、その説明を省略する。
図3および図5に示すように、画素アレイ23は、素子分離領域8同士が交差する交差箇所のうちリセットトランジスタ5に対向して位置する交差箇所の素子分離領域8の上層部にFD7を備える。
また、画素アレイ23は、光電変換素子3の受光面側におけるFD7を備える素子分離領域8に近接する位置に転送トランジスタ4の転送ゲート41を備える。かかる転送ゲート41は、半導体層30の上面に絶縁層42を介して設けられる。
このように、画素アレイ23は、P型の素子分離領域8の延在方向中途部に光電変換素子3におけるN型の電荷蓄積領域35へ向けて張り出す張出部80を備えることで、光電変換素子3のポテンシャル井戸の底を浅くした。
これにより、画素アレイ23は、光電変換素子3のポテンシャル井戸の底の部分に存在する信号電荷がFD7へ転送されることになる。以下、素子分離領域8の延在方向中途部に備える張出部80がもたらす作用効果について、図6および図7を参照して説明する。
図6は、実施形態に係る図4に示すC−C’線に沿う不純物濃度分布を示す図である。また、図7は、実施形態に係る図4に示すF−F’線に沿う光電変換素子3のポテンシャル電位の分布を示す図である。なお、図6に示す実線は図4に示すC−C’線に沿う不純物濃度分布を示しており、点線は素子分離領域の延在方向中途部に張出部を備えない一般的な光電変換素子の同じ範囲における不純物濃度分布を示している。また、図7に示す実線は図4に示すF−F’線に沿う光電変換素子3のポテンシャル電位の分布を示しており、点線は同じ範囲における一般的な光電変換素子のポテンシャル電位の分布を示している。
ここで、図8を参照して、素子分離領域の延在方向中途部に張出部を備えない一般的な画素アレイについて説明する。図8は、実施形態に係る一般的な固体撮像装置が備える画素アレイ23aの模式的な断面を示す説明図である。なお、図8に示す構成要素のうち、図4に示す構成要素と同一の構成要素については、図4に示す構成要素と同一の符号を示すことにより、その詳細な説明を省略する。
図8に示すように、一般的な画素アレイ23aは、半導体層30の受光面側の面から当該面とは逆側の面へ向けて延在する素子分離領域8aを備える。かかる素子分離領域8aは、暗電流抑制領域33および電荷蓄積領域35を貫通する素子分離領域8aの横幅がN型のSi領域34を貫通する素子分離領域8aの横幅よりも大きくなっている。なお、図6に示す点線の不純物濃度分布は図8に示すC−C’線の範囲を示しており、図7に示す点線のテンシャル電位の分布は図8に示すF−F’線の範囲を示している。
図6の実線で示す分布のうち、Dで示す領域は暗電流抑制領域33およびN型の電荷蓄積領域35に形成された素子分離領域8における不純物濃度を示しており、Eで示す領域は素子分離領域8の張出部80における不純物濃度を示している。また、実線においてEで示す領域よりも位置が深い急峻なプロファイルは、張出部80(P型)とN型のSi領域34との界面を示している。この界面では、張出部80とN型のSi領域34との不純物が異なっているため不純物濃度が急激に変化している。
一方、図6の点線で示す分布では、張出部を備えていないため、Dで示す領域の深さを越えると急峻なプロファイルとなる。つまり、この急峻なプロファイルは、暗電流抑制領域33およびN型の電荷蓄積領域35に形成された素子分離領域8aとN型のSi領域34との界面を示す。
図7に示すように、実施形態に係る光電変換素子3のポテンシャル電位のピークの深さ位置が一般的な光電変換素子3a(図8参照)のポテンシャル電位のピークの深さ位置よりも浅くなっている。これは、素子分離領域8の延在方向中途部に張出部80を備えることで現れる効果である。つまり、本実施形態では、図6に示すように、素子分離領域8の延在方向中途部に高濃度の不純物をイオン注入して形成された張出部80を備えることで、光電変換素子3におけるポテンシャル井戸の底が、光電変換素子3の受光面側へ移動して浅くなる。
ここで、一般的な光電変換素子3aでは、転送ゲートへ転送電圧を印加した場合、受光領域における中央と転送ゲートの外周との間に、バリアが生じることがある。そのため、一般的な光電変換素子3aでは、図7の点線で示すポテンシャル井戸の底が、かかるバリアよりも下に位置するため、ポテンシャル井戸の底の部分に存在する信号電荷がフローティングディフュージョンへ転送されずに光電変換素子3a内に残ることがある。
これに対して、実施形態に係る光電変換素子3では、転送ゲート41へ転送電圧を印加した場合、図7の実線で示すポテンシャル井戸の底がバリアよりも上に位置するため、ポテンシャル井戸の底の部分に存在する信号電荷がFD7へ転送されることになる。
上述した実施形態に係る画素アレイ23は、P型の素子分離領域8の延在方向中途部に光電変換素子3におけるN型の電荷蓄積領域35へ向けて張り出す張出部80を備える。これにより、上述したように光電変換素子3のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート41の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がFD7へ転送されることになる。
したがって、固体撮像装置14は、光電変換素子3からFD7へ信号電荷の転送を行う場合に、転送されずに光電変換素子3内に残る信号電荷を低減することができ、撮像画像の画質劣化を抑制することができる。
また、固体撮像装置14は、光電変換素子3からFD7へ転送される信号電荷の数が増加するため、素子分離領域の延在方向中途部に張出部を備えない固体撮像装置に比べてダイナミックレンジを拡大することができる。
次に、図9〜図11を参照して、実施形態に係る固体撮像装置14の製造方法について説明する。なお、固体撮像装置14における画素アレイ23以外の部分の製造方法は、一般的なCMOSイメージセンサと同様である。このため、以下では、固体撮像装置14における画素アレイ23部分の製造方法について説明する。
図9〜図11は、実施形態に係る固体撮像装置14の製造工程を示す断面模式図である。なお、図9および図10には画素アレイ23における図4に示す部分の製造工程を模式的に示しており、図11には画素アレイ23における図5に示す部分の製造工程を模式的に示している。
先ず、画素アレイ23における図4に示す部分の製造工程について説明する。図9(a)に示すように、画素アレイ23を製造する場合には、Siウェハ等の半導体基板31上に、例えば、リンやヒ素等のN型の低濃度の不純物がドープされたSi層をエピタキシャル成長させることによりN型のSi領域34を形成する。その後、例えば、半導体基板31上に設けられたシリコン層へ、例えば、ボロンやフッ化ボロン等のP型の不純物をイオン注入してアニール処理を行うことによりN型のSi領域34の下層側にP型Si層32を形成する。これにより半導体層30が形成される。
続いて、図9(b)に示すように、半導体層30の上面に、例えば、レジスト90を塗布し、フォトリソグラフィーによって素子分離領域8の形成位置(図3参照)のレジスト90を除去する。
そして、図9(c)に示すように、かかるレジスト90をマスクとして使用して、例えば、ボロンやフッ化ボロン等のP型の不純物を半導体層30の上面からN型のSi領域34に多段階にイオン注入する。かかるイオン注入は、P型Si層32の上面からN型のSi領域34の上面に至るまで、深さを均等に分割して多段階に注入条件を変えて行う。
本実施形態では、まず、例えば、ボロンのイオン注入をP型Si層32の上面からN型のSi領域34の上面に至るまで行い、素子分離領域8−1を形成する。ここで、ボロンイオン注入時のドーズ量の条件は、例えば、1×1011cm−2〜1×1012cm−2である。
次に、例えば、ボロンのイオン注入を張出部80の形成位置(図3参照)に行い、素子分離領域8−2を形成する。つまり、素子分離領域8−2は、素子分離領域8−1に重ねて形成する。ここで、素子分離領域8−2は、イオン注入時のドーズ量が素子分離領域8−1のドーズ量に比べて1桁程度多くしている。これにより、素子分離領域8−2は、N型のSi領域34とP型Si層32との界面と平行な方向に広がり、張出部80が形成される。
そして、図10(a)に示すように、レジスト90を除去した後、半導体層30の上面に、例えば、レジスト91を塗布し、フォトリソグラフィーによって素子分離領域8の形成位置(図3参照)のレジスト91を除去する。このレジスト91の開口部は、レジスト90の開口部よりも幅が大きくなっている。かかるレジスト91をマスクとして使用して、例えば、ボロンやフッ化ボロン等のP型の不純物を半導体層30の上面からN型のSi領域34にイオン注入する。かかるイオン注入は、素子分離領域8−2の上面からN型のSi領域34の上面に至るまで注入する。
本実施形態では、例えば、ボロンのイオン注入を行い、素子分離領域8−2の上面からN型のSi領域34の上面に至るまでの素子分離領域8−3を形成する。このボロンイオン注入時のドーズ量の条件は、例えば、1×1012cm−2〜1×1013cm−2である。つまり、素子分離領域8−3は、素子分離領域8−2の上面に形成された素子分離領域8−1に重ねて形成する。
このような条件でイオン注入を行うと、素子分離領域8−2の上面に素子分離領域8−3が形成される。これにより、半導体層30の一方の表面から他方の表面へ向けて延在して延在方向中途部に張出部80を有する素子分離領域8−1〜8−3が形成される。
その後、図10(b)に示すように、素子分離領域8の形成位置を覆うレジスト92をマスクとして使用して、N型のSi領域34における所定の深さ位置へ、例えば、リンやヒ素等のN型の不純物をイオン注入する。そして、使用したレジスト92を除去した後、アニール処理を行うことにより、N型の高濃度の不純物がドープされた電荷蓄積領域35を形成する。
本実施形態では、例えば、リンをイオン注入してN型の電荷蓄積領域35を形成する。かかるリンのイオン注入条件は、例えば、ドーズ量1×1011cm−2〜1×1012cm−2である。これにより、例えば、リン濃度のピークが表面から0.3μmの位置にあるN型の電荷蓄積領域35が形成できる。
さらに、図10(c)に示すように、素子分離領域8の形成位置を覆うレジスト93をマスクとして使用して、N型の電荷蓄積領域35上のN型のSi領域34へ、例えば、ボロンやフッ化ボロン等のP型の高濃度の不純物をイオン注入する。そして、使用したレジスト93を除去した後、アニール処理を行うことにより暗電流抑制領域33を形成する。
こうして、P型の素子分離領域8−1〜8−3とN型のSi領域34およびN型の電荷蓄積領域35とのPN接合によって光電変換素子3が形成される。また、P型の素子分離領域8−1〜8−3は、P型Si層32とともに、各光電変換素子3におけるN型の電荷蓄積領域35と隣接する他の光電変換素子3におけるN型の電荷蓄積領域35から電気的に素子分離するバリア層として機能する。
ここで、画素アレイ23における図5に示す部分の素子分離領域8の形成工程について説明する。ここでは、P型のSi領域34に素子分離領域8−2が形成された状態から説明する。なお、かかる断面に示す構成要素のうち、図9(c)に示す構成要素と同じ構成要素については、同一の符号を付している。
図11(a)に示すように、上述したレジスト91は、FD7が設けられる素子分離領域8の形成位置のレジスト91も除去されている。かかる形成位置のレジスト91の開口部は、FD7が設けられない素子分離領域8の形成位置のレジストの開口部よりも幅が大きくなっている。かかるレジスト91をマスクとして使用して、FD7が設けられる箇所では素子分離領域8−2の上面からN型のSi領域34の上面に至るまでの幅広の素子分離領域8−3aを形成する。具体的には、かかる素子分離領域8−3aの横幅は、転送ゲート41の下に位置する半導体層30の表層部の一部まで達する。その後、使用したレジスト91は除去する。
続いて、N型のSi領域34における所定の深さ位置に、N型の高濃度の不純物がドープされた電荷蓄積領域35を形成し、さらにN型の電荷蓄積領域35上のN型のSi領域34にP型の高濃度の不純物がドープされた暗電流抑制領域33を形成する。
なお、電荷蓄積領域35の形成において、転送ゲート41の下に位置する半導体層30の表層部のN型のSi領域34にもN型の電荷蓄積領域35を形成する。かかる工程では、半導体層30の上面における転送ゲート41の形成位置以外を覆うレジストをマスクとして使用して、N型の電荷蓄積領域35上のN型のSi領域34へ、例えば、リンやヒ素等のN型の不純物をイオン注入する。そして、使用したレジストを除去した後、アニール処理を行うことにより転送ゲート41の下に位置する半導体層30の表層部のN型のSi領域34にN型の電荷蓄積領域35を形成する。
また、図11(b)に示すように、暗電流抑制領域33の形成において、半導体層30の上面における転送ゲート41の形成位置もレジスト93によってマスクされており、かかる位置には暗電流抑制領域33が形成されない。
その後、図11(c)に示すように、使用したレジスト93を除去した後、半導体層30の上面に、例えば、レジスト94を塗布し、フォトリソグラフィーによってFD7の形成位置(図3参照)のレジスト94を除去する。かかるレジスト94をマスクとして使用して、例えば、リンやヒ素等のN型の不純物を素子分離領域8−3aの上面からイオン注入して幅広の素子分離領域8−3a中にFD7を形成する。その後、使用したレジスト94は除去する。
そして、半導体層30の上面に、多層配線層が設けられた層間絶縁膜、カラーフィルタ、およびマイクロレンズを順次形成することによって画素アレイ23を製造する。
上述した工程を経て製造された画素アレイ23は、P型の素子分離領域8の延在方向中途部に光電変換素子3におけるN型の電荷蓄積領域35へ向けて張り出す張出部80を備える。これにより、上述したように光電変換素子3のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート41の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がFD7へ転送されることになる。
したがって、固体撮像装置14は、光電変換素子3からFD7へ信号電荷の転送を行う場合に、転送されずに光電変換素子3内に残る信号電荷を低減することができ、撮像画像の画質劣化を抑制することができる。
次に、図12を参照して上述した実施形態に係る画素アレイ23と、画素アレイ23の周辺に設けられる周辺回路22とを備えた固体撮像装置14について説明する。図12は、実施形態に係る固体撮像装置14の模式的な断面を示す説明図である。なお、図12に示す構成要素のうち、図4に示す構成要素と同一の構成要素については、図4に示す構成要素と同一の符号を付すことにより、その詳細な説明を省略する。
図12に示すように、実施形態に係る固体撮像装置14は、光電変換素子3が設けられる画素アレイ23と、画素アレイ23の周辺に設けられる周辺回路22とを備える。かかる固体撮像装置14は、半導体基板31の上面側にP型Si層32およびN型のSi領域34が設けられる。そして、画素アレイ23には、半導体層30の上面に、多層配線層81が設けられた層間絶縁膜82、カラーフィルタ83、およびマイクロレンズ84が順次積層される。
一方、周辺回路22には、N型のSi領域34の上層側にPウェル領域97が設けられる。かかるPウェル領域97内には、ソース領域98およびドレイン領域99が設けられる。また、周辺回路22は、Pウェル領域97の上面にゲート酸化膜95を介して、例えば、ポリシリコンからなるゲート96を備える。かかるゲート96は、Pウェル領域97の上面におけるソース領域98とドレイン領域99との間に位置する。
かかる固体撮像装置14を製造する工程には、Pウェル領域97の形成を行う工程と同時に素子分離領域8の張出部80の形成を行う工程が含まれる。つまり、本実施形態は、Pウェル領域97を形成する際に、素子分離領域8の張出部80を形成する。
具体的には、周辺回路22におけるN型のSi領域34の上面および画素アレイ23における暗電流抑制領域33の上面にレジストを塗布し、フォトリソグラフィーによってPウェル領域97および素子分離領域8の形成位置のレジストを除去する。
そして、かかるレジストをマスクとして使用して、例えば、ボロンやフッ化ボロン等のP型の高濃度の不純物を周辺回路22におけるN型のSi領域34の上面および画素アレイ23における暗電流抑制領域33の上面からイオン注入する。なお、かかるイオン注入の条件は、本実施形態では素子分離領域8−2の形成時のイオン注入条件に相当する。
これにより、周辺回路22におけるN型のSi領域34の所定の位置にP型ウェル領域97を形成するとともに、画素アレイ23におけるN型のSi領域34の所定の位置に素子分離領域8の張出部80を形成する。
ここで、図12に示すように、素子分離領域8の張出部80における最深部の深さ位置Hが、P型ウェル領域97における最深部の深さ位置H’と略同一となっている。
このように、本実施形態は、周辺回路22の形成領域においてPウェル領域97を形成する際に、画素アレイ23の形成領域において素子分離領域8の張出部80を形成する。したがって、Pウェル領域97を形成する工程と素子分離領域8の張出部80を形成する工程とを同時に行うことができるため、固体撮像装置14の製造工程の短縮を図ることができる。
なお、上述した実施形態に係る画素アレイ23は、素子分離領域8の張出部80がN型の電荷蓄積領域35の周囲を連続に囲んでいるが、この構成に限られず、かかる張出部80はN型の電荷蓄積領域35の周囲を不連続に囲んでもよい。
このような構成であっても、光電変換素子3のポテンシャル井戸の底が浅くなり、受光領域における中央と転送ゲート41の外周との間に生じるバリアが障害とならないので、ポテンシャル井戸の底の部分に存在する信号電荷がFD7へ転送されることになる。
また、上述した実施形態に係る画素アレイ23は、Si層32、暗電流抑制領域33、素子分離領域8、およびウェル領域97をP型とし、Si領域34、電荷蓄積領域35、およびソース・ドレイン領域98,99をN型としている。しかし、これに限られず、Si層32、暗電流抑制領域33、素子分離領域8、およびウェル領域97をN型とし、Si領域34、電荷蓄積領域35、およびソース・ドレイン領域98,99をP型として、画素アレイ23を構成するようにしてもよい。
また、上述の実施形態では、2画素1セル構造の画素アレイ23を例にとって説明したが、1画素1セル構造または4画素1セル構造などのその他の構造の画素アレイであっても同様である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。