JP2016187007A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】製造工程を簡略化することができる固体撮像装置および固体撮像装置の製造方法を提供すること。
【解決手段】実施形態に係る固体撮像装置は、複数の光電変換素子と、電界効果トランジスタと、トレンチと、Ｐ型の不純物拡散領域とを備える。複数の光電変換素子は、半導体層に２次元に配列される。電界効果トランジスタは、半導体層における表面側にＮ型のソースおよびドレインを有する。トレンチは、半導体層の表裏を貫通して各光電変換素子を囲み、半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、所定深さ位置よりも深い位置では幅が拡大しない。Ｐ型の不純物拡散領域は、トレンチの側面内に設けられ、半導体層の表面から所定深さ位置までの部位におけるＰ型の不純物濃度が、所定深さ位置よりも深い部位におけるＰ型の不純物濃度よりも低い。
【選択図】図３
【解決手段】実施形態に係る固体撮像装置は、複数の光電変換素子と、電界効果トランジスタと、トレンチと、Ｐ型の不純物拡散領域とを備える。複数の光電変換素子は、半導体層に２次元に配列される。電界効果トランジスタは、半導体層における表面側にＮ型のソースおよびドレインを有する。トレンチは、半導体層の表裏を貫通して各光電変換素子を囲み、半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、所定深さ位置よりも深い位置では幅が拡大しない。Ｐ型の不純物拡散領域は、トレンチの側面内に設けられ、半導体層の表面から所定深さ位置までの部位におけるＰ型の不純物濃度が、所定深さ位置よりも深い部位におけるＰ型の不純物濃度よりも低い。
【選択図】図３
Description
本実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
従来、固体撮像装置は、半導体層に２次元に配列される複数の光電変換素子を備える。各光電変換素子は、互いに素子分離される。光電変換素子間を素子分離する技術として、ＦＤＴＩ（Front Deep Trench Isolation）がある。
ＦＤＴＩは、光電変換素子が設けられる半導体層の表面側から裏面側へ向けて掘設されて光電変換素子を囲む比較的深いトレンチの内部に、例えば、絶縁部材を埋め込むことによって、光電変換素子間を素子分離する。
また、ＦＤＴＩを備える固体撮像装置として、ＦＤＴＩのトレンチの側面内に設けられるＰ型の不純物拡散層と、半導体層の裏面側に設けられるＮ型の半導体領域とのＰＮ接合によって形成される光電変換素子を備える裏面照射型の固体撮像装置がある。
かかる固体撮像装置は、トレンチの側面内に設けられるＰ型の不純物拡散領域の正孔によって、トレンチの表面荒れに起因して発生する自由電子を捕捉することができるので、暗電流を抑制することができる。
ここで、固体撮像装置は、Ｐ型の不純物拡散領域の不純物濃度が高いほど、暗電流の抑制効果が増大するが、裏面照射型の場合、Ｐ型の不純物拡散領域の不純物濃度が高いと、半導体層の表層に設けられる画素トランジスタにジャンクションリークが発生する。このため、Ｐ型の不純物拡散領域は、半導体層の裏面側におけるＰ型の不純物濃度が比較的高く、表面側におけるＰ型の不純物濃度が比較的低いことが望ましい。
しかしながら、半導体層の表面側におけるＰ型の不純物濃度を、裏面側におけるＰ型の不純物濃度よりも低くするには、例えば、トレンチの側面全体にＰ型の不純物をイオン注入した後、トレンチの側壁の浅い部分にＮ型の不純物をイオン注入する必要がある。このように、イオン注入の工程数が複数回になると、固体撮像装置の製造工程が煩雑になる。
一つの実施形態は、製造工程を簡略化することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
実施形態に係る固体撮像装置は、複数の光電変換素子と、電界効果トランジスタと、トレンチと、Ｐ型の不純物拡散領域とを備える。複数の光電変換素子は、半導体層に２次元に配列される。電界効果トランジスタは、前記半導体層における表面側にＮ型のソースおよびドレインを有する。トレンチは、前記半導体層の表裏を貫通して各前記光電変換素子を囲み、前記半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、前記所定深さ位置よりも深い位置では幅が拡大しない。Ｐ型の不純物拡散領域は、前記トレンチの側面内に設けられ、前記半導体層の表面から前記所定深さ位置までの部位におけるＰ型の不純物濃度が、前記所定深さ位置よりも深い部位におけるＰ型の不純物濃度よりも低い。
以下に添付図面を参照して、実施形態にかかる固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
図１は、第１の実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
後段処理部１２は、ＩＳＰ（Image Signal Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の受光面とは逆側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである場合について説明する。
イメージセンサ２０は、アナログ回路中心に構成される周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。
複数の光電変換素子は、光電変換素子が設けられる半導体層の表面から裏面へ向けて半導体層の深さ方向へ延伸するＦＤＴＩ（Front Deep Trench Isolation）によって素子分離される。
本実施形態のＦＤＴＩは、トレンチの幅が、半導体層の表面から所定の深さ位置へ向かうにつれて拡大し、所定の深さ位置から半導体層の裏面へ向かうにつれて幅が拡大しない形状、具体的には、半導体層の裏面へ向かって幅が略一定もしくはテーパー状に縮小する形状となっており、これによって製造工程の簡略化を可能としている。かかるＦＤＴＩを備える画素アレイ２３の詳細については、図３を参照して後述する。
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８に接続されており、これら垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８の動作のタイミング制御を行う。
垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
信号処理回路２１は、デジタル回路中心に構成され、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行い、信号処理後の画素信号を画像信号として後段処理部１２へ出力する処理部である。かかる信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
次に、図３を参照して、第１の実施形態に係る画素アレイ２３の断面構造について説明する。図３は、第１の実施形態に係る画素アレイ２３の模式的な断面を示す説明図である。なお、図３には、画素アレイ２３のうち、撮像画像の１画素に対応する部分の模式的な断面を示している。
図３に示すように、画素アレイ２３は、光が入射する側（ここでは、下側）から順に積層されるマイクロレンズ３１、カラーフィルタ３２、反射防止膜３３、半導体層３４、絶縁層３５、および支持基板３６を備える。
マイクロレンズ３１は、入射する光を半導体層３４に設けられる光電変換素子ＰＤへ集光する平凸レンズである。カラーフィルタ３２は、入射する光のうち、赤色光、緑色光、および青色光のいずれか一色の光を選択的に透過させる。また、反射防止膜３３は、例えば、窒化シリコンによって形成され、入射する光の反射を防止する。
半導体層３４は、例えば、シリコンのエピタキシャル層である。かかる半導体層３４には、ＦＤＴＩ４１が設けられる。ＦＤＴＩ４１は、半導体層３４の表裏を貫通して半導体層３４を平面視格子状に区画するトレンチの内部に、例えば、酸化シリコン等の絶縁材料によって形成される絶縁部４０を備える。
ここで、本実施形態のＦＤＴＩ４１のトレンチは、半導体層３４の表面から所定深さ位置へ向かうにつれて幅が拡大し、所定深さ位置よりも深い位置では幅が拡大しない形状である。
具体的には、トレンチは、半導体層３４における所定深さ位置から半導体層３４の表面に向かうにつれて幅が線形テーパー状に縮小し、半導体層３４における所定深さ位置から半導体層３４の裏面へ向かって幅が略一定もしくは、向かうにつれて幅が線形テーパー状に縮小する形状である。
かかるＦＤＴＩ４１の側面内には、例えば、ボロンなどのＰ型の不純物がドープされたＰ型の不純物拡散領域が設けられる。具体的には、半導体層３４には、ＦＤＴＩ４１の側面のうち、半導体層３４の表面から所定深さ位置までの部位の内部にＰ型の不純物濃度が比較的低いＰ型の不純物拡散領域（以下、「低濃度Ｐ型領域４１ａ」と記載する）が設けられる。
一方、半導体層３４には、ＦＤＴＩ４１の側面のうち、内部に低濃度Ｐ型領域４１ａが設けられる部位以外の側面の内部にＰ型の不純物濃度が比較的高いＰ型の不純物拡散領域（以下、「高濃度Ｐ型領域４１ｂ」と記載する）が設けられる。
また、半導体層３４は、裏面側に光電変換素子ＰＤを備える。かかる光電変換素子ＰＤは、半導体層３４の裏面側に設けられ、リンなどのＮ型の不純物が比較的高濃度にドープされたＮ型の半導体領域４２と、高濃度Ｐ型領域４１ｂとのＰＮ接合によって形成されるフォトダイオードである。
また、半導体層３４は、表層側に設けられるＰ型の不純物が比較的低濃度にドープされたシリコンのエピタキシャル層４３と、エピタキシャル層４３内に設けられるＰ型のウェル４４とを備える。エピタキシャル層４３には、転送トランジスタの埋め込みゲート４５が埋設される。
また、埋め込みゲート４５とエピタキシャル層４３との間には、ゲート絶縁膜４６が設けられる。なお、エピタキシャル層４３における埋め込みゲート４５が埋設されるトレンチの側面内部には、例えば、ボロンなどのＰ型の不純物がドープされたＰ型の半導体領域４７が設けられる。
また、Ｐ型のウェル４４の表層には、リセットトランジスタのソースとなるフローティングディフュージョン４８と、リセットトランジスタのドレイン４９とが設けられる。これらフローティングディフュージョン４８およびドレイン４９は、例えば、リンなどのＮ型の不純物が比較的高濃度にドープされた領域である。
また、フローティングディフュージョン４８と、リセットトランジスタのドレイン４９との間におけるＰ型のウェル４４の表面には、ゲート絶縁膜５０を介して、リセットゲート５１が設けられる。かかるリセットゲート５１および埋め込みゲート４５の上部は、絶縁層３５の内部に設けられる。
かかる画素アレイ２３は、マイクロレンズ３１から入射する光を光電変換素子ＰＤによって受光量に応じた信号電荷へ光電変換してＮ型の半導体領域４２に蓄積する。その後、画素アレイ２３は、埋め込みゲート４５に所定の電圧が印加される場合に、Ｎ型の半導体領域４２からフローティングディフュージョン４８へ信号電荷を転送する。
そして、画素アレイ２３は、フローティングディフュージョン４８に保持される信号電荷に応じた電圧を増幅し、画素信号として周辺回路２２（図２参照）へ出力する。また、画素アレイ２３は、リセットゲート５１に所定の電圧が印加される場合に、フローティングディフュージョン４８に保持した信号電荷をドレイン４９へ排出して、フローティングディフュージョン４８の電位を基準電位にリセットする。
ここで、画素アレイ２３は、ＦＤＴＩ４１用のトレンチを形成する場合に、トレンチの側面に結晶欠陥が生じて自由電子が発生することがあるが、光電変換素子ＰＤ近傍のトレンチの側面内に設けられる高濃度Ｐ型領域４１ｂによって自由電子を捕捉する。
本実施形態のＦＤＴＩ４１用のトレンチの所定深さは、例えば、光電変換素子ＰＤのＰＮ接合を形成するＮ型の半導体領域４２の位置よりも浅く設定されており、これにより、画素アレイ２３は、トレンチ側面の結晶欠陥に起因した暗電流の発生を抑制することができる。
また、画素アレイ２３は、リセットトランジスタのドレイン４９とＦＤＴＩ４１用のトレンチの側面内に設けられるＰ型の不純物拡散領域とが近接しているが、本実施形態のＦＤＴＩ４１用のトレンチの所定深さは、例えば、リセットトランジスタのソースやドレイン４９よりも深く設定されている。これにより、リセットトランジスタのドレイン４９と近接するＰ型の不純物拡散領域は、低濃度Ｐ型領域４１ａであるため、ジャンクションリークを抑制可能である。
このように、ＦＤＴＩ４１用のトレンチの側面に沿って、上部に低濃度Ｐ型領域４１ａを形成し、下部に高濃度Ｐ型領域４１ｂを形成する場合、一般的には、一方の側面につき複数回のイオン注入が必要である。
例えば、まず、１回目のイオン注入で、トレンチの側面全体に斜め方向からＰ型の不純物を比較的高濃度に注入してトレンチの側面全体に高濃度Ｐ型領域を形成する。その後、２回目のイオン注入で、トレンチの上部へ斜め方向からＮ型の不純物注入してトレンチの上部に低濃度Ｐ型領域４１ａを形成する。
これにより、トレンチの側面に沿って、上部に低濃度Ｐ型領域４１ａを形成し、下部に高濃度Ｐ型領域４１ｂを形成することができる。しかし、複数回のイオン注入を行うと、製造工程が煩雑になり好ましくない。
しかも、前述したように、ＦＤＴＩは、半導体層３４を平面視格子状に区画するため、格子状に形成されたトレンチへ斜め方向からＮ型の不純物をイオン注入すると、トレンチの交差点では、交差点以外の部分よりもトレンチの深い位置まで不純物が注入される。
具体的には、トレンチの幅は、交差点の方が交差点以外よりも広いため、イオン注入の間口が大きくなり、トレンチの交差点では、交差点以外の部分よりもトレンチの深い位置まで不純物が注入される。このように、トレンチの深い位置までＮ型の不純物がイオン注入されると、光電変換素子ＰＤの近傍までＰ型の不純物濃度が低下してしまい、暗電流の抑制効果が低減される。
そこで、本実施形態では、ＦＤＴＩ４１用のトレンチを、半導体層３４の表面から所定深さ位置まで逆テーパー状とし、所定深さ位置よりも深い位置では、略垂直もしくは順テーパー状とすることで、イオン注入の回数を低減するとともに、低濃度Ｐ型領域４１ａの深さを均一化した。
次に、図４を参照して、かかるＦＤＴＩ４１用のトレンチの形状と、その形状による作用効果について説明する。図４は、第１の実施形態に係るＦＤＴＩ４１用のトレンチの説明図である。なお、図４には、半導体層３４に形成したＦＤＩＴ４１用のトレンチ部分を拡大して示している。
図４に示すように、本実施形態のトレンチは、トレンチの上面から所定深さ位置（ここでは、深さＢの位置）へ向かうにつれて、幅が線形テーパー状に拡大する。また、トレンチは、所定深さ位置（ここでは、深さＢの位置）からトレンチの底面の深さ位置（ここでは、深さＢ＋Ｃの位置）へ向かって幅が略一定もしくは、向かうにつれて、幅が線形テーパー状に縮小する。
かかるトレンチの側面へ斜め上方向からＰ型の不純物をイオン注入した場合、図４に一点鎖線矢印で示すように、深さＢよりも浅い部分の側面には、角度γで不純物がイオン注入される。一方、深さＢよりも深い部分の側面には、角度γよりも大きな角度δで不純物がイオン注入される。
このため、深さＢよりも浅い部分の側面には、深さＢよりも深い部分の側面よりも少ない量のＰ型の不純物がイオン注入される。これにより、本実施形態のトレンチによれば、１回のイオン注入によって、深さＢよりも浅い部分の側面内に、低濃度Ｐ型領域４１ａを形成し、同時に深さＢよりも深い部分の側面内に、高濃度Ｐ型領域４１ｂを形成することができる。
したがって、本実施形態によれば、低濃度Ｐ型領域４１ａおよび高濃度Ｐ型領域４１ｂの形成に要するイオン注入の回数を低減することによって、固体撮像装置１４の製造工程を簡略化することができる。
ここで、低濃度Ｐ型領域４１ａおよび高濃度Ｐ型領域４１ｂにおけるＰ型の不純物濃度は、トレンチの寸法、トレンチのテーパー角度、トレンチへ照射するイオンビームのチルト角度によって決まる。
そこで、図４に示す形状のトレンチの構造で、トレンチのテーパー角度およびイオンビームのチルト角度を変化させ、低濃度Ｐ型領域４１ａおよび高濃度Ｐ型領域４１ｂのＰ型の不純物濃度が所望の濃度になるか否かをシミュレーションした結果について説明する。
図５および図６は、第１の実施形態に係るＦＤＴＩ４１用のトレンチのシミュレーション結果を示す説明図である。シミュレーションでは、上面の幅が０．１６μｍ、深さが１．５μｍ、上面から深さ０．２μｍまでが逆テーパー形状、深さ０．２μｍ〜１．５μｍまでが順テーパー形状のトレンチを使用して、トレンチのテーパー角度およびイオンビームのチルト角度を変化させた。
具体的には、トレンチの深さ方向に対するイオンビームのチルト角度を５°〜７°の範囲で変化させた。また、トレンチの上面とトレンチ上部の逆テーパー部とのなすテーパー角度αを８３．７°〜８５．７°の範囲で変化させ、トレンチの底面と下部の順テーパー部とのなすテーパー角度βを８８°〜９０°の範囲で変化させた。
その結果、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度は、トレンチ下部の高濃度Ｐ型領域４１ｂのＰ型の不純物濃度の０．２１倍〜０．５０倍であった。ここで、トレンチ下部の高濃度Ｐ型領域４１ｂは、Ｐ型の不純物濃度が１Ｅ１８［atoms／cm3]以上であれば、暗電流の低減効果を奏する。
そこで、トレンチ下部の高濃度Ｐ型領域４１ｂのＰ型の不純物濃度を１Ｅ１８［atoms／cm3]とすると、上記した寸法のトレンチでは、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度は、２Ｅ１７［atoms／cm3]〜５Ｅ１７［atoms／cm3]となる。
そこで、かかるトレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度範囲について、図５に示す条件で、リセットトランジスタのソースまたはドレイン４９とトレンチ上部の低濃度Ｐ型領域４１ａとの接合面における耐圧性を検証した。
ここでは、リセットトランジスタのソース（フローティングディフュージョン４８）およびドレイン４９のＮ型の不純物濃度を１Ｅ２０［atoms／cm3]とする。そして、リセットトランジスタのソースまたはドレインと、トレンチ上部の低濃度Ｐ型領域４１ａを接合させて、電源電圧である２．８［Ｖ］のバイアスを印加する。
その結果、図５に示すように、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度が２Ｅ１７［atoms／cm3]の場合の電界強度は、４．８５Ｅ５［Ｖ／ｃｍ］となった。また、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度が５Ｅ１７［atoms／cm3]の場合の電界強度は、７．６８［Ｖ／ｃｍ］となった。
この結果を図６に示す低濃度側のドーピング濃度と、接合面における降伏電界強度との関係を示すグラフに当てはめてみると、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度が２Ｅ１７［atoms／cm3]の場合、電界強度は降伏電界強度を超えていない。
また、トレンチ上部の低濃度Ｐ型領域４１ａのＰ型の不純物濃度が５Ｅ１７［atoms／cm3]の場合も、電界強度は降伏電界強度を超えていない。これにより、図４に示す形状のトレンチの構造によれば、リセットトランジスタでジャンクションリークが発生しないことが分かる。つまり、図４に示す形状のトレンチの構造によれば、低濃度Ｐ型領域４１ａおよび高濃度Ｐ型領域４１ｂのＰ型の不純物濃度を所望の濃度にすることができる。
なお、上記したシミュレーションから、トレンチの底面と下部の順テーパー部とのテーパー角度βが９０°でもよいことがわかる。つまり、トレンチの上面から所定深さ位置よりも深い部位は、必ずしも順テーパー状でなくてもよく、逆テーパー状でなければ、深さによらず均一の幅であってもよいことがわかる。
次に、図７〜図９を参照して、第１の実施形態に係る画素アレイ２３の製造方法について説明する。図７〜図９は、第１の実施形態に係る画素アレイ２３の製造工程を示す断面説明図である。なお、ここでは、画素アレイ２３の図３に示す部分の製造工程について説明する。
画素アレイ２３を製造する場合には、まず、図７の（ａ）に示すように、例えば、シリコンウェハなどの半導体基板１００上に、ボロンなどのＰ型の不純物が比較的低濃度にドープされたシリコンのエピタキシャル層４３が形成された基板を用意する。
そして、エピタキシャル層４３の表面に、例えば、窒化シリコンによってハードマスク７０を形成し、ハードマスク７０上にレジスト７１を堆積させる。その後、フォトリソグラフィーによってレジスト７１をパターニングすることにより、ＦＤＴＩ４１の形成位置上のレジスト７１を選択的に除去し、レジスト７１をマスクとして使用したＲＩＥ（Reactive Ion Etching）を行う。
これにより、図７の（ｂ）に示すように、レジスト７１が除去されている部分のハードマスク７０を選択的に除去することによって、ハードマスク７０のパターニングを行う。続いて、図７の（ｃ）に示すように、レジスト７１を除去した後、ハードマスク７０をマスクとして使用したＲＩＥを行うことによって、ＦＤＴＩ４１用のトレンチを形成する。
ここでは、まず、半導体層であるエピタキシャル層４３の表面から所定深さ位置まで達する第１トレンチ８０を形成する。このとき、エピタキシャル層４３の表面における第１トレンチ８０の形成位置に対して、斜め方向に異方性エッチングを行って、エピタキシャル層４３の表面から所定深さ位置へ向かうにつれて幅が拡大する第１トレンチ８０を形成する。
より具体的には、例えば、基板を前後左右に傾けた状態で計４回の異方性ＲＩＥを行うことによって、エピタキシャル層４３における所定深さ位置からエピタキシャル層４３の表面へ向かうにつれて幅が線形テーパー状に縮小する第１トレンチ８０を形成する。
なお、第１トレンチ８０の形成方法は、これに限定されるものではない。例えば、フッ化水素や酸素など混合ガスをエッチングガスとして使用する場合、エッチングガスの混合比や流量および加速電圧などを調整することによって、図７の（ｃ）に示す形状の第１トレンチ８０を形成してもよい。
その後、第１トレンチ８０の底面に対して、エピタキシャル層４３の深さ方向に異方性エッチングを行うことによって、エピタキシャル層４３における所定深さ位置よりも深い位置では幅が拡大しない第２トレンチ８１を形成する。
なお、図７の（ｄ）には、エピタキシャル層４３における所定深さ位置からエピタキシャル層４３の裏面へ向かうにつれて幅が線形テーパー状に縮小する第２トレンチ８１を示したが、第２トレンチ８１の幅は、深さによらず均一であってもよい。
その後、第１トレンチ８０および第２トレンチ８１の内部へ、例えば、ボロンなどのＰ型の不純物を斜め方向からイオン注入する。ここで、図８の（ａ）に示すように、第１トレンチ８０は、エピタキシャル層４３の表面へ向けて幅がテーパー状に縮小し、第２トレンチ８１は、エピタキシャル層４３の裏面へ向けて幅がテーパー状に縮小している。
このため、第１トレンチ８０の側面に対するＰ型の不純物の入射角は、第２トレンチ８１の側面に対するＰ型の不純物の入射角よりも小さくなる。これにより、第１トレンチ８０の側面にイオン注入されるＰ型の不純物濃度が、第２トレンチ８１の側面にイオン注入されるＰ型の不純物濃度よりも低くなる。
したがって、上記した１回のイオン注入を行った後に、アニール処理を行うことにより、同時に、第１トレンチ８０の側面内に低濃度Ｐ型領域４１ａと、第２トレンチ８１の側面内に高濃度Ｐ型領域４１ｂを形成することができる。
このように、本実施形態では、トレンチの一方の側面につき、１回のイオン注入によって、低濃度Ｐ型領域４１ａと、高濃度Ｐ型領域４１ｂとを同時に形成することができる。したがって、本実施形態によれば、トレンチの一方の側面につき、複数回のイオン注入を行う場合に比べて、画素アレイ２３の製造工程を簡略化することができる。
続いて、図８の（ｂ）に示すように、ハードマスク７０を除去した後、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、エピタキシャル層４３の表面に、酸化シリコン層４０ａを積層する。その後、図８の（ｃ）に示すように、エピタキシャル層４３の表面から不要な酸化シリコン層４０ａを除去する。これにより、第１トレンチ８０および第２トレンチ８１の内部に酸化シリコンが充填された絶縁部４０が形成される。
続いて、図８の（ｄ）に示すように、エピタキシャル層４３の裏面側内部へ、例えば、リンなどのＮ型の不純物をイオン注入し、アニール処理を行うことによって、Ｎ型の半導体領域４２を形成する。これにより、Ｎ型の半導体領域４２と高濃度Ｐ型領域４１ｂとのＰＮ接合による光電変換素子ＰＤが形成される。
さらに、エピタキシャル層４３の表層におけるリセットトランジスタの形成位置に、例えば、ボロンなどのＰ型の不純物をイオン注入し、アニール処理を行うことによって、Ｐ型のウェル４４を形成する。
続いて、図９の（ａ）に示すように、エピタキシャル層４３の表層に、転送トランジスタの埋め込みゲート４５、フローティングディフュージョン４８、リセットトランジスタのドレイン４９、およびリセットゲート５１を形成する。
ここでは、まず、エピタキシャル層４３の表層における埋め込みゲート４５の形成位置にトレンチを形成し、トレンチの内部へ、例えば、ボロンなどのＰ型の不純物をイオン注入してアニール処理を行う。これにより、トレンチの側面の内側に、Ｐ型の半導体領域４７が形成される。
続いて、Ｐ型の半導体領域４７が形成されたトレンチの内周面、およびＰ型のウェル４４表面を含むエピタキシャル層４３の表面に、酸化シリコン膜を成膜した後、ポリシリコン層を積層する。
その後、ポリシリコン層および酸化シリコン膜をパターニングして、Ｐ型のウェル４４表面を含むエピタキシャル層４３の表面から不要な部分のポリシリコンおよび酸化シリコン膜を除去する。これにより、埋め込みゲート４５、リセットゲート５１、ゲート絶縁膜４６，５０が形成される。
その後、Ｐ型のウェル４４の表層におけるリセットゲート５１を挟んだ両側に、例えば、リンなどのＰ型の不純物をイオン注入してアニール処理を行うことにより、フローティングディフュージョン４８と、リセットトランジスタのドレイン４９を形成する。
続いて、図９の（ｂ）に示すように、Ｐ型のウェル４４表面を含むエピタキシャル層４３上に、例えば、ＴＥＯＳ（テトラエトキシシラン）を積層して絶縁層３５を形成し、絶縁層３５上に支持基板３６を貼合する。かかる支持基板３６は、例えば、シリコンウェハである。
続いて、支持基板３６を支持し、ＣＭＰ（Chemical Mechanical Polishing）によって、半導体基板１００を裏面側から研削および研磨することによって、図９の（ｃ）に示すように、光電変換素子ＰＤの受光面となるＮ型の半導体領域４２の裏面を露出させる。最後に、Ｎ型の半導体領域４２の裏面側に反射防止膜３３、カラーフィルタ３２、およびマイクロレンズ３１を順次形成することによって、図３に示す画素アレイ２３が完成する。
上述したように、第１の実施形態に係る固体撮像装置は、光電変換素子間を素子分離するＦＤＴＩと、ＦＤＴＩの側面に設けられる不純物拡散層とを備える。ＦＤＴＩは、半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、所定深さ位置よりも深い位置では幅が拡大しないトレンチを備える。
また、不純物拡散層は、トレンチの側面内に設けられ、半導体層の表面から所定深さ位置までの部位における不純物濃度が、所定深さ位置よりも深い部位における不純物濃度よりも低い。これにより、第１の実施形態に係る固体撮像装置は、不純物拡散層の形成に要する不純物のイオン注入回数を低減することによって、製造工程を簡略することができる。
（第２の実施形態）
次に、図１０を参照して、第２の実施形態に係る固体撮像装置について説明する。第２の実施形態に係る固体撮像装置は、画素アレイにおけるＦＤＴＩの構成が異なる点を除き、第１の実施形態に係る固体撮像装置１４と同様の構成である。このため、ここでは、第２の実施形態に係る画素アレイ２３ａについて説明する。
次に、図１０を参照して、第２の実施形態に係る固体撮像装置について説明する。第２の実施形態に係る固体撮像装置は、画素アレイにおけるＦＤＴＩの構成が異なる点を除き、第１の実施形態に係る固体撮像装置１４と同様の構成である。このため、ここでは、第２の実施形態に係る画素アレイ２３ａについて説明する。
図１０は、第２の実施形態に係る画素アレイ２３ａの模式的な断面を示す説明図である。なお、ここでは、図１０に示す構成要素のうち、図３に示す構成要素と同一の構成要素については、図３に示す符号と同一の符号を付することにより、その説明を省略する。
図１０に示すように、画素アレイ２３ａは、ＦＤＴＩ４１ａのトレンチ内に設けられる絶縁部４０ｂは、内部にＦＤＴＩ４１ａのトレンチの深さ方向へ延伸するスリット状の空隙９を備える点が図３に示す画素アレイ２３とは異なる。
これにより、画素アレイ２３ａは、絶縁部４０ｂの材料である酸化シリコンと、空隙９内の空気との屈折率の差によって、光電変換素子ＰＤへ斜め方向から入射する光が絶縁部４０ｂと空隙９との界面で全反射し易くなる。したがって、画素アレイ２３ａによれば、光電変換素子ＰＤへ斜め方向から入射する光が隣設される光電変換素子ＰＤへ侵入することによって発生する光学的混色の発生を抑制することができる。
次に、かかる画素アレイ２３ａの製造方法について説明する。図１１は、第２の実施形態に係る画素アレイ２３ａの製造工程を示す説明図である。画素アレイ２３ａを製造する場合には、図７に示す工程と略同一の製造工程によって、半導体基板１００上にエピタキシャル層４３が形成された基板に、ＦＤＴＩ４１ａ用のトレンチを形成する。
つまり、エピタキシャル層４３の表面から所定深さ位置へ向かうにつれて幅が線形テーパー状に拡大し、所定深さ位置からエピタキシャル層４３の裏面へ向かうにつれて幅が線形テーパー状に縮小するトレンチを形成する。ただし、ＦＤＴＩ４１ａ用のトレンチは、エピタキシャル層４３の表面における幅が第１の実施形態の場合よりも狭い点が第１の実施形態とは異なる。
続いて、第１の実施形態と同様に、ＦＤＴＩ４１ａ用のトレンチへ片側の側面について１回ずつ斜め方向からＰ型の不純物をイオン注入してアニール処理を行う。これにより、図１１の（ａ）に示すように、トレンチ８２の側面内に、低濃度Ｐ型領域４１ａおよび高濃度Ｐ型領域４１ｂを同時に形成する。
続いて、図１１の（ｂ）に示すように、エピタキシャル層４３の表面にＣＶＤによって、酸化シリコン層４０ａを積層する。その後、酸化シリコン層４０ａの積層を継続すると、ＦＤＴＩ４１ａ用のトレンチ８２における上端の幅が狭いため、図１１（ｃ）に示すように、トレンチ８２の内部に酸化シリコンが充填される前に、トレンチ８２の上端が閉塞され、絶縁部４０ｂ内にスリット状の空隙９が形成される。
続いて、図１１の（ｄ）に示すように、エピタキシャル層４３上の不要な酸化シリコン層４０ａを除去する。その後、第１の実施形態と同様に、図８の（ｄ）に示す工程以降の工程を行うことにより、画素アレイ２３ａが完成する。このように、第２の実施形態によれば、ＦＤＴＩ４１ａ用のトレンチ８２の上端の幅を狭めるだけで、光学的混色抑制能力の高い画素アレイ２３ａを製造することができる。
上述したように、第２の実施形態に係る固体撮像装置は、光電変換素子の電荷蓄積領域であるＮ型の半導体領域の深さ位置におけるＦＤＴＩの内部に、トレンチの深さ方向へ延伸するスリット状の空隙を備える。これにより、第２の実施形態に係る固体撮像装置は、ＦＤＴＩとスリット状の空隙との屈折率の差によって、光学的混色を抑制することができる。
（第３の実施形態）
次に、図１２を参照して、第３の実施形態に係る固体撮像装置について説明する。第３の実施形態に係る固体撮像装置は、画素アレイにおけるＦＤＴＩの構成が異なる点を除き、第１の実施形態に係る固体撮像装置１４と同様の構成である。このため、ここでは、第３の実施形態に係る画素アレイ２３ｂについて説明する。
次に、図１２を参照して、第３の実施形態に係る固体撮像装置について説明する。第３の実施形態に係る固体撮像装置は、画素アレイにおけるＦＤＴＩの構成が異なる点を除き、第１の実施形態に係る固体撮像装置１４と同様の構成である。このため、ここでは、第３の実施形態に係る画素アレイ２３ｂについて説明する。
図１２は、第３の実施形態に係る画素アレイ２３ｂの模式的な断面を示す説明図である。なお、ここでは、図１２に示す構成要素のうち、図３に示す構成要素と同一の構成要素については、図３に示す符号と同一の符号を付することにより、その説明を省略する。
図１２に示すように、第３の実施形態に係る画素アレイ２３ｂは、ＦＤＴＩ４１ｂのトレンチにおけるエピタキシャル層４３の表面から所定深さ位置までの部位が放物線テーパー状である点が図３に示すものとは、構成が異なる。
かかる画素アレイ２３ｂのＦＤＴＩ４１ｂ用のトレンチは、上部部分の両側面が１回のエッチングによって、放物線テーパー状に形成される。つまり、第３の実施形態によれば、ＦＤＴＩ４１ｂ用のトレンチを、１回のエッチングによって、エピタキシャル層４３における所定の深さ位置から表面へ向かうにつれて幅が放物線テーパー状に縮小する形状にすることができる。
図１３は、第３の実施形態に係る画素アレイ２３ｂの製造工程を示す断面説明図である。なお、図１３には、第３の実施形態に係るＦＤＴＩ４１ｂ用のトレンチの形成工程を示している。図１３の（ａ）に示すように、第３の実施形態に係るＦＤＴＩ４１ｂ用のトレンチを形成する場合、まず、トレンチの形成位置が選択的に除去されたハードマスク７０をエピタキシャル層４３上に形成する。
そして、ハードマスク７０をマスクとして使用し、エピタキシャル層４３に対してドライまたはウェットの等方性エッチングを行う。これにより、第１トレンチ８０ａが断面視樽形に浸食され、エピタキシャル層４３における所定の深さ位置から表面へ向かうにつれて幅が放物線テーパー状に縮小する第１トレンチ８０ａを形成することができる。
続いて、図１３の（ｂ）に示すように、第１トレンチ８０ａの底面に対して、エピタキシャル層４３の厚さ方向へ異方性エッチングを行うことにより、第１トレンチ８０ａに連続する第２トレンチ８１を形成する。かかる第２トレンチ８１は、図７の（ｄ）に示す第２トレンチ８１と同様の形状となる。その後は、第１の実施形態に係る画素アレイ２３と同様に、図８に示す製造工程以降の工程を行うことで、図１２に示す画素アレイ２３ｂが完成する。
上述したように、第３の実施形態に係る画素アレイ２３ｂは、ＦＤＴＩ４１ｂのトレンチにおけるエピタキシャル層４３の表面から所定深さ位置までの部位が放物線テーパー状である。
このため、第３の実施形態によれば、ＦＤＴＩ４１ｂ用のトレンチを、１回のエッチングによって、エピタキシャル層４３における所定の深さ位置から表面へ向かうにつれて幅が放物線テーパー状に縮小する形状にすることができ、製造工程をさらに簡略化することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ デジタルカメラ
９ 空隙
１１ カメラモジュール
１２ 後段処理部
１３ 撮像光学系
１４ 固体撮像装置
１６ 記憶部
１７ 表示部
２０ イメージセンサ
２１ 信号処理回路
２２ 周辺回路
２３，２３ａ，２３ｂ 画素アレイ
２４ 垂直シフトレジスタ
２５ タイミング制御部
２８ ラインメモリ
３１ マイクロレンズ
３２ カラーフィルタ
３３ 反射防止膜
３４ 半導体層
３５ 絶縁層
３６ 支持基板
４０ 絶縁部
４０ａ 酸化シリコン層
４０ｂ 絶縁部
４１ａ 低濃度Ｐ型領域
４１ｂ 高濃度Ｐ型領域
４２ Ｎ型の半導体領域
４３ エピタキシャル層
４４ Ｐ型のウェル
４５ 埋め込みゲート
４６，５０ ゲート絶縁膜
４７ Ｐ型の半導体領域
４８ フローティングディフュージョン
４９ ドレイン
５１ リセットゲート
７０ ハードマスク
７１ レジスト
８０，８０Ａ 第１トレンチ
８１ 第２トレンチ
８２ トレンチ
１００ 半導体基板
９ 空隙
１１ カメラモジュール
１２ 後段処理部
１３ 撮像光学系
１４ 固体撮像装置
１６ 記憶部
１７ 表示部
２０ イメージセンサ
２１ 信号処理回路
２２ 周辺回路
２３，２３ａ，２３ｂ 画素アレイ
２４ 垂直シフトレジスタ
２５ タイミング制御部
２８ ラインメモリ
３１ マイクロレンズ
３２ カラーフィルタ
３３ 反射防止膜
３４ 半導体層
３５ 絶縁層
３６ 支持基板
４０ 絶縁部
４０ａ 酸化シリコン層
４０ｂ 絶縁部
４１ａ 低濃度Ｐ型領域
４１ｂ 高濃度Ｐ型領域
４２ Ｎ型の半導体領域
４３ エピタキシャル層
４４ Ｐ型のウェル
４５ 埋め込みゲート
４６，５０ ゲート絶縁膜
４７ Ｐ型の半導体領域
４８ フローティングディフュージョン
４９ ドレイン
５１ リセットゲート
７０ ハードマスク
７１ レジスト
８０，８０Ａ 第１トレンチ
８１ 第２トレンチ
８２ トレンチ
１００ 半導体基板
Claims (5)
- 半導体層に２次元に配列される複数の光電変換素子と、
前記半導体層における表面側にＮ型のソースおよびドレインを有する電界効果トランジスタと、
前記半導体層の表裏を貫通して各前記光電変換素子を囲み、前記半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、前記所定深さ位置よりも深い位置では幅が拡大しないトレンチと、
前記トレンチの側面内に設けられ、前記半導体層の表面から前記所定深さ位置までの部位におけるＰ型の不純物濃度が、前記所定深さ位置よりも深い部位におけるＰ型の不純物濃度よりも低いＰ型の不純物拡散領域と
を備える固体撮像装置。 - 前記所定深さ位置は、
前記半導体層における前記電界効果トランジスタのソースドレインよりも深く、前記光電変換素子の電荷蓄積領域よりも浅い深さ位置である
請求項１に記載の固体撮像装置。 - 前記トレンチの内部に絶縁部を備え、
前記絶縁部は、
前記トレンチの深さ方向へ延伸するスリット状の空隙を内部に備える
請求項１または請求項２に記載の固体撮像装置。 - 半導体層を格子状に区画し、前記半導体層の表面から所定深さ位置へ向かうにつれて幅が拡大し、前記所定深さ位置よりも深い位置では幅が拡大しないトレンチを形成し、
前記トレンチへ向けて所定のチルト角でＰ型の不純物をイオン注入してアニール処理を行い、
前記トレンチによって区画された前記半導体層における表面側の表層に、電界効果トランジスタのＮ型のソースおよびドレインを形成し、
前記トレンチによって区画された前記半導体層における表層よりも深い位置にＮ型の不純物拡散領域を形成して光電変換素子を形成する
固体撮像装置の製造方法。 - 前記半導体層の表面における前記トレンチの形成位置に対して、等方性エッチングまたは斜め方向に異方性エッチングを行って、前記半導体層の表面から前記所定深さ位置へ向かうにつれて幅が拡大する第１トレンチを形成し、
前記第１トレンチの底面に対して、前記半導体層の深さ方向に異方性エッチングを行って、前記半導体層における前記所定深さ位置よりも深い位置では幅が拡大しない第２トレンチを形成する
請求項４に記載の固体撮像装置の製造方法。
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