JP2000012830A - 固体撮像素子及びその製造方法 - Google Patents
固体撮像素子及びその製造方法Info
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- JP2000012830A JP2000012830A JP10180704A JP18070498A JP2000012830A JP 2000012830 A JP2000012830 A JP 2000012830A JP 10180704 A JP10180704 A JP 10180704A JP 18070498 A JP18070498 A JP 18070498A JP 2000012830 A JP2000012830 A JP 2000012830A
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Landscapes
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Abstract
(57)【要約】
【課題】 フォトダイオード面積の縮小によって、三次
元効果のため、蓄積電荷量は面積比から予測した場合の
蓄積電荷量よりも小さくなってしまう。次に、基板にパ
ルス電圧を印加することで電子を基板に排出する場合、
面積比で増加した素子分離領域のため基板シャッターの
パルス電圧は高くなってしまう。蓄積電荷量の確保、基
板シャッターパルス電圧増加の抑制、またはその両者を
同時に満たすことが課題である。 【解決手段】 蓄積電荷量を増加させる場合は、フォト
ダイオードの電荷蓄積領域であるN型層が素子分離領域
等とジャンクションをなす外周付近に、基板シャッター
パルス電圧を抑制する場合は、フォトダイオードのN型
層が素子分離領域となす外周付近から素子分離領域の方
向に向けて、新たにN型不純物の注入される領域を設け
れば良い。二つの領域を兼ねるようにマスクパターンを
用意すれば、蓄積電荷量の増加と基板シャッターパルス
電圧低下を同時に満たすことが出来る。
元効果のため、蓄積電荷量は面積比から予測した場合の
蓄積電荷量よりも小さくなってしまう。次に、基板にパ
ルス電圧を印加することで電子を基板に排出する場合、
面積比で増加した素子分離領域のため基板シャッターの
パルス電圧は高くなってしまう。蓄積電荷量の確保、基
板シャッターパルス電圧増加の抑制、またはその両者を
同時に満たすことが課題である。 【解決手段】 蓄積電荷量を増加させる場合は、フォト
ダイオードの電荷蓄積領域であるN型層が素子分離領域
等とジャンクションをなす外周付近に、基板シャッター
パルス電圧を抑制する場合は、フォトダイオードのN型
層が素子分離領域となす外周付近から素子分離領域の方
向に向けて、新たにN型不純物の注入される領域を設け
れば良い。二つの領域を兼ねるようにマスクパターンを
用意すれば、蓄積電荷量の増加と基板シャッターパルス
電圧低下を同時に満たすことが出来る。
Description
【0001】
【発明の属する技術分野】本発明は固体撮像素子に関す
る。
る。
【0002】
【従来の技術】インターライン型CCDイメージセンサ
等の固体撮像素子は、図34に示すようなフォトダイオ
ードとCCD領域と素子分離領域と電荷読出し領域を有
する構造となっている。図34において、aは画素を上
から見た平面図であり、bはaのA、A´での横断面で
ある。CCD以外の固体撮像素子では、CCD領域はト
ランジスタのドレイン領域となる。これらの固体撮像素
子は、フォトダイオードに入射した光信号を光電変換に
よって電荷の信号に置き換え、蓄積し、その電荷を絶縁
膜越しの転送電極に電圧を印加して読出し、電気信号と
して取り出すものである。そのためフォトダイオードは
光感度が良く、且つ蓄積電荷量が大きいことが望まし
い。次に、これらのフォトダイオードは基板にパルス電
圧を印加することで電子を基板に排出し蓄積電荷量を制
御して、基板シャッターと呼ばれる、露光制御=電子シ
ャッターを行えるようになっている。一般的に、これら
の固体撮像素子では、低価格化のために面積の縮小化が
図られ、一方、高精細度化のために同一面積内での多画
素化が図られている。これらに共通するのは、画素1個
当たりの面積の縮小である。画素を縮小することは、フ
ォトダイオードの面積を縮小することになる。
等の固体撮像素子は、図34に示すようなフォトダイオ
ードとCCD領域と素子分離領域と電荷読出し領域を有
する構造となっている。図34において、aは画素を上
から見た平面図であり、bはaのA、A´での横断面で
ある。CCD以外の固体撮像素子では、CCD領域はト
ランジスタのドレイン領域となる。これらの固体撮像素
子は、フォトダイオードに入射した光信号を光電変換に
よって電荷の信号に置き換え、蓄積し、その電荷を絶縁
膜越しの転送電極に電圧を印加して読出し、電気信号と
して取り出すものである。そのためフォトダイオードは
光感度が良く、且つ蓄積電荷量が大きいことが望まし
い。次に、これらのフォトダイオードは基板にパルス電
圧を印加することで電子を基板に排出し蓄積電荷量を制
御して、基板シャッターと呼ばれる、露光制御=電子シ
ャッターを行えるようになっている。一般的に、これら
の固体撮像素子では、低価格化のために面積の縮小化が
図られ、一方、高精細度化のために同一面積内での多画
素化が図られている。これらに共通するのは、画素1個
当たりの面積の縮小である。画素を縮小することは、フ
ォトダイオードの面積を縮小することになる。
【0003】
【発明が解決しようとする課題】フォトダイオード面積
の縮小によって、幾つかの問題が生じる。面積が小さく
なると、周囲の素子分離領域の影響が大きくなり、フォ
トダイオードを深さ方向の一次元で扱えなくなる。この
いわゆる三次元効果のため、蓄積電荷量は面積比から予
測した場合の蓄積電荷量よりも小さくなってしまう。次
に、基板にパルス電圧を印加することで電子を基板に排
出する場合、面積比で増加した素子分離領域を空乏化さ
せながらフォトダイオードを空乏化させるため、基板シ
ャッターのパルス電圧は高くなってしまう。そこで、フ
ォトダイオードの電荷蓄積領域の不純物濃度を上げて蓄
積電荷量を確保しようとすれば、基板シャッターのパル
ス電圧が高くなりすぎて、携帯用機器が要求する最高印
加電圧を越えたり、消費電力が著しく増大することにな
る。従って、フォトダイオードの蓄積電荷量の増加と基
板シャッターパルス電圧増加抑制を同時に実現するのは
困難となる。
の縮小によって、幾つかの問題が生じる。面積が小さく
なると、周囲の素子分離領域の影響が大きくなり、フォ
トダイオードを深さ方向の一次元で扱えなくなる。この
いわゆる三次元効果のため、蓄積電荷量は面積比から予
測した場合の蓄積電荷量よりも小さくなってしまう。次
に、基板にパルス電圧を印加することで電子を基板に排
出する場合、面積比で増加した素子分離領域を空乏化さ
せながらフォトダイオードを空乏化させるため、基板シ
ャッターのパルス電圧は高くなってしまう。そこで、フ
ォトダイオードの電荷蓄積領域の不純物濃度を上げて蓄
積電荷量を確保しようとすれば、基板シャッターのパル
ス電圧が高くなりすぎて、携帯用機器が要求する最高印
加電圧を越えたり、消費電力が著しく増大することにな
る。従って、フォトダイオードの蓄積電荷量の増加と基
板シャッターパルス電圧増加抑制を同時に実現するのは
困難となる。
【0004】本発明は、前記の問題点を解決するために
なされたものであり、フォトダイオード面積が縮小して
も、蓄積電荷量が確保でき、または基板シャッターのパ
ルス電圧を抑制でき、またはその両者を同時に満たすこ
とができる固体撮像素子及びその製造方法を提供するこ
とを目的とする。
なされたものであり、フォトダイオード面積が縮小して
も、蓄積電荷量が確保でき、または基板シャッターのパ
ルス電圧を抑制でき、またはその両者を同時に満たすこ
とができる固体撮像素子及びその製造方法を提供するこ
とを目的とする。
【0005】
【課題を解決するための手段】本発明は、前記目的を達
成するため、下記に示す固体撮像素子及びその製造方法
を提供する。 (1)第1導電型の半導体基板に、第2導電型からなる
第1の層を形成し、該第1層の上に第1導電型からなる
電荷蓄積領域を形成し、該電荷蓄積領域の上に第2導電
型からなる第2の層を形成し、該第1層と該第2層とに
上下から挟まれた該電荷蓄積領域の周囲のうち、電荷を
読出す部位を除いて、第2導電型からなる素子分離領域
で囲まれてなるフォトダイオードを有する固体撮像素子
において、該電荷蓄積領域外周部に、第1導電型不純物
の注入される領域を有することを特徴とする固体撮像素
子。
成するため、下記に示す固体撮像素子及びその製造方法
を提供する。 (1)第1導電型の半導体基板に、第2導電型からなる
第1の層を形成し、該第1層の上に第1導電型からなる
電荷蓄積領域を形成し、該電荷蓄積領域の上に第2導電
型からなる第2の層を形成し、該第1層と該第2層とに
上下から挟まれた該電荷蓄積領域の周囲のうち、電荷を
読出す部位を除いて、第2導電型からなる素子分離領域
で囲まれてなるフォトダイオードを有する固体撮像素子
において、該電荷蓄積領域外周部に、第1導電型不純物
の注入される領域を有することを特徴とする固体撮像素
子。
【0006】(2)前記電荷蓄積領域外周部のうち、フ
ォトダイオード間に形成された素子分離領域に隣接する
領域の少なくとも一部に第1導電型不純物の注入される
領域を有することを特徴とする(1)の固体撮像素子。
ォトダイオード間に形成された素子分離領域に隣接する
領域の少なくとも一部に第1導電型不純物の注入される
領域を有することを特徴とする(1)の固体撮像素子。
【0007】(3)電荷蓄積領域外周部に、電荷読出し
部位に隣接する領域を除いて、第1導電型不純物の注入
される領域を有することを特徴とする(1)または
(2)の固体撮像素子。
部位に隣接する領域を除いて、第1導電型不純物の注入
される領域を有することを特徴とする(1)または
(2)の固体撮像素子。
【0008】(4)電荷蓄積領域外周部に、電荷読出し
部位とは該電荷蓄積領域を挟んで反対側に位置する素子
分離領域に隣接する領域を除いて、第1導電型不純物の
注入される領域を有することを特徴とする(1)〜
(3)の固体撮像素子。
部位とは該電荷蓄積領域を挟んで反対側に位置する素子
分離領域に隣接する領域を除いて、第1導電型不純物の
注入される領域を有することを特徴とする(1)〜
(3)の固体撮像素子。
【0009】(5)電荷蓄積領域と素子分離領域の形成
するジャンクション面を含まない、該電荷蓄積領域外周
部に、第1導電型不純物の注入される領域を有すること
を特徴とする(1)〜(4)の固体撮像素子。
するジャンクション面を含まない、該電荷蓄積領域外周
部に、第1導電型不純物の注入される領域を有すること
を特徴とする(1)〜(4)の固体撮像素子。
【0010】(6)電荷蓄積領域と素子分離領域の形成
するジャンクション面の少なくとも一部を含む、該電荷
蓄積領域外周部に、第1導電型不純物の注入される領域
を有することを特徴とする(1)〜(4)の固体撮像素
子。
するジャンクション面の少なくとも一部を含む、該電荷
蓄積領域外周部に、第1導電型不純物の注入される領域
を有することを特徴とする(1)〜(4)の固体撮像素
子。
【0011】(7)第1導電型の半導体基板に、第2導
電型からなる第1の層を形成し、該第1層の上に第1導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第2導電型からなる第2の層を形成し、該第1層と
該第2層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第2導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第1導電型不純物の注入
される領域を有することを特徴とする固体撮像素子。
電型からなる第1の層を形成し、該第1層の上に第1導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第2導電型からなる第2の層を形成し、該第1層と
該第2層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第2導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第1導電型不純物の注入
される領域を有することを特徴とする固体撮像素子。
【0012】(8)第1導電型の半導体基板に、第2導
電型からなる第1の層を形成し、該第1層の上に第1導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第2導電型からなる第2の層を形成し、該第1層と
該第2層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第2導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第1導電型不純物の注入
される領域を有することを特徴とすることを特徴とする
(1)〜(6)の固体撮像素子。
電型からなる第1の層を形成し、該第1層の上に第1導
電型からなる電荷蓄積領域を形成し、該電荷蓄積領域の
上に第2導電型からなる第2の層を形成し、該第1層と
該第2層とに上下から挟まれた該電荷蓄積領域の周囲の
うち、電荷を読出す部位を除いて、第2導電型からなる
素子分離領域で囲まれてなるフォトダイオードを有する
固体撮像素子において、該フォトダイオード間の素子分
離領域の一部あるいは全面に、第1導電型不純物の注入
される領域を有することを特徴とすることを特徴とする
(1)〜(6)の固体撮像素子。
【0013】(9)フォトダイオード間の素子分離領域
において、フォトダイオード間の中央付近を除いた領域
に、第1導電型不純物の注入される領域を有することを
特徴とする(7)または(8)の固体撮像素子。
において、フォトダイオード間の中央付近を除いた領域
に、第1導電型不純物の注入される領域を有することを
特徴とする(7)または(8)の固体撮像素子。
【0014】(10)フォトダイオード間の素子分離領
域において、フォトダイオードの電荷蓄積領域と該素子
分離領域の形成するジャンクション面を形成する付近を
除いた領域に、第1導電型不純物の注入される領域を有
することを特徴とする(7)または(8)の固体撮像素
子。
域において、フォトダイオードの電荷蓄積領域と該素子
分離領域の形成するジャンクション面を形成する付近を
除いた領域に、第1導電型不純物の注入される領域を有
することを特徴とする(7)または(8)の固体撮像素
子。
【0015】(11)(8)〜(10)の固体撮像素子
を製造するにあたって、前記電荷蓄積領域外周部への第
1導電型不純物の注入と、前記フォトダイオード間の素
子分離領域の一部あるいは全面への第1導電型不純物の
注入とが、同一の工程で同時に行われることを特徴とす
る固体撮像素子の製造法。
を製造するにあたって、前記電荷蓄積領域外周部への第
1導電型不純物の注入と、前記フォトダイオード間の素
子分離領域の一部あるいは全面への第1導電型不純物の
注入とが、同一の工程で同時に行われることを特徴とす
る固体撮像素子の製造法。
【0016】(12)(1)〜(10)の固体撮像素子
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、第1
導電型不純物をイオン注入して電荷蓄積領域を形成す
る、その直前工程ないし直後工程に、フォトレジストに
よって該電荷蓄積領域形成用とは異なるマスクパターン
を形成して、追加用第1導電型不純物を注入する固体撮
像素子の製造法。
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、第1
導電型不純物をイオン注入して電荷蓄積領域を形成す
る、その直前工程ないし直後工程に、フォトレジストに
よって該電荷蓄積領域形成用とは異なるマスクパターン
を形成して、追加用第1導電型不純物を注入する固体撮
像素子の製造法。
【0017】(13)(1)〜(10)の固体撮像素子
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、後の
工程で形成される電荷蓄積領域よりも先に、追加用第1
導電型不純物を注入した後に、電極を形成する導電体膜
を成長させて、その導電体膜上にフォトレジストによる
マスクを形成して、選択的エッチングによって導電体膜
を開口させ、そのフォトレジストと該導電体をマスクと
して第1導電型不純物を注入することで、電荷蓄積領域
を形成することを特徴とする固体撮像素子の製造法。
を製造するにあたって、画素領域が絶縁膜だけに覆われ
た状態にフォトレジストによるマスクを形成して、後の
工程で形成される電荷蓄積領域よりも先に、追加用第1
導電型不純物を注入した後に、電極を形成する導電体膜
を成長させて、その導電体膜上にフォトレジストによる
マスクを形成して、選択的エッチングによって導電体膜
を開口させ、そのフォトレジストと該導電体をマスクと
して第1導電型不純物を注入することで、電荷蓄積領域
を形成することを特徴とする固体撮像素子の製造法。
【0018】(14)(5)の固体撮像素子を製造する
にあたって、電極を形成する導電体膜を成長させて、そ
の導電体膜上にフォトレジストによるマスクを形成し
て、選択的エッチングによって導電体膜を開口させ、そ
のフォトレジストと該導電体をマスクとして第1導電型
不純物を注入し、その直後工程で、フォトレジストによ
って該電荷蓄積領域形成用とは異なるマスクパターンを
形成して、追加用第1導電型不純物を注入する固体撮像
素子の製造法。
にあたって、電極を形成する導電体膜を成長させて、そ
の導電体膜上にフォトレジストによるマスクを形成し
て、選択的エッチングによって導電体膜を開口させ、そ
のフォトレジストと該導電体をマスクとして第1導電型
不純物を注入し、その直後工程で、フォトレジストによ
って該電荷蓄積領域形成用とは異なるマスクパターンを
形成して、追加用第1導電型不純物を注入する固体撮像
素子の製造法。
【0019】(15)第1導電型不純物の注入条件に対
して、エネルギーで50%から150%の範囲、ドーズ
で10%から300%の範囲で、追加用第1導電型不純
物をイオン注入することを特徴とする(12)〜(1
4)の固体撮像素子の製造法。
して、エネルギーで50%から150%の範囲、ドーズ
で10%から300%の範囲で、追加用第1導電型不純
物をイオン注入することを特徴とする(12)〜(1
4)の固体撮像素子の製造法。
【0020】(16)追加用第1導電型不純物のフォト
レジストマスク形成、イオン注入のプロセスが少なくと
も2回以上行われる(12)〜(15)のいずれか1項
に記載の固体撮像素子の製造法。
レジストマスク形成、イオン注入のプロセスが少なくと
も2回以上行われる(12)〜(15)のいずれか1項
に記載の固体撮像素子の製造法。
【0021】フォトダイオード面積が小さくなると、面
積比よりも電荷量が確保できないのは、フォトダイオー
ド中心付近と周辺では、電荷蓄積領域を構成する不純物
の濃度が異なり、周辺では濃度が薄くなり電荷が蓄積し
難くなるためである。そのためフォトダイオード周辺で
は、むしろ中心付近よりも不純物濃度を高くなければな
らない。従って、電荷蓄積領域が素子分離領域となすジ
ャンクション面の近傍に、電荷蓄積領域と同導電型の不
純物を追加注入する領域を設ければ、蓄積電荷量を増加
できる。
積比よりも電荷量が確保できないのは、フォトダイオー
ド中心付近と周辺では、電荷蓄積領域を構成する不純物
の濃度が異なり、周辺では濃度が薄くなり電荷が蓄積し
難くなるためである。そのためフォトダイオード周辺で
は、むしろ中心付近よりも不純物濃度を高くなければな
らない。従って、電荷蓄積領域が素子分離領域となすジ
ャンクション面の近傍に、電荷蓄積領域と同導電型の不
純物を追加注入する領域を設ければ、蓄積電荷量を増加
できる。
【0022】次に、基板シャッターのパルス電圧が高く
なる理由は、基板からの電気力線が素子分離領域にも到
達し、素子分離領域を空乏化させながらフォトダイオー
ドを空乏化させるので、余分に基板に電圧を印加する必
要がある。従って、基板シャッターのパルス電圧の増大
を抑制するには、素子分離領域の影響を抑えれば良い。
具体的には、素子分離領域の下に反対導電型の不純物を
注入すれば良い。従って、電荷蓄積領域が素子分離領域
となすジャンクション面の近傍から、素子分離領域に向
けて、電荷蓄積領域と同導電型の不純物を追加注入する
領域を設ければ、電子シャッターパルスの電圧増加を抑
制することができる。
なる理由は、基板からの電気力線が素子分離領域にも到
達し、素子分離領域を空乏化させながらフォトダイオー
ドを空乏化させるので、余分に基板に電圧を印加する必
要がある。従って、基板シャッターのパルス電圧の増大
を抑制するには、素子分離領域の影響を抑えれば良い。
具体的には、素子分離領域の下に反対導電型の不純物を
注入すれば良い。従って、電荷蓄積領域が素子分離領域
となすジャンクション面の近傍から、素子分離領域に向
けて、電荷蓄積領域と同導電型の不純物を追加注入する
領域を設ければ、電子シャッターパルスの電圧増加を抑
制することができる。
【0023】前述の通り、フォトダイオードの蓄積電荷
量を稼ぐ場合も基板シャッターのパルス電圧を抑制する
場合も、従来のフォトダイオードの周辺に、電荷蓄積領
域と同導電型の不純物が追加注入される領域を設けてや
れば良いことになる。そこで、蓄積電荷量の増加を図っ
た不純物追加のマスクパターンとシャッターパルス電圧
増加抑制のマスクパターンを用意する、もしくは、フォ
トリソグラフィー工程の増加を抑えるため、二つの領域
を兼ねるようにマスクパターンを用意すれば、蓄積電荷
量の増加と基板シャッターパルス電圧増加の抑制を同時
に満たすことが出来る。
量を稼ぐ場合も基板シャッターのパルス電圧を抑制する
場合も、従来のフォトダイオードの周辺に、電荷蓄積領
域と同導電型の不純物が追加注入される領域を設けてや
れば良いことになる。そこで、蓄積電荷量の増加を図っ
た不純物追加のマスクパターンとシャッターパルス電圧
増加抑制のマスクパターンを用意する、もしくは、フォ
トリソグラフィー工程の増加を抑えるため、二つの領域
を兼ねるようにマスクパターンを用意すれば、蓄積電荷
量の増加と基板シャッターパルス電圧増加の抑制を同時
に満たすことが出来る。
【0024】
【発明の実施の形態】次に、本発明の第1の実施の形態
について図面を参照して詳細に説明する。図1は本発明
の第1の実施例を示す。aは一画素を上から見たもの
で、bはaのA、A´での断面である。上面図aにおい
て、画素は1のフォトダイオード、2のCCD領域、3
の素子分離領域、4の電荷読出し領域からなる。10の
N型不純物追加領域は、1のフォトダイオードと3の素
子分離領域のジャンクションを挟んで両方にまたがって
いる。断面図bにおいて、フォトダイオードは、5のP
+層、6のN型層、7のP型層、8のN型基板からなっ
ている。また、図ではゲート電極をなす導電体膜や、そ
の上の保護膜等の構成物は省略している。フォトダイオ
ードの周囲は3の素子分離領域が囲み、上には9の絶縁
膜が乗っている。10のN型不純物追加領域は、電荷読
出し領域に面した電荷蓄積領域の端及び、電荷蓄積領域
をなす6のN型層が素子分離領域となすジャンクション
面を含み、電荷蓄積領域と素子分離領域の異なる導電領
域にまたがっている。このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧増加の抑
制が行える。
について図面を参照して詳細に説明する。図1は本発明
の第1の実施例を示す。aは一画素を上から見たもの
で、bはaのA、A´での断面である。上面図aにおい
て、画素は1のフォトダイオード、2のCCD領域、3
の素子分離領域、4の電荷読出し領域からなる。10の
N型不純物追加領域は、1のフォトダイオードと3の素
子分離領域のジャンクションを挟んで両方にまたがって
いる。断面図bにおいて、フォトダイオードは、5のP
+層、6のN型層、7のP型層、8のN型基板からなっ
ている。また、図ではゲート電極をなす導電体膜や、そ
の上の保護膜等の構成物は省略している。フォトダイオ
ードの周囲は3の素子分離領域が囲み、上には9の絶縁
膜が乗っている。10のN型不純物追加領域は、電荷読
出し領域に面した電荷蓄積領域の端及び、電荷蓄積領域
をなす6のN型層が素子分離領域となすジャンクション
面を含み、電荷蓄積領域と素子分離領域の異なる導電領
域にまたがっている。このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧増加の抑
制が行える。
【0025】図2は本発明の第2の実施例を示す。第1
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってCCDに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シ
ャッターパルス電圧増加の抑制を行える。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってCCDに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シ
ャッターパルス電圧増加の抑制を行える。
【0026】図3は本発明の第3の実施例を示す。第1
の実施例と異なる点は、10のN型不純物追加領域は、
電荷蓄積領域をなす6のN型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぎ、シャッターパルス電圧増加の抑制を行える。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷蓄積領域をなす6のN型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぎ、シャッターパルス電圧増加の抑制を行える。
【0027】図4は本発明の第4の実施例を示す。第1
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす6のN型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するCCDに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッター
パルス電圧増加の抑制を行える。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす6のN型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するCCDに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッター
パルス電圧増加の抑制を行える。
【0028】図4の本発明の第4の実施例と従来例とを
シミュレーションによって比較したものが図35であ
る。10のN型不純物の注入条件は、6のN型層の注入
条件と同一とした。実施例の最大電荷量は従来例の約
1.8倍となっている。従来の条件で只ドーズを10%
増加したのに比べて、蓄積電荷量は増加している上に、
電荷0になる基板電圧は、従来と同じで、只ドーズを増
加させた場合に比べて低く、基板シャッター電圧を抑制
していることが分かる。なお、10のN型不純物の注入
条件は、必ずしも6のN型層の注入条件と同一にする必
要はない。イオン注入エネルギーを若干上げれば、基板
シャッターのパルス電圧を若干下げることができる。逆
にエネルギーを若干下げれば、蓄積電荷量が若干上が
る。イオンのドーズを上げれば、蓄積電荷量は増加する
が、上げすぎると所要の電圧では読出し不可能となる。
イオン注入のエネルギーやドーズは、6のN型層の注入
条件に対して、エネルギーで50%から150%の範
囲、ドーズで10%から300%の範囲の設計上の可変
パラメータである。
シミュレーションによって比較したものが図35であ
る。10のN型不純物の注入条件は、6のN型層の注入
条件と同一とした。実施例の最大電荷量は従来例の約
1.8倍となっている。従来の条件で只ドーズを10%
増加したのに比べて、蓄積電荷量は増加している上に、
電荷0になる基板電圧は、従来と同じで、只ドーズを増
加させた場合に比べて低く、基板シャッター電圧を抑制
していることが分かる。なお、10のN型不純物の注入
条件は、必ずしも6のN型層の注入条件と同一にする必
要はない。イオン注入エネルギーを若干上げれば、基板
シャッターのパルス電圧を若干下げることができる。逆
にエネルギーを若干下げれば、蓄積電荷量が若干上が
る。イオンのドーズを上げれば、蓄積電荷量は増加する
が、上げすぎると所要の電圧では読出し不可能となる。
イオン注入のエネルギーやドーズは、6のN型層の注入
条件に対して、エネルギーで50%から150%の範
囲、ドーズで10%から300%の範囲の設計上の可変
パラメータである。
【0029】次に、本発明の第2の実施の形態について
図面を参照して詳細に説明する。図5は本発明の第5の
実施例を示す。aは一画素を上から見たもので、bはa
のA、A´での断面である。上面図aにおいて、画素は
図1のaとほぼ同じ構成で、違いは10のN型不純物追
加領域が、1のフォトダイオード内の6のN型層の中に
止まっていることである。断面図bにおいて、フォトダ
イオードは、図1のbとほぼ同じ構成で、違いは10の
N型不純物追加領域は、1のフォトダイオード内の6の
N型層の中に止まっていることである。このようなセル
構成にすることで、蓄積電荷量を稼ぐことができる。
図面を参照して詳細に説明する。図5は本発明の第5の
実施例を示す。aは一画素を上から見たもので、bはa
のA、A´での断面である。上面図aにおいて、画素は
図1のaとほぼ同じ構成で、違いは10のN型不純物追
加領域が、1のフォトダイオード内の6のN型層の中に
止まっていることである。断面図bにおいて、フォトダ
イオードは、図1のbとほぼ同じ構成で、違いは10の
N型不純物追加領域は、1のフォトダイオード内の6の
N型層の中に止まっていることである。このようなセル
構成にすることで、蓄積電荷量を稼ぐことができる。
【0030】図6は本発明の第6の実施例を示す。第5
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってCCDに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぐこと
ができる。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無いことである。このような
セル構成にすることで、非電荷読出し時にフォトダイオ
ードから電荷読出し領域を通ってCCDに電荷が溢れ出
すパンチスルー現象を防ぎつつ、蓄積電荷量を稼ぐこと
ができる。
【0031】図7は本発明の第7の実施例を示す。第5
の実施例と異なる点は、10のN型不純物追加領域は、
電荷蓄積領域をなす6のN型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぐことができる。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷蓄積領域をなす6のN型層が素子分離領域となすジ
ャンクション面のうち、電荷読出し部位とは電荷蓄積領
域を挟んで反対側に位置する部分の近傍には無いことで
ある。このようなセル構成にすることで、電荷蓄積領域
におけるポテンシャルの最深部は電荷読出し部近辺に偏
るため、電荷読出しゲート印加電圧下げつつ、蓄積電荷
量を稼ぐことができる。
【0032】図8は本発明の第8の実施例を示す。第5
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす6のN型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するCCDに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぐことができ
る。
の実施例と異なる点は、10のN型不純物追加領域は、
電荷読出し領域の周辺には無く、かつ、電荷蓄積領域を
なす6のN型層が素子分離領域となすジャンクション面
のうち、電荷読出し部位とは電荷蓄積領域を挟んで反対
側に位置する部分の近傍には無いことである。このよう
なセル構成にすることで、フォトダイオードから素子分
離領域を通って隣接するCCDに電荷が溢れ出すパンチ
スルー現象を防ぎつつ、蓄積電荷量を稼ぐことができ
る。
【0033】次に、本発明の第3の実施の形態について
図面を参照して詳細に説明する。図9は本発明の第9の
実施例を示す。aは一画素を上から見たもので、bはa
のA、A´での断面である。上面図aにおいて、画素は
図1のaとほぼ同じ構成で、違いは10のN型不純物追
加領域が、電荷蓄積領域をなす6のN型層が素子分離領
域となすジャンクション面のうち、電荷読出し部位とは
電荷蓄積領域を挟んで反対側に位置する部分では、電荷
蓄積領域の中にのみ存在することである。このようなセ
ル構成にすることで、フォトダイオードから素子分離領
域を通って隣接するCCDに電荷が溢れ出すパンチスル
ー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパル
ス電圧増加の抑制を行える。
図面を参照して詳細に説明する。図9は本発明の第9の
実施例を示す。aは一画素を上から見たもので、bはa
のA、A´での断面である。上面図aにおいて、画素は
図1のaとほぼ同じ構成で、違いは10のN型不純物追
加領域が、電荷蓄積領域をなす6のN型層が素子分離領
域となすジャンクション面のうち、電荷読出し部位とは
電荷蓄積領域を挟んで反対側に位置する部分では、電荷
蓄積領域の中にのみ存在することである。このようなセ
ル構成にすることで、フォトダイオードから素子分離領
域を通って隣接するCCDに電荷が溢れ出すパンチスル
ー現象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパル
ス電圧増加の抑制を行える。
【0034】図10は本発明の第10の実施例を示す。
第5の実施例と異なる点は、10のN型不純物追加領域
は、電荷読出し領域の周辺には無いことである。このよ
うなセル構成にすることで、非電荷読出し時にフォトダ
イオードから電荷読出し領域を通ってCCDに電荷が溢
れ出すパンチスルー現象を防ぎつつ、蓄積電荷量を稼
ぎ、シャッターパルス電圧増加の抑制を行える。
第5の実施例と異なる点は、10のN型不純物追加領域
は、電荷読出し領域の周辺には無いことである。このよ
うなセル構成にすることで、非電荷読出し時にフォトダ
イオードから電荷読出し領域を通ってCCDに電荷が溢
れ出すパンチスルー現象を防ぎつつ、蓄積電荷量を稼
ぎ、シャッターパルス電圧増加の抑制を行える。
【0035】次に、本発明の第4の実施の形態について
図面を参照して詳細に説明する。図11は本発明の第1
1の実施例を示す。aは一画素を上から見たもので、b
はaのA、A´での断面である。上面図aにおいて、画
素は図5のaとほぼ同じ構成で、違いは10のN型不純
物追加領域が、電荷蓄積領域をなす6のN型層が素子分
離領域となすジャンクション面のうち、電荷読出し部位
とは電荷蓄積領域を挟んで反対側に位置する部分では、
素子分離領域まで延びていることである。このようなセ
ル構成にすることで、素子分離領域を介してフォトダイ
オードに隣接したCCDにスミア(光学偽信号)の電荷
が入ることを防ぎながら、蓄積電荷量を稼ぐことができ
る。
図面を参照して詳細に説明する。図11は本発明の第1
1の実施例を示す。aは一画素を上から見たもので、b
はaのA、A´での断面である。上面図aにおいて、画
素は図5のaとほぼ同じ構成で、違いは10のN型不純
物追加領域が、電荷蓄積領域をなす6のN型層が素子分
離領域となすジャンクション面のうち、電荷読出し部位
とは電荷蓄積領域を挟んで反対側に位置する部分では、
素子分離領域まで延びていることである。このようなセ
ル構成にすることで、素子分離領域を介してフォトダイ
オードに隣接したCCDにスミア(光学偽信号)の電荷
が入ることを防ぎながら、蓄積電荷量を稼ぐことができ
る。
【0036】図12は本発明の第12の実施例を示す。
第11の実施例と異なる点は、10のN型不純物追加領
域は、電荷読出し領域の周辺には無いことである。この
ようなセル構成にすることで、素子分離領域を介してフ
ォトダイオードに隣接したCCDにスミア(光学偽信
号)の電荷が入ることを防ぎながら、かつ、非電荷読出
し時にフォトダイオードから電荷読出し領域を通ってC
CDに電荷が溢れ出すパンチスルー現象を防ぎつつ、蓄
積電荷量を稼ぐことができる。
第11の実施例と異なる点は、10のN型不純物追加領
域は、電荷読出し領域の周辺には無いことである。この
ようなセル構成にすることで、素子分離領域を介してフ
ォトダイオードに隣接したCCDにスミア(光学偽信
号)の電荷が入ることを防ぎながら、かつ、非電荷読出
し時にフォトダイオードから電荷読出し領域を通ってC
CDに電荷が溢れ出すパンチスルー現象を防ぎつつ、蓄
積電荷量を稼ぐことができる。
【0037】次に、本発明の第5の実施の形態について
図面を参照して詳細に説明する。図13は本発明の第1
3の実施例を示す。aは一画素を上から見たもので、b
はaのA、A´での断面である。上面図aにおいて、画
素は1のフォトダイオード、2のCCD領域、3の素子
分離領域、4の電荷読出し領域からなる。10のN型不
純物追加領域は、1のフォトダイオードと3の素子分離
領域のジャンクション面のうち、電荷読出し部位とは電
荷蓄積領域を挟んで反対側に部位を除いたジャンクショ
ン面から、素子分離領域に広がっている。断面図bにお
いて、フォトダイオードは、5のP+層、6のN型層、
7のP型層、8のN型基板からなっている。また、図で
はゲート電極をなす導電体膜や、その上の保護膜等の構
成物は省略している。フォトダイオードの周囲は3の素
子分離領域が囲み、上には9の絶縁膜が乗っている。1
0のN型不純物追加領域は、電荷蓄積領域をなす6のN
型層が素子分離領域となすジャンクション面から、素子
分離領域に向かって広がっている。このようなセル構成
にすることで、シャッターパルス電圧の低下が図れる。
図面を参照して詳細に説明する。図13は本発明の第1
3の実施例を示す。aは一画素を上から見たもので、b
はaのA、A´での断面である。上面図aにおいて、画
素は1のフォトダイオード、2のCCD領域、3の素子
分離領域、4の電荷読出し領域からなる。10のN型不
純物追加領域は、1のフォトダイオードと3の素子分離
領域のジャンクション面のうち、電荷読出し部位とは電
荷蓄積領域を挟んで反対側に部位を除いたジャンクショ
ン面から、素子分離領域に広がっている。断面図bにお
いて、フォトダイオードは、5のP+層、6のN型層、
7のP型層、8のN型基板からなっている。また、図で
はゲート電極をなす導電体膜や、その上の保護膜等の構
成物は省略している。フォトダイオードの周囲は3の素
子分離領域が囲み、上には9の絶縁膜が乗っている。1
0のN型不純物追加領域は、電荷蓄積領域をなす6のN
型層が素子分離領域となすジャンクション面から、素子
分離領域に向かって広がっている。このようなセル構成
にすることで、シャッターパルス電圧の低下が図れる。
【0038】図14は本発明の第14の実施例を示す。
aは一画素を上から見たもので、bはaのA、A´での
断面である。上面図aにおいて、画素は1のフォトダイ
オード、2のCCD領域、3の素子分離領域、4の電荷
読出し領域からなる。10のN型不純物追加領域は、1
のフォトダイオード間にある3の素子分離領域の中央部
ある。断面図bにおいて、10のN型不純物追加領域
は、フォトダイオード間の素子分離領域の中央部にあ
る。このようなセル構成にすることで、マスク合わせ工
程において多少のずれが生じても、その影響が少ないセ
ルが構成でき、安定してシャッターパルス電圧の低下が
図れる。
aは一画素を上から見たもので、bはaのA、A´での
断面である。上面図aにおいて、画素は1のフォトダイ
オード、2のCCD領域、3の素子分離領域、4の電荷
読出し領域からなる。10のN型不純物追加領域は、1
のフォトダイオード間にある3の素子分離領域の中央部
ある。断面図bにおいて、10のN型不純物追加領域
は、フォトダイオード間の素子分離領域の中央部にあ
る。このようなセル構成にすることで、マスク合わせ工
程において多少のずれが生じても、その影響が少ないセ
ルが構成でき、安定してシャッターパルス電圧の低下が
図れる。
【0039】図15は本発明の第15の実施例を示す。
aは一画素を上から見たもので、bはaのA、A´での
断面である。上面図aにおいて、画素は1のフォトダイ
オード、2のCCD領域、3の素子分離領域、4の電荷
読出し領域からなる。10のN型不純物追加領域は、1
のフォトダイオード間にある3の素子分離領域全域に広
がっているある。断面図bにおいて、10のN型不純物
追加領域は、フォトダイオード間の素子分離領域の全域
に広がっている。このようなセル構成にすることで、マ
スクパターンの最小寸法が大きく取れるので、微細化に
適している。また大幅にシャッターパルス電圧の低下が
図れる。
aは一画素を上から見たもので、bはaのA、A´での
断面である。上面図aにおいて、画素は1のフォトダイ
オード、2のCCD領域、3の素子分離領域、4の電荷
読出し領域からなる。10のN型不純物追加領域は、1
のフォトダイオード間にある3の素子分離領域全域に広
がっているある。断面図bにおいて、10のN型不純物
追加領域は、フォトダイオード間の素子分離領域の全域
に広がっている。このようなセル構成にすることで、マ
スクパターンの最小寸法が大きく取れるので、微細化に
適している。また大幅にシャッターパルス電圧の低下が
図れる。
【0040】図15の本発明の第15の実施例と従来例
とをシミュレーションによって比較したものが図36で
ある。10のN型不純物の注入条件は、6のN型層の注
入条件と同一とした。電荷0になる基板電圧は、従来に
比べて低く、基板シャッター電圧が低下していることが
分かる。なお、10のN型不純物の注入条件は、必ずし
も6のN型層の注入条件と同一にする必要はない。イオ
ン注入エネルギーを若干上げるないし、ドーズを増加す
れば、基板シャッターのパルス電圧を若干下げることが
できる。イオン注入のエネルギーやドーズは、6のN型
層の注入条件に対して、エネルギーで50%から150
%の範囲、ドーズで10%から300%の範囲の設計上
の可変パラメータである。
とをシミュレーションによって比較したものが図36で
ある。10のN型不純物の注入条件は、6のN型層の注
入条件と同一とした。電荷0になる基板電圧は、従来に
比べて低く、基板シャッター電圧が低下していることが
分かる。なお、10のN型不純物の注入条件は、必ずし
も6のN型層の注入条件と同一にする必要はない。イオ
ン注入エネルギーを若干上げるないし、ドーズを増加す
れば、基板シャッターのパルス電圧を若干下げることが
できる。イオン注入のエネルギーやドーズは、6のN型
層の注入条件に対して、エネルギーで50%から150
%の範囲、ドーズで10%から300%の範囲の設計上
の可変パラメータである。
【0041】次に、本発明の第6から第10までの実施
の形態について説明する。基本的に、第1から第4まで
の実施の形態と、第5の実施の形態を合わせたものであ
る。二つの実施の形態を一つに合わせることで、両者の
機能や効果が得られる。
の形態について説明する。基本的に、第1から第4まで
の実施の形態と、第5の実施の形態を合わせたものであ
る。二つの実施の形態を一つに合わせることで、両者の
機能や効果が得られる。
【0042】まず、第6の実施の形態について図面を参
照して説明する。図16は本発明の第16の実施例を示
す。本発明の第1の実施の形態における第1の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。
照して説明する。図16は本発明の第16の実施例を示
す。本発明の第1の実施の形態における第1の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。
【0043】図17は本発明の第17の実施例を示す。
本発明の第1の実施の形態における第2の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
本発明の第1の実施の形態における第2の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
【0044】図18は本発明の第18の実施例を示す。
本発明の第1の実施の形態における第3の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
本発明の第1の実施の形態における第3の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
【0045】図19は本発明の第19の実施例を示す。
本発明の第1の実施の形態における第4の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。
本発明の第1の実施の形態における第4の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。
【0046】次に、第7の実施の形態について図面を参
照して説明する。図20は本発明の第20の実施例を示
す。本発明の第2の実施の形態における第5の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。
照して説明する。図20は本発明の第20の実施例を示
す。本発明の第2の実施の形態における第5の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、蓄積電荷量を稼ぎ、シャッターパルス電圧低
下ができる。
【0047】図21は本発明の第21の実施例を示す。
本発明の第2の実施の形態における第6の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
本発明の第2の実施の形態における第6の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
【0048】図22は本発明の第22の実施例を示す。
本発明の第2の実施の形態における第7の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
本発明の第2の実施の形態における第7の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
【0049】図23は本発明の第23の実施例を示す。
本発明の第2の実施の形態における第8の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。
本発明の第2の実施の形態における第8の実施例に、本
発明の第5の実施の形態における第14の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。
【0050】次に、第8の実施の形態について図面を参
照して説明する。図24は本発明の第24の実施例を示
す。本発明の第3の実施の形態における第9の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、フォトダイオードから素子分離領域を通って
隣接するCCDに電荷が溢れ出すパンチスルー現象を防
ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
照して説明する。図24は本発明の第24の実施例を示
す。本発明の第3の実施の形態における第9の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。従って、このようなセル構成にす
ることで、フォトダイオードから素子分離領域を通って
隣接するCCDに電荷が溢れ出すパンチスルー現象を防
ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
【0051】図25は本発明の第25の実施例を示す。
本発明の第3の実施の形態における第10の実施例に、
本発明の第5の実施の形態における第14の実施例を加
えたものである。従って、このようなセル構成にするこ
とで、非電荷読出し時にフォトダイオードから電荷読出
し領域を通ってCCDに電荷が溢れ出すパンチスルー現
象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電
圧低下ができる。
本発明の第3の実施の形態における第10の実施例に、
本発明の第5の実施の形態における第14の実施例を加
えたものである。従って、このようなセル構成にするこ
とで、非電荷読出し時にフォトダイオードから電荷読出
し領域を通ってCCDに電荷が溢れ出すパンチスルー現
象を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電
圧低下ができる。
【0052】次に、第9の実施の形態について図面を参
照して説明する。図26は本発明の第26の実施例を示
す。本発明の第4の実施の形態における第11の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。このようなセル構成にすること
で、素子分離領域を介してフォトダイオードに隣接した
CCDにスミア(光学偽信号)の電荷が入ることを防ぎ
ながら、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
照して説明する。図26は本発明の第26の実施例を示
す。本発明の第4の実施の形態における第11の実施例
に、本発明の第5の実施の形態における第14の実施例
を加えたものである。このようなセル構成にすること
で、素子分離領域を介してフォトダイオードに隣接した
CCDにスミア(光学偽信号)の電荷が入ることを防ぎ
ながら、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。
【0053】図27は本発明の第27の実施例を示す。
本発明の第4の実施の形態における第12の実施例に、
本発明の第5の実施の形態における第14の実施例を加
えたものである。このようなセル構成にすることで、素
子分離領域を介してフォトダイオードに隣接したCCD
にスミア(光学偽信号)の電荷が入ることを防ぎなが
ら、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
本発明の第4の実施の形態における第12の実施例に、
本発明の第5の実施の形態における第14の実施例を加
えたものである。このようなセル構成にすることで、素
子分離領域を介してフォトダイオードに隣接したCCD
にスミア(光学偽信号)の電荷が入ることを防ぎなが
ら、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。
【0054】次に、本発明の第10の実施の形態につい
て説明する。図28は本発明の第28の実施例を示す。
本発明の第1の実施の形態における第1の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
て説明する。図28は本発明の第28の実施例を示す。
本発明の第1の実施の形態における第1の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
【0055】図29は本発明の第29の実施例を示す。
本発明の第1の実施の形態における第2の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。更に、合成したマスクパターンが大きく
なるので、微細化に適している。
本発明の第1の実施の形態における第2の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、非電荷読出し時にフォトダイオードから電荷読出し
領域を通ってCCDに電荷が溢れ出すパンチスルー現象
を防ぎつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧
低下ができる。更に、合成したマスクパターンが大きく
なるので、微細化に適している。
【0056】図30は本発明の第30の実施例を示す。
本発明の第1の実施の形態における第3の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。
本発明の第1の実施の形態における第3の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。
【0057】図31は本発明の第31の実施例を示す。
本発明の第1の実施の形態における第4の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
本発明の第1の実施の形態における第4の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
【0058】図31の本発明の第31の実施例と従来例
とをシミュレーションによって比較したものが図37で
ある。10のN型不純物の注入条件は、6のN型層の注
入条件と同一とした。実施例の最大電荷量は従来例の約
2.2倍で、電荷を引抜く電圧は従来例と同等である。
従って、従来の場合で6のN型層のドーズを増加させる
場合に比べて、電子シャッターパルス電圧の増加が抑制
できていることが分かる。10のN型不純物の注入条件
は、必ずしも6のN型層の注入条件と同一にする必要は
ない。イオン注入エネルギーを若干上げれば、基板シャ
ッターのパルス電圧を若干下げることができる。但し上
げすぎると、基板から逆に電荷が注入してしまう。イオ
ンのドーズを若干上げれば、基板シャッターのパルス電
圧を若干下げることができ、また蓄積電荷量を増加させ
られる。上げすぎると、所要の電圧では読出し不可能と
なったり、基板から逆に電荷が注入したり、6の素子分
離領域が機能を果たさないなどの弊害が生じる。イオン
注入のエネルギーやドーズは、6のN型層の注入条件に
対して、エネルギーで50%から150%の範囲、ドー
ズで10%から300%の範囲の設計上の可変パラメー
タである。
とをシミュレーションによって比較したものが図37で
ある。10のN型不純物の注入条件は、6のN型層の注
入条件と同一とした。実施例の最大電荷量は従来例の約
2.2倍で、電荷を引抜く電圧は従来例と同等である。
従って、従来の場合で6のN型層のドーズを増加させる
場合に比べて、電子シャッターパルス電圧の増加が抑制
できていることが分かる。10のN型不純物の注入条件
は、必ずしも6のN型層の注入条件と同一にする必要は
ない。イオン注入エネルギーを若干上げれば、基板シャ
ッターのパルス電圧を若干下げることができる。但し上
げすぎると、基板から逆に電荷が注入してしまう。イオ
ンのドーズを若干上げれば、基板シャッターのパルス電
圧を若干下げることができ、また蓄積電荷量を増加させ
られる。上げすぎると、所要の電圧では読出し不可能と
なったり、基板から逆に電荷が注入したり、6の素子分
離領域が機能を果たさないなどの弊害が生じる。イオン
注入のエネルギーやドーズは、6のN型層の注入条件に
対して、エネルギーで50%から150%の範囲、ドー
ズで10%から300%の範囲の設計上の可変パラメー
タである。
【0059】図32は本発明の第32の実施例を示す。
本発明の第2の実施の形態における第5の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。
本発明の第2の実施の形態における第5の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、電荷蓄積領域におけるポテンシャルの最深部は電荷
読出し部近辺に偏るため、電荷読出しゲート印加電圧下
げつつ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下
ができる。更に、合成したマスクパターンが大きくなる
ので、微細化に適している。
【0060】図33は本発明の第33の実施例を示す。
本発明の第2の実施の形態における第6の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
本発明の第2の実施の形態における第6の実施例に、本
発明の第5の実施の形態における第15の実施例を加え
たものである。従って、このようなセル構成にすること
で、フォトダイオードから素子分離領域を通って隣接す
るCCDに電荷が溢れ出すパンチスルー現象を防ぎつ
つ、蓄積電荷量を稼ぎ、シャッターパルス電圧低下がで
きる。更に、合成したマスクパターンが大きくなるの
で、微細化に適している。
【0061】以降に、製造方法について述べる。まず、
本発明の第11の実施の形態について図面を参照して詳
細に説明する。図38〜図43は、本発明の第34の実
施例の、連続的に製造方法を示す図面である。aは画素
の断面を示し、bは画素の上から見た様子を示す。図が
煩雑になるのを避け、本発明の主要な点のみを示すた
め、11の半導体は、図1等に示した、8のN型基板に
3の素子分離領域、7のP型層が既に作り込まれたもの
とする。
本発明の第11の実施の形態について図面を参照して詳
細に説明する。図38〜図43は、本発明の第34の実
施例の、連続的に製造方法を示す図面である。aは画素
の断面を示し、bは画素の上から見た様子を示す。図が
煩雑になるのを避け、本発明の主要な点のみを示すた
め、11の半導体は、図1等に示した、8のN型基板に
3の素子分離領域、7のP型層が既に作り込まれたもの
とする。
【0062】図38において、フォトレジストをパター
ニングし、それをマスクとしてフォトダイオード形成用
N型不純物を注入する状況を示す。図39において、フ
ォトレジストを剥離する。図40において、フォトレジ
ストをパターニングし、それをマスクとしてN型不純物
を追加注入する状況を示す。図41において、フォトレ
ジストを剥離する。図42において、画素の上に導電体
膜による電極を形成し、その電極をマスクにしてP型不
純物をイオン注入する状況を示す。図43において、実
施例4の素子が出来上がる。図40でのフォトレジスト
のマスクパターンを変えることで、他の実施例の製造プ
ロセスともなる。また、図38・図39の連続プロセス
を図40・図41の連続プロセスと順序を入れ替えても
本質は変わらない。
ニングし、それをマスクとしてフォトダイオード形成用
N型不純物を注入する状況を示す。図39において、フ
ォトレジストを剥離する。図40において、フォトレジ
ストをパターニングし、それをマスクとしてN型不純物
を追加注入する状況を示す。図41において、フォトレ
ジストを剥離する。図42において、画素の上に導電体
膜による電極を形成し、その電極をマスクにしてP型不
純物をイオン注入する状況を示す。図43において、実
施例4の素子が出来上がる。図40でのフォトレジスト
のマスクパターンを変えることで、他の実施例の製造プ
ロセスともなる。また、図38・図39の連続プロセス
を図40・図41の連続プロセスと順序を入れ替えても
本質は変わらない。
【0063】次に、本発明の第12の実施の形態につい
て図面を参照して詳細に説明する。図44〜図49は、
本発明の第35の実施例の、連続的に製造方法を示す図
面である。aは画素の断面を示し、bは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、11の半導体は、図1等に示し
た、8のN型基板に3の素子分離領域、7のP型層が既
に作り込まれたものとする。
て図面を参照して詳細に説明する。図44〜図49は、
本発明の第35の実施例の、連続的に製造方法を示す図
面である。aは画素の断面を示し、bは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、11の半導体は、図1等に示し
た、8のN型基板に3の素子分離領域、7のP型層が既
に作り込まれたものとする。
【0064】図44において、フォトレジストをパター
ニングし、それをマスクとしてN型不純物を追加注入す
る状況を示す。図45において、フォトレジストを剥離
する。図46において、導電体膜形成後にフォトレジス
ト塗布・パターニングし、それをマスクとして導電体膜
をエッチングし、このエッチングに用いたフォトレジス
ト乃至このフォトレジストを一度剥離した後、再度塗布
・パターニングしたフォトレジストと、その下の導電体
をマスクとしてフォトダイオード形成用N型不純物を注
入する状況を示す。図47において、フォトダイオード
のN型層が形成されている状況を示す。図48におい
て、フォトダイオード形成用N型不純物を注入する際に
マスクに用いたフォトレジストを再度マスクとして用い
て、P型不純物をイオン注入する状況を示す。場合によ
っては、画素上にフォレジストを置かずに、導電体膜を
マスクとしてP型不純物をイオン注入しても本質は変わ
らない。図49において、実施例4の素子が出来上が
る。図44でのフォトレジストのマスクパターンを変え
ることで、他の実施例の製造プロセスともなる。
ニングし、それをマスクとしてN型不純物を追加注入す
る状況を示す。図45において、フォトレジストを剥離
する。図46において、導電体膜形成後にフォトレジス
ト塗布・パターニングし、それをマスクとして導電体膜
をエッチングし、このエッチングに用いたフォトレジス
ト乃至このフォトレジストを一度剥離した後、再度塗布
・パターニングしたフォトレジストと、その下の導電体
をマスクとしてフォトダイオード形成用N型不純物を注
入する状況を示す。図47において、フォトダイオード
のN型層が形成されている状況を示す。図48におい
て、フォトダイオード形成用N型不純物を注入する際に
マスクに用いたフォトレジストを再度マスクとして用い
て、P型不純物をイオン注入する状況を示す。場合によ
っては、画素上にフォレジストを置かずに、導電体膜を
マスクとしてP型不純物をイオン注入しても本質は変わ
らない。図49において、実施例4の素子が出来上が
る。図44でのフォトレジストのマスクパターンを変え
ることで、他の実施例の製造プロセスともなる。
【0065】次に、本発明の第13の実施の形態につい
て図面を参照して詳細に説明する。図50〜図55は、
本発明の第36の実施例の、連続的に製造方法を示す図
面である。aは画素の断面を示し、bは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、11の半導体は、図1等に示し
た、8のN型基板に3の素子分離領域、7のP型層が既
に作り込まれたものとする。
て図面を参照して詳細に説明する。図50〜図55は、
本発明の第36の実施例の、連続的に製造方法を示す図
面である。aは画素の断面を示し、bは画素の上から見
た様子を示す。図が煩雑になるのを避け、本発明の主要
な点のみを示すため、11の半導体は、図1等に示し
た、8のN型基板に3の素子分離領域、7のP型層が既
に作り込まれたものとする。
【0066】図50において、導電体膜形成後にフォト
レジスト塗布・パターニングし、それをマスクとして導
電体膜をエッチングし、このエッチングに用いたフォト
レジスト乃至このフォトレジストを一度剥離した後、再
度塗布・パターニングしたフォトレジストと、その下の
導電体をマスクとしてフォトダイオード形成用N型不純
物を注入する状況を示す。図51において、フォトレジ
ストを剥離する。図52において、フォトレジストをパ
ターニングし、それをマスクとして追加用N型不純物を
注入する状況を示す。図53において、フォトレジスト
を剥離する。図54において、電極をマスクにしてP型
不純物をイオン注入する状況を示す。図55において、
実施例5の素子が出来上がる。図52でのフォトレジス
トのマスクパターンを変えることで、他の実施例6〜8
の製造プロセスともなる。
レジスト塗布・パターニングし、それをマスクとして導
電体膜をエッチングし、このエッチングに用いたフォト
レジスト乃至このフォトレジストを一度剥離した後、再
度塗布・パターニングしたフォトレジストと、その下の
導電体をマスクとしてフォトダイオード形成用N型不純
物を注入する状況を示す。図51において、フォトレジ
ストを剥離する。図52において、フォトレジストをパ
ターニングし、それをマスクとして追加用N型不純物を
注入する状況を示す。図53において、フォトレジスト
を剥離する。図54において、電極をマスクにしてP型
不純物をイオン注入する状況を示す。図55において、
実施例5の素子が出来上がる。図52でのフォトレジス
トのマスクパターンを変えることで、他の実施例6〜8
の製造プロセスともなる。
【0067】以上の製造プロセスにおいて、N型追加不
純物の注入のマスクパターンとそれに伴うイオン注入は
1度であったが、本発明はそれに限るわけではない。幾
つかのマスクパターンを用意して、それぞれN型追加不
純物のドーズやエネルギーを変える場合も、当然考えら
れる。
純物の注入のマスクパターンとそれに伴うイオン注入は
1度であったが、本発明はそれに限るわけではない。幾
つかのマスクパターンを用意して、それぞれN型追加不
純物のドーズやエネルギーを変える場合も、当然考えら
れる。
【0068】以上は、電荷蓄積層がN型からなり、素子
分離領域がP型からなる場合を想定しているが、当然な
がらNとPが完全に入れ替わった場合でも同様である。
分離領域がP型からなる場合を想定しているが、当然な
がらNとPが完全に入れ替わった場合でも同様である。
【0069】
【発明の効果】以上説明したように、本発明によれば、
フォトダイオード面積が縮小しても、蓄積電荷量が確保
でき、または基板シャッターのパルス電圧を抑制でき、
またはその両者を同時に満たすことができる。
フォトダイオード面積が縮小しても、蓄積電荷量が確保
でき、または基板シャッターのパルス電圧を抑制でき、
またはその両者を同時に満たすことができる。
【図1】本発明による第1の実施例、素子の説明図であ
る。
る。
【図2】本発明による第2の実施例、素子の説明図であ
る。
る。
【図3】本発明による第3の実施例、素子の説明図であ
る。
る。
【図4】本発明による第4実施例、素子の説明図であ
る。
る。
【図5】本発明による第5の実施例、素子の説明図であ
る。
る。
【図6】本発明による第6の実施例、素子の説明図であ
る。
る。
【図7】本発明による第7の実施例、素子の説明図であ
る。
る。
【図8】本発明による第8の実施例、素子の説明図であ
る。
る。
【図9】本発明による第9の実施例、素子の説明図であ
る。
る。
【図10】本発明による第10の実施例、素子の説明図
である。
である。
【図11】本発明による第11の実施例、素子の説明図
である。
である。
【図12】本発明による第12の実施例、素子の説明図
である。
である。
【図13】本発明による第13の実施例、素子の説明図
である。
である。
【図14】本発明による第14の実施例、素子の説明図
である。
である。
【図15】本発明による第15の実施例、素子の説明図
である。
である。
【図16】本発明による第16の実施例、素子の説明図
である。
である。
【図17】本発明による第17の実施例、素子の説明図
である。
である。
【図18】本発明による第18の実施例、素子の説明図
である。
である。
【図19】本発明による第19の実施例、素子の説明図
である。
である。
【図20】本発明による第20の実施例、素子の説明図
である。
である。
【図21】本発明による第21の実施例、素子の説明図
である。
である。
【図22】本発明による第22の実施例、素子の説明図
である。
である。
【図23】本発明による第23の実施例、素子の説明図
である。
である。
【図24】本発明による第24の実施例、素子の説明図
である。
である。
【図25】本発明による第25の実施例、素子の説明図
である。
である。
【図26】本発明による第26の実施例、素子の説明図
である。
である。
【図27】本発明による第27の実施例、素子の説明図
である。
である。
【図28】本発明による第28の実施例、素子の説明図
である。
である。
【図29】本発明による第29の実施例、素子の説明図
である。
である。
【図30】本発明による第30の実施例、素子の説明図
である。
である。
【図31】本発明による第31の実施例、素子の説明図
である。
である。
【図32】本発明による第32の実施例、素子の説明図
である。
である。
【図33】本発明による第33の実施例、素子の説明図
である。
である。
【図34】従来例である。画素の上面と断面を示す。
【図35】本発明の第4の実施例と従来例のシミュレー
ションによる比較である。
ションによる比較である。
【図36】本発明の第15の実施例と従来例のシミュレ
ーションによる比較である。
ーションによる比較である。
【図37】本発明の第31の実施例と従来例のシミュレ
ーションによる比較である。
ーションによる比較である。
【図38】本発明による第34の実施例、製造法の説明
図である。
図である。
【図39】本発明による第34の実施例、製造法の説明
図である。
図である。
【図40】本発明による第34の実施例、製造法の説明
図である。
図である。
【図41】本発明による第34の実施例、製造法の説明
図である。
図である。
【図42】本発明による第34の実施例、製造法の説明
図である。
図である。
【図43】本発明による第34の実施例、製造法の説明
図である。
図である。
【図44】本発明による第35の実施例、製造法の説明
図である。
図である。
【図45】本発明による第35の実施例、製造法の説明
図である。
図である。
【図46】本発明による第35の実施例、製造法の説明
図である。
図である。
【図47】本発明による第35の実施例、製造法の説明
図である。
図である。
【図48】本発明による第35の実施例、製造法の説明
図である。
図である。
【図49】本発明による第35の実施例、製造法の説明
図である。
図である。
【図50】本発明による第36の実施例、製造法の説明
図である。
図である。
【図51】本発明による第36の実施例、製造法の説明
図である。
図である。
【図52】本発明による第36の実施例、製造法の説明
図である。
図である。
【図53】本発明による第36の実施例、製造法の説明
図である。
図である。
【図54】本発明による第36の実施例、製造法の説明
図である。
図である。
【図55】本発明による第36の実施例、製造法の説明
図である。
図である。
1…フォトダイオード 2…CCD領域 3…素子分離領域 4…電荷読出し領域 5…P+層 6…N型層 7…P型層 8…N型基板 9…絶縁膜 10…N型不純物追加領域 11…半導体 12…フォトレジスト 13…導電体膜 14…フォトダイオード用N型不純物イオン注入 15…追加用N型不純物イオン注入 16…P型不純物イオン注入
フロントページの続き (72)発明者 武藤 信彦 東京都港区芝五丁目7番1号 日本電気株 式会社内 Fターム(参考) 4M118 AA10 AB01 BA13 CA04 CA17 CA18 EA01 EA06 EA07 FA06 FA13 FA25 FA26 FA33 5C024 AA00 CA31 FA01 FA11 GA01 GA44
Claims (16)
- 【請求項1】 第1導電型の半導体基板に、第2導電型
からなる第1の層を形成し、該第1層の上に第1導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第2導電型からなる第2の層を形成し、該第1層と該第
2層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第2導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該電荷蓄積領域外周部に、第1導
電型不純物の注入される領域を有することを特徴とする
固体撮像素子。 - 【請求項2】 前記電荷蓄積領域外周部のうち、フォト
ダイオード間に形成された素子分離領域に隣接する領域
の少なくとも一部に第1導電型不純物の注入される領域
を有することを特徴とする請求項1に記載の固体撮像素
子。 - 【請求項3】 電荷蓄積領域外周部に、電荷読出し部位
に隣接する領域を除いて、第1導電型不純物の注入され
る領域を有することを特徴とする請求項1または2に記
載の固体撮像素子。 - 【請求項4】 電荷蓄積領域外周部に、電荷読出し部位
とは該電荷蓄積領域を挟んで反対側に位置する素子分離
領域に隣接する領域を除いて、第1導電型不純物の注入
される領域を有することを特徴とする請求項1〜3のい
ずれか1項に記載の固体撮像素子。 - 【請求項5】 電荷蓄積領域と素子分離領域の形成する
ジャンクション面を含まない、該電荷蓄積領域外周部
に、第1導電型不純物の注入される領域を有することを
特徴とする請求項1〜4のいずれか1項に記載の固体撮
像素子。 - 【請求項6】 電荷蓄積領域と素子分離領域の形成する
ジャンクション面の少なくとも一部を含む、該電荷蓄積
領域外周部に、第1導電型不純物の注入される領域を有
することを特徴とする請求項1〜4のいずれか1項に記
載の固体撮像素子。 - 【請求項7】 第1導電型の半導体基板に、第2導電型
からなる第1の層を形成し、該第1層の上に第1導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第2導電型からなる第2の層を形成し、該第1層と該第
2層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第2導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該フォトダイオード間の素子分離
領域の一部あるいは全面に、第1導電型不純物の注入さ
れる領域を有することを特徴とする固体撮像素子。 - 【請求項8】 第1導電型の半導体基板に、第2導電型
からなる第1の層を形成し、該第1層の上に第1導電型
からなる電荷蓄積領域を形成し、該電荷蓄積領域の上に
第2導電型からなる第2の層を形成し、該第1層と該第
2層とに上下から挟まれた該電荷蓄積領域の周囲のう
ち、電荷を読出す部位を除いて、第2導電型からなる素
子分離領域で囲まれてなるフォトダイオードを有する固
体撮像素子において、該フォトダイオード間の素子分離
領域の一部あるいは全面に、第1導電型不純物の注入さ
れる領域を有することを特徴とすることを特徴とする請
求項1〜6のいずれか1項に記載の固体撮像素子。 - 【請求項9】 フォトダイオード間の素子分離領域にお
いて、フォトダイオード間の中央付近を除いた領域に、
第1導電型不純物の注入される領域を有することを特徴
とする請求項7または8に記載の固体撮像素子。 - 【請求項10】 フォトダイオード間の素子分離領域に
おいて、フォトダイオードの電荷蓄積領域と該素子分離
領域の形成するジャンクション面を形成する付近を除い
た領域に、第1導電型不純物の注入される領域を有する
ことを特徴とする請求項7または8に記載の固体撮像素
子。 - 【請求項11】 請求項8〜10のいずれか1項に記載
の固体撮像素子を製造するにあたって、前記電荷蓄積領
域外周部への第1導電型不純物の注入と、前記フォトダ
イオード間の素子分離領域の一部あるいは全面への第1
導電型不純物の注入とが、同一の工程で同時に行われる
ことを特徴とする固体撮像素子の製造法。 - 【請求項12】 請求項1〜10のいずれか1項に記載
の固体撮像素子を製造するにあたって、画素領域が絶縁
膜だけに覆われた状態にフォトレジストによるマスクを
形成して、第1導電型不純物をイオン注入して電荷蓄積
領域を形成する、その直前工程ないし直後工程に、フォ
トレジストによって該電荷蓄積領域形成用とは異なるマ
スクパターンを形成して、追加用第1導電型不純物を注
入する固体撮像素子の製造法。 - 【請求項13】 請求項1〜10のいずれか1項に記載
の固体撮像素子を製造するにあたって、画素領域が絶縁
膜だけに覆われた状態にフォトレジストによるマスクを
形成して、後の工程で形成される電荷蓄積領域よりも先
に、追加用第1導電型不純物を注入した後に、電極を形
成する導電体膜を成長させて、その導電体膜上にフォト
レジストによるマスクを形成して、選択的エッチングに
よって導電体膜を開口させ、そのフォトレジストと該導
電体をマスクとして第1導電型不純物を注入すること
で、電荷蓄積領域を形成することを特徴とする固体撮像
素子の製造法。 - 【請求項14】 請求項5に記載の固体撮像素子を製造
するにあたって、電極を形成する導電体膜を成長させ
て、その導電体膜上にフォトレジストによるマスクを形
成して、選択的エッチングによって導電体膜を開口さ
せ、そのフォトレジストと該導電体をマスクとして第1
導電型不純物を注入し、その直後工程で、フォトレジス
トによって該電荷蓄積領域形成用とは異なるマスクパタ
ーンを形成して、追加用第1導電型不純物を注入する固
体撮像素子の製造法。 - 【請求項15】 第1導電型不純物の注入条件に対し
て、エネルギーで50%から150%の範囲、ドーズで
10%から300%の範囲で、追加用第1導電型不純物
をイオン注入することを特徴とする請求項12〜14の
いずれか1項に記載の固体撮像素子の製造法。 - 【請求項16】 追加用第1導電型不純物のフォトレジ
ストマスク形成、イオン注入のプロセスが少なくとも2
回以上行われる請求項12〜15のいずれか1項に記載
の固体撮像素子の製造法。
Priority Applications (3)
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---|---|---|---|
JP10180704A JP2000012830A (ja) | 1998-06-26 | 1998-06-26 | 固体撮像素子及びその製造方法 |
US09/340,127 US6346722B1 (en) | 1998-06-26 | 1999-06-28 | Solid state imaging device and method for manufacturing the same |
US10/024,002 US6627476B2 (en) | 1998-06-26 | 2001-12-21 | Solid state imaging device and method for manufacturing the same |
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---|---|---|---|
JP10180704A JP2000012830A (ja) | 1998-06-26 | 1998-06-26 | 固体撮像素子及びその製造方法 |
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---|---|
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Family Applications (1)
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---|---|---|---|
JP10180704A Pending JP2000012830A (ja) | 1998-06-26 | 1998-06-26 | 固体撮像素子及びその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030090867A (ko) * | 2002-05-22 | 2003-12-01 | 동부전자 주식회사 | 시모스 이미지 센서 |
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-
1998
- 1998-06-26 JP JP10180704A patent/JP2000012830A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101457382B1 (ko) * | 2007-08-29 | 2014-11-03 | 소니 주식회사 | 반도체장치의 제조방법, 고체촬상소자, 전자기기의제조방법, 및 전자기기 |
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US9502599B2 (en) | 2007-08-29 | 2016-11-22 | Sony Semiconductor Solutions Corporation | Semiconductor device, solid-state imaging device, and electric apparatus |
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Legal Events
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---|---|---|---|
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