JPH04115575A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は固体撮像素子に関し、特に、光電変換素子と
してアバランシェフォトダイオードを用いた増幅形固体
撮像素子に関する。

〔従来の技術〕

第６図に、菰淵、安藤［アバランシェ増幅型固体撮像素
子の動作解析Ｊ　、ｒ　１９８９年テレビジョン学会全
国大会」講演番号２−１６　（ｐ４３）において示され
たこの種の固体撮像素子（１面木相当）の回路構成を示
す。同図において、１はアバランシェフォトダイオード
（ＡＰＤ）、２　、３はそれぞれ第１および第２のゲー
）　（Ｇｌ　、　Ｇ２）、４は電荷蓄積容量（Ｃｍ　）
、５，６はそれぞれクロック信号４貫、φ２の入力線、
Ｔは出力信号線を示す。

このような構成は例えば第７図に示すような素子構造に
よって実現される。同図において、１１はＰ形シリコン
基板、１２．１３はＮ＋領領域１４はＮ領域、１５はＮ
−領域を示す。ここでＮの右肩に付した＋、−は通常の
Ｎに比較してそれぞれＮ形不純物濃度が高い（１０”ｃ
ｍ−３以上程度）領域および低い（１０１６ｃｍ−３以
下程度）領域であることを示している。また１６．１７
は第１．第２のゲート２，３を構成するＭＩＳ　ＦＥＴ
のゲート電極であシ、ゲート３を構成するＭＯＳＦＥＴ
のドレイン（Ｄ）であるＮ＋領域１２は、出力信号線７
に接続される。なお、図においてＭＩＳＦＥＴのゲート
絶縁膜等の絶縁膜は省略しである。また、Ｐ形シリコン
基板１１とＮ形のシリコン領域１３．１５とによってア
バランシェフォトダイオード１が、Ｐ形シリコン基板１
１とＮ領域１４とによって蓄積容量４がそれぞれ形成さ
れている。

次に、第８図を用いてこの素子の動作を説明する。同図
（ａ）〜（、）は、それぞれリセット時、キャリア増幅
および蓄積時、分離時、読出し時ならびに読出し完了時
における各部のポテンシャル図を示す。

ある時刻ｔ、において、第４および第２ゲートに高（Ｈ
”）レベルの電圧を印加すると、第８図（、）に示した
ように電子に対するポテンシャルが低くなシ、アバラン
シェフォトダイオードおよび蓄積容量を構成するＮ形の
シリコン領域１３，１４．１５の電位は第１および第２
ゲートのポテンシャルにリセットされる。この段階で、
アバランシェフォトダイオードを構成するＮ＋領域１３
とＰ形シリコン基板１１との間の接合には十分な逆バイ
アスがかけられ、光の入射によって注入された電荷はア
バランシェ効果によシ増倍される。

次に時刻ｔ１）において第２ゲートの電圧を低（Ｌ”）
レベルとすると、同図（ｂ）に示したようにその下のポ
テンシャルが高くなυ、増倍され蓄積された電荷がドレ
インに流出するのを防ぐ。

時刻１ｃにおいて第１ゲートにかける電圧を低レベルに
すると、同図（Ｃ）に示すようにその下のポテンシャル
が高くなシ、蓄積された電荷が分離される。この分離は
、次の信号読出し期間中に、アバランシェ増倍が読出し
信号に影響を与えるのを防ぐ目的で行なわれる。

時刻ｔｄで第２ゲートにかける電圧を高レベルとするこ
とによシ、同図（ｄ）に示したように蓄積電荷の読出し
が行なわれる。

読出し完了後、時刻ｔ０で第２ゲートの電圧を低レベル
に戻すことによシ、同図（、）に示したようなポテンシ
ャル分布となる。

〔発明が解決しようとする課題〕

以上のような従来の増幅形固体撮像累子においては、電
荷の蓄積とともにアバランシェフォトダイオードの増倍
係数が変化し、そのために入射光量と出力との関係が非
線形となる問題がある。すなわち、第８図（ｂ）におい
て電荷の蓄積が進むと、アバランシェフォトダイオード
を構成するＮ形のシリコン領域の電位が低下していく。

このため、第８図（ａ）に示したリセット時においてア
バランシェ７オトダイオードのＰＮ接合にかけられてい
た逆バイアス電圧が下がシ、空乏層中の電界が小さくな
るため増倍係数が低下する。

この機構を、第９図および第１０図を用いてさらに詳し
く説明する。まず、第９図はアバランシェフォトダイオ
ードのＰＮ接合部のリセット時（１）および電荷蓄積時
０）におけるエネルギーバンド図で、Ｅ、はフェルミ準
位を示す。図から明らかなように、リセット時において
接合付近で電荷にかかる電界Ｅ１に対し、電荷蓄積後の
同電界Ｅ２の方が大きく、ｌＥ＋Ｉ＜ＩＥｚｌの関係が
ある。なお、図中ｅは電子を示す。またＷＸ、ＷＴｌは
それぞれリセット時および電荷蓄積時の空乏層幅を示し
ている。

一方、第１０図は１９８７年Ｉ　ＥＤＭのテクニカルダ
イジェスト（Ｊ、　Ｗ、　Ｓｌｏｔｂｏｏｍ　ａｔ　ａ
ｌ、　、Ｔｅｅｈｎ。

Ｄｉｇｅｓｔ、１９Ｂ？、ＩＥＤＭ、ｐ４９４）に記載
された電子のイオン化率αの電界依存性を示す図である
。

従来の実験効果をまとめたもので、Ｓ＃′ｉシリコン表
面（Ｓｕｒｆａｃｅ）近傍の値、Ｂはシリコン深部（Ｂ
ｕｌｋ）での値を示している。同図からイオン化率αが
電界Ｅに対して正の相関をもつことが明らかである。

ここで、イオン化率αは位置Ｘの関数であシ、ｘ１≦Ｘ
≦ｘ２の範囲で変化しｘ　（ｘｌ　、　Ｘ＞　ｘ２にお
いてはα＝０であるとしたとき、Ｘ１≦Ｘ°≦ｘ２を通
過した電荷の増倍係数Ｍはこのαに対して次式で示され
、Ｍとαとは正の相関を示す。

Ｍ　＝　＊ｘｐ　（ｆ　　αｄｘ） 以上のことから、増倍係数はリセット時において最も大
きく、電荷が蓄積されるに従って、接合電界の低下とと
もに低下していくことがわかる。

この発明の目的は、蓄積電荷量に無関係に電荷の増倍係
数が一定なアバランシェ増幅形の固体撮像素子を得るこ
とにある。

〔課題を解決するための手段〕

この発明の固体撮像素子は、アバランシェフォトダイオ
ードに隣接する半導体領域上に絶縁膜を介して電極を配
置することによシミ荷蓄積部を形成するとともに、これ
らアバランシェフォトダイオードと電荷蓄積部との間の
半導体領域上に絶縁膜を介して表面ポテンシャル制御用
ゲート電極を形成したものである。

〔作用〕

電荷蓄積時において、増幅された電荷は電荷蓄積部に蓄
積されるが、表面ポテンシャル制御用ゲート電極下には
電荷は蓄積されず、この部分の表面ポテンシャルは変化
しない。これによルアバランシェフオドダイオード部分
の表面ポテンシャルは固定され、したがってそのＰＮ接
合にかかる逆バイアス電圧も変化しない。

〔実施例〕

以下、第１図ないし第３図を用いてこの発明の一実施例
を説明する。

第１図は本実施例の固体撮像素子（１画素和尚）の断面
図である。同図において、Ｐ形シリコン基板２１の上に
Ｎ＋領域２２を形成し、その周囲をＮ−領域２３でとシ
囲むことにょシ光電変換素子としてのアバランシェフォ
トダイオードを形成している。一方、Ｐ形シリコン基板
２１の上にＮ−領域２４を形成し絶縁膜を介してポリシ
リコンからなるゲート電極２５を配置することにょシミ
荷転送素子（ＣＯＤ）の構成要素としている。

ここで、上記アバランシェフォトダイオードと転送領域
との間のＰ形シリコン基板２１の上に絶縁膜を介してポ
リシリコンゲート電極２６を配置することによシミ荷蓄
積領域を形成するとともに、この電荷蓄積領域と７バラ
ンシエフオトダイオードおよび転送領域との間のＰ形シ
リコン基板２１の上にも、それぞれ絶縁膜を介してポリ
シリコンゲート電極２７および２８を配置しである。こ
のうちポリシリコンゲート電極２Ｔは後述するように表
面ポテンシャル制御用で、ポリシリコンゲート電極２８
はトランスファーゲートを構成するものである。

なお、第１図において、シリコン領域と各ゲート電極間
および各ゲート電極相互間を絶縁する絶縁膜は第７図と
同様に省略して示しである。また２９は素子間分離用シ
リコン酸化膜を示す。実際に固体撮像装置を構成するに
当っては、同一の半導体基板上に同種の素子が多数集積
して用いられる。

次に本実施例の動作を説明する。

第２図は電荷蓄積時、第３図は読出し時における素子各
部のポテンシャルをそれぞれ示すエネルギーバンド図で
、位置の対応関係を示すために素子の断面構造を併せて
示しである。

第２図において、アバランシェフォトダイオードを構成
している本体はＰ形シリコン基板２１とＮ＋領域２２と
で形成されるＰＮ接合であるが、このＮ＋領域２２とそ
の周囲のＮ−領域２３の電位は、ポリシリコンゲート電
極２７の下の表面ポテンシャル（表面電位）によって固
定される。ここで、ポリシリコンゲート電極２５にはポ
リシリコンゲート電極２Ｔよシも高い電圧が印加される
。

これによシボリシリコンゲート電極２５の下のシリコン
領域の電子に対するポテンシャルは低くなシ、電荷蓄積
領域として作用するが、ポリシリコンゲート電極２７の
下のシリコン領域には電荷が蓄積されないためその表面
ポテンシャルは変化しない。したがってアバランシェフ
ォトダイオードのＰＮ接合に加わる電位差は変化せず、
その増倍係数は変わらない。

この電荷蓄積期間中は、ポリシリコンゲート電極２８に
は低い電圧が印加されておシ、蓄積された電荷は転送領
域たるＮ−領域２４には流入しない０ 電荷蓄積期間が終了すると、ポリシリコンゲート電極２
５．２７には低い電圧がかけられ、第３図に示すように
その表面ポテンシャルが上昇する。

このとき、ポリシリコンゲート電極２５の下のシリコン
領域に蓄積された電荷はポリシリコンゲート電極２８の
下のシリコン領域を経てＮ−領域２４に移送される。そ
の後ポリシリコンゲート電極２５゜２７に再び高レベル
の電圧が印加され、第２図に示したような電荷蓄積期間
が開始される。

なお、本実施例ではポリシリコングー）ｔｉ２５゜２８
の下のシリコン領域はＰ形であるが、これをＮ形として
も同様の効果を奏する。例として、ポリシリコンゲート
電極２５をＮ領域３０の上に配置した構造を第４図に示
す。

また、上記実施例ではＰ形シリコン基板上に直接素子を
形成しているが、Ｎ形シリコン基板を用い、これにイオ
ン注入等の方法でＰ形シリコン領域を形成した上に素子
を形成しても同様の効果が得られることはもちろんであ
る。

さらに、上記実施例は増幅形固体撮像素子としての基本
的な動作を行なう最も単純な例であるが、プルーミング
抑制やシャッタ機能等を実現するための構造を付加する
ことも適宜可能である。例えば第１図に示した構造にお
いて、ポリシリコンゲート電極２５に対し紙面に垂直な
方向に隣接させてオーバーフロー制御用のゲート電極を
配置した例を第５図に示す。同図（、）はその断面図、
同図ら）は平面図である。同図（ｂ）において斜線を付
した矩形はポリシリコンゲート電極を示し、斜線を付さ
ない輪郭で囲まれた領域は素子分離用シリコン酸化膜２
９で囲まれた活性領域を示している。また矢印はＣＯＤ
の転送方向を示している。

第５図において、オーバーフロー制御用ポリシリコンゲ
ート電極３１に適当な電圧を印加することによシ、過大
な入射光量によってポリシリコンゲート電極２５の下の
蓄積領域からあふれた電荷をオーバーフロードレイン３
２へ捨て、ブルーミングを抑制することができる。また
適当な時刻にオーバーフロー制御ゲートをオン状態にし
て電荷を掃き出した後に、同ゲートをオフ状態にして電
荷蓄積を開始させるようにすることで、電子シャッタ機
能を実現できる。

〔発明の効果〕

以上のようにこの発明によれば、光電変換集子たるアバ
ランシェ７オトダイオードと生成増倍された電荷を蓄積
する電荷蓄積部との間の半導体領域上に表面ポテンシャ
ル制御用ゲート電極を配置して当咳半導体領域の表面ポ
テンシャルを固定できるようにしたことによシ、電荷蓄
積時にアバランシェ７オトダイオードの増倍係数が変化
せず、入射光量と出力との線形性が良好に保たれる効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す断面図、第２図およ
び第３図はその動作を説明するためのエネルギーバンド
図、第４図は他の実施例を示す断面図、第５図（ａ）　
、　（ｂ）はさらに他の実施例を示す断面図および平面
図、第６図および第７図は従来例を示す回路図および断
面図、第８図はその動作原理を示すポテンシャル図、第
９図はそのエネルギーバンド図、第１０図は電子のイオ
ン化率の電界依存性を示す図である。 ２１１１・・＠ＰＰ形リコン基板、２２Ｎ　　−・φ・
領域、２３．２４・・・・Ｎ″′′領域５〜２８昏・拳
・ポリシリコングー）Ｘ極、３０・・・・Ｎ領域。

Claims (1)

【特許請求の範囲】
1. 　光電変換素子およびこの光電変換素子で生成された電
   荷を蓄積する電荷蓄積部を有する光電変換部と、この光
   電変換部からトランスファーゲートを介して信号電荷を
   読出し転送する電荷転送部とを備え、上記光電変換素子
   として、第１導電形半導体領域上に第２導電形領域を形
   成しかつその周囲をより不純物濃度の低い第２導電形半
   導体領域でとり囲んでなるアバランシエフオトダイオー
   ドを用いた固体撮像素子において、半導体領域上に絶縁
   膜を介して電極を配置することによつて電荷蓄積部とす
   るとともに、この電荷蓄積部とアバランシエフオトダイ
   オードとの間の半導体領域上に、絶縁膜を介して表面ポ
   テンシャル制御用ゲート電極を配置したことを特徴とす
   る固体撮像素子。