JP5000426B2 - 垂直型バイポーラ接合トランジスタ及びその製造方法 - Google Patents

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Description

本発明は、フォトダイオード領域と大きい電流利得が得られる垂直型バイポーラ接合トランジスタ（bipolar junction transistor）に関する。
一般に、イメージセンサは、光学映像（optical image）を電気信号に変換させる半導体素子であって、個別ＭＯＳ（metaloxide-silicon）キャパシタ（capacitor）が互いに非常に近接した位置におり、かつ電荷キャリヤがキャパシタに格納され移送される電荷結合素子（ＣＣＤ：charge coupled device）、制御回路（control circuit）、及び信号処理回路（signal processing circuit）を周辺回路に使用するＣＭＯＳ技術を利用して画素数だけＭＯＳトランジスタを作り、これを利用して順次に出力を検出するスイッチング方式を採用したＣＭＯＳ（complementary MOS）イメージセンサがある。
ＣＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタを形成させて、スイッチング方式により信号を検出することで、イメージを具現することになる。
従来には、上記のようなＣＭＯＳイメージセンサ製造工程でエピ層にＣＭＯＳ工程を使用して一般的なＮＰＮ素子を製造することができた。
図１は従来の垂直型ＮＰＮバイポーラ接合トランジスタ素子を示す平面図であり、図２は図１で従来の垂直型ＮＰＮバイポーラ接合トランジスタ素子を示す断面図である。
図１及び図２に示すように、従来の垂直型ＮＰＮバイポーラ接合トランジスタ素子は、基板１００上にディープＮ−ウェル層（deep N−Well）１０２を形成し、ディープＮ−ウェル層１０２の上にＰ−ウェル１１２及びＮ−ウェル１１０を形成する。
Ｐ−ウェル１１２の中にＮ型エミッタ（Ｅ）とＰ型ベース（Ｂ）を形成し、Ｎ−ウェル１１０の内にＮ型コレクタ（Ｃ）を形成する。
上記エミッタ（Ｅ）、ベース（Ｂ）及びコレクタ（Ｃ）の間には各領域を仕分けてくれるＳＴＩ領域１２０が形成されている。
そして、上記エミッタ、ベース、及びコレクタ領域の各上層には高濃度のＮ型イオンが注入されたエミッタコンタクト領域１２６及びコレクタコンタクト領域１３０、Ｐ型イオンが注入されたベースコンタクト領域１２８が形成されている。
ディープＮ−ウェル層１０２は、Ｎ型エミッタ（Ｅ）から注入された電子をＮ型コレクタ（Ｃ）側に流れるようにする役割をする。これで、正常動作モード（active mode）で垂直型コレクタ電流（ＩＣ）を形成する。
しかしながら、一般にバイポーラ接合トランジスタ素子（ＢＪＴ）において、ベース電流（ＩＢ）とコレクタ電流（ＩＣ）の比率、即ちＩＣ／ＩＢを共通エミッタ電流利得（common emitter current gain、beta）といい、素子のＤＣ性能を決定する重要なスペックということができる。
従来の垂直型バイポーラ接合トランジスタ（ＢＪＴ）素子の電流利得は単一ベース層の厚み、及び幅が製造工程により固定されるので、一般的なＣＭＯＳ工程では大きい電流利得が得られないという問題点がある。
本発明は、フォトダイオードと同時に形成して製造工程が単純であるだけでなく、電流利得の大きいバイポーラ接合トランジスタを有する垂直型バイポーラ接合トランジスタ を提供することをその目的とする。
前述した目的を達成するために、本発明による垂直型バイポーラ接合トランジスタは、互いに異なるエピ層に形成された第１及び第２コレクタ領域と、第１及び第２コレクタ領域の間に形成されたエミッタ領域と、第１コレクタ領域とエミッタ領域、第２コレクタ領域とエミッタ領域に形成されたベース領域と、を含むことを特徴とする。
前述した目的を達成するために、本発明による垂直型バイポーラ接合トランジスタの製造方法は、第２導電型基板を用意する段階と、第２導電型基板に第１導電型のイオンを注入して第１コレクタ領域を形成する段階と、第２導電型基板の上に第１エピ層を形成し、第２導電型のドーパントを注入する段階と、第１エピ層に第１導電型のイオンを注入して第１コレクタ領域と連結された第１コレクタ連結領域を形成する段階と、第１エピ層に第１導電型のイオンを注入してエミッタ領域を形成する段階と、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域を形成する段階と、第２エピ層に第２導電型のドーパントを注入してＰ−ウェルを形成し、第１導電型のドーパントを注入して第１コレクタ連結領域と連結された第２コレクタ連結領域、エミッタ領域と連結されたエミッタ連結領域を形成する段階と、第２エピ層に第１導電型のイオンを注入して第２コレクタ領域及びこれと連結されたコレクタコンタクト領域、そしてエミッタ連結領域の上にエミッタコンタクト領域を形成する段階と、第２エピ層に第２導電型のイオンを注入してベースコンタクト領域を形成する段階と、を形成することを特徴とする。
また、前述した目的を達成するために、本発明によるＣＭＯＳイメージセンサは、第２導電型基板に形成された第１導電型の赤色フォトダイオード及び第１導電型の第１コレクタ領域と、赤色フォトダイオードと連結された第１導電型の第１プラグ及び第１コレクタ領域と連結された第１コレクタ連結領域を有する第２導電型の第１エピ層と、第１エピ層の上に形成される第１導電型の緑色フォトダイオード及び第１導電型のエミッタ領域と、緑色フォトダイオードと連結された第１導電型の第２プラグ及びエミッタ領域と連結されたエミッタ連結領域、第１コレクタ連結領域と連結された第２コレクタ連結領域を有する第２導電型の第２エピ層と、第２エピ層の上に形成された第１導電型の青色フォトダイオード及びエミッタ連結領域の上に形成された第１導電型のエミッタコンタクト領域、第２コレクタ連結領域と連結された第２コレクタ領域、これと連結されたコレクタコンタクト領域と、第２エピ層の上に形成された第２導電型のベースコンタクト領域と、を含むことを特徴とする。
また、前述した目的を達成するために、本発明によるＣＭＯＳイメージセンサの製造方法は、フォトダイオード領域とバイポーラ接合トランジスタ形成領域を定義するＣＭＯＳイメージセンサの製造方法であって、第２導電型基板を用意する段階と、第２導電型基板に第１導電型のイオンを注入して赤色フォトダイオードと第１コレクタ領域を形成する段階と、第２導電型基板の上に第１エピ層を形成し、第２導電型のドーパントを注入する段階と、第１エピ層に第１導電型のイオンを注入して赤色フォトダイオードと連結された第１プラグ及び第１コレクタ領域と連結された第１コレクタ連結領域を形成する段階と、第１エピ層に第１導電型のイオンを注入して緑色フォトダイオードとエミッタ領域を形成する段階と、第１エピ層の上に第２エピ層を形成し、ＳＴＩ領域を形成する段階と、第２エピ層に第２導電型のドーパントを注入してウェル（well）を形成し、第１導電型のドーパントを注入して第２プラグ及び第１コレクタ連結領域と連結された第２コレクタ連結領域、エミッタ領域と連結されたエミッタ連結領域を形成する段階と、第２エピ層に第１導電型のイオンを注入して青色フォトダイオード及び第２コレクタ連結領域と連結された第２コレクタ領域、これと連結されたコレクタコンタクト領域、エミッタ連結領域の上にエミッタコンタクト領域を形成する段階と、第２エピ層に第２導電型のイオンを注入してベースコンタクト領域を形成する段階と、を形成することを特徴とする。
本発明による垂直型バイポーラ接合トランジスタ素子（ＢＪＴ）は、フォトダイオード形成と同時にバイポーラ接合トランジスタを形成できるのみならず、二重ベース構造によってコレクタ電流が上・下に流れるために、全体電流の量が増加することになるので、既存のバイポーラ接合トランジスタ素子と同一面積で製作した時、大きな電流利得が得られる効果がある。
以下、添付図面を参照しつつ本発明による垂直型バイポーラ接合トランジスタに関して具体的に説明する。
図３は、本発明において、フォトダイオード領域とバイポーラ接合トランジスタ領域を示す断面図である。
図３に示すように、フォトダイオード領域において、半導体基板上に形成されたＰ型の第１エピ層（epitaxial layer）２００に赤色フォトダイオード領域（red photo diode area）２５２を形成し、第２エピ層２１０を成長させ、第２エピ層２１０にＰ型イオン注入されて形成されたＰ型の第２エピ層２１０に赤色フォトダイオード領域２５２と連結されて信号（signal）を抽出するようにＰ型の第２エピ層２１０に高濃度のイオンを注入して第１プラグ２５４を形成する。
以後、Ｐ型の第２エピ層２１０の上に感光膜パターン（図示せず）をし、一部にイオン注入して、Ｐ型の第２エピ層２１０に緑色フォトダイオード領域（green photo diode area）２５６を形成し、緑色フォトダイオード領域２５６を含んだＰ型の第２エピ層２１０の上に第３エピ層２２０を成長させ、アクティブ領域を定義するように第３エピ層２２０にＳＴＩ（shallow trench isolation）２６０領域を形成する。
第３エピ層２２０の上に感光膜パターン（図示せず）を形成し、イオン注入して第３エピ層２２０に第２プラグ２５８を形成する。
この後、ウェル（well）工程を進行してＳＴＩ２６０を含むＰ型の第３エピ層２２０の上に感光膜パターン（図示せず）を形成し、イオン注入して赤色フォトダイオード領域２５２と連結された第１プラグ２５４の上に第２プラグ２５８を形成し、緑色フォトダイオード領域２５６と連結される第２プラグ２５８を形成する。
以後、Ｐ型の第３エピ層２２０の上に感光膜パターンを形成し、イオン注入して青色フォトダイオード領域（blue photo diode area）２５９を形成する。
赤色フォトダイオード領域２５２、緑色フォトダイオード領域２５６、青色フォトダイオード領域２５９は、垂直に配列されて１つのピクセル（pixel）を形成する。
上記フォトダイオード領域製造工程により形成されるＮＰＮバイポーラ接合トランジスタ領域でＰ型の第１エピ層２００に赤色フォトダイオード領域２５２の形成時、Ｎ型の第１コレクタ領域２０２を形成する。
以後、第１プラグ２５４の形成時に、第１コレクタ領域２０２と連結されるようにＮ型の第１コレクタ連結領域２１２を形成する。
そして、緑色フォトダイオード領域２５６の形成時に、Ｎ型のエミッタ領域２１４を形成する。
この際、エミッタ領域２１４は、第１コレクタ領域２０２と垂直な方向に重畳するように形成される。
そして、第２プラグ２５８の形成時に、第１コレクタ連結領域２１２と接触し、上部層に連結できるように第２コレクタ連結領域２２２を形成し、エミッタ領域２１４と接触し、上部層に連結できるようにエミッタ連結領域２２２を形成する。
以後、青色フォトダイオード領域２５９の形成時に、エミッタ連結領域２２２の上にＮ型エミッタコンタクト領域２２６を形成し、第２コレクタ連結領域２２２と接触するようにＮ型コレクタコンタクト領域２２４及びこれと連結された第２コレクタ領域２２５を形成する。
第２コレクタ領域２２４は、第１コレクタ領域２０２及びエミッタ領域２１４と垂直な方向に重畳するように形成する。
そして、エミッタ領域２１４及び第２コレクタ領域２２４などに別途の感光膜パターンを形成し、Ｐ型のベースコンタクト領域２２８を形成する。
そして、エミッタ（Ｅ）、ベース（Ｂ）、及びコレクタ（Ｃ）の間には各領域を仕分けてくれるＳＴＩ領域２６０が形成されている。
上記ベース領域は、エミッタ領域２１４と第１コレクタ領域２０２の上下に形成されたＰ型の第２エピ層２１０、Ｐ型の第３エピ層２２０と連結されて、二重ベース（double base）構造が形成される。
したがって、エミッタ領域２１４を基準にして、上側の第２コレクタ領域２２４と下側の第１コレクタ領域２０２に電子が注入されて移動することになる。
したがって、ＮＰＮバイポーラ接合トランジスタ素子（ＢＪＴ）において、ベース電流（ＩＢ）とコレクタ電流（ＩＣ）の比率、即ちＩＣ／ＩＢを共通エミッタ電流利得（common emitter current gain、beta）というので、本発明の二重ベース構造によってコレクタ電流が上、下に流れるために、全体電流の量が増加することになるので、既存のバイポーラ接合トランジスタ素子と同一面積で製作した時、大きな電流利得が具現できる長所がある。
図４ａ乃至図４ｎは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。
まず、図４ａに示すように、半導体基板を用意するか、半導体基板上に第１エピ層を成長させる。
そして、図４ｂに示すように、第１エピ層２００ａの上にＰ型イオン、例えば、Ｂ（Boron）イオンを注入してＰ型の第１エピ層２００を用意する。
図４ｃに示すように、Ｐ型の第１エピ層２００の上に第１感光膜パターン２８１を形成し、第１感光膜パターン２８１の開口部を通じて露出したＰ型の第１エピ層２００に、Ｎ型イオン、例えばＡｓイオンを数十ｋｅＶエネルギーで注入して赤色フォトダイオード２５２（図３参照）を形成すると共に、第１コレクタ領域２０２を形成する。
第１感光膜パターン２８１を除去する。
以後、図４ｄに示すように、第１コレクタ領域２０２が形成されたＰ型の第１エピ層２００の上に第２エピ層２１０ａを形成する。
そして、図４ｅに示すように、第２エピ層２１０ａの上に第２感光膜パターン２８２を形成し、第２感光膜パターン２８２の開口部を通じて露出した第２エピ層２１０ａの上にＮ型イオン、例えばＡｓイオンを数百〜数千ｋｅＶエネルギーで注入して第１プラグ２５４（図３参照）を形成すると共に、第１コレクタ連結領域２１２を形成する。
第２感光膜パターン２８２を除去する。
以後、図４ｆに示すように、第２エピ層２１０ａの全面にＰ型イオン、例えば、Ｂ（Boron）イオンを注入してＰ型の第２エピ層２１０を形成する。
そして、図４ｇに示すように、Ｐ型の第２エピ層２１０の上に第３感光膜パターン２８３を形成し、第３感光膜パターン２８３の開口部を通じて露出したＰ型の第２エピ層２１０にＮ型イオン、例えばＡｓイオンを数十ｋｅＶエネルギーで注入して緑色フォトダイオード２５６（図３参照）を形成すると共に、エミッタ領域２１４を形成する。
第３感光膜パターン２８３を除去する。
以後、図４ｈに示すように、エミッタ領域２８３が形成されたＰ型の第２エピ層２１０の上に第３エピ層２２０を形成する。
そして、図４ｉに示すように、第３エピ層２２０の上に隔離領域であるＳＴＩ（shallow trench isolation）２６０を形成する。
以後、図４ｊに示すように、第３エピ層２２０の上に第４感光膜パターン２８４を形成し、第４感光膜パターン２８４の開口部を通じて露出した第３エピ層２２０にＰ型イオンを注入してＰ−ウェル２２１を形成する。
第４感光膜パターン２８４を除去する。
以後、図４ｋに示すように、Ｐ−ウェル２２１が形成された第３エピ層２２０に第５感光膜パターン２８５を形成し、第５感光膜パターン２８５の開口部を通じて露出した第３エピ層２２０の上にＮ型イオン、例えばＡｓイオンを数百〜数千ｋｅＶエネルギーで注入して第２プラグ（図３参照）を形成すると共に、第２コレクタ連結領域２２２ａ及びエミッタ連結領域２２２ｂを形成する。
第５感光膜パターン２８５を除去する。
以後、図４ｌに示すように、第３エピ層２２０に第６感光膜パターン２８６を形成し、Ｎ型イオンを注入して青色フォトダイオード領域２５９（図３参照）を形成すると共に、エミッタ連結領域２２２ｂの上にエミッタコンタクト領域２２６を形成し、Ｐ−ウェル２２１領域の上に第２コレクタ領域２２４と、コレクタコンタクト領域２２５を形成する。
第６感光膜パターン２８６を除去する。
そして、図４ｍに示すように、第３エピ層２２０の上に第７感光膜パターン２８７を形成し、第７感光膜パターン２８７の開口部を通じて第３エピ層２２０の一部にＰ型イオンを注入してベースコンタクト領域２２８を形成し、最終的に図４ｎのように、フォトダイオード工程を用いた二重ベース構造のＮＰＮバイポーラ接合トランジスタを形成することができる。
以後、第７感光膜パターン２８７を除去する。
したがって、本発明によるＮＰＮバイポーラ接合トランジスタ素子（ＢＪＴ）において、二重ベース構造によってコレクタ電流が上・下に流れるために、全体電流の量が増加することになるので、既存のバイポーラ接合トランジスタ素子と同一面積で製作した時、大きな電流利得を具現できる長所がある。
本発明による垂直型バイポーラ接合トランジスタ素子（ＢＪＴ）は、フォトダイオード形成と共に、バイポーラ接合トランジスタを形成できるのみならず、二重ベース構造によってコレクタ電流が上・下に流れるために、全体電流の量が増加することになるので、既存のバイポーラ接合トランジスタ素子と同一面積で製作した時、大きな電流利得が得られる効果がある。
以上、本発明を具体的な実施形態を通じて詳細に説明したが、これは本発明を具体的に説明するためのものであって、本発明による垂直型バイポーラ接合トランジスタ（bipolar junction transistor）及びその製造方法、そしてこれを有するＣＭＯＳイメージセンサ及びその製造方法は、これに限るのでなく、本発明の技術的思想内で当分野の通常の知識を有する者によりその変形及び改良が可能であることは明らかである。
従来の垂直型ＮＰＮバイポーラ接合トランジスタ素子を示す平面図である。 図１において、従来の垂直型ＮＰＮバイポーラ接合トランジスタ素子を示す断面図である。 本発明において、フォトダイオード領域とバイポーラ接合トランジスタ領域を示す断面図である。 図４ａは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｂは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｃは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｄは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｅは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｆは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｇは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｈは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｉは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｊは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｋは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｌは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｍは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。 図４ｎは、本発明によるバイポーラ接合トランジスタを製造する工程を示す順序図である。
符号の説明
２００ 第１エピ層
２０２ 第１コレクタ領域
２１０ 第２エピ層
２１２ 第１コレクタ連結領域
２１４ エミッタ領域
２２０ 第３エピ層
２２２ 第２コレクタ連結領域
２２５ 第２コレクタ領域
２２６ エミッタコンタクト領域
２２８ ベースコンタクト領域
２５２ 赤色フォトダイオード領域
２５４ 第１プラグ
２５６ 緑色フォトダイオード領域
２５８ 第２プラグ
２５９ 青色フォトダイオード領域
２６０ ＳＴＩ（shallow trench isolation）

Claims (5)

  1. 第１エピ層に形成された第１コレクタ領域と、
    第３エピ層に形成された第２コレクタ領域と、
    第２エピ層に形成され、前記第１コレクタ領域と第２コレクタ領域との間に位置するエミッタ領域と、
    前記第１コレクタ領域と前記エミッタ領域との間、および前記第２コレクタ領域と前記エミッタ領域との間に形成されたベース領域と、
    前記エミッタ領域に接続された第１導電型のエミッタコンタクト領域と、
    前記第１コレクタ領域および前記第２コレクタ領域に接続された第１導電型のコレクタコンタクト領域と、
    前記ベース領域に接続された第２導電型のベースコンタクト領域と、
    を備え、
    前記第１導電型のエミッタコンタクト領域、前記第１導電型のコレクタコンタクト領域および前記第２導電型のベースコンタクト領域がそれぞれ前記第３エピ層に形成され、
    前記エミッタ領域と前記第１導電型のエミッタコンタクト領域とが前記第３エピ層に形成されたエミッタ連結領域によって接続され、
    前記第１コレクタ領域と前記第１導電型のコレクタコンタクト領域とが前記第２エピ層に形成された第１コレクタ連結領域及び前記第３エピ層に形成され、前記第１コレクタ連結領域に連結された第２コレクタ領域連結領域によって接続されており、前記第２コレクタ領域と前記第１導電型のコレクタコンタクト領域とが、前記第３エピ層に形成された第２コレクタ領域連結領域によって接続されており、
    前記ベース領域と前記第２導電型のベースコンタクト領域とが、前記第３エピ層を介して接続されている垂直型バイポーラ接合トランジスタ。
  2. 前記第１コレクタ領域、エミッタ領域、及び第２コレクタ領域は第１導電型からなり、前記ベース領域は第２導電型からなることを特徴とする請求項１記載の垂直型バイポーラ接合トランジスタ。
  3. 前記第１導電型はＮ型イオンが注入され、前記第２導電型はＰ型イオンが注入されたことを特徴とする請求項２記載の垂直型バイポーラ接合トランジスタ。
  4. 前記第１コレクタ領域と第２コレクタ領域は、第１導電型のコレクタ連結領域に連結されたことを特徴とする請求項１記載の垂直型バイポーラ接合トランジスタ。
  5. 前記第１コレクタ領域、エミッタ領域、及び第２コレクタ領域は、基板に対して垂直な方向に重畳して形成されたことを特徴とする請求項１記載の垂直型バイポーラ接合トランジスタ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5428479B2 (ja) * 2009-04-13 2014-02-26 ソニー株式会社 固体撮像装置の製造方法、固体撮像装置、および電子機器
DE102010005715B4 (de) * 2010-01-26 2016-10-20 Austriamicrosystems Ag Transistoranordnung als ESD-Schutzmaßnahme
US9236458B2 (en) * 2013-07-11 2016-01-12 Infineon Technologies Ag Bipolar transistor and a method for manufacturing a bipolar transistor
US10020386B1 (en) * 2017-03-09 2018-07-10 Globalfoundries Inc. High-voltage and analog bipolar devices
CN110137196B (zh) * 2019-05-22 2021-03-23 德淮半导体有限公司 图像传感器及其形成方法
US20230098450A1 (en) * 2021-09-29 2023-03-30 Owl Autonomous Imaging, Inc. Methods and systems for a photon detecting structure and device using colloidal quantum dots

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3104910B2 (ja) * 1989-12-14 2000-10-30 ソニー株式会社 バイポーラトランジスタ
US5243207A (en) * 1991-03-15 1993-09-07 Texas Instruments Incorporated Method to integrate HBTs and FETs
TW260816B (ja) * 1991-12-16 1995-10-21 Philips Nv
US5252849A (en) * 1992-03-02 1993-10-12 Motorola, Inc. Transistor useful for further vertical integration and method of formation
JPH08153800A (ja) * 1994-11-29 1996-06-11 Rohm Co Ltd 半導体集積回路装置
JPH10163108A (ja) 1996-11-29 1998-06-19 Sony Corp 共存集積回路および製造方法
JP3075204B2 (ja) * 1997-02-28 2000-08-14 日本電気株式会社 半導体装置の製造方法
KR100618789B1 (ko) * 1999-07-30 2006-09-06 삼성전자주식회사 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스
JP2003258216A (ja) 2002-02-27 2003-09-12 Sanyo Electric Co Ltd 光半導体集積回路装置の製造方法
JP4489366B2 (ja) * 2003-03-17 2010-06-23 株式会社日立製作所 半導体装置
US7247926B2 (en) * 2003-12-09 2007-07-24 Infineon Technologies Ag High-frequency switching transistor
KR20060010665A (ko) 2004-07-28 2006-02-02 주식회사 케이이씨 종방향 트랜지스터
JP2006210494A (ja) * 2005-01-26 2006-08-10 Matsushita Electric Ind Co Ltd 光半導体装置
DE102005009725A1 (de) * 2005-03-03 2006-09-07 Atmel Germany Gmbh Verfahren zur Integration von zwei Bipolartransistoren in einen Halbleiterkörper, Halbleiteranordnung in einem Halbleiterkörper und Kaskodenschaltung
US7285469B2 (en) * 2005-09-02 2007-10-23 Intersil Americas Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns

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