KR20060010665A - 종방향 트랜지스터 - Google Patents

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KR20060010665A
KR20060010665A KR1020040059436A KR20040059436A KR20060010665A KR 20060010665 A KR20060010665 A KR 20060010665A KR 1020040059436 A KR1020040059436 A KR 1020040059436A KR 20040059436 A KR20040059436 A KR 20040059436A KR 20060010665 A KR20060010665 A KR 20060010665A
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전본근
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주식회사 케이이씨
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Abstract

본 발명은 종방향 트랜지스터에 관한 것으로서, 해결하고자 하는 기술적 과제는 기생 트랜지스터로 인한 누설 전류를 억제하여 소자 성능을 향상시키는데 있다.
이를 위해 본 발명에 의한 해결 방법의 요지는, 다수개가 어레이되어 이루어진 종방향 트랜지스터의 최외측 또는 종방향 트랜지스터의 사이사이(종방향 파워 트랜지스터의 테두리와 중앙)에 N- 매입층과 연결되도록 딥 N+ 영역을 형성하고, 이러한 딥 N+ 영역을 P+ 콜렉터와 도전체를 이용하여 상호 전기적으로 연결한 구조를 특징으로 한다.
이와 같이 함으로써, 종방향 트랜지스터의 구조에 의해 파생된 NPN 기생 트랜지스터의 베이스 및 PNP 기생 트랜지스터의 베이스를 상호 전기적으로 연결시킴으로써, 그 기생 트랜지스터의 작동을 억제하고, 따라서 누설 전류를 감소시켜 소자의 성능을 향상시킬 수 있게 된다.
종방향 트랜지스터, 기생 트랜지스터, 딥 N+, 도전체, P+ 콜렉터

Description

종방향 트랜지스터{Vertical transistor}
도 1a는 종래 다수의 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이다.
도 2a는 도 1의 1-1선 단면도이고, 도 2b는 기생 트랜지스터를 포함한 등가 회로도이다.
도 3a는 도 2a에서 NPN형 기생 트랜지스터를 설명하기 위한 단면도이고, 도 3b는 도 2a에서 PNP형 기생 트랜지스터를 설명하기 위한 단면도이다.
도 4a는 본 발명의 한 실시예에 의한 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이고, 도 4b는 도 4a의 4-4선 단면도이며, 도 4c는 기생 트랜지스터를 포함한 등가 회로도이고, 도 4d는 기생 트랜지스터에서 입력 전압 대 누설 전류를 도시한 그래프이다.
도 5a는 본 발명의 다른 실시예에 의한 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이고, 도 5b는 도 5a의 5-5선 단면도이다.
도 6은 본 발명의 또다른 실시예에 의한 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200,300; 본 발명에 의한 종방향 트랜지스터
101; N- 에피층 102; P+ 콜렉터
103; P+ 에미터 104; N+ 베이스
105; P+ 소자 분리막 105a; P+ 상부 분리막
105b; P+ 하부 분리막 106; 딥 N+ 영역
107; 도전체 108; N+ 웰
109; P++ 매입층 110; N- 매입층
111; P 섭스트레이트
10; 반도체 칩 20; 트랜지스터부
30; 제어부 40; 본딩패드
본 발명은 종방향 트랜지스터에 관한 것으로서, 보다 상세히는 기생 트랜지스터로 인한 누설 전류를 억제하여 소자 성능을 향상시킬 수 있는 종방향 트랜지스터에 관한 것이다.
모놀리틱 IC 속에 반도체 공정을 통해 조립해 넣는 트랜지스터는 대부분이 NPN이며, 되도록 PNP를 사용하는 것을 피한 회로 구성으로 되어 있다. 이것은 PNP를 만들기 어렵기 때문이다. PNP 트랜지스터를 꼭 사용하여야 할 경우의 제조법에는 통상 2가지의 실용적인 방법이 있다. 그러나 P형 섭스트레이트를 콜렉터로 하는 PNP 트랜지스터는 콜렉터를 최저 전위로 하여야 하는 제약이 있고, 횡방향 트랜지 스터로서 제조하는 PNP는 전류증폭률(hfe)을 높게 할 수 없는 단점이 있다.
종방향 PNP 트랜지스터는 모놀리틱 IC에 반도체 공정을 통해 조립하는 PNP 트랜지스터로 새로운 제조법이며, 횡방향 트랜지스터가 가로방향으로 동작하는데 대해 통상의 NPN 트랜지스터와 같이 세로 방향으로 동작하므로 종방향 트랜지스터라 한다.
도 1은 종래 다수의 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이다.
먼저 종방향 트랜지스터(100')는 N- 에피층(101')과, 다수의 P+ 콜렉터(102')와, P+ 에미터(103')와, N+ 베이스(104')와, P+ 소자 분리막(105')을 포함한다. 도면중 미설명 부호 10'는 반도체 칩이고, 20'는 다수의 종방향 트랜지스터(100')가 어레이되어 있는 트랜지스터부이며, 30'는 제어부이고, 40'는 본딩패드이다.
물론, 상기 모든 콜렉터(102'), 에미터(103') 및 베이스(104')는 각각 전기적으로 연결되어 있다. 참고로, 이러한 반도체 칩(10')은 파워 즉, 전원 공급용 소자로 이용될 수 있다.
도 2a는 도 1의 1-1선 단면도이고, 도 2b는 기생 트랜지스터를 포함한 등가 회로도이다. 또한, 도 3a는 도 2a에서 NPN형 기생 트랜지스터를 설명하기 위한 단면도이고, 도 3b는 도 2a에서 PNP형 기생 트랜지스터를 설명하기 위한 단면도이다.
이를 참조하여 종래 종방향 트랜지스터(100')의 구조 및 이에 파생되는 기 생 트랜지스터의 구조를 설명한다. 상기 P+ 에미터(103') 및 N+ 베이스(104')는 N+ 웰(108') 내측에 형성되어 있다. 또한, 상기 N+ 웰(108') 하부에는 일정 두께로 P++ 매입층(109')이 형성되어 있다. 더불어, 상기 P++ 매입층(109')의 하부에는 일정 두께로 N- 매입층(110')이 형성되어 있고, 상기 N- 에피층(101')과 N- 매입층(110')의 하부에는 P 섭스트레이트(111')가 형성되어 있다.
여기서, 상기 P+ 콜렉터(102')는 상기 P++ 매입층(109')에 연결되어, 에미터(103')로부터 콜렉터(102') 전류 밀도가 증가하도록 되어 있다.
상기 N- 매입층(110')의 외주연으로서 N- 에피층(101')으로부터 P 섭스트레이트(111')까지는 일정 깊이의 P+ 상부 분리막(105a') 및 P+ 하부 분리막(105b')이 일체로 형성되어 상술한 소자 분리막(105')을 이루고 있다.
그런데, 이러한 구조의 종래 종방향 트랜지스터(100')는 2개의 기생 트랜지스터가 파생된다. 즉, NPN 기생트랜지스터(Q2)와 PNP 기생 트랜지스터(Q2)가 형성된다. 상기 NPN 기생 트랜지스터(Q2)는 N 웰(108'), P++ 매입층(109'), N- 매입층(110') 구조에 의해 파생된다. 상기 PNP 기생 트랜지스터(Q3)는 P++ 매입층(109'), N- 매입층(110'), P 섭스트레이트(111')의 구조에 의해 파생된다.
도 2b를 참조하여, 이를 회로적으로 살펴보면, 상기 NPN 기생 트랜지스터(Q2)의 에미터는 종방향 트랜지스터(이 문단에서는 Q1으로 간주함)의 베이스에 연결되고, 또한 PNP 기생 트랜지스터(Q3)의 에미터는 종방향 트랜지스터(Q1)의 콜렉터에 연결된 구조를 한다. 더욱이, 상기 NPN 기생 트랜지스터(Q2)의 베이스는 상기 종방향 트랜지스터(Q1)의 콜렉터와 PNP 기생 트랜지스터(Q3)의 에미터 사이에 연결 된 형태를 한다. 또한, 상기 NPN 기생 트랜지스터(Q2)의 콜렉터는 PNP 기생 트랜지스터(Q3)의 베이스에 연결된 구조를 한다.
도 3a를 참조하여 이를 구조적으로 다시 보면, 상기 NPN 기생 트랜지스터(Q2)는 N- 에피층(101')이 콜렉터로, P+ 콜렉터(102')가 베이스로, N 웰(108')에 형성된 P 에미터(103')가 에미터로 작용한다. 더욱이, 도 3b를 참조하면, 상기 PNP 기생 트랜지스터(Q3)는 소자 분리막(105')이 콜렉터로, N- 에피층(101')이 베이스로, P+ 콜렉터(102')가 에미터로 작용한다.
따라서, 이러한 종래의 종방향 트랜지스터(100')는 설계 회로 이외에 그 구조 자체에 의해 파생되는 NPN 기생 트랜지스터(Q1) 및 PNP 기생 트랜지스터(Q2)가 외부 잡음 등에 의하여 작동되어 과대한 전류가 지속적으로 낭비되는 문제가 있다. 즉, 종방향 트랜지스터(100')의 성능을 저하시키는 누설 전류가 많이 발생한다.
이러한 누설 전류는 결과적으로 전체적인 종방향 트랜지스터(100')의 전류 증폭률 등을 저하시켜, 트랜지스터의 성능을 크게 약화시키는 단점으로 작용하고 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 기생 트랜지스터로 인한 누설 전류를 억제하여 소자 성능을 향상시킬 수 있는 종방향 트랜지스터를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 종방향 트랜지스터의 일실시예 는 일정 두께로 형성된 N- 에피층과, 상기 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터와, 상기 각 P+ 콜렉터 내측에 형성된 P+ 에미터와, 상기 각 P+ 콜렉터 내측의 P+ 에미터 일측에 형성된 N+ 베이스와, 상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막과, 상기 P+ 소자 분리막과 P+ 콜렉터 사이인 N- 에피층의 표면으로부터 일정 깊이까지 형성된 딥 N+ 영역과, 상기 딥 N+ 영역과 P+ 콜렉터를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함한다.
상기 딥 N+ 영역과 이것에 연결된 도전체는 적어도 2개 이상 형성될 수 있다.
상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성될 수 있다.
상기 P+ 콜렉터는 상기 P++ 매입층에 연결될 수 있다.
상기 딥 N+ 영역은 상기 N- 매입층에 연결될 수 있다.
상기 딥 N+ 영역은 상기 P++ 매입층의 외주연으로서 N- 매입층에 연결될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 종방향 트랜지스터의 다른 실시예는 일정 두께로 형성된 N- 에피층과, 상기 N- 에피층의 표면으로부터 일정 깊 이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터와, 상기 다수의 P+ 콜렉터중 선택된 P+ 콜렉터 내측에 형성된 P+ 에미터와, 상기 P+ 에미터 일측에 형성된 N+ 베이스와, 상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막과, 상기 다수의 P+ 콜렉터중 선택되지 않은 특정 P+ 콜렉터 내측에 상기 N- 에피층의 표면으로부터 일정 깊이까지 형성된 딥 N+ 영역과, 상기 딥 N+ 영역과 P+ 콜렉터를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함한다.
상기 딥 N+ 영역과 이것에 연결된 도전체는 적어도 2개 이상 형성될 수 있다.
상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성될 수 있다.
상기 P+ 콜렉터는 상기 P++ 매입층에 연결될 수 있다.
상기 딥 N+ 영역은 상기 N- 매입층에 연결될 수 있다.
상기 딥 N+ 영역은 상기 P++ 매입층과 전기적으로 분리될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 종방향 트랜지스터의 또다른 실시예는 일정 두께로 형성된 N- 에피층과, 상기 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터와, 상기 다수의 P+ 콜렉터중 선택된 P+ 콜렉터 내측에 형성된 P+ 에미터와, 상기 P+ 에미터 일측에 형성된 N+ 베이스와, 상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막과, 상기 P+ 소자 분리막과 P+ 콜렉터 사이인 N- 에피층의 표면으로부터 일정 깊이까지 형성된 제 1 딥 N+ 영역과, 상기 다수의 P+ 콜렉터중 선택되지 않은 특정 P+ 콜렉터 내측에 상기 N- 에피층의 표면으로부터 일정 깊이까지 형성된 제 2 딥 N+ 영역과, 상기 제 1 딥 N+ 영역과 P+ 콜렉터 및 제 2 딥 N+ 영역과 P+ 콜렉터를 상호 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함한다.
상기 제 1 딥 N+ 영역 및 제 2 딥 N+ 영역과 이것에 연결된 도전체는 각각 적어도 2개 이상씩 형성될 수 있다.
상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성될 수 있다.
상기 P+ 콜렉터는 상기 P++ 매입층에 연결될 수 있다.
상기 제 1 딥 N+ 영역 및 제 2 딥 N+ 영역은 상기 N- 매입층에 연결될 수 있다.
상기 제 1 딥 N+ 영역은 상기 P++ 매입층의 외주연으로서 N- 매입층에 연결될 수 있다.
상기 제 2 딥 N+ 영역은 상기 P++ 매입층과 전기적으로 분리될 수 있다.
상기와 같이 하여 본 발명에 의한 종방향 트랜지스터는 NPN 기생 트랜지스터의 베이스 및 PNP 기생 트랜지스터의 베이스가 전기적으로 서로 연결되도록 함으로써, 기생 트랜지스터의 작동을 억제하게 된다.
따라서, 전체적인 종방향 트랜지스터의 누설 전류 발생을 억제함으로써, 전류 증폭률이 향상되고 또한 소자 성능이 더욱 향상된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 4a는 본 발명의 한 실시예에 의한 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이고, 도 4b는 도 4a의 4-4선 단면도이며, 도 4c는 기생 트랜지스터를 포함한 등가 회로도이다. 여기서 산화막, 에미터 전극, 콜렉터 전극 및 베이스 전극 등은 도시되어 있지 않으며 또한 설명도 생략하기로 한다. 또한, 제조 방법에 관계없이 종방향 트랜지스터의 상부 구조에서부터 하부 구조로 순차 설명하기로 한다.
먼저 도 4a에 도시된 바와 같이 본 발명에 의한 종방향 트랜지스터(100)는 N- 에피층(101)과, 다수의 P+ 콜렉터(102)와, P+ 에미터(103)와, N+ 베이스(104)와, P+ 소자 분리막(105)과, 딥 N+ 영역(106)과, 도전체(107)를 포함한다. 도면중 미설명 부호 10은 반도체 칩이고, 20은 다수의 종방향 트랜지스터(100)가 어레이되어 있는 트랜지스터부이며, 30은 제어부이고, 40은 본딩패드이다.
상기 N- 에피층(101)은 반도체 칩(10)에서 일정 두께로 형성되어 있으며, 이러한 N- 에피층(101)에는 각종 소자 구조가 형성된다.
상기 P+ 콜렉터(102)는 상기 N- 에피층(101)의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 대략 매트릭스 형태로 어레이되어 있다. 즉, 낱개의 P+ 콜렉터(102)는 대략 사각 라인 형태로 되어 있으며, 이러한 P+ 콜렉터(102)는 모두가 전기적으로 연결된 채 대략 바둑판 형태로 어레이되어 있다.
상기 P+ 에미터(103)는 상기 각각의 P+ 콜렉터(102)가 이루는 영역의 내측에 일정 깊이로 형성되어 있다.
상기 N+ 베이스(104)는 상기 각 P+ 콜렉터(102) 내측 영역으로서 상기 P+ 에미터(103)의 일측에 일정 깊이로 형성되어 있다.
상기 P+ 소자 분리막(105)은 상기 모든 P+ 콜렉터(102)의 외주연인 N- 에피층(101)의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 대략 폐곡선 형태로 형성되어 있다.
상기 딥 N+ 영역(106)은 상기 P+ 소자 분리막(105)과 P+ 콜렉터(102) 사이인 N- 에피층(101)의 표면으로부터 일정 깊이까지 형성되어 있다.
상기 도전체(107)는 상기 딥 N+ 영역(106)과 P+ 콜렉터(102)를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지한다. 여기서, 도면에는 비록 상기 딥 N+ 영역(106)과 이것에 연결된 도전체(107)가 한개씩 형성되어 있으나, 이 러한 딥 N+ 영역(106)과 도전체(107)는 그 갯수가 많을 수록 기생 트랜지스터에 의한 누설 전류가 감소되므로, 그 갯수는 많을 수록 좋다. 이러한 도전체(107)는 알루미늄, 구리, 텅스텐 또는 그 등가물로 형성 가능하며 여기서 그 재질을 한정하는 것은 아니다.
이어서, 도 4b를 참조하면, 상기 P+ 에미터(103) 및 N+ 베이스(104)는 N+ 웰(108) 내측에 형성되어 있다. 또한, 상기 N+ 웰(108) 하부에는 일정 두께로 P++ 매입층(109)이 형성되어 있다. 더불어, 상기 P++ 매입층(109)의 하부에는 일정 두께로 N- 매입층(110)이 형성되어 있고, 상기 N- 에피층(101)과 N- 매입층(110)의 하부에는 P 섭스트레이트(111)가 형성되어 있다.
여기서, 상기 P+ 콜렉터(102)는 상기 P++ 매입층(109)에 연결되어, 에미터(103)로부터 콜렉터(102) 전류 밀도가 증가하도록 되어 있다.
또한, 상기 딥 N+ 영역(106)은 상기 N- 매입층(110)에 연결되어, NPN 기생 트랜지스터(Q2)의 베이스와, PNP 기생 트랜지스터(Q3)의 베이스가 상호 전기적으로 연결될 수 있도록 되어 있다. 이와 같이 NPN 기생 트랜지스터(Q2)의 베이스와, PNP 기생 트랜지스터(Q3)의 베이스가 상호 전기적으로 연결되면, 이러한 기생 트랜지스터에 의해 소모되는 누설 전류가 대폭 감소된다.
더불어, 상기 딥 N+ 영역(106)은 상기 P++ 매입층(109)의 외주연으로서 N- 매입층(110)에 연결되어 있다. 즉, 모든 콜렉터(102), 에미터(103) 및 베이스(104)는 상술한 P++ 매입층(109) 위에 형성되어 있고, 이러한 P++ 매입층(109)의 하부에는 약간 더 넓게 N- 매입층(110)이 형성되어 있기 때문에 이러한 구조가 가능하다.
한편, 상기 N- 매입층(110)의 외주연으로서 N- 에피층(101)으로부터 P 섭스트레이트(111)까지는 일정 깊이의 P+ 상부 분리막(105a) 및 P+ 하부 분리막(105b)이 일체로 형성되어 상술한 소자 분리막(105)을 이루고 있다.
마지막으로 도 4c 및 도 4d를 참조하여, NPN 기생 트랜지스터 및 PNP 기생 트랜지스터에 의한 누설 전류의 감소 이유를 설명하기로 한다.
도시된 바와 같이 NPN 기생 트랜지스터(Q2)의 에미터는 종방향 트랜지스터(100)(Q1)의 베이스에 연결되고, 또한 PNP 기생 트랜지스터(Q3)의 에미터는 종방향 트랜지스터(Q1)의 콜렉터에 연결되어 있다. 더욱이, 상기 NPN 기생 트랜지스터(Q2)의 베이스는 상기 종방향 트랜지스터(Q1)의 콜렉터와 PNP 기생 트랜지스터(Q3)의 에미터 사이에 연결되어 있다. 더불어, 상기 NPN 기생 트랜지스터(Q2)의 콜렉터는 PNP 기생 트랜지스터(Q3)의 베이스에 연결되고, 상기 PNP 기생 트랜지스터(Q3)의 콜렉터는 접지되어 있다. 한편, 상술한 바와 같은 본 발명에 의한 도전체(107)는 상기 NPN 기생 트랜지스터(Q2)의 베이스와 PNP 기생 트랜지스터(Q3)의 베이스를 상호 전기적으로 연결한다. 따라서, 상기 NPN 기생 트랜지스터(Q2) 및 PNP 기생 트랜지스터(Q3)에 의한 누설 전류는 대폭 감소한다.
이를 첨부된 도 4d를 참조하여 좀더 상세히 설명한다. 상기 도 4d에서 표현한 누설 전류는 사실 횡방향 트랜지스터를 적용한 로우 드랍 아웃(LDO; Low Drop Out)의 Iccq(quiescent current)인데 이를 흔히 스타트 전류(start current)로 표현한다. 여기서 스타트 전류는 PNP 기생 트랜지스터(Q3)의 hFE와 직접적으로 관계가 있다. 그러므로, 스타트 전류를 감소시키기 위해서는 위의 PNP 기생 트랜지스터 (Q3)의 hFE를 줄여야 한다. 여기서, 표현한 누설 전류의 감소는 실제 스타트 전류의 감소를 의미하고 이를 위해서 상술한 바와 같이 딥 N+(106)을 삽입하고 이를 종방향 트랜지터(Q1)(100)의 콜렉터에 연결함으로써, PNP 기생 트랜지스터(Q3)의 hFE를 대폭 줄일 수 있으므로, 스타트 전류를 줄일 수 있다. 도 4d에서 실선은 도 1에 해당하는 누설 전류이고, 일점 쇄선은 도 4a에 해당하는 누설 전류이며, 이점 쇄선은 하기할 도 5a 또는 도 6a에 해당하는 누설 전류이다.
도 5a는 본 발명의 다른 실시예에 의한 종방향 트랜지스터가 어레이된 반도체 칩을 도시한 개략 평면도이고, 도 5b는 도 5a의 5-5선 단면도이다.
먼저 도 5a에 도시된 바와 같이 본 발명의 다른 실시예에 의한 종방향 트랜지스터(200)는 N- 에피층(201)과, 다수의 P+ 콜렉터(202)와, P+ 에미터(203)와, N+ 베이스(204)와, P+ 소자 분리막(205)과, 딥 N+ 영역(206)과, 도전체(207)를 포함한다.
상기 N- 에피층(201)은 반도체 칩(10)에서 일정 두께로 형성되어 있으며, 이러한 N- 에피층(201)에는 각종 소자 구조가 형성된다.
상기 P+ 콜렉터(202)는 상기 N- 에피층(201)의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 대략 매트릭스 형태로 어레이되어 있다. 즉, 낱개의 P+ 콜렉터(202)는 대략 사각 라인 형태로 되어 있으며, 이러한 P+ 콜렉터(202)는 모두가 전기적으로 연결된 채 대략 바둑판 형태로 어레이되어 있다.
상기 P+ 에미터(203)는 상기 다수의 P+ 콜렉터(202)중 특정 P+ 콜렉터(202) 가 이루는 영역의 내측에 일정 깊이로 형성되어 있다.
상기 N+ 베이스(204)는 상기 P+ 에미터(203)의 일측에 일정 깊이로 형성되어 있다. 즉, 특정한 P+ 콜렉터(202)가 이루는 영역의 내측에는 상술한 P+ 에미터(203) 및 N+ 베이스(204)가 형성되어 있지 않다.
상기 P+ 소자 분리막(205)은 상기 모든 P+ 콜렉터(202)의 외주연인 N- 에피층(201)의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 대략 폐곡선 형태로 형성되어 있다.
상기 딥 N+ 영역(206)은 상술한 바와 같이 P+ 에미터(203) 및 N+ 베이스(204)가 형성되지 않은 P+ 콜렉터(202) 영역이 이루는 내측에 형성되어 있다. 즉, N- 에피층(201)의 표면으로부터 일정 깊이까지 형성되어 있다.
상기 도전체(207)는 상기 딥 N+ 영역(206)과 P+ 콜렉터(202)를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지한다. 즉, 상기 도전체(207)는 중앙의 딥 N+ 영역(206)을 중심으로 양측으로 일정길이 연장되어 양단이 모두 P+ 콜렉터(202)에 연결되어 있다. 여기서, 도면에는 비록 상기 딥 N+ 영역(206)과 이것에 연결된 도전체(207)가 일정 거리 이격되어 2개로 형성되어 있으나, 이러한 딥 N+ 영역(206)과 도전체(207)는 그 갯수가 많을 수록 기생 트랜지스터에 의한 누설 전류가 감소되므로, 그 갯수는 많을 수록 좋다. 이러한 도전체(207)는 알루미늄, 구리, 텅스텐 또는 그 등가물로 형성 가능하며 여기서 그 재질을 한정하는 것은 아니다.
이어서, 도 5b를 참조하면, 상기 P+ 에미터(203) 및 N+ 베이스(204)는 N+ 웰 (208) 내측에 형성되어 있다. 또한, 상기 N+ 웰(208) 하부에는 일정 두께로 P++ 매입층(209)이 형성되어 있다. 더불어, 상기 P++ 매입층(209)의 하부에는 일정 두께로 N- 매입층(210)이 형성되어 있고, 상기 N- 에피층(201)과 N- 매입층(210)의 하부에는 P 섭스트레이트(211)가 형성되어 있다.
여기서, 상기 P+ 콜렉터(202)는 상기 P++ 매입층(209)에 연결되어, 에미터(203)로부터 콜렉터(202) 전류 밀도가 증가하도록 되어 있다.
또한, 상기 딥 N+ 영역(206)은 상기 N- 매입층(210)에 연결되어, NPN 기생 트랜지스터(Q2)의 베이스와, PNP 기생 트랜지스터(Q3)의 베이스가 상호 전기적으로 연결될 수 있도록 되어 있다. 이와 같이 NPN 기생 트랜지스터(Q2)의 베이스와, PNP 기생 트랜지스터(Q3)의 베이스가 상호 전기적으로 연결되면, 이러한 기생 트랜지스터에 의해 소모되는 누설 전류가 더욱 감소된다.
이를 좀더 상세히 설명하면 사실 도 4a 내지 도 4c를 참조하여 설명한 종방향 트랜지스터(100)는 딥 N+(106)과 종방향 트랜지스터(Q1)의 콜렉터를 링크시켜도 실제로 그 사이에는 저항 성분(도면 부호 107에 해당)이 존재한다. 이러한 저항 성분에 의하여 위에서 설명한 누설 전류 즉, 스타트 전류가 아주 낮은 값을 보이지 않는다. 따라서, 상기 스타트 전류를 더 줄이기 위해서 위의 저항 성분을 더 줄여야 한다. 그러므로, 상술한 도 5a 및 도 5b에서와 같이 이 저항 성분을 줄이기 위해서 큰 면적의 파워 트랜지스터 중앙에 딥 N+(206)을 형성한 것이다. 물론, 이러한 딥 N+(206)에 의해 도 4d의 그래프에서 이점 쇄선의 특성이 나타나며, 따라서 기생 트랜지스터에 의해 소모되는 누설 전류는 더욱 감소된다.
더불어, 상기 딥 N+ 영역(206)은 상기 P++ 매입층(209)을 관통하여 형성되어 있다. 그러나, 상기 딥 N+ 영역(206)과 P++ 매입층(209)은 전기적으로 분리되어 있다.
한편, 도면에 도시되어 있지는 않지만, 상기 N- 매입층(210)의 외주연으로서 N- 에피층(201)으로부터 P 섭스트레이트(211)까지는 일정 깊이의 P+ 상부 분리막 및 P+ 하부 분리막이 일체로 형성되어 상술한 소자 분리막(205)을 이루고 있다.
도 6은 본 발명의 또다른 실시예에 의한 종방향 트랜지스터(300)가 어레이된 반도체 칩(30)을 도시한 개략 평면도이다.
이러한 종방향 트랜지스터(300)는 상술한 종방향 트랜지스터(300)(도면 부호 2개 기재할 것)의 특징들을 합친 구조이므로, 중복되는 내용은 생략하고 요지만 설명하기로 한다.
도시된 바와 같이 본 발명의 다른 실시예에 의한 종방향 트랜지스터(300)는 N- 에피층(301)과, 다수의 P+ 콜렉터(302)와, P+ 에미터(303)와, N+ 베이스(304)와, P+ 소자 분리막(305)과, 제 1 딥 N+ 영역(306a)과, 제 2 딥 N+ 영역(306b)과, 각각의 제 1 딥 N+ 영역(306a)과, 제 2 딥 N+ 영역(306a)을 콜렉터(302)에 연결하는 도전체(307a,307b)를 포함한다.
여기서, 상기 제 1 딥 N+ 영역(306a)은 P+ 소자 분리막(305)과 P+ 콜렉터(302) 사이인 N- 에피층(301)의 표면으로부터 일정 깊이까지 형성되어 있다. 즉, 이러한 제 1 딥 N+ 영역(306a)은 P+ 콜렉터(302)의 최외측인 N- 에피층(301)에 형 성되어 있다. 물론, 상기 제 1 딥 N+ 영역(306a)과 최외측의 P+ 콜렉터(302)는 도전체(307a)에 의해 상호 연결되어 있다.
한편, 상기 제 2 딥 N+ 영역(306b)은 다수의 P+ 콜렉터(302)중 특정 P+ 콜렉터(302) 내측에 상기 N- 에피층(301)의 표면으로부터 일정 깊이까지 형성되어 있다. 즉, 제 2 딥 N+ 영역(306b)은 P+ 에미터(303) 및 N+ 베이스(304)가 형성되지 않은 P+ 콜렉터(302)의 내측 영역에 형성되어 있다. 물론, 상기 제 2 딥 N+ 영역(306b)은 도전체(307b)에 의해 양측에 위치하는 P+ 콜렉터(302)와 전기적으로 연결되어 있다.
더욱이, 도면에는 상기 제 1 딥 N+ 영역(306a)과 제 2 딥 N+ 영역(306b)이 소정 거리 이격된 채 2개씩 형성되어 있으나, 그 갯수는 더 증가할 수도 있다. 물론, 그 갯수가 증가할 수록 기생 트랜지스터에 의한 누설 전류 감소 효과는 더 커진다.
이와 같이 하여 본 발명의 다른 실시예에 의한 종방향 트랜지스터(300)는 제 1 딥 N+ 영역(306a)과 P+ 콜렉터(302), 제 2 딥 N+ 영역(306b)과 P+ 콜렉터(302)가 각각 도전체(307a,307b) 상호 전기적으로 연결됨으로서, 기생 트랜지스터에 의한 누설 전류의 감소 효과가 더욱 좋아진다. 즉, 이러한 종방향 트랜지스터(300)는 상술한 종방향 트랜지스터(100 및 200)의 장점을 함께 가지는 것으로서, 궁극적으로 이 설계의 소자가 누설 전류 즉, 스타트 전류가 가장 작게 나타난다.
상술한 바와 같이, 본 발명에 따른 종방향 트랜지스터는 NPN 기생 트랜지스 터의 베이스 및 PNP 기생 트랜지스터의 베이스가 전기적으로 서로 연결되도록 함으로써, 기생 트랜지스터의 작동을 억제하는 효과가 있다.
따라서, 전체적인 종방향 트랜지스터의 누설 전류 발생을 억제함으로써, 전류 증폭률이 향상되고, 소자 성능도 향상되는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 종방향 트랜지스터를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (19)

  1. 일정 두께로 형성된 N- 에피층;
    상기 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터;
    상기 각 P+ 콜렉터 내측에 형성된 P+ 에미터;
    상기 각 P+ 콜렉터 내측의 P+ 에미터 일측에 형성된 N+ 베이스;
    상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막;
    상기 P+ 소자 분리막과 P+ 콜렉터 사이인 N- 에피층의 표면으로부터 일정 깊이까지 형성된 딥 N+ 영역; 및,
    상기 딥 N+ 영역과 P+ 콜렉터를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함하여 이루어진 것을 특징으로 하는 종방향 트랜지스터.
  2. 제 1 항에 있어서, 상기 딥 N+ 영역과 이것에 연결된 도전체는 적어도 2개 이상 형성된 것을 특징으로 하는 종방향 트랜지스터.
  3. 제 1 항에 있어서, 상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부 에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성된 것을 특징으로 하는 종방향 트랜지스터.
  4. 제 3 항에 있어서, 상기 P+ 콜렉터는 상기 P++ 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  5. 제 4 항에 있어서, 상기 딥 N+ 영역은 상기 N- 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  6. 제 4 항에 있어서, 상기 딥 N+ 영역은 상기 P++ 매입층의 외주연으로서 N- 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  7. 일정 두께로 형성된 N- 에피층;
    상기 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터;
    상기 다수의 P+ 콜렉터중 선택된 P+ 콜렉터 내측에 형성된 P+ 에미터;
    상기 P+ 에미터 일측에 형성된 N+ 베이스;
    상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막;
    상기 다수의 P+ 콜렉터중 선택되지 않은 특정 P+ 콜렉터 내측에 상기 N- 에 피층의 표면으로부터 일정 깊이까지 형성된 딥 N+ 영역; 및,
    상기 딥 N+ 영역과 P+ 콜렉터를 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함하여 이루어진 것을 특징으로 하는 종방향 트랜지스터.
  8. 제 7 항에 있어서, 상기 딥 N+ 영역과 이것에 연결된 도전체는 적어도 2개 이상 형성된 것을 특징으로 하는 종방향 트랜지스터.
  9. 제 7 항에 있어서, 상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성된 것을 특징으로 하는 종방향 트랜지스터.
  10. 제 9 항에 있어서, 상기 P+ 콜렉터는 상기 P++ 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  11. 제 9 항에 있어서, 상기 딥 N+ 영역은 상기 N- 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  12. 제 9 항에 있어서, 상기 딥 N+ 영역은 상기 P++ 매입층과 전기적으로 분리되 어 있는 것을 특징으로 하는 종방향 트랜지스터.
  13. 일정 두께로 형성된 N- 에피층;
    상기 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 매트릭스 형태로 어레이된 다수의 P+ 콜렉터;
    상기 다수의 P+ 콜렉터중 선택된 P+ 콜렉터 내측에 형성된 P+ 에미터;
    상기 P+ 에미터 일측에 형성된 N+ 베이스;
    상기 P+ 콜렉터 외주연인 N- 에피층의 표면으로부터 일정 깊이까지 형성되어 있되, 평면상 폐곡선 형태로 형성된 P+ 소자 분리막;
    상기 P+ 소자 분리막과 P+ 콜렉터 사이인 N- 에피층의 표면으로부터 일정 깊이까지 형성된 제 1 딥 N+ 영역;
    상기 다수의 P+ 콜렉터중 선택되지 않은 특정 P+ 콜렉터 내측에 상기 N- 에피층의 표면으로부터 일정 깊이까지 형성된 제 2 딥 N+ 영역; 및,
    상기 제 1 딥 N+ 영역과 P+ 콜렉터 및 제 2 딥 N+ 영역과 P+ 콜렉터를 상호 전기적으로 연결하여 기생 트랜지스터에 의한 누설 전류를 방지하는 도전체를 포함하여 이루어진 것을 특징으로 하는 종방향 트랜지스터.
  14. 제 13 항에 있어서, 상기 제 1 딥 N+ 영역 및 제 2 딥 N+ 영역과 이것에 연결된 도전체는 각각 적어도 2개 이상씩 형성된 것을 특징으로 하는 종방향 트랜지스터.
  15. 제 13 항에 있어서, 상기 P+ 에미터 및 N+ 베이스는 N+ 웰 내측에 형성되고, 상기 N+ 웰 하부에는 일정 두께로 P++ 매입층이 형성되며, 상기 P++ 매입층의 하부에는 일정 두께로 N- 매입층이 형성되고, 상기 N- 에피층과 N- 매입층의 하부에는 P 섭스트레이트가 형성된 것을 특징으로 하는 종방향 트랜지스터.
  16. 제 15 항에 있어서, 상기 P+ 콜렉터는 상기 P++ 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  17. 제 15 항에 있어서, 상기 제 1 딥 N+ 영역 및 제 2 딥 N+ 영역은 상기 N- 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  18. 제 15 항에 있어서, 상기 제 1 딥 N+ 영역은 상기 P++ 매입층의 외주연으로서 N- 매입층에 연결된 것을 특징으로 하는 종방향 트랜지스터.
  19. 제 15 항에 있어서, 상기 제 2 딥 N+ 영역은 상기 P++ 매입층과 전기적으로 분리되어 있는 것을 특징으로 하는 종방향 트랜지스터.
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KR100988784B1 (ko) * 2008-09-22 2010-10-20 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

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