KR100429055B1 - 저잡음 및 고전력 응용에 적합한 트랜지스터 어레이 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 복수의 트랜지스터를 포함하는 저잡음 및 고전력 응용에 적합한 트랜지스터 어레이 및 그 형성 방법에 관한 것이다. 각 트랜지스터는 이미터를 포함한다. 이미터 영역 콘택(emitter region contact)은 각 이미터 영역의 상부에 배치된다. 적어도 하나의 베이스 영역은 각 이미터 영역의 하부에 배치되고, 어레이 내의 복수의 트랜지스터에 공통이 된다. 적어도 하나의 베이스 콘택은 적어도 하나의 베이스 영역의 상부에 배치되고, 각 트랜지스터에 결합된다. 복수의 베이스 콘택은 어레이 내의 적어도 2개의 트랜지스터에 공통이 된다. 적어도 하나의 컬렉터 확산부(collector reach through)는 각 트랜지스터에 결합된다. 컬렉터 확산부 콘택은 각 컬렉터 확산부의 상부에 배치된다. 도전성 재료인 매립층 서브컬렉터 영역은 컬렉터 확산부를 각 트랜지스터의 컬렉터 페디스털 영역에 전기적으로 접속시킨다.
Description
본 발명은 트랜지스터 어레이로 배치될 수 있는 트랜지스터 구조에 관한 것이다. 보다 구체적으로, 본 발명은 저잡음 및 고전력 응용에 적합한 트랜지스터 어레이 내에 포함될 수 있는 트랜지스터 구조에 관한 것이다.
바이폴라 소자의 잡음 성능(noise performance)은 주로 베이스 저항에 의해 영향을 받는다. 베이스 저항은 크게 2개의 부분을 포함한다. 베이스 저항의 제1 부분은 외인성 베이스 영역(extrinsic base region)과 결합하는 저항이다. 베이스 저항의 제2 부분은 진성 베이스 영역(intrinsic base region), 즉 핀치 베이스 영역 (pinched-base region)과 결합하는 저항이다.
현재의 자기 정렬된 이중 폴리실리콘의 실리사이드 베이스 바이폴라 트랜지스터에 있어서, 전체 베이스 저항은 주로 상기 핀치 베이스 저항으로 이루어진다. 전체 베이스 저항이 주로 상기 핀치 베이스 저항으로 이루어지는 것은 실리사이드 폴리실리콘의 외인성 베이스 영역의 저항률(resistivity)이 비교적 낮기 때문이다.
바이폴라 소자의 전력 처리 능력은 몇 가지 요인에 의해 제한되고 있다. 몇 개의 응용예에 있어서, 대전류 밀도를 처리하기 위한 바이폴라 소자의 이미터의 능력은 효율적인 전력 소자의 제조에 중요할 수 있다. 비교적 큰 이미터 전류 밀도를 처리할 수 있고 피크 주파수 성능을 항상 유지할 수 있는 소자를 고려하면, 소자 성능을 저하시키는 전류 증대(current crowding) 또는 가열 효과(heating effect)를 발생시키는 일이 없이 이미터에 필요한 전류를 공급하는데 있어서 한가지 문제가 존재한다.
장방형의 이미터를 갖는 트랜지스터와 관련해서, 주어진 이미터 폭, 즉 가장 좁은 치수에 대하여 상기 핀치 베이스 저항이 주변 길이대 면적의 비(perimeter to area ratio)를 최소로 하는 외형에 대해서 최소가 되는 것임을 알 수 있다. 주변 길이대 면적의 최소비는 정방형의 이미터 외형(즉, 폭이 길이와 동일한 이미터 형상에서 실현된다. 또한, 상기 이미터 베이스 영역에 있어서 가장 균일한 전류 분포를 실현하기 위해서는 가능한 최소의 이미터 치수가 요구되는 것임을 잘 알 수 있다. 일반적으로, 이미터 폭이 적을수록 최고의 주파수 성능을 실현할 수 있는 이점을 가지고 있다.
저잡음 및/또는 고전력의 이중 폴리실리콘 트랜지스터를 실현하는 공지된 방법은 양측이 베이스 콘택에서 점유된 폭이 좁고 긴 이미터 핑거(emitter finger)를 제공하는 것이다. 폭이 좁고 긴 이미터 핑거를 설치함에 따른 저잡음의 이점은 이미터의 길이를 따라 진성 베이스 저항을 본질적으로 평행 구조로 유지시킴으로써 핀치 베이스 저항을 감소시킨다는 것이다. 전력 소자에 있어서, 폭이 좁고 긴 이미터 핑거는 고주파수 성능을 유지하기 위해서 이미터의 폭을 좁게 유지하면서, 요구되는 큰 이미터 면적과, 그에 따라 큰 이미터 전류를 제공한다.
폭이 좁고 긴 이미터 핑거의 집합을 사용하는 종래 기술의 방법에 대한 한 가지 문제점은 주변 길이대 면적의 비가 최소가 되지 않기 때문에, 실현된 베이스 저항이 최소가 되지 않는 것이다. 다른 문제점은 전력 소자에 있어서, 이미터의 길이에 따른 전류의 증대 및 가열이 문제가 된다. 또한, 전력 소자에 있어서, 이미터 핑거가 길게 되면, 일렉트로 마이그레이션(electromigration)이 추가로 문제가 된다.
다수의 긴 이미터 핑거를 갖는 전력 소자에 있어서는, 2차 항복(breakdown)이 주된 문제이다. 2차 항복은 특정 이미터 핑거가 다른 이미터 핑거보다도 고온이 될 때 발생한다. 고온의 핑거는 증가된 온도의 결과로서 발생되는 저하된 베이스 이미터 전압(Vbe)에 기인하여 보다 큰 전류를 요구하게 된다. 보다 많은 전류가 상기 이미터 핑거의 내부로 흐르게 되면, 이미터 핑거는 보다 고온이 된다. 결국 상기 핑거는 열폭주가 발생하여 기능이 정지된다.
이러한 영향을 제어하기 위해서, 작은 저항, 즉 이미터 안정 저항(emitter ballast resistor)이 부귀환(negative feedback)을 제공하도록 각각의 이미터 핑거와 직렬로 통상적으로 배치된다. 이 부귀환에 의해 열폭주가 방지되고 모든 이미터 핑거가 균등 부담의 소자 전류를 흐르게 하는 것을 가능하게 한다. 그러나, 많은 이미터 핑거를 가진 전력 소자에 대해 다수의 이미터 안정 저항을 제공하는 것은 귀중한 칩 공간을 소비하게 된다.
따라서, 저잡음 트랜지스터는 주변 길이대 면적의 작은 비율을 갖는 이미터로 실현되는 최소의 핀치 베이스 저항을 필요로 한다. 또한, 주파수 성능을 최대로 하기 위해서 이미터 치수를 작게 유지하는 것은 저잡음 소자 또는 고전력 소자에 대해서 바람직하다. 전력 소자에 있어서, 각 이미터에 대한 이미터 안정 기능을 제공하는 몇 가지 수단과 함께 최대 면적이 요구된다. 또한, 전력 소자는 긴 이미터 핑거의 상호 접속과 관련된 일렉트로마이그레이션에 의해 제한된다.
전술한 문제 및 기타의 문제점들 중 어느 하나 이상의 문제점에 대한 해결 방법을 제공하는 것에 있어서, 본 발명의 특징은 복수의 트랜지스터를 포함하는 트랜지스터 어레이를 제공하는데 있다. 어레이 내의 트랜지스터의 각각은 이미터 영역을 포함한다. 이미터 영역 콘택은 각 이미터 영역의 상부에 배치된다. 적어도 하나의 베이스 영역은 각 이미터 영역의 하부에 배치되고, 어레이 내의 복수의 트랜지스터에 공통이 된다. 적어도 하나의 베이스 콘택은 적어도 하나의 베이스 영역의 상부에 배치되고, 어레이 내의 각 트랜지스터와 결합한다. 어레이 내의 적어도 2개의 트랜지스터에 공통인 복수의 베이스 콘택이 제공된다. 어레이는 각 트랜지스터와 결합된 적어도 하나의 컬렉터 확산부(reach through), 즉 싱커(sinker)를 포함한다. 컬렉터 확산부 콘택은 각 컬렉터 확산부의 상부에 배치된다. 도전성 재료에 의해 이루어진 매립층 서브컬렉터 영역은 상기 컬렉터 확산부를 각 트랜지스터의 컬렉터 페디스털 영역(collector pedestal region)에 전기적으로 접속시킨다.
본 발명의 다른 특징은 복수의 트랜지스터를 포함하는 트랜지스터 어레이를 형성하는 방법을 제공하는데 있다. 상기 방법은 매립층 서브컬렉터 영역이 형성되는 기판을 제공하는 단계를 포함한다. 복수의 컬렉터 페디스털은 매립층 서브컬렉터 영역 내에 제공된다. 적어도 하나의 베이스 영역은 상기 컬렉터 페디스털 상에 제공된다. 상기 베이스 영역은 각 컬렉터 페디스털의 상부에 배치되는 진성 반도체 베이스 영역과, 복수의 트랜지스터에 공통인 실리사이드 베이스 영역을 포함한다. 각 진성 베이스 영역의 상부에 배치되는 이미터 영역이 제공된다. 각 이미터 영역의 상부에 배치되는 이미터 콘택 영역이 제공된다. 각 트랜지스터와 결합하는 적어도 하나의 컬렉터 확산부가 제공된다. 각 컬렉터 확산부의 상부에 배치되는 컬렉터 확산부 콘택이 제공된다. 상기 실리사이드 베이스 영역의 상부에 배치되고, 각 트랜지스터와 결합하는 적어도 하나의 베이스 콘택이 제공됨으로써, 복수의 베이스 콘택이 상기 어레이 내의 적어도 2개의 트랜지스터에 공통이 된다.
본 발명의 또 다른 목적 및 장점은 이하의 상세한 설명으로부터 당업자라면 용이하게 이해할 수 있으며, 본 발명을 수행하는데 있어서 최상의 모드를 간단히 예시함으로써, 단지 본 발명의 바람직한 실시예만이 도시되고 기술된다. 실시되는 바와 같이, 본 발명은 기타 및 상이한 실시예를 구현할 수 있고, 몇 가지 세부 사항은 본 발명을 벗어남이 없이 여러 가지의 특징에 있어서 변경이 가능하다. 따라서, 첨부된 도면 및 상세한 설명은 사실상 예시적인 것으로 간주되며 본 발명을 제한하고자 하는 것은 아니다.
본 발명의 전술한 목적 및 장점은 첨부된 도면을 참조하여 이하의 상세한 설명을 통해서 보다 명확히 이해할 수 있을 것이다.
도 1은 종래의 저잡음/고전력 트랜지스터 구조를 나타내는 단면도.
도 2는 본 발명에 따른 트랜지스터 어레이의 실시예에 포함될 수 있는 본 발명에 따른 트랜지스터 단위 셀의 실시예를 나타내는 평면도.
도 3은 3행 ×4열의 매트릭스를 포함하는 본 발명에 따른 트랜지스터 어레이의 실시예를 나타내는 평면도.
도 4a는 도 3에 예시된 트랜지스터 어레이의 일부를 나타내는 평면도.
도 4b는 도 3 및 도 4a에 예시된 트랜지스터 어레이의 하나의 행(row)을 통하여 도 4a의 4b-4b 라인을 따라서 절취된 단면도.
도 5a는 도 3에 도시된 트랜지스터 어레이의 일부를 나타내는 평면도.
도 5b는 도 3, 도 4a, 도 4b 및 도 5a에 예시된 트랜지스터 어레이의 하나의 열(column)의 일부를 통하여 도 5a의 5b-5b 라인을 따라서 절취된 단면도.〈도면의 주요 부분에 대한 부호의 설명〉100 : 종래의 트랜지스터 구조101, 203, 403 : 이미터 콘택102, 202, 302 : 베이스 콘택104 : 컬렉터200 : 트랜지스터 단위 셀301 : 베이스 영역201, 401 : 외인성 베이스409 : 진성 베이스204, 303 : 이미터205, 505 : 컬렉터 확산부(collector reach through)206, 306 : 컬렉터 확산부 콘택300 : 트랜지스터 어레이의 단위 셀307 : 베이스 콘택 상호 접속부302, 302, 306 : 스터드415 : 이미터 콘택 상호 접속 금속층307, 417 : 상호 접속 금속층409 : 진성 반도체의 베이스 영역410 : 스터드411 : 컬렉터 페디스털(collector pedestal)412 : 매립층 서브컬렉터413 : 웨이퍼 기판
도 1은 종래의 트랜지스터 구조(100)를 단면도로서 도시하고 있다. 트랜지스터 구조(100)는 베이스 콘택(102)의 스트라이프에 의해 둘러싸여진 이미터 콘택(101)의 스트라이프를 포함한다. 외인성 베이스 영역은 컬렉터(104)로부터 이 컬렉터(104)로 연장되는 폴리실리콘 고립영역(polysilicon island)(103)으로 이루어진다. 이미터 콘택(101)의 스트라이프는 핀치 베이스 저항을 감소시킬 수 있도록 가능한 좁게 형성되고, 일렉트로마이그레이션 억제 및 가열 억제를 실제로 고려하여 가능한 길게 형성된다. 복수 개의 이미터 콘택(101)의 스트라이프는 베이스 저항의 유효한 병렬 배치에 의해 베이스 저항을 감소시킨다. 이미터의 주변 길이대 면적의 비는 크고, 최적이 아닌 핀치 베이스 저항을 제공하고 있다. 전술한 설명은 이와 같은 트랜지스터 어레이 구조에 관한 문제를 상세히 기술하고 있다.
본 발명은 어레이 내에 배치될 수 있는 새로운 트랜지스터 구조를 제공한다. 또한, 본 발명은 트랜지스터 단위 셀의 어레이를 생성하는 새로운 방법을 포함하고 있다. 본 발명에 따르면, 어레이 내의 트랜지스터는 특정의 부분을 공통으로 갖는다. 본 발명의 구조 및 방법은 이미터 치수를 작게 유지하면서, 필요한 이미터 면적을 실현하도록 최적화할 수 있다.
본 발명에 따른 각 트랜지스터는 이미터 영역을 포함할 수 있다. 이미터 영역 콘택은 각 이미터 영역의 상부에 배치된다. 적어도 하나의 베이스 영역은 각 이미터 영역의 하부에 배치되고, 상기 어레이 내의 복수의 트랜지스터에 공통이 된다. 베이스는 각 트랜지스터의 이미터 영역을 둘러싸고 있는 실리사이드 폴리실리콘 베이스를 포함할 수 있다.
또한, 본 발명에 따른 각 트랜지스터는 적어도 하나의 베이스 영역의 상부에 배치되는 적어도 하나의 베이스 콘택을 통상적으로 포함하고 있다. 적어도 하나의 베이스 콘택은 각 트랜지스터와 결합한다. 그러나, 복수의 베이스 콘택은 상기 어레이 내의 적어도 2개의 트랜지스터에 공통이 된다.
적어도 하나의 컬렉터 확산부는 각 트랜지스터와 결합한다. 컬렉터 확산부 콘택은 각 컬렉터 확산부의 상부에 배치된다. 도전성 재료로 이루어진 매립층 서브컬렉터 영역은 상기 컬렉터 확산부(싱커) 영역을 각 트랜지스터의 컬렉터 페디스털 영역에 전기적으로 접속한다.
본 발명의 트랜지스터 구조를 어레이 형태로 배치할 수 있다. 예를 들면, 본 발명에 따른 단위 셀 트랜지스터의 새로운 구조를 N ×N 행렬의 매트릭스 어레이로 구성할 수 있다. 트랜지스터를 단위 셀의 매트릭스로 배치하는 것은 작은 각각의 이미터의 특성을 유지하면서, 임의적으로 큰 전체 이미터 면적을 제공할 수 있다. 이것은 낮은 전체 베이스 저항, 그에 따라 저잡음 지수를 제공하면서, 소형 트랜지스터의 고성능 특성을 유지한다. 또한, 본 발명에 포함될 수 있고, 트랜지스터들 사이에서 공유될 수 있는 중첩 베이스 영역은 낮은 전체 외인성 베이스 저항을 유지하는데 도움을 줄 수 있다.
도 2는 본 발명에 따른 트랜지스터 단위 셀(200)의 실시예를 도시하는 평면도이다. 도 2에 예시된 실시예는 이미터(204)를 포함한다. 통상적으로 이미터는 다결정 실리콘으로 이루어진다.
도 2에 도시된 이미터는 약 5대 1의 길이대 폭의 종횡비(length-to-width aspect ratio)를 갖는다. 이미터의 종횡비는 본 발명의 취지를 실질적으로 변경함이 없이 약 1대 1로부터 요구되는 값까지 설계 요건에 따라 조정할 수 있다. 도 2에 도시된 실시예에 따르면, 본원 명세서 내에서 길이가 보다 짧은 치수와 결합하는 이미터 폭은 최소로 실현 가능한 이미터 특성의 크기에 의해 결정되고, 이미터의 길이는 단위 셀에 요구되는 전류 및 트랜지스터의 어레이에 필요로 되는 전력 밀도에 기초하는 설계의 결정 사항이다.
단위 셀 내의 이미터의 크기는 최소 크기, 최대 면적 및 주변 길이대 면적의 최소비의 이점을 상호 절충하여 선택할 수 있다. 이미터의 면적은 트랜지스터의 고주파수 성능을 높이기 위해 최소로 할 수 있다. 한편, 이미터의 면적은 고전력 성능을 얻을 수 있도록 최대로 할 수 있다. 또한, 이미터의 주변 길이대 면적의 비는 핀치 베이스 저항을 감소시키도록 최소로 할 수 있다.
도 2에 도시된 실시예에서 이미터(204)는 하나의 이미터 콘택(203)을 포함한다. 상기 콘택은 이미터의 상부에 배치된다. 상기 콘택은 도전성 재료로 이루어진다. 후술하는 바와 같이, 본 발명의 동작에 있어서 중요성을 갖는 특정의 재료를 콘택에 사용할 수 있다.
본 발명의 트랜지스터의 베이스는 진성 부분 및 외인성 부분을 포함할 수 있다. 양 부분의 모두는 동일한 재료 또는 상이한 재료로 이루어질 수 있다. 전술한 바와 같이, 베이스의 적어도 일부분은 어레이 내의 복수의 트랜지스터에 대하여 공통으로 할 수 있다. 예를 들면, 1행의 단위 셀에 대한 외인성 베이스 폴리실리콘을 공통의 실리사이드 폴리실리콘 플레이트로 할 수 있다. 실리사이드 폴리실리콘의 외인성 베이스 영역은 단위 셀 사이에 중첩되고 있다. 폴리실리콘의 베이스 영역은 낮은 시트 저항(sheet resistance)을 가질 수 있다. 이것은 전체 외부 베이스 저항을 낮게 유지하는데 도움을 줄 수 있다.
본 발명에 따른 트랜지스터 어레이는 어레이 내의 복수의 트랜지스터에 공통인 복수의 베이스 영역을 포함할 수 있다. 각 베이스 영역은 상이한 세트의 트랜지스터에 대하여 공통으로 할 수 있다. 이러한 공통의 베이스 영역은 통상적으로 다결정 실리콘으로 형성된다. 실리사이드 폴리실리콘의 베이스는 본원 명세서에서 이미터 길이로서 칭하는 이미터의 가장 긴 치수의 양측면 모두에 도전성 콘택을 제공할 수 있다.
도 2에 도시된 실시예에서, 이미터(204)는 실리사이드 폴리실리콘의 외인성 베이스 영역(201)의 고립영역에 의해 둘러싸여져 있다. 이 폴리실리콘의 외인성 베이스 영역(201)은 이미터(204)의 양 측면에서 금속과 같은 도전성 재료인 베이스 콘택(202)과 접속되고 있다.
이미터(204)의 양단부에서 컬렉터 확산부(또는 싱커)(205)가 보다 짧은 치수의 이미터에 인접하게 배치된다. 이 컬렉터 확산부(205)는 매립층 서브컬렉터에 사용되는 도전형과 동일한 도전형의 고농도 도핑된 재료로 형성될 수 있다. 컬렉터 확산부(싱커)(205)가 상기 매립층 서브컬렉터에 옴 접촉(ohmic contact)을 제공하는 정도로 도핑될 수 있다. 트랜지스터는 적어도 한 종류의 금속과 같은 도전성 재료로 이루어진 컬렉터 확산부 콘택(206)을 포함할 수 있다.
본 발명에 따른 트랜지스터 단위 셀(200)은 이 트랜지스터 단위 셀이 1행 마다 반복될 때, 베이스 콘택(202)이 중첩되도록 배치될 수 있다. 또한, 이와 같은 배치는 실리사이드 폴리실리콘의 외인성 베이스 영역(201)의 중첩을 가능하게 한다. 이것은 이미터(204)의 양 측면 상의 베이스 내부로의 균일한 전류 분포를 제공할 수 있다.
전술한 바와 같이, 본 발명에 따른 트랜지스터 구조를 어레이로 배치할 수 있다. 통상적으로, 어레이는 트랜지스터의 N ×N 행렬의 매트릭스를 포함한다. 도 3은 본 발명에 따른 트랜지스터 어레이의 단위 셀(300)의 3행 ×4열의 어레이의 실시예를 나타내는 평면도이다. 어레이의 크기는 본 발명의 취지를 실질적으로 변경함이 없이 1개의 단위 셀로부터 N ×N 매트릭스까지 변경할 수 있다.
도 3에 도시된 어레이의 각 행에 대해서, 폴리실리콘 베이스 영역(301)은 하나의 완전한 구획으로 설치된다. 이들 각 베이스 영역은 베이스 콘택(302)으로부터 이미터 영역(303)으로의 베이스 전류를 위한 도전로를 제공한다.
폴리실리콘 베이스 영역(301)의 복수의 행은 도전성 재료로 이루어진 베이스 콘택 상호 접속부(307)에 의해 서로 전기적으로 접합될 수 있다. 도전성 재료의 컬렉터 확산부 콘택(306)은 각 컬렉터 확산부(도시 생략됨)의 상부에 배치된다. 통상적으로, 베이스 콘택 상호 접속부(307)는 제1 금속(M1)의 스트라이프이다. 이들 M1 베이스 콘택 상호 접속부(307)의 스트라이프는 열(column)의 전체 길이만큼 연장될 수 있고, 이미터 영역(303)의 각각의 측면 상에서 반복되고 있다. 따라서, 베이스 콘택 상호 접속부(307)는 모든 베이스 콘택(302)을 전기적으로 접합할 수 있다. 각 베이스 콘택 상호 접속부는 상이한 세트의 베이스 콘택을 접합시킬 수 있다.
베이스 콘택 상호 접속부(307)의 스트라이프를 어레이의 상부 및/또는 하부에서 접합하여, 이들 사이에서 M1 접속을 제공할 수 있다. 이것에 의해, 본 발명은 복수의 베이스 콘택 상호 접속부를 함께 전기적으로 접속하는 도전성 재료로 이루어진 적어도 하나의 영역을 포함할 수 있다. 이미터 및 컬렉터를 접촉시키는데 필요한 상호 접속 레벨은 도면을 명료하게 하기 위해 도 3에는 도시 생략하였다.
도 4a는 도 3에 도시된 트랜지스터 어레이의 실시예의 일부를 예시하는 평면도이다. 특히, 도 4a는 트랜지스터 어레이의 단위 셀(300)의 하나의 행(408)을 나타낸다. 도 4b는 도 4a에 도시되는 트랜지스터 어레이의 행을 4b-4b 라인을 따라 절개된 단면도를 도시한다.
이 단면도(도 4b)는 자기 정렬된 이중 폴리실리콘의 바이폴라 트랜지스터 내의 통상적인 층배치를 참고로 예시하고 있다. 도 4b에서 알 수 있는 바와 같이, 본 발명은 매립층 서브컬렉터(412)를 포함할 수 있다. 매립층 서브컬렉터(412)는 웨이퍼 기판(413) 내에 배치될 수 있다. 매립층 서브컬렉터(412)는 N+ 영역일 수 있다. 매립층 서브컬렉터(412)는 N형 재료인 컬렉터 페디스털(411)을 통해 진성 반도체의 베이스 영역(409)에 상기 컬렉터 확산부(싱커)를 결합시키기 위하여 포함될 수 있다. 진성 반도체의 베이스 영역(409)은 컬렉터 페디스털(411)과 폴리실리콘층의 이미터 영역(303)과의 사이에 배치할 수 있다. 진성 반도체의 베이스 영역(409)으로의 접속을 실리사이드 폴리실리콘 베이스 영역(401)을 통해 형성할 수 있다. 상호 접속 금속층을 스터드(302) 및 이미터 콘택(403)을 통해서 베이스 및 이미터에 각각 접속할 수 있다. 스터드(302) 및 이미터 콘택(403)은 적층 스터드(410) 및 레벨간 비아 금속층(418)과 함께 통상적으로 텅스텐에 의해 형성된다.
도 4b에 도시된 바와 같이, 본 발명에 따른 트랜지스터 어레이는 복수의 이미터 영역(303)을 포함할 수 있다. 이미터 영역(303)은 다결정 실리콘일 수 있다. 이미터 콘택(403)은 각 이미터 영역(303)의 상부에 배치된다. 이미터 콘택(403)은 임의의 도전성 재료로 이루어질 수 있다. 그러나, 본 발명은 통상적으로 텅스텐 이미터 콘택을 포함한다. 이미터 콘택으로서 텅스텐의 이점 및 본 발명에 따른 구조 내에서의 다른 응용에 대해서는 이하에서 상세히 설명한다.
베이스 콘택과 함께, 이미터 콘택은 도전성 재료인 이미터 콘택 상호 접속 금속층(415)에 의해 전기적으로 접속할 수 있다. 통상적으로, 이미터 콘택 상호 접속 금속층(415)은 최종의 금속(LM)의 스트라이프이다. 이들 LM 이미터 콘택 상호 접속 금속층(415)은 행의 전체 폭만큼 연장될 수 있다. 따라서, 이미터 콘택 상호 접속 금속층은 모든 이미터 콘택(403)을 전기적으로 접합할 수 있다. 각 이미터 콘택 상호 접속 금속층은 상이한 세트의 이미터 콘택을 접합할 수 있다.
이미터 콘택 상호 접속 금속층(415)을 어레이의 좌측 및/또는 우측에서 접합하여, 이들 사이에 LM 접속(도시되지 않음)을 제공할 수 있다. 이 라인을 따라서, 본 발명은 복수의 이미터 콘택 상호 접속부를 함께 전기적으로 접속하는 도전성 재료인 적어도 하나의 영역을 포함할 수 있다.
도 4b에 도시된 바와 같이, 본 발명은 이미터 콘택 상호 접속 금속층(415)의 상부에 배치된 적층 스터드(410)를 포함할 수 있다. 비아(via) 접속부 또는 적층 스터드(410)는 2차 항복으로부터 소자를 보호하기 위한 개별 이미터 안정 저항을 제공할 수 있다. 적층 스터드(410)는 상호 접속 금속층(307, 417)과 이미터 콘택 상호 접속 금속층(415) 및 레벨간 비아 금속층(418)으로 이루어진다. 적층 스터드 (410)는 전류가 최고 레벨의 상호 접속 금속층으로부터 적층 스터드를 통해 이미터에 수직으로 흐르도록 배치된다.
임의의 적절한 전기 접속 재료를 비아 접속부, 즉 적층 스터드(410)에 사용할 수 있다. 예를 들면, 하나 이상의 금속 및/또는 합금을 사용할 수 있다. 일부 금속은 다른 금속에 비하여 장점을 제공하는 특정의 특성을 가질 수 있다.
예를 들면, 통상적으로 적층 스터드 내의 레벨간 비아 접속부는 텅스텐으로 이루어지고, 상호 접속 금속층은 알루미늄으로 이루어진다. 텅스텐은 상호 접속 금속층(307, 417) 및 이미터 콘택 상호 접속 금속층(415)에 통상적으로 사용되는 알루미늄에 비해 비교적 높은 직렬 저항을 갖는다. 예를 들면, 텅스텐은 알루미늄의 약 0.01∼0.20 Ω-㎛와 비교해서 약 0.4 Ω-㎛의 직렬 저항을 갖는다. 이 직렬 저항을 이미터에 접속하기 위해 사용되는 텅스텐 비아 접속부에 의한 작은 값의 이미터 안정 저항을 실현하는데 사용할 수 있다. 이 이미터의 안정 저항은 전력 소자 응용에 사용될 때, 열적으로 보다 안정된 트랜지스터를 제공한다.
이미터 금속층이 이용 가능한 최고의 상호 접속 레벨상의 트랜지스터 어레이에 설치되면, 이미터와 직렬인 텅스텐 비아의 수를 최대로 할 수 있다. 또한, 레벨간의 비아 접속부에 사용되는 텅스텐은 알루미늄 상호 접속부에 있는 것과 같은 일렉트로마이그레이션을 초래하는 것이 곤란하게 된다. 따라서, 이용 가능한 최고의 상호 접속 레벨에서 폭이 넓은 저저항의 이미터 접속부를 사용하여, 이미터로부터 이미터로의 전류의 불균일한 분포를 최소로 할 수 있다. 이와 동시에, 각 이미터와 직렬인 텅스텐 비아에 의해 제공되는 동일한 직렬 저항을 이용하여, 이미터 안정 저항에 의해 열 안정성을 제공할 수 있는 이점이 있다.
본 발명의 이 실시예에서는 3개의 상호 접속 금속층(M1 307, M2 417, M3 415)이 도시되어 있다. 2개 이상의 임의의 수의 상호 접속 금속층이 본 발명의 취지를 실질적으로 변경함이 없이 사용될 수 있다. 상호 접속 금속층의 구성에 대해서는 앞에서 상세히 설명한 바와 같다.
도 5a 및 도 5b는 각각 도 3에 도시된 트랜지스터 어레이의 단위 셀(300)의 1열의 평면도 및 단면도이다. 그러나, 도면을 명료하게 하기 위해, 도 5a 및 도 5b는 트랜지스터 어레이의 2개의 단위 셀만을 도시한다. 도 5a는 단위 셀의 열(508)의 평면도이다. 굵은 선인 5b-5b는 도 5b에 도시된 단면도를 얻기 위해 절취된 라인의 위치를 도시한다. 이미터 금속층 및 콘택 구조는 도면을 명료하게 하기 위해 도시되지 않는다.
도 5b는 자기 정렬된 이중 폴리실리콘의 바이폴라 트랜지스터 내의 통상적인 층 배치를 참고로 도시하고 있다. 매립층 서브컬렉터(412)는 웨이퍼 기판(413) 내에 배치할 수 있다. 매립층 서브컬렉터(412)는 N형 재료인 컬렉터 페디스털(411)을 통해 진성 반도체의 베이스 영역(409)에 결합할 수 있다.
진성 반도체의 베이스 영역(409)으로의 접속을 실리사이드 폴리실리콘 베이스 영역(401)을 통해서 형성할 수 있다. 본 발명의 실시예에서는 3개의 상호 접속 금속층(M1 307, M2 517, M3 515)이 도시되고 있다. 3개의 상호 접속 레벨은 신뢰성의 특성을 강화할 수 있는 보다 양호한 전력 분포를 제공할 수 있다. 그러나, 2개 이상의 임의의 수의 상호 접속 금속층이 본 발명의 취지를 변경함이 없이 사용될 수 있다. 상호 접속 금속층을 스터드(302, 306)를 통해서 베이스 영역 및 컬렉터 영역에 각각 접속할 수 있다.
또한, 컬렉터는 텅스텐의 적층 스터드(410)를 통해 상부 금속층에 접속할 수 있다. 전술한 다른 스터드와 함께, 임의의 도전성 재료를 스터드(302, 306)에 사용할 수 있다. 그러나, 본 발명에 따르면, 통상적으로 스터드는 텅스텐에 의해 형성된다.
상호 접속 금속층(M1 307)에서의 공통 베이스 버스는 도면을 명료하게 하기 위해서 컬렉터 콘택의 적층 스터드(410)의 정면에 도시되어 있지 않다. 실제로, 컬렉터 베이스 버스인 상호 접속 금속층(307)은 통상적으로 도 5b를 좌측으로부터 우측으로 연속해서 연장하고 있다.
열(519) 내의 단위 셀 사이의 간격은 컬렉터 버스의 아래로 전류를 제공하기 위해서 필요한 금속층의 폭에 의해 적어도 부분적으로 나타낼 수 있다. 통상적으로, 상기 간격은 일렉트로마이그레이션 가이드라인을 충족시키고 컬렉터 내의 기생 저항을 감소시키는데 충분하다.
본 발명에 따른 단위 셀은 자기 정렬된 이중 폴리실리콘의 실리사이드 베이스 바이폴라 트랜지스터를 사용할 수 있다. 또한, 본 발명은 실리콘 바이폴라 공정 및 BiCMOS 공정에서 통상적으로 이용할 수 있는 다중 레벨 알루미늄의 상호 접속 기술을 사용할 수 있다. 비교의 목적으로, 표 1은 도 1에 도시된 바와 같은 종래 기술의 트랜지스터 및 본 발명에 따른 트랜지스터에 대해서 Ft, Fmax 및 Rbb의 측정값의 비교를 나타낸다. 이하의 표 1에 있어서, Ft는 단위 전류 이득 주파수를 나타내며, Fmax는 단위 전력 이득 주파수를 나타내고, Rbb는 베이스 저항을 나타내며, Jc는 전류 밀도를 나타내고 있다.
| 파라미터 | 종래 기술 | 본 발명 |
| Ft | 48 ㎓ | 46 ㎓ |
| Fmax | 65 ㎓ | 55 ㎓ |
| 일정한 전류밀도 Jc에서 Rbb/단위 이미터 영역 | 5.1 Ω | 3.9 Ω |
적어도 하나의 베이스 영역이 각 이미터 영역의 하부에 배치되고, 상기 어레이 내의 복수의 트랜지스터에 공통이 된다. 적어도 하나의 베이스 콘택이 상기 적어도 하나의 베이스 영역의 상부에 배치되고, 각 트랜지스터와 결합한다. 베이스 콘택은 복수의 베이스 콘택이 어레이 내의 적어도 2개의 트랜지스터에 공통하도록 제공된다.
적어도 하나의 컬렉터 확산부가 각 트랜지스터와 결합하도록 제공된다. 각 컬렉터 확산부의 상부에 컬렉터 확산부 콘택이 제공된다. 도전성 재료인 매립층 서브컬렉터 영역이 컬렉터 확산부(싱커) 영역을 각 트랜지스터의 컬렉터 페디스털 영역에 전기적으로 접속시킨다.
상기 방법을 실시하는 경우에, 기판이 제공될 수 있고, 이 기판의 일부는 그 상부에 형성되는 매립층 서브컬렉터를 포함할 수 있다. 복수의 컬렉터 페디스털을 상기 매립층 서브컬렉터 상에 제공할 수 있다. 적어도 하나의 베이스 영역을 상기 컬렉터 페디스털 상에 제공할 수 있다. 베이스 영역은 각 컬렉터 페디스털 상에 배치되는 진성의 단결정 반도체 베이스 영역과, 복수의 트랜지스터에 공통인 실리사이드 베이스 영역을 포함할 수 있다. 각 진성 베이스 영역의 상부에 이미터 영역이 제공된다. 각 이미터 영역의 상부에 이미터 콘택 영역이 제공된다. 적어도 하나의 컬렉터 확산부가 각 트랜지스터와 결합하도록 제공된다. 각 컬렉터 확산부의 상부에 컬렉터 확산부 콘택이 제공된다. 실리사이드 베이스 영역의 상부에 각 트랜지스터와 결합하는 적어도 하나의 베이스 콘택이 제공되고, 복수의 베이스 콘택이 어레이 내의 적어도 2개의 트랜지스터에 공통이 된다.
베이스 콘택 상호 접속부 및 이미터 콘택 상호 접속부는 상이한 세트의 베이스 콘택 및 상이한 세트의 이미터 콘택을 전기적으로 접속하기 위해서 전술한 구조로 형성될 수 있다. 스터드, 즉 비아 접속부는 베이스 콘택 상호 접속부 또는 이미터 콘택 상호 접속부를 전기적으로 접속시키도록 제공할 수 있다. 도전성 재료인 적어도 하나의 영역이 베이스 콘택 상호 접속부 및/또는 이미터 콘택 상호 접속부를 전기적으로 접속시키기 위해서 제공할 수 있다.
전술한 스터드, 즉 비아 접속부와 같은 복수의 이미터 안정 저항을 제공할 수 있다. 하나의 이미터 안정 저항을 각 이미터에 제공할 수 있다.
깊은 트렌치(deep trench)를 설치하여, 다른 인접한 소자로부터 트랜지스터 어레이를 분리시킬 수 있다. 본 발명은 약 1 ㎓ 이상의 고주파수 응용에 특히 유용하다. 또한, 본 발명은 증폭기, 혼합기, 전압 제어 발진기 및 다른 통신 응용(특히, 소자들이 다른 아날로그/디지털 기능과 일체화되는 통신 응용에 통상적으로 요구되는 구성 요소를 위한 통신 응용)을 위해서 저잡음 및/또는 고전력 소자를 요구하는 응용에 특히 유용하다. 본 발명의 실시예는 도 1에 도시된 핑거와 같이 긴 이미터 핑거를 포함한 대응하는 레이아웃에 대해 약 50퍼센트의 값인 베이스 저항/단위 이미터 면적을 제공한다. 또한, 본 발명은 고주파수 영역에 있어서 바이폴라 소자에 의해 이전에 실현된 잡음 성능보다 낮은 잡음 성능을 제공한다. 이 낮은 잡음은 베이스 저항/단위 이미터 면적을 감소시킴으로써 적어도 부분적으로 실현된다.
전술한 발명은 본 발명을 예시적으로 설명하는 것이다. 또한, 전술한 설명은 본 발명의 바람직한 실시예만을 도시하여 설명하고 있지만, 전술한 바와 같이, 본 발명은 다양한 기타의 조합, 변경 및 환경에 있어서 사용할 수 있고, 본원 명세서 내에 설명한 바와 같은 내용에 대응하는 발명의 취지 및/또는 관련 기술의 내용 또는 지식의 본 발명의 기술적 사상의 범위 내에서 여러 가지의 변형 또는 수정이 가능함을 이해할 수 있을 것이다. 본원 명세서 내에 설명된 실시예는 발명을 실시하기 위해서 최상의 모드를 설명하고, 이러한 실시예 또는 다른 실시예에 있어서, 본 발명의 특정의 응용 또는 용도에 의해 요구되는 다양한 변경과 관련해서 당업자에게 본 발명을 이용할 수 있도록 하는 것을 의도하고 있다. 따라서, 상세한 설명은 본원 명세서에 개시되는 형태로 본 발명을 한정하는 것을 의도하는 것은 아니다. 또한, 본 발명의 기술적 사상을 첨부된 특허 청구의 범위로서 한정하는 것은 아니며, 다른 실시예를 포함하는 것으로 해석되어야 한다.
본 발명에 따르면, 어레이 내에 배치될 수 있는 새로운 트랜지스터 구조 및 트랜지스터 단위 셀의 어레이를 생성하는 새로운 방법을 제공할 수 있으며, 이미터 크기를 작게 유지시키면서, 원하는 이미터 면적을 실현하도록 최적화할 수 있다.
Claims (24)
- 복수의 트랜지스터를 포함하는 트랜지스터 어레이에 있어서,a) 각 트랜지스터의 이미터 영역과;b) 상기 각 이미터 영역의 상부에 배치되는 이미터 영역 콘택과;c) 상기 각 이미터 영역의 하부에 배치되고, 한 쌍의 상기 트랜지스터에 공통인 실리사이드 베이스 영역과, 진성 반도체 베이스 영역을 포함하는 적어도 하나의 베이스 영역과;d) 상기 적어도 하나의 실리사이드 베이스 영역의 상부에 배치되는 복수의 베이스 콘택 - 여기서 베이스 콘택의 각각은 한 쌍의 트랜지스터에 공통인 상기 실리사이드 베이스 영역의 상이한 부분에 접속되고, 상기 트랜지스터의 각 쌍은 어레이내에서 상이한 베이스 콘텍을 가짐 - 과;e) 상기 각각의 트랜지스터와 결합된 적어도 하나의 컬렉터 확산부 (collector reach through)와;f) 상기 각각의 컬렉터 확산부의 상부에 배치되는 적어도 하나의 컬렉터 확산부 콘택과;g) 상기 각각의 트랜지스터와 결합되고, 상기 진성 반도체 영역의 하부에 배치되는 컬렉터 페디스털(collector pedestal)과;h) 상기 컬렉터 확산부를 상기 각 트랜지스터의 컬렉터 페디스털 영역에 전기적으로 접속하는 도전성 재료의 매립층 서브컬렉터 영역을 포함하는 트랜지스터 어레이.
- 제1항에 있어서,상기 외인성 베이스 영역이 상기 복수의 트랜지스터의 베이스 콘택을 전기적으로 접속하여, 상기 베이스 콘택으로부터 상기 이미터 영역의 하부에 배치되는 진성 베이스 영역으로 베이스 전류용 도전로를 제공하는 것인 트랜지스터 어레이.
- 제2항에 있어서,상기 복수의 베이스 콘택의 상부에 배치되며, 이 복수의 베이스 콘택을 전기적으로 접합하는 도전성 재료인 적어도 하나의 베이스 콘택 상호 접속부를 추가로 포함하는 것인 트랜지스터 어레이.
- 제2항에 있어서,상기 복수의 베이스 콘택의 상부에 배치되며, 이 복수의 베이스 콘택을 전기적으로 접합하는 도전성 재료인 복수의 베이스 콘택 상호 접속부－여기서 각각의 베이스 콘택 상호 접속부는 상이한 세트의 베이스 콘택에 접촉시킴－와;상기 복수의 베이스 콘택 상호 접속부를 함께 전기적으로 접속하는 도전성 재료인 적어도 하나의 영역을 추가로 포함하는 것인 트랜지스터 어레이.
- 제2항에 있어서,상기 복수의 이미터 영역의 하부에 배치되며, 상기 어레이 내의 복수의 트랜지스터에 공통인 복수의 베이스 영역－여기서 각각의 베이스 영역은 상이한 세트의 트랜지스터에 공통임－을 추가로 포함하는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 매립층 서브컬렉터 영역은 상기 트랜지스터 어레이가 형성되는 기판 내에 배치되는 것인 트랜지스터 어레이.
- 제6항에 있어서,상기 매립층 서브컬렉터 영역이 상기 어레이 내의 복수의 컬렉터 페디스털에 공통의 전기적으로 접속을 제공하도록 상기 매립층 서브컬렉터 영역의 상부에 배치되며, 관련된 이미터 영역의 하부에 배치되는 복수의 컬렉터 페디스털과;상기 각 컬렉터 페디스털의 상부에 배치되며, 상기 관련된 이미터 영역의 하부에 배치되는 진성 베이스 영역을 추가로 포함하는 것인 트랜지스터 어레이.
- 제3항에 있어서,상기 베이스 콘택 상호 접속부를 상기 베이스 콘택에 전기적으로 접속하는 복수의 도전성 스터드(conducting stud)를 추가로 포함하는 것인 트랜지스터 어레이.
- 제2항에 있어서,상기 복수의 이미터 콘택의 상부에 배치되며, 이 복수의 이미터 콘택을 전기적으로 접합하는 도전성 재료인 적어도 하나의 이미터 콘택 상호 접속부를 추가로 포함하는 것인 트랜지스터 어레이.
- 제2항에 있어서,상기 복수의 이미터 콘택의 상부에 배치되며, 이 복수의 이미터 콘택을 전기적으로 접합하는 도전성 재료인 복수의 이미터 콘택 상호 접속부－여기서 각각의 이미터 콘택 상호 접속부는 상이한 세트의 이미터 콘택에 접촉시킴－와;상기 복수의 이미터 콘택 상호 접속부를 함께 전기적으로 접속하는 도전성 재료인 적어도 하나의 영역을 추가로 포함하는 것인 트랜지스터 어레이.
- 제3항에 있어서,상기 이미터 콘택 상호 접속부를 상기 이미터 콘택에 전기적으로 접속하는 복수의 도전성 스터드를 추가로 포함하는 것인 트랜지스터 어레이.
- 제11항에 있어서,복수의 이미터 안정 저항－여기서 하나의 이미터 안정 저항은 상기 이미터 콘택의 금속부와 상기 이미터 콘택 상호 접속부 사이의 각각의 도전성 스터드와 결합됨－을 추가로 포함하는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 각 트랜지스터의 이미터 영역의 길이대 폭의 종횡비(aspect ratio)는 약 1:1 내지 약 5:1인 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 트랜지스터 어레이는 행렬 매트릭스(row-column matrix)로 배열되는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 베이스 영역은 실리사이드 다결정 실리콘을 포함하는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 베이스 영역은 상기 이미터 영역을 둘러싸는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 컬렉터 확산부는 상기 매립층 서브컬렉터 영역에 옴 접촉(ohmic contact)을 제공하는 것인 트랜지스터 어레이.
- 제1항에 있어서,상기 베이스 영역은 단결정 실리콘인 것인 트랜지스터 어레이.
- 복수의 트랜지스터를 포함하는 트랜지스터 어레이를 형성하는 방법에 있어서,a) 기판을 제공하는 단계와;b) 상기 기판 상에 매립층 서브컬렉터를 제공하는 단계와;c) 상기 매립층 서브컬렉터 상에 복수의 컬렉터 페디스털을 제공하는 단계와;d) 상기 컬렉터 페디스털 상에, 각 컬렉터 페디스털의 상부에 배치되는 진성 반도체 베이스 영역과, 상기 복수의 트랜지스터에 공통인 실리사이드 베이스 영역을 포함하는 적어도 하나의 베이스 영역을 제공하는 단계와;e) 상기 각 진성 베이스 영역의 상부에 배치되는 이미터 영역을 제공하는 단계와;f) 상기 각 이미터 영역의 상부에 배치되는 이미터 콘택 영역을 제공하는 단계와;g) 상기 각 트랜지스터와 결합되는 적어도 하나의 컬렉터 확산부를 제공하는 단계와;h) 상기 각 컬렉터 확산부의 상부에 배치되는 컬렉터 확산부 콘택을 제공하는 단계와;i) 복수의 상기 베이스 콘택이 상기 어레이 내의 적어도 2개의 트랜지스터에 공통이 되도록 상기 실리사이드 베이스 영역의 상부에 배치되며, 각 트랜지스터와 결합되는 적어도 하나의 베이스 콘택을 제공하는 단계를 포함하는 트랜지스터 어레이 형성 방법.
- 제19항에 있어서,각 이미터와 결합되어 전기적으로 접속되는 복수의 이미터 안정 저항을 제공하는 단계를 추가로 포함하는 것인 트랜지스터 어레이 형성 방법.
- 제20항에 있어서,상기 이미터 안정 저항의 각각은 적층형 스터드(stacked stud)를 포함하는 것인 트랜지스터 어레이 형성 방법.
- 제21항에 있어서,복수의 이미터 안정 저항－여기서 하나의 이미터 안정 저항은 상기 이미터 콘택과 상기 이미터 콘택 상호 접속부의 사이의 각각의 도전성 스터드와 결합되어 상기 각 이미터에 전기적으로 접속됨－을 제공하는 단계를 추가로 포함하는 것인 트랜지스터 어레이 형성 방법.
- 제22항에 있어서,상기 이미터 안정 저항의 각각은 적층형 스터드를 포함하는 것인 트랜지스터 어레이 형성 방법.
- 제19항에 있어서,상기 이미터 영역은 짧은 단면측 치수 및 긴 단면측 치수로 형성되고, 베이스 콘택은 각각의 긴 단면측 치수에 인접하게 제공되며, 컬렉터 콘택은 각각의 짧은 단면측 치수에 인접하게 제공되는 것인 트랜지스터 어레이 형성 방법.
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