CN1174492C - 晶体管阵列 - Google Patents
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Abstract
一种晶体管阵列包括多个晶体管，每个晶体管包括一个发射区。发射区接触位于每个发射区上。至少一个基区位于每个发射区之下，并为阵列中的多个晶体管所公用。至少一个基极接触位于至少一个基区之上，并与每个晶体管相关。多个基极接触为阵列中的至少两个晶体管所公用。至少一个集电极穿通区与每个晶体管相关。集电极穿通区接触位于每个集电极穿通区之上。导电材料构成的掩埋亚集电区电连接集电极穿通区与每个晶体管的集电极本体区。
Description
技术领域
本发明涉及一种适用于低噪声大功率应用的晶体管结构阵列。
背景技术
双极器件的噪声性能主要受基区电阻的影响。简单地说，基区电阻包括两部分。基区电阻的第一部分是与非本征基区有关的电阻。基区电阻中的第二类电阻是与本征或夹断基极有关的电阻。
在现代双多晶硅自对准硅化基区双极晶体管中，总基区电阻主要由夹断基极电阻构成。是由于硅化多晶硅非本征基区的电阻相当小的缘故。
双极器件的功率控制能力会受几方面因素的限制。在某些应用中，器件发射极控制大电流密度的能力对于形成有效功率器件来说非常重要。在考虑能够控制较大发射极电流密度，并仍能保持峰值频率性能的器件时，一个问题是为发射极提供希望的电流，同时不存在会使器件性能退化的电流聚集或热效应。
关于采用矩形发射极的晶体管，已认识到，对于给定发射极宽度或最小尺寸来说，使周长与面积之比最小的几何形状，可以使夹断基极电阻最小。方形即宽度等于长度的发射极几何形状可以使周长与面积比最小。还已知，为了在发射区-基区中实现最均匀电流分布，希望发射极具有可能的最小尺寸。一般说，小发射极还具有实现最高频率性能的作用。
实现低噪声和/或大功率双多晶硅晶体管的一种已知方法是，在每一侧上提供与基极接触交叉的长且窄发射极指。提供长且窄发射指的低噪声优点在于，通过保持本征基区电阻沿发射极长度方向基本上为平行结构，减小扩散致窄基区电阻。对于功率器件来说，在保持发射极窄，以保持高频性能的同时，长且窄的发射极指提供了希望的较大发射极面积及发射极电流。
利用长且窄发射极指的现有技术方法的一个问题是，由于周长与面积比不是最小，所以所得的基区电阻不是最小。对于功率器件来说，另一问题是，沿发射极长度方向的电流聚集和热效应成问题。此外，对于功率器件来说，随着发射极指变得更长，与此相关的电迁移变得更严重。
在具有许多长发射极指的功率器件中，二次击穿是主要问题，在特定的发射极指变得比其它发射极指热时，会发生二次击穿。由于降低的基极-发射极电压(Vbe)，较热的发射极指开始需要更大电流，结果是温度升高。在更大电流流到发射极指时，它会变得更热。最后发射极指将会变得热击穿和失效。
为了控制这种效应，一般在每个发射极指上串联一个小电阻或发射极稳流电阻，以提供负反馈。该负反馈可以防止热击穿，并可以使所有发射极指通过等份的器件电流。然而，为具有许多发射极指的功率器件提供大量发射极稳流电阻对有价值的芯片空间来说是一种浪费。因此，低噪声晶体管需要最小夹断基极电阻，并能实现具有低周长与面积比的发射极。另外，还希望低噪声或大功率器件保持发射极尺寸小，以使频率性能最好。对于功率器件来说，希望为每个发射极提供最大面积，同时提供发射极稳流功能。功率器件还受长发射极指中与互连有关的电迁移的限制。
发明内容
在提供解决任何一个或几个上述问题及其它问题的方案时，本发明的一个方面是提供一种包括多个晶体管的晶体管阵列。阵列中的每个晶体管都包括发射区。发射区接触位于每个发射区之上。至少一个基区位于每个发射区之下，并且为阵列中的多个晶体管所公用。至少一个基极接触位于至少一个基区之上，并与阵列中的每个晶体管相关。提供多个为阵列中至少两个晶体管所公用的基极接触。该阵列至少包括一个与每个晶体管相关的集电极穿通区或热沉。集电极穿通区接触位于每个集电极穿通区之上。导电材料构成的掩埋亚集电区电连接集电极穿通区与每个晶体管的集电极本体区。
根据本发明的另一方面，提供一种形成包括多个晶体管的晶体管阵列的方法。该方法包括提供其上形成有掩埋亚集电区的衬底。掩埋亚集电区中设置多个集电极本体区。在集电极本体区上设置至少一个基区。基区包括位于每个集电极本体上的本征半导体基区和为多个晶体管公用的硅化基区。在每个本征基区之上设置发射区。在每个发射区之上设置发射极接触区。提供至少一个与每个晶体管相关的集电极穿通区。在每个集电极穿通区上设置集电极穿通接触。在每个硅化基区上提供与每个晶体管相关的至少一个基极接触，以便多个基极接触为阵列中至少两个晶体管公用。此外基区可以为单晶硅。
所属领域的技术人员从以下详细介绍中，容易理解本发明的其它优点，以下介绍仅以实现本发明的最佳可能模式，只展示和介绍本发明的优选实施例。应认识到，本发明可以有其它和不同的实施例，其许多细节可以从不同方面进行改进，同时不会背离本发明。因此，应认为以下附图和介绍只是展示，而非对本发明的限制。
附图说明
下面仅以例子的方式，结合附图介绍本发明的实施例，其中：
图1是已知低噪声/大功率晶体管设计的剖面图；
图2是可以包括在根据本发明一个实施例的晶体管阵列中的本发明晶体管单元的实施例的平面图；
图3是包括三行乘四列阵列的本发明晶体管阵列的实施例的平面图；
图4a是图3所示晶体管矩阵的一部分的平面图；
图4b是沿图4a中的线4b-4b取的、穿过图3和4a所示晶体管阵列的一行的剖面图；
图5a是图3所示晶体管阵列的一部分的平面图；
图5b是沿图5a中的线5b-5b取的、穿过图3、4a、4b和5a所示晶体管阵列的一列的一部分的剖面图。
具体实施方式
图1示出了已知晶体管设计100的剖面图。晶体管100包括被基极接触条102包围的发射极接触条101。非本征基区由从集电极延伸到集电极104的多晶硅岛103构成。发射极条接触101被制造得尽可能窄，以减小夹断基极电阻，只要实际考虑到电迁移和热限制便可。由于基区电阻的有效并联，多发射极条接触101能够减小基区电阻。发射极周长与面积之比大，表示不好的夹断基极电阻。上述讨论详细介绍了与这种晶体管设计有关的问题。
本发明提供一种可以设置成阵列的新型晶体管设计。本发明还包括一种形成这种晶体管单元阵列的新方法。根据本发明，阵列中的晶体管有一些公用的部分。可以优化本发明的设计和方法，得到希望的发射极面积，同时保持发射极尺寸小。
每个晶体管都包括一个发射区。发射区接触位于每个发射区之上。至少一个基区位于每个发射区之下，并为阵列中多个晶体管所公用。该基区可以包括包围每个晶体管的发射区的硅化多晶硅基区。
每个晶体管一般至少还包括一个位于至少一个基区之上的基极接触。至少一个基极接触与每个晶体管相关。然而，多个基极接触至少为阵列中的两个晶体管公用。
至少一个集电极穿通区与每个晶体管相关。集电极穿通接触位于每个集电极穿通区上。由导电材料构成的掩埋亚集电区电连接集电极穿通(热沉)区与每个晶体管的集电极本体区。
本发明的晶体管设计可以排列成阵列。例如，根据本发明的单元晶体管的新设计可以排列成行列为N×N的矩阵阵列。将晶体管排列成单元矩阵形式，可以在保持各发射极结构小的同时，提供任意大的总发射极面积。这样便可以在提供小的基区总电阻和较低噪因子的同时，保持小晶体管的高性能。另外，可以包含于本发明且可以在两晶体管和/或多晶体管间共享的重叠基区，有助于保持小的非本征基区总电阻。
图2示出了根据本发明一个实施例的晶体管单元200的平面图。
图2所示实施例包括发射极204。一般说，发射极由多晶硅构成。
图2所示发射极的长宽纵横比约为5∶1。在不明显改变本发明的意图的条件下，发射极的纵横比可以根据设置要求进行调节，根据需要，可以从约1∶1到任何值。根据图2所示实施例，这里与较小尺寸有关的发射极宽度由可实现的最小发射极特征尺寸决定，同时其长度根据单元需要的电流和所得晶体管阵列中希望的功率密度决定。
单元的发射极尺寸可选择为与最小尺寸、最大面积和最小周长与面积比的优点折衷。可以使发射极尺寸最小，以加强晶体管的高频性能。另一方面，可以使发射极的面积最大，以实现大功率性能。或者，可以使发射极的周长与面积比最小，以减小夹断基极电阻。
图2所示实施例中的发射极204包括单个接触203。该接触位于发射极之上，该接触由导电材料构成。如下所述，该接触中可以包括对本发明的操作具有一定意义的某些材料。
晶体管的基区可以包括本征部分和非本征部分。两部分可由相同或不同材料构成。如上所述，基区的至少某些部分可以为阵列中的多个晶体管公用。例如，一个单元行的非本征多晶硅基区可以是公用硅化晶硅板。硅化多晶硅非本征基区重叠于两单元之间。多晶基区可以具有低薄层电阻。这将有助于保持低的非本征总电阻。
根据本发明的晶体管阵列可以包括为阵列中多个晶体管公用的多个基区。每个基区可以为不同组晶体管所公用。这些公用基区一般由多晶硅构成。硅化多晶硅基区可以在发射极的最大尺寸两侧上，这里是指发射极长度侧上，提供导电接触。
在图2所示实施例中，发射极204被硅化多晶硅非本征基区201包围。该多晶硅基区在发射极的两侧上与例如金属等导电材料构成的接触202接触。
在发射极204的两端，与发射较短尺寸相邻，设置有集电极穿通区205。集电极穿通区或热沉205可由与用于掩埋亚集电区所用材料类似的重掺杂材料构成。该掺杂可以使集电极穿通区(热沉)提供对掩埋亚集电区的欧姆接触。该晶体管可以包括例如至少一种金属等导电材料构成的接触206。
单元200晶体管可以设置成，在按行重复时，基极接触202将重叠。这样一种设置可以使硅化非本征多晶硅基区201重叠。于是在发射极204两侧上，在基区中提供均匀的电流分布。
如上所述，根据本发明的晶体管设计可排列成阵列。一般说，该阵列包括N×N行-列晶体管矩阵。图3提供了单元300的三行乘四列阵列实施例的平面图。该阵列的尺寸可以从单个单元变到N×N矩阵。
对于图3所示的阵列的每行来说，在一个完整的片段上(in oneinact piece)提供多晶硅基区301。每个基区提供从基极接触302到发射区303的基极电流的导电通道。
各行的多晶硅基区301可以通过导电材料构成的基极接触互连彼此电连接在一起。一般说，基极接触互连为第一金属(M1)构成的条307。这些M1基极接触互连条307可沿列的整个长度布设，并在发射极303的每侧上重复。于是，基极接触互连可以电连接所有基极接触302。每个基极接触互连可以结合不同组基极接触。
基极接触互连条307可以在阵列的上部和/或下部结合，以在它们之间提供M1连接。这些线中，本发明至少可以包括一个将多个基极接触互连电连接在一起的导电材料构成的区。为清楚起见，图3中未示出接触发射极和集电极所需要的互连层。
图4a是图3所示晶体管阵列实施例的一部分的平面图。具体说，图4a示出了晶体管阵列300的一行408。图4b是沿线4b-4b取的图4a所示晶体管阵列的行的剖面图。
该剖面图即图4b示出了双多晶硅自对准双极晶体管中各层的典型设置。从图4b可以看出，本发明可以包括掩埋亚集电区412。掩埋亚集电区412可设置于晶片衬底413中。掩埋亚集电区412可以是N+区。可以包括掩埋亚集电区412，以便通过N型材料构成的集电极本体411连接集电极穿通区(热沉)与本征半导体基区409。本征半导体基区409可以设置在集电极本体411和由多晶硅层形成的发射区416之间。与本征基区409的连接可通过硅化多晶硅基区401实现。互连金属可通过栓塞402和403分别与基极和发射极连接。与栓塞410相同，栓塞402和403一般由钨构成。
如图4b所示，根据本发明的晶体管阵列可以包括多个发射区416。发射区416可以是多晶硅。栓塞403位于每个发射区416之上。发射极接触可由任何导电材料构成。然而，本发明一般包括钨发射极接触。以下将更详细介绍钨作为发射极接触的优点和本发明的结构的其它应用。
与基极接触相同，发射极接触可通过由导电材料构成的互连金属化层415。一般说，互连金属化层415是最后金属(last metal)(LM)构成的条。这些LM互连金属化层415可以沿行的整个宽度布设。于是，发射极接触互连可电连接所有栓塞403。每个发射极接触互连可结合不同组发射极接触。
互连金属化层415可以在阵列的左和/右侧结合，以便在它们之间提供LM连接(未示出)。沿这些线，本发明至少可以包括一个将多个发射极接触互连电连接在一起的导电材料构成的区。
如图4b所示，本发明可以包括位于发射极接触互连金属化层417之上的叠置栓塞410。通路连接或叠置栓塞410可以提供用于防止二次击穿的各发射极稳流电阻。叠置栓塞410由互连互连金属化层407、417和415及层间通路金属418构成。叠置栓塞410设置成使电流必须从高层互连金属向下通过叠置栓塞垂直到达发射极。
任何合适的电连接材料都可用于通路连接410。例如，可采用一种或多种金属和/或合金。某些金属可以具有提供比其它金属更好的特定特性。
例如，一般说，叠置栓塞中的层间通路连接由钨构成，互连金属由铝构成。钨比一般用于互连金属化层407、互连金属化层415和互连金属化层417的铝具有更高的串联电阻。例如，与铝的约0.01-约0.20Ω-μm相比，钨的串联电阻约为0.4Ω-μm。可以采用这种串联电阻，从而通过用于连接到发射极的钨通路连接，实现少量发射极稳流作用。在用于功率应用时，该发射极的稳流作用可以提供更加热稳定的晶体管。
如果发射极金属在最高有效互连层被引入晶体管阵列，则与发射极串联的钨通路数量会达到最大值。此外，用于层间通路连接的钨不容易象铝互连一样发生电迁移。于是可采用在最高有效互连层的发射极连接，使从发射极到发射极的电流非均匀分布最小化。同时，可以利用与每个发射极串联的钨通路提供的相等串联电阻，通过发射极稳流作用，提供热稳定性。
在本发明的该实施例中，示出了三个互连金属化层M1 407，M2 417和M3 415。在不显著改变本发明的意图的条件下，可以采用从2层向上至任何数量的互连层。以上更具体讨论了备互连层的组合。
图5a和5b分别是图3所示晶体管阵列300中一列的平面图和剖面图。然而，为了清楚起见，图5a和5b只示出了晶体管阵列的两个单元。图5a是单元列508的平面图，清晰的线条5b-5b示出了切割剖面得到图5b所示剖面图的位置。为清楚起见，图中未示出发射极金属和接触结构。
图5b示出了双多晶硅自对准双极晶体管的典型设置的示意图。掩埋亚集电区512可设于晶片衬底513内。掩埋亚集电区512通过N型材料构成的集电极本体511连接到本征基区509。
与本征基区509的连接可以通过硅化多晶硅基区501实施。本发明的该实施例中，示出了三个互连层M1 507，M2 517和M3 515。三个互连接层可以提供更好的功率分布，可以增强可靠性。然而，在不显著改变本发明的意图的条件下，可以采用从2层向上至任何数量的互连层。互连金属可以通过栓塞502和515分别连接到基区和集电区。
另外，集电极可以通过一组钨栓塞510连接到上金属层。与上述其它栓塞一样，栓塞502、510和518可采用任何导电材料。然而，根据本发明，栓塞一般由钨构成。
为清楚起见，在一组钨栓塞(也称为集电极接触叠置体)510之前，未示出在M1 507处的公用基区总线。实际上，互连层(也称为基区总线)507一般从左向右在图5b上连续延伸。
列519中单元间的间隔至少部分可由提供流到集电极总线的电流需要的金属的宽度决定。一般说，该间隔应足以满足电迁移指标，足以减小集电区的寄生电阻。
根据本发明的单元可以利用双多晶硅自对准硅化基区双极晶体管。所建议的发明也可以采用一般用于硅双极和BiCMOS工艺的多级铝互连技术。为进行比较，表1列出了例如图1所示的现有技术晶体管与本发明的晶体管的Ft、Fmax和Rbb测量值的比较情况。
表1
参数
现有技术
本发明
Ft 48GHz 46GHz
Fmax 65GHz 55GHz
Rbb/单位发射极面积@恒定Jc 5.1Ω 3.9Ω
本发明还包括形成包括多个晶体管的晶体管阵列的方法。该阵列可以按矩阵形式形成，例如行和列矩阵。该方法包括为每个晶体管提供发射区。发射区可以按上述尺寸和尺寸比例形成或另外提供。在每个发射区之上提供发射区接触。
在每个发射区之下提供至少一个基区，该基区为阵列中多个晶体管所公用。在至少一个基区上提供至少一个基极接触，该接触与每个晶体管相关。提供基极接触的目的是使多个基极接触为阵列中至少两个晶体管所公用。
提供至少一个与每个晶体管相关的集电极穿通区。在每个集电极穿通区上提供集电极穿通接触。导电材料构成的掩埋亚集电区电连接集电极穿通(热沉)区与每个晶体管的集电极本体区。
该方法开始时，首先提供衬底，其上可以形成有掩埋亚集电区。在掩埋亚集电区上可以提供多个集电极本体。在集电极本体上，可以提供至少一个基区。所说基区可以包括位于每个集电极本体上的本征单晶半导体基区和为多个晶体管所公用的硅化基区。在每个本征基区上提供发射区。在每个发射区上提供发射极接触区。提供与每个晶体管相关的至少一个集电极穿通区。在每个集电极穿通区上提供集电极穿通接触。在硅化基区上提供与每个晶体管相关的至少一个基极接触，使多个基极接触为阵列中的至少两个晶体管所公用。
可以按上述结构形成基极接触互连和发射极接触互连，以电连接不同组基极接触和发射极接触。可以提供栓塞或通路连接，以电连接这些互连接与基极接触或发射极接触。可以提供至少一个导电材料构成的区，用于电连接基极接触互连和/或发射极接触互连。
可以提供例如上述栓塞或通路连接等多个发射极稳流电阻，每个与发射极接触金属和发射极接触互连间的每个导电栓塞相关。
可以为每个发射极提供一个发射极稳流电阻。
可以提供深沟槽，用于隔离该晶体管阵列与其它相邻器件。本发明特别适用于高频应用，例如高于约1Ghz的高频应用。另外，本发明还特别适用于需要用于放大器、混合器、电压控制振荡器的低噪声和/或大功率器件的应用及用于通信系统一般需要的元件的应用，特别是器件可以与其它模拟/数字功能集成时。本发明的实施例提供了为包括例如图1所示的长发射极指的比较布局的约50％的基区电阻/单位发射极面积。在高频范围，本发明还提供了比先前双极器件所得到的更低的噪声性能。通过减小每单位发射极面积的基区电阻，至少可以部分实现这种低噪声。
本发明的上述介绍展示和介绍了本发明。此外，本公开仅展示和介绍了本发明的优选实施例，但如上所述，应理解，本发明可按各种其它组合、改进和条件应用，可以在这里所述的本发明思想的范围内，与上述教导和/或相关技术技巧或常识相应，进行改变或改进。上述实施例的意图是解释实施本发明的最佳模式，使所属领域的技术人员按这些或其它实施例的方式，利用特殊应用所需要的各种改进，利用本发明。因此，本说明书不想将本发明限制为这里所公开的形式。另外，意在使所附权利要求书构成为包括替代实施例。
Claims (22)
1.一种包括多个晶体管的晶体管阵列，包括：
每个晶体管的发射区；
位于每个发射区上的发射区接触；
位于每个发射区之下的至少一个基区，该基区为阵列中的多个晶体管所公用；
位于至少一个基区上、与每个晶体管相关的至少一个基极接触，多个基极接触为阵列中至少两个晶体管所公用；
每个晶体管的至少一个集电极穿通区；
位于每个集电极穿通区上的集电极穿通区接触；
每个晶体管的集电极本体；及
由导电材料构成的掩埋亚集电区，用于电连接集电极穿通区与每个晶体管的集电极本体区。
2.根据权利要求1的晶体管阵列，其中基区电连接多个晶体管的发射极与基极接触，提供从基极接触到发射区的基区电流的导电通道。
3.根据权利要求2的晶体管阵列，还包括导电材料构成的至少一个基极接触互连，该互连位于多个基极接触之上，并电连接它们。
4.根据权利要求2的晶体管阵列，还包括：
导电材料构成的多个基极接触互连，该互连位于多个基极接触之上，并电连接它们，每个基极接触互连接触不同组基极接触；及
至少一个导电材料区，用于将多个基极接触互连电连接在一起。
5.根据权利要求2的晶体管阵列，还包括：
位于多个发射极之下的多个基区，它们为阵列中的多个晶体管所公用，每个基区为不同组晶体管所公用。
6.根据权利要求1的晶体管阵列，其中掩埋亚集电区设置于其上形成有晶体管阵列的衬底中。
7.根据权利要求6的晶体管阵列，还包括：
位于掩埋亚集电区上和相关发射区下的多个集电极本体，以便掩埋亚集电区提供到阵列中多个集电极本体的公用电连接；及
位于每个集电极本体上和有关发射区下的本征基区。
8.根据权利要求7的晶体管阵列，其中本征基区设置在每个集电极本体和每个发射区之间。
9.根据权利要求3的晶体管阵列，还包括：用于电连接所说基极接触互连与基极接触的多个导电栓塞。
10.根据权利要求2的晶体管阵列，还包括：导电材料构成的至少一个发射极接触互连，该互连位于多个发射极接触上，并电连接它们。
11.根据权利要求2的晶体管阵列，还包括：
导电材料构成的多个发射极接触互连，该互连位于多个发射极接触上，并电连接它们，每个发射极接触互连接触不同组发射极接触；及
至少一个导电材料区，用于将多个发射极接触互连电连接在一起。
12.根据权利要求10或11的晶体管阵列，还包括：
用于电连接发射极接触互连与发射极接触的多个导电栓塞。
13.根据权利要求12的晶体管阵列，还包括：
多个发射极稳流电阻，每个与发射极接触金属和发射极接触互连间的每个导电栓塞相关。
14.根据权利要求1的晶体管阵列，其中每个晶体管的发射区的长宽纵横比约为1∶1-约5∶1。
15.根据权利要求1的晶体管阵列，其中该阵列排列成行-列矩阵。
16.根据权利要求1的晶体管阵列，其中基区包括硅化多晶硅。
17.根据权利要求1的晶体管阵列，其中基区包围发射区。
18.根据权利要求9或13的晶体管阵列，其中所说栓塞包括钨。
19.根据权利要求12的晶体管阵列，其中所说栓塞包括钨。
20.根据权利要求4的晶体管阵列，其中所说互连包括铝。
21.根据权利要求1的晶体管阵列，其中集电极穿通区提供对掩埋亚集电区的欧姆接触。
22.根据权利要求1的晶体管阵列，其中基区是单晶硅。
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