DE102004023193B4

DE102004023193B4 - Transistoranordnung und Herstellungsverfahren derselben

Info

Publication number: DE102004023193B4
Application number: DE102004023193A
Authority: DE
Inventors: Jakob Huber
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-05-11
Filing date: 2004-05-11
Publication date: 2009-11-19
Anticipated expiration: 2024-05-12
Also published as: JP4354427B2; JP2005328055A; DE102004023193A1; US7622790B2; US20050263851A1

Abstract

Transistoranordnung mit einem Transistor, die folgende Merkmale aufweist:
eine Mehrzahl von Transistorbereichen (341), von denen jeder eine vertikale Transistorstruktur, die einen Kollektorhalbleiterbereich (401), einen Basishalbleiterbereich (451) und einen Emitterhalbleiterbereich (511) aufweist, aufweist;
oberhalb der Transistorbereiche angeordnete Emitterkontaktierungsbereiche (521, 531);
Basiskontaktierungsbereiche (471, 481), die über eine polykristalline Halbleiterschicht (421) mit den Basishalbleiterbereichen (451) verbunden sind; und
wobei die polykristalline Halbleiterschicht (421) derart strukturiert ist, dass dadurch Basiskontaktierungsbereiche (471, 481) von Transistorbereichen die nicht Teil des Transistors sind von Basiskontaktierungsbereichen (471, 481) von Transistorbereichen, die Teil des Transistors sind, elektrisch isoliert sind und dass die Basishalbleiterbereiche (451) von Transistoren, die Teil des Transistors sind, nicht über die polykristalline Schicht (421) miteinander elektrisch leitfähig verbunden sind, wobei die zu einem Transistor gehörenden Basiskontaktierungsbereiche über eine Metallisierung elektrisch verbunden sind.

Description

Die vorliegende Erfindung bezieht sich auf eine Transistoranordnung und ein Herstellungsverfahren derselben, wobei Strukturierungen in einer polykristallinen Halbleiterschicht festlegen, welche Teile eines Transistorbereichs von weiteren Teilen eines weiteren Transistorbereichs elektrisch isoliert sind.
Hochfrequenz-Transistoren werden üblicherweise in Technologiefamilien gruppiert. Charakteristisch für einen Hochfrequenz-Transistor sind sehr flache Dotierungsprofile und feinste Geometrien. Emitter- und Basiskontakte sind fingerartig an der Oberfläche angeordnet. Der Kollektor wird in einem Ausführungsbeispiel des Stands der Technik bei einem diskreten Hochfrequenz-Transistortyp von der Rückseite her angeschlossen, oder bei einem weiteren Ausführungsbeispiel des Stands der Technik, und wenn der Hochfrequenz-Transistor auf einem integrierten Schaltkreis bzw. IC angeordnet ist, wird er zusätzlich von der Oberfläche her zugeführt. Bei einer Reihe von Ausführungsbeispielen des Stands der Technik unterscheiden sich einzelne Typen innerhalb einer Technologiefamilie häufig nur durch die Anzahl der Emitter- und Basisfinger. In Ausführungsbeispielen des Stands der Technik haben dabei Kleinsignal-Transistoren typischerweise zwischen 1 und etwa 50 Emitterfinger, während bei Leistungstransistoren die Fingerzahl bis in die Größenordnung von 1000 geht.
Bei Ausführungsbeispielen des Stands der Technik, bei denen diskrete Hochfrequenz-Kleinsignal-Transistoren eingesetzt werden, beträgt die aktiv genutzte Transistorfläche häufig nur einen verschwindend kleinen Anteil der Gesamtfläche des Chips. Die Randbedingungen der Verarbeitbarkeit in der Montage erfordern jedoch eine gewisse Mindestgröße für den Chip.
Bei vielen Ausführungsbeispielen des Stands der Technik liegt die heute minimal benötige Chipfläche bei ca. 0,20 × 0,20 mm². Häufig ist daher ein erheblicher Anteil der Chipfläche ungenutzt, wodurch die Fertigungskosten erheblich höher sind, als sie es wären, wenn die Chipfläche der aktiv genutzten Transistorfläche entsprechen würde.
Um eine verbleibende leere Chipfläche zu nutzen, sind eine Reihe von Herstellern, die Transistoren nach Ausführungsbeispielen des Stands der Technik fertigen, dazu übergegangen auf einem Chip mehrere Transistorzellen anzuordnen, die je nach Bedarf in der Metallebene unterschiedlich angeschlossen werden können. Auf diese Weise wird der Bedarf an Photomasken eingeschränkt.
Außerdem können bei diesen Ausführungsbeispielen des Stands der Technik die Hersteller von den Transistoranordnungen flexibler auf wechselnde Kundenanforderungen reagieren, da erst am Ende des Waferprozesses bzw. des Fertigungsprozesses der Wafer entschieden wird, welcher der optionalen Typen schließlich produziert wird.
Eine Reihe von Herstellern von Hochfrequenz-Transistoren nach Ausführungsbeispielen des Stands der Technik setzen den traditionellen Planarprozess oder Abwandlungen bzw. Modifikationen von diesem ein, wobei es bei solchen Mehrfach-Designs bzw. Mehrfach-Entwürfen unumgänglich ist, dass jede der Transistorzellen auf dem Chip von den übrigen isoliert angeordnet ist. 8 erläutert eine Transistorstruktur eines Ausführungsbeispiels gemäß dem Stand der Technik.
Eine, an einer Unterseite einer in 8 dargestellten Anordnung, positionierte Schicht 11 fungiert als ein Kollektorkontakt. Eine darüber angeordnete Schicht 21 bildet einen Kollektor 21. Eine Basiswanne 31 ist aus einer dem Kollektorkontakt 11 abgewandten Oberfläche des Kollektors 21 angeordnet und bedeckt einen Teil dieser Oberfläche. Der verbleiben de Teil, der dem Kollektorkontakt abgewandten Oberfläche des Kollektors 21 wird durch ein Feldoxid 61 bedeckt.
In der Basiswanne 31 sind auf der dem Kollektor 21 abgewandten Oberfläche abwechselnd Basiskontaktierungen 41, die unterhalb von Basiskontakten 81 angeordnet sind und Emitterbereiche 51, die unterhalb von Emitterkontakten 91 positioniert sind, eingebracht. Die Basiswanne 31 wird von einer Oxidschicht 71 bedeckt, die als Isolator zwischen dem Emitterkontakt bzw. dem Basiskontakt und der Basiswanne 31 fungiert.
Das Feldoxid 61, die Oxidschicht 71 und die Basiskontakte 81 und die Emitterkontakte 91 sind von einer Passivierungsschicht 101 überzogen. Bei einem hier dargestellten Planarprozess gemäß dem Stand der Technik ist die Basiswanne 31 erforderlich, in die alle Emitterfinger 51 einer Transistorzelle eingebracht sind.
Um eine für einen Massenherstellungsprozess übliche Chipfläche, die bei Ausführungsbeispielen des Stands der Technik häufig bei ca. 0,04 mm² liegt, sinnvoll und wirtschaftlich auszunutzen, werden bei Ausführungsbeispielen des Stands der Technik viele verschiedene Transistortypen, häufig soviel wie möglich, auf einem einzelnen Chip untergebracht.
7 erläutert ein derartiges Ausführungsbeispiel gemäß dem Stand der Technik. Auf einem in 7 gezeigten Chipaufbau gibt es drei Varianten, einen Hochfrequenz-Transistor auszuführen. Diese drei Varianten bestehen darin, entweder Transistorzelle A 201 oder Transistorzelle B 211 oder Transistorzelle C 221 mit einem Emitterpad 231 und einem Basispad 241 elektrisch zu verbinden.
Bei einem Szenario A, bei dem eine aktivierte Transistorzelle einen Emitterfinger aufweist, sind Basisfinger 201A über eine Leiterbahn 201D mit dem Basispad 241 verbunden, während ein Emitterfinger 201B über eine Emitterleiterbahn 201E mit dem Emitterpad 231 elektrisch leitend verbunden ist. Es sei hier noch darauf hingewiesen, dass die Leiterbahn 201E zwischen dem Emitterpad und der Transistorzelle A 201 und die Leiterbahn zwischen dem Basispad 241 und der Transistorzelle 201 jeweils durchgestrichen in 7 dargestellt sind.
In einem Szenario B ist eine Transistorzelle B 211 angeschlossen, wobei hier eine Leiterbahn 211D als Leiterbahn zwischen Basispad und Transistorzelle B 211 und eine Leiterbahn 211E als Leiterbahn zwischen dem Emitterpad 231 und der Transistorzelle B 211 ausgeführt ist. Die bei dieser Variante implementierten Leiterbahnen 211D, 211E sind jeweils gestrichelt gezeichnet. Die Basisleiterbahn 211D verbindet dabei den Basispad 241 mit vier Basisfingern 211A, während der Emitterpad 231 über die Emitterleiterbahn 211E mit allen drei Emitterfingern der Transistorzelle B 211 verbunden ist. Im Szenario B ist der Chip aus 7 als Transistoranordnung, die aus der Transistorzelle B besteht, ausgeführt, wobei die Transistoranordnung jetzt drei Emitterfinger umfasst.
In einem Szenario C ist der in 7 dargestellte Chip als eine Transistorzelle C mit sieben Emitterfingern 221B ausgeführt. Die Basisleiterbahn 221D und die Emitterleiterbahn 221E sind hier jeweils gepunktet dargestellt.
Der in 7 dargestellte Chip kann jetzt sowohl als die Transistorzelle A 201 mit einem Emitterfinger 201B, als die Transistorzelle B 211 mit drei Emitterfingern 211B oder als die Transistorzelle C 221 mit sieben Emitterfingern 221B ausgeführt sein. Ein elektrisches Verhalten des auf dem Chip ausgeführten Transistors hängt davon ab, welche Transistorzelle für die Ausführungsform ausgewählt worden ist. Das elektrische Verhalten des Transistors wird nämlich maßgeblich durch die Anzahl der Emitterfinger bestimmt.
Im Sinne einer konsequenten Kostenoptimierung kann das Prinzip der Mehrfachnutzung an die Grenze getrieben werden, es können also so viele verschiedene Transistortypen wie möglich auf einem einzelnen Chip untergebracht werden. Hier wird sofort offensichtlich, dass aufgrund der Forderung nach Mindestabständen zwischen den einzelnen Transistorzellen A 201, B 211, C 221 der Platz nicht optimal genutzt werden kann. Außerdem sind bei diesem Verfahren nur die vorher festgelegten Transistorzellen oder Kombinationen davon als Transistortyp fertigbar.
Die hier dargestellte Limitierung ist eine Folge des Planarprozesses.
Die US 2004/0075108 A1 zeigt eine Transistoranordnung mit einer Mehrzahl an Transistorgruppen. Die Transistorgruppen weisen dotierte Kollektoren, p-dotierte Basen und n-dotierte Emitter auf, wobei die Basen, die Kollektoren und die Emitter in einer vertikalen Transistorstruktur angeordnet sind. Oberhalb der n-dotierten Emitter sind n-dotierte polykristalline Siliziumfilme gebildet, die über Durchkontaktierungen mit Emitterverdrahtungen elektrisch verbunden sind.
Die p-dotierten Basen sind über p-dotierte polykristalline Siliziumfilme jeweils über Durchkontaktierungen mit Emitterverdrahtungen elektrisch leitend verbunden.
Der p-dotierte polykristalline Siliziumfilm ist dabei so strukturiert, dass die Basisverdrahtungen der ersten Gruppe von Transistoren von den Basen der zweiten Gruppe von Transistoren elektrisch isoliert sind.
Ein Bipolartransistor mit einer unterschiedlichen Anzahl an Transistorgruppen kann dabei über eine Ausführung der Emitterverdrahtungen und Basisverdrahtungen realisiert werden.
Die EP 0 951 074 A2 zeigt eine Mehrzahl von Transistorbereichen, die jeweils eine vertikale Transistorstruktur aufwei sen, mit einem Emitter, einer Basis und einem Kollektor. Eine Emitterverdrahtung ist dabei oberhalb von der Emitterschicht und damit oberhalb des Transistorbereichs angeordnet. Über eine leitende Polysiliziumschicht ist die Basis mit einem Basiskontakt elektrisch leitend verbunden. Die polykristalline Halbleiterschicht ist dabei so strukturiert, dass die Basen elektrisch miteinander verbunden sind.
Ein Bipolartransistor kann dabei so hergestellt werden, indem in einem Polysiliziumfilm Emitteröffnungen und Kollektoröffnungen gebildet werden. In den Emitteröffnungen werden z. B. durch Ionenimplantation innere und äußere Basisbereiche erzeugt. Danach werden in den Emitteröffnungen die Emitterschichten gebildet. Abschließend werden in einem Isolationsfilm in Kontaktlöchern die Kollektor-, die Emitter- und die Basisverdrahtung eingebracht.
Die WO 2000/028599 A1 erläutert eine Transistoranordnung mit einer Mehrzahl von Transistorbereichen, die jeweils eine vertikale Transistorstruktur aufweisen. Die vertikale Transistorstruktur umfasst einen Kollektor, einen inneren Basisbereich und einen Emitter. Ein Emitterkontakt ist oberhalb des Transistorbereichs angeordnet. Die Basis ist über die Polysiliziumbasisschicht mit einer Verbindungsmetallisierung elektrisch verbunden.
Ein Transistorarray, das eine Mehrzahl von Transistoren aufweist, kann erzeugt werden, indem die verschiedenen Gruppen von Basiskontakten und Emitterkontakten über Basiskontaktverbindungen und Emitterkontaktverbindungen elektrisch miteinander verbunden werden.
Die US 6,664,609 B zeigt einen Schaltungsentwurf eines Differenzverstärkers, der eine sogenannte Gilbert-Zelle aufweist. In der Gilbert-Zelle sind zwei jeweils fingerförmige Bipolartransistoren achsensymmetrisch zueinander angeordnet, wobei die Längsrichtungen der Finger jeweils orthogonal zu der Symmetrieachse sind. Eine Verdrahtung, die mit einer Emitterelektrode jedes der Transistoren verbunden ist, ist so angeordnet, dass die Verdrahtung sich in einer entgegengesetzten Richtung zu der Richtung, in der Transistoren angeordnet sind, erstreckt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Transistor mit einer Mehrzahl von Transistorbereichen und ein Verfahren zur Herstellung von diesem zu schaffen, wobei der Transistor einfacher und kostengünstiger zu fertigen ist.
Diese Aufgabe wird durch eine Transistoranordnung gemäß Anspruch 1 und ein Herstellungsverfahren gemäß Anspruch 10 gelöst.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass insbesondere diskrete Transistorbauelemente einfach und kostengünstig gefertigt werden können, wenn zunächst beispielsweise eine maximal auf ein diskretes Bauelement passende Anzahl von Transistorbereichen vorgesehen wird, deren Basishalbleiterbereiche über eine polykristalline Halbleiterschicht mit Basiskontaktierungsbereichen verbunden sind, wobei die polykristalline Halbleiterschicht derart strukturiert ist, dass die Basishalbleiterbereiche nicht miteinander über dieselbe elektrisch verbunden sind. Entsprechend gewünschter Eigenschaften des diskreten Transistorbauelements wird eine erforderliche Anzahl von Transistorbereichen bestimmt und die Basiskontaktierungsbereiche dieser Transistorbereiche, die Teil eines Transistors sind, werden über eine Metallisierung elektrisch verbunden.
Im Gegensatz zum Planarprozess gibt es beim im obigen Absatz beschriebenen Doppel-Poly-Prozess keine gemeinsame Basiswanne mehr. Jeder einzelne Emitterfinger hat seine eigene Basis, und ist daher ein voll funktionsfähiger unabhängig von den übrigen Fingern der Transistorzelle, betreibbarer Transistor.
Daraus folgt, dass bei einem solchen Fertigungsprozess ein Konzept mit räumlich getrennten Transistorzellen nicht mehr nötig ist. Dies ermöglicht eine deutlich bessere Ausnutzung der vorhandenen Chipfläche, und damit eine Verbesserung der Kostensituation des nach diesem Verfahren hergestellten Transistors.
Außerdem können aus einer einzigen großen Grundzelle Teiltransistoren mit vielen Einzelfingertransistoren nach Bedarf generiert werden. Es gibt auch keine Begrenzung bezüglich der Fingerzahl der Teiltransistoren. Somit ist eine hohe Flexibilität möglich, aus einem grundsätzlichen Chipentwurf eine hohe Variante an verschiedenen Transistoren mit verschiedenen elektrischen Eigenschaften herzustellen.
Dieser Ansatz, aus einem Grundentwurf eines Chips eine große Anzahl an verschiedenen Transistorvarianten herzustellen erleichtert auch die Fertigung der Transistoren in einem auf eine Massenherstellung ausgerichteten Front-End Standort bzw. Waferfertigungswerk.
Neben der Erleichterung der Massenfertigung verschiedenster Transistorvarianten verringert sich auch die Anzahl der Masken, die für die Herstellung der unterschiedlichen Chipvarianten benötigt werden. Dies trägt ebenfalls zur Erleichterung des Fertigungsprozesses und zur Verringerung der Durchlaufzeiten bei der Herstellung eines kundenspezifischen Transistors bei, da für diesen jetzt kein dedizierter Maskensatz anzufertigen ist.
Da es in einem Ausführungsbeispiel der vorliegenden Erfindung sogar möglich ist, erst auf der Metallisierungsebene das elektrische Verhalten einer auf einem Chip ausgeführten Transistoranordnung festzulegen, kann in einem sehr späten Fertigungsschritt noch auf kundenspezifische Anforderungen reagiert werden. Dies ermöglicht die Bevorratung einer zu einem hohen Grad vorgefertigter Transistorenchips, die in einer ge ringen Zahl an abschließenden Fertigungsschritten bezüglich ihres elektrischen Verhaltens auf eine Kundenanforderung hin angepasst werden.
Gleichzeitig erleichtert es ein sogenanntes Shrinken bzw. Nutzen einer geringeren Strukturbreite für die Herstellung des Chips, da nur ein Grundentwurf, statt einer Vielzahl von Varianten in eine Technologie mit einer geringeren Strukturbreite umzusetzen ist.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein Vergleichsbeispiel einer Transistoranordnung mit einem Emitterfinger;
2 ein Vergleichsbeispiel einer Transistoranordnung mit drei Emitterfingern;
3 ein Vergleichsbeispiel einer Transistoranordnung mit sieben Emitterfingern;
4 eine Implementierung einer Transistoranordnung gemäß der vorliegenden Erfindung auf einem Halbleitersubstrat;
5 ein Vergleichsbeispiel einer Transistoranordnung mit Kontaktlöchern zur Kontaktierung der Basiskontaktierungen;
6 eine Transistoranordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, bei der die Zahl der Emitter- und Basisfinger auf einer Metallisierungsebene eingestellt werden kann;
7 eine Implementierung unterschiedlicher Transistorzellenvarianten auf einem einzigen Chip gemäß dem Stand der Technik; und
8 einen Schichtaufbau einer Transistoranordnung gemäß dem Stand der Technik.
1 zeigt eine Draufsicht auf eine Konfiguration eines Vergleichsbeispiels. Dargestellt ist ein Layout bzw. eine Konfiguration einer Transistoranordnung. In dieser Konfiguration sind ein Emitteranschluss 301, ein Basisanschluss 311, ein Transistorfeld 341, eine Basisleiterbahn 361 und eine Emitterleiterbahn 371 aufgeführt. Das Transistorfeld 341 umfasst nicht verbundene Emitterbereiche 321, einen verbundenen Emitterbereich 331, Ausnehmungen bzw. isolierende Bereiche 343, einen Emitterfinger 346 und zwei Basisfinger 351.
Der Emitteranschluss 301 ist über die Emitterleiterbahn 371 mit dem Emitterfinger 346, der Basisanschluss 211 über die Basisleiterbahn 361 mit den beiden Basisfingern 351 elektrisch leitend verbunden. Durch eine geeignete Wahl der Konfiguration der Emitterfinger 346 und der Basisfinger 351 bzw. der Anzahl lässt sich die Zahl der verbundenen 331- und der nicht verbundenen 321 Emitterbereiche festlegen, und damit das elektrische Verhalten eines nach einem Layout eines Hochfrequenz-Transistors einstellen.
Die Konfiguration bzw. Anzahl der verbundenen 331 und nicht verbundenen 321 Emitterbereiche wird dabei in der Metallisierungsebene des Chips bzw., wie später erläutert auch ggf. auf einer darunter liegenden Polymaske festgelegt. Die Ausnehmungen bzw. isolierende Bereiche 343 des Transistorfelds trennen dabei die jeweiligen Bereiche des Transistorfelds 341, die verbundene 331 bzw. nicht verbundene 321 Emitterbereiche umfassen. Die übrigen Bereiche und Schichten des Chips bleiben aber von der Anzahl der verbundenen Emitterbereiche 331 bzw. der Konfiguration der verbundenen Emitterbereiche 331 unbe rührt und weisen stets den selben Aufbau und das selbe Design auf.
2 erläutert ein weiteres Vergleichsbeispiel einer Transistoranordnung. Der Unterschied der Konfiguration der Transistoranordnung in 2 gegenüber der Konfiguration der Transistoranordnung in 1 ist, dass in 2 die Anzahl der verbundenen Emitterbereiche 331 drei beträgt, während sie in 1 eins beträgt, und die Transistoranordnung in 2 vier Basisfinger 351 statt zwei Basisfinger 351 aufweist.
3 zeigt ein weiteres Vergleichsbeispiel. In dieser Konfiguration beträgt die Anzahl der verbundenen Emitterbereiche 331 sieben, und die hier dargestellte Transistoranordnung weist insgesamt acht Basisfinger 351 auf.
Die in 1–3 dargestellten Transistoranordnungen weisen alle das selbe Transistorfeld 341 mit der selben Anzahl und Anordnung an Emitterbereichen 321, 331 auf. Sie unterscheiden sich lediglich in der Konfiguration der verbundenen 331 bzw. nicht verbundenen 321 Emitterbereiche, die wie später erläutert wird, auf der Metallisierungsebene oder auf der Polyebene festgelegt wird. Somit zeigen die in 1–3 dargestellten Transistoranordnungen, dass aus einem Grundkonzept der Transistorzelle 341 eine Vielzahl an verschiedenen Transistoren, die sich alle durch die Anzahl der verbundenen Emitterbereiche 331 bzw. nicht verbundenen Emitterbereiche 321 unterscheiden, angefertigt werden kann. Auch das elektrische Verhalten, das ja von der Anzahl der verbundenen Emitterbereiche 331 abhängt, kann somit variiert werden, ohne dass das Grundkonzept der Transistorzelle 341 verändert wird.
Insgesamt lassen sich also aus dem in 1–3 dargestellten Grundkonzept der Transistorzelle 341 elf unterschiedliche Transistorvarianten herstellen, die sich alle in der Anzahl ihrer Emitterfinger 346 und damit ihrem elektrischen Verhalten unterscheiden, deren Implementierung aber nur auf der Metallisierungsebene oder der Polyebene unterschiedlich ist. Somit wird die Flexibilität der aus dem Grundkonzept der Transistorzelle 341 fertigbaren Transistortypen verdeutlicht.
4 erläutert eine Implementierung als Ausführungsbeispiel der vorliegenden Erfindung in einem Halbleitersubstrat. Eine hier gezeigte Transistoranordnung gemäß der vorliegenden Erfindung weist auf ihrer Unterseite einen Kollektorkontakt 381, darüber eine Kollektorkontaktierung 391 auf, auf der die Kollektorschicht 401 aufgebracht ist. Oberhalb der Kollektorschicht 401 befinden sich Bereiche eines Feldoxids 411, die die Kollektorschicht 401 von zumindest einem Teil einer Oberfläche einer p-Poly-Halbleiterschicht 421 elektrisch isolieren. Ein weiterer Teil einer der Kollektorkontaktierung 391 abgewandten Oberfläche der Kollektorschicht 401 wird von der p-Poly-Halbleiterschicht 421 und einer Basisschicht 451 bedeckt.
Die p-Poly-Halbleiterschicht 421 ist mit einem Basisfinger 541 über einen Basiskontaktierungsbereich 471, der eine Haftschicht 471 beispielsweise aus einer Doppelschicht von Titan und Titannitrid ausgeführt sein kann, und ein Basiskontaktloch bzw. Basiskontaktierung 481, das beispielsweise aus Wolfram besteht, aufweist, elektrisch leitend verbunden. Nach dem selben Prinzip ist eine Emitterschicht 511 über einen Emitterkontaktierungsbereich 521, der wiederum ähnlich dem Basiskontaktierungsbereich eine Haftschicht 521 und ein Emitterkontaktloch 531 aufweist, mit dem Emitterfinger 551 elektrisch leitend verbunden.
Die p-Poly-Halbleiterschicht 421 ist mit einer Oxidschicht 431 überzogen, die die Emitterschicht 511 von der p-Poly-Kontaktierung 421 elektrisch isoliert, so dass nur ein Ladungsträgerfluss aus der Basisschicht 451 in die Emitter schicht 511 stattfinden kann, nicht aber aus der p-Poly-Halbleiterschicht 421 in die Emitterschicht 511.
Die Oxidschicht 431 und die Emitterschicht 511 sind mit einer Oxidbedeckung 441 überzogen, auf welche eine Oxidisolation 561 aufgebracht ist. Aufgabe der Oxidisolation 561 und der Oxidbedeckung 441 ist es, die Basiskontaktierung 471 von der Emitterschicht 511 und die Emitterkontaktierung 521 elektrisch zu isolieren, so dass nur die Transistorbereiche unterhalb der Emitterfinger 551 elektrisch verbunden sind.
Auf der Oxidisolation 561 befindet sich der Metallpad 461 und eine Passivierung 571.
Im Gegensatz zu dem Planarprozess, mit dem die in 8 dargestellte Transistoranordnung gefertigt worden ist, gibt es bei der in 4 gezeigten Transistoranordnung, die mit einem Doppel-Poly-Prozess hergestellt ist, keine gemeinsame Basiswanne mehr. Jeder einzelne Emitterfinger 346 hat seine eigene Basis, und ist daher ein voll funktionsfähiger und unabhängig von den übrigen Fingern der Transistorzelle betreibbarer Transistor. Daraus folgt, dass bei einem solchen Fertigungsprozess ein Konzept mit räumlich getrennten Transistorzellen nicht mehr nötig ist.
Vielmehr können aus einer einzigen großen Grundzelle Teiltransistoren mit vielen Einzelfingertransistoren nach Bedarf generiert werden. Es gibt auch keine Begrenzung bezüglich der Fingerzahl der Teiltransistoren. Die einzelnen Emitterfinger 346 sind über die p-Poly-Schicht 421, die die Basiskontaktierung 471 mit der Basisschicht 451 elektrisch leitend verbindet, miteinander verbunden, so dass lediglich mit einer zweiten Maske zusätzlich zu der Metallisierungsmaske dafür gesorgt wird, dass die nicht benötigten Emitterfinger elektrisch voneinander abgetrennt sind.
In der in 4 gezeigten Transistoranordnung legt also einzig und allein die Geometrie bzw. die Konfiguration bzw. der Umfang der p-Poly-Schicht 421 fest, welche Emitterfinger 551 zu einem aktiven Transistor gehören, und welche Emitterfinger 346 von diesem elektrisch isoliert sind. Das elektrische Verhalten der in 4 gezeigten Transistoranordnung, hängt somit nur von dem Aufbau der p-Poly-Schicht 421 ab.
Durch geeignete Ausnehmungen bzw. Isolationsbereiche in der p-Poly-Schicht 421 lässt sich somit die Zahl der an die Transistoranordnung angeschlossenen Emitterfinger 346 variieren, und damit das elektrische Verhalten der Transistoranordnung beeinflussen.
Hieraus folgt, dass bei einem solchen Fertigungsprozess ein Konzept mit räumlich getrennten Transistorzellen nicht mehr erforderlich ist. Vielmehr können aus einer einzigen großen Grundzelle Transistoren mit beliebig vielen Einzelfingertransistoren je nach Bedarf generiert werden. Es gibt auch keine Begrenzung bezüglich der Fingerzahl der Teiltransistoren.
Die Anzahl der maximal möglich anschließbaren Transistorbereiche auf einem Chip hängt von der Technologie, in der der Chip gefertigt ist, sprich der Strukturbreite und den Außenabmessungen des Chips ab. Die Zahl der angeschlossenen Transistorbereiche wird dann durch die Konfiguration der p-Poly-Schicht und durch die Anzahl der Emitter- und Basisfinger festgelegt, wobei sie zwischen einem Transistorbereich und der maximal möglichen Anzahl an Transistorbereichen des Chips liegt.
5 zeigt ein weiteres Vergleichsbeispiel, bei dem Ausnehmungen 611 in der p-Poly-Schicht 421 eingebracht sind. Eine hier gezeigte Transistoranordnung wird über den Emitteranschluss 301 und den Basisanschluss 311 über Bonddrähte oder direkt mit einer Leiterplatte, die hier nicht gezeigt ist, verbunden. Die hier gezeigte Transistoranordnung umfasst drei Transistorfelder 341, welche durch Ausnehmungen 611 in der p-Poly-Schicht 421 voneinander elektrisch getrennt sind.
Die verbundenen Emitterbereiche 331 sind über die Emitterfinger 346 und eine anschließende Emittermetallisierung 591 mit dem Emitteranschluss 301 verbunden. Basisdurchkontaktierungen 581 sind über Basisfinger 351 und eine anschließende Basismetallisierung 601 mit dem Basisanschluss 311 verbunden.
Durch die Anordnung oder Konfiguration der Ausnehmungen 611 in der p-Poly-Schicht 421 und die Anordnung der Basismetallisierung 601, der Emittermetallisierung 591, der Basisfinger 351 und der Emitterfinger 346 kann das elektrische Verhalten der Transistoranordnung bzw. die Zahl der aktivierten Emitter- 346 und Basisfinger 351 festgelegt werden. Die einzelnen Transistorbereiche sind also nur durch die Ausnehmungen 611 in der p-Poly-Schicht 421, die Emitterfinger 346, die Basisfinger 351, die Emittermetallisierung 591 und die Basismetallisierung 601 in ihrem Aufbau unterschiedlich. Dadurch ist ein großer Anteil der Fertigungsschritte für Transistortypen unterschiedlichen elektrischen Verhaltens, aber ähnlichen Aufbaus, die sich nur durch die Anzahl der Emitterfinger 346 und Basisfinger 351 unterscheiden, identisch. Es werden lediglich zwei typenspezifische Photoebenen benötigt, um die Anzahl der verbundenen bzw. nicht verbundenen Basis- bzw. Emitterfinger festzulegen.
Somit lassen sich aus einem Grundkonzept eines Schaltungsentwurfs durch Änderungen in der p-Poly-Maske und auf den Metallisierungsmasken, die die Anzahl der angeschlossenen Emitter- und Basisbereiche festlegen, verschiedene Transistortypen unterschiedlichen elektrischen Verhaltens bestimmen.
6 erläutert ein Ausführungsbeispiel der vorliegenden Erfindung. Die hier gezeigte Transistoranordnung ist dadurch gekennzeichnet, dass jeder Emitterbereich, unabhängig davon ob er verbunden oder nicht verbunden ist, durch Ausnehmungen 611 in der p-Poly-Schicht 421 von dem benachbarten Emitterbereich elektrisch isoliert ist.
Im Gegensatz zu der in 5 gezeigten Transistoranordnung ist jeder der Emitterbereiche 321, 331 von dem Nachbar-Emitterbereich 321, 331 durch die mäanderförmig ausgeführten Ausnehmungen 611 in der p-Poly-Schicht 421 von dem benachbarten Emitterbereich 321, 331 elektrisch getrennt. Eine Verbindung der Emitterbereiche 331 erfolgt ausschließlich über die Emittermetallisierung 591 und die Emitterfinger 346, deren Konfiguration ebenfalls in der Metallisierungsmaske festgelegt ist. Auch die Konfiguration der Basisfinger 351 und der Basismetallisierung 601 wird in der Metallisierungsmaske festgelegt.
Die in 6 gezeigte Transistoranordnung umfasst insgesamt neun Transistorfelder. Somit lassen sich durch eine geeignete Wahl der Metallisierungsmasken Transistortypen zwischen einem und neun Emitterfingern bzw. einem und neun verbundenen Emitterbereichen je nach Wahl der Metallisierungsmaske festlegen. Gleichzeitig ist hierbei zu erwähnen, dass die sich hier in der Anzahl der verbundenen Emitterbereiche 311 um den Faktor neun unterscheidenden Transistortypen, alle aus einem Grundentwurf sämtlicher Masken, bis auf die Masken, die die Metallisierungsebenen festlegen, gefertigt werden können. Dies beweist noch mal die große Flexibilität der nach dem Ausführungsbeispiel der vorliegenden Erfindung gefertigten Transistortypen.
Es gibt keine Grenze bezüglich der einzigen großen Transistorgrundzelle durch unterschiedlichen Anschluss der Metallisierung, wie Transistoranordnungen in der vorliegenden Figur mit eins, drei oder sieben Emitterfingern herzustellen. Die Festlegung auf einen bestimmten Transistortyp geschieht nur mit der Wahl der Metallisierungsmaske.
In den 5–6 sind aus Gründen der Übersichtlichkeit lediglich die Durchkontaktierungen der zum Transistor gehörenden Basisfinger gezeigt. Entsprechende Durchkontaktierungen für die Emitterfinger sind nicht dargestellt. Bei bevorzugten Ausführungsbeispielen der vorliegenden Erfindung können gemäß 5 mit zwei unterschiedlichen Photomasken und in 6 sogar mit einer unterschiedlichen Photomaske bei sonst identischen Masken eine Vielzahl unterschiedlicher Transistortypen mit erheblich differierenden elektrischen Eigenschaften gefertigt werden. Dabei liegen auch in den Bereichen, die nicht zum Transistor gehören (d. h. durch entsprechende Strukturierung der Polyschicht und/oder der Metallisierungsschicht isoliert sind) Durchkontaktierungen vor, die in den 5 und 6 ebenfalls nicht dargestellt sind. Es kann vorteilhaft sein, diese nicht zum Transistor gehörenden Durchkontaktierungen durch eine geeignete Blindabdeckung abzudecken, insbesondere wenn die Durchkontaktierungen Wolfram aufweisen. Geeignete Blindabdeckungen können beispielsweise zusammen mit den Basis- und Emittermetallisierungen isoliert von denselben unter Verwendung der gleichen Verfahrensschritte strukturiert werden.
In den obigen Ausführungsbeispielen der vorliegenden Erfindung, sind die Emitterbereiche 321, 331 parallel zueinander angeordnete Rechtecke, jedoch können die Formen sowohl der Emitterbereiche als auch der Transistorfelder 341 beliebige Konfigurationen annehmen, beispielsweise können die Emitterbereiche 321, 331 auch oval ausgeführt sein.
In den obigen Ausführungsbeispielen können beliebige halbleitende Materialien wie Galliumarsenid, Germanium oder Silizium als Grundmaterial für die Implementierung der Transistoranordnungen gewählt werden. Außerdem kann die Kontaktierung zwischen weiteren Schaltungsstrukturen und der Emitterschicht 511 und der p-Poly-Halbleiterschicht 421 über beliebige Formen wie hochdotierte Leiterbahnen erfolgen und ist nicht auf die in den obigen Ausführungsbeispielen dargestellten Emitterfinger 551 bzw. Basisfinger 541 fixiert.
Die obigen Ausführungsbeispiele gemäß der vorliegenden Erfindung umfassen Transistortypen, die als diskretes Bauelement ausgeführt sind. Alternativ ist jedoch auch, eine Transistoranordnung gemäß obiger Ausführungsbeispiele auf einen Chip mit weiteren Schaltungsstrukturen aufzubringen, und je nach der Ausführung des Transistortyps gemäß der vorliegenden Erfindung, das Verhalten auch der Schaltungsstruktur entsprechend zu variieren.
Auch alternativ zu der in obigen Ausführungsbeispielen eingesetzten p-Poly-Schicht ist eine n-Poly-Schicht, wenn die Dotierungen der übrigen Schichten, wie Kollektorschicht 401, Basisschicht 451, Emitterschicht 511 entsprechend angepasst werden. Obwohl in den obigen Ausführungsbeispielen npn-Transistoren beschrieben sind, ist somit durch eine Umkehrung der Dotierungsarten und so eine Implementierung von pnp-Transistoren möglich. Auch die hier eingesetzten Oxidschichten 411, 431, 441 können durch alternative Isolationsschichten ersetzt werden.
Die Kontaktierung der p-poly-Halbleiterschicht 421 und der Emitterschicht 511 kann auch mittels Alternativen zu den obigen Ausführungsbeispielen der vorliegenden Erfindung durchgeführt werden, wie beispielsweise planare Leiterbahnen von weiteren Schaltungsstrukturen auf dem Chip, der eine Transistoranordnung gemäß der vorliegenden Erfindung umfasst.
In obigen Ausführungsbeispielen sind die einzelnen Emitterfinger 346 über die p-Poly-Schicht, also den Basiskontakt 421, miteinander verbunden, wobei aber mit Hilfe einer zweiten Maske dafür zu sorgen ist, dass die nicht benötigten Emitterfinger 346 elektrisch abgetrennt sind. Dafür sind in den obigen Ausführungsbeispielen zwei Möglichkeiten aufgezeigt worden, von denen eine ein Design einer individuellen p-Poly-Maske für jeden Produktionstyp, bei der der außerhalb liegende Teil der Poly-Schicht abgetrennt ist, umfasst, und eine zweite Möglichkeit, bei der eine gemeinsame segmentierte p-Poly-Maske eingesetzt wird. Bei der gemeinsam segmentierten p-Poly-Maske ist die Auswahl der gewünschten Transistorzelle mittels des Kontaktlochs bzw. via-Ebene festgelegt, wie es in 6 dargestellt ist, wobei die Poly-Maske segmentiert ist, und benachbarte Segmente fingerartig ineinander greifen.
Für das in 6 dargestellte Zellendesign benötigt man eine geeignete Metallmaske, die nur die benötigten Segmente anschließt.
Obwohl das Konzept hier prinzipiell für einen Transistor mit Kollektoranschluss auf der Rückseite beschrieben wurde, ist eine eingeschränkte Anwendung auch bei Transistoren mit buried layer und Kollektorkontakt oben vorstellbar. Eine Einschränkung würde sich aber hierdurch ergeben, da die buried layer eine parasitäre Kapazität zum Substrat aufweist. Ein Teiltransistor würde also mit der Kapazität einer ganzen Zelle belastet.

11: Kollektoranschluss
21: Kollektor
31: Basiswanne
41: Basiskontaktierung
51: Emitterbereich
61: Feldoxid
71: Oxidschicht
81: Basiskontakt
91: Emitterkontakt
101: Passivierung
201: Transistorzelle A
201A: Basis A
201B: Emitter A
211: Transistorzelle B
211A: Basis B
211B: Emitter B
221: Transistorzelle C
221A: Basis C
221B: Emitter C
301: Emitteranschluss
311: Basisanschluss
321: nicht verbundener Emitterbereiche
331: verbundene Emitterbereiche
341: Transistorfeld
346: Emitterfinger
351: Basisfinger
361: Basisleiterbahn
371: Emitterleiterbahn
381: Kollektorkontakt
391: Kollektorkontaktierung
401: Kollektorschicht
411: Feldoxid
421: P-Poly-Schicht
431: Oxidschicht
441: Oxidbedeckung
451: Basisschicht
461: Metallpads
471: Haftschicht
481: Basiskontaktloch
511: Emitterschicht
521: Haftschicht
531: Emitterkontaktloch
541: Basisfinger
551: Emitterfinger
561: Oxidisolation
571: Passivierung
581: Basisdurchkontaktierung
591: Emittermetallisierung
601: Basismetallisierung
611: Ausnehmungen in p-Poly-Schicht

Claims

Transistoranordnung mit einem Transistor, die folgende Merkmale aufweist: eine Mehrzahl von Transistorbereichen (341), von denen jeder eine vertikale Transistorstruktur, die einen Kollektorhalbleiterbereich (401), einen Basishalbleiterbereich (451) und einen Emitterhalbleiterbereich (511) aufweist, aufweist; oberhalb der Transistorbereiche angeordnete Emitterkontaktierungsbereiche (521, 531); Basiskontaktierungsbereiche (471, 481), die über eine polykristalline Halbleiterschicht (421) mit den Basishalbleiterbereichen (451) verbunden sind; und wobei die polykristalline Halbleiterschicht (421) derart strukturiert ist, dass dadurch Basiskontaktierungsbereiche (471, 481) von Transistorbereichen die nicht Teil des Transistors sind von Basiskontaktierungsbereichen (471, 481) von Transistorbereichen, die Teil des Transistors sind, elektrisch isoliert sind und dass die Basishalbleiterbereiche (451) von Transistoren, die Teil des Transistors sind, nicht über die polykristalline Schicht (421) miteinander elektrisch leitfähig verbunden sind, wobei die zu einem Transistor gehörenden Basiskontaktierungsbereiche über eine Metallisierung elektrisch verbunden sind.
Transistoranordnung nach Anspruch 1, bei der die polykristalline Halbleiterschicht (421) Ausnehmungen (611) zwischen den Basishalbleiterbereichen (451) aufweist, so dass die Basishalbleiterbereiche (451) nicht über die polykristalline Halbleiterschicht (421) leitfähig verbunden sind, wobei die Ausnehmungen (611) ineinander greifende Bereiche einander zugewandter Abschnitte der polykristallinen Halbleiterschicht definieren.
Transistoranordnung nach Anspruch 2, bei der die Ausnehmungen (611) der ineinandergreifenden Bereiche ein mäanderförmiges oder zick-zackförmiges Muster aufweisen.
Transistoranordnung gemäß einem der Ansprüche 2 oder 3, bei der die Basiskontaktierungsbereiche (471, 481) Durchkontaktierungen aufweisen, die im Bereich der ineinander greifenden Bereiche mit der polykristallinen Halbleiterschicht (421) leitfähig verbunden sind.
Transistoranordnung gemäß einem der Ansprüche 1 bis 4, bei der die Basiskontaktierungsbereiche (471, 481) der Transistorbereiche, die Teil des Transistors sind, über eine erste Metallisierungsschicht (601) elektrisch leitend miteinander und mit einem Basisanschluss (311) verbunden sind.
Transistoranordnung gemäß einem der Ansprüche 1 bis 5, bei der die Emitterkontaktierungsbereiche (521, 531) der Transistorbereiche, die Teil des Transistor sind, über eine zweite Metallisierung (591) elektrisch leitfähig miteinander und mit einem Emitteranschluss (301) verbunden sind.
Transistoranordnung gemäß einem der Ansprüche 1 bis 6, bei der die Transistorbereiche eine fingerförmige Struktur aufweisen.
Transistoranordnung gemäß einem der Ansprüche 1 bis 7, bei der die Basiskontaktierungsbereiche (471, 481) zwischen den Emitterkontaktierungsbereichen (521, 531) angeordnet sind.
Diskretes Transistorelement mit einer Transistoranordnung gemäß einem der Ansprüche 1 bis 8, bei dem die Transistorbereiche, die nicht Teil des Transistors sind, nicht verschaltet sind, um eine Transistorfunktion auszuführen.
Verfahren zur Herstellung einer Transistoranordnung mit einer Mehrzahl von Transistorbereichen, von denen jeder eine vertikale Transistorstruktur, die einen Kollektorhalbleiterbereich (401), einen Basishalbleiterbereich (451) und einen Emitterhalbleiterbereich (511) aufweist, aufweist, oberhalb der Transistorbereiche angeordnete Emitterkontaktierungsbereiche (521, 531), Basiskontaktierungsbereiche (471, 481), die über eine polykristalline Halbleiterschicht (421) mit den Basishalbleiterbereichen (451) verbunden sind, wobei das Verfahren folgende Schritte umfasst: Strukturieren der polykristallinen Halbleiterschicht (421) derart, dass dadurch die Basiskontaktierungsbereiche (471, 481) von Transistorbereichen, die nicht Teil des Transistors sind, von Basiskontaktierungsbereichen (471, 481) von Transistorbereichen, die Teil des Transistors sind, elektrisch isoliert werden, wobei die polykristalline Halbleiterschicht (421) derart strukturiert wird, dass jeder Basishalbleiterbereich (451) in der polykristallinen Schicht (421) von den übrigen Basishalbleiterbereichen (451) elektrisch isoliert ist, wobei durch einen Schritt eines Aufbringens und Strukturierens einer Metallisierungsschicht (601) eine vorbestimmte Anzahl von Basishalbleiterbereichen (451) elektrisch miteinander verbunden wird, um einen Transistor mit vorbestimmten elektrischen Eigenschaften zu erhalten.
Verfahren gemäß Anspruch 10, bei dem das Strukturieren der polykristallinen Halbleiterschicht (421) den Schritt des Verwendens einer Ätzmaske umfasst, die festlegt, welche Transistorbereiche Teil des Transistors sind, und den Schritt eines Ätzens unter Verwendung der Ätzmaske.
Verfahren gemäß Anspruch 10 oder 11, das ferner einen Schritt des Aufbringens einer Metallisierungsschicht (601) und des Strukturierens derselben aufweist, um eine Basismetallisierung, die die Basiskontaktbereiche des Transistors elektrisch leitend verbindet, zu erzeugen.
Verfahren gemäß einem der Ansprüche 10 bis 12, bei dem eine bestimmte Technologie und bestimmte Außenabmessungen eines Chips eine vorgegebene Anzahl von Transistorbereichen festlegen, die die Transistoranordnung umfassen kann, und das ferner folgenden Schritt umfasst: abhängig von gewünschten elektrischen Eigenschaften des Transistors Verbinden eines ersten Teils der vorgegebenen Anzahl von Transistorbereichen und Isolieren des ersten Teils der Transistorbereiche von einem zweiten Teil der vorgegebenen Anzahl von Transistorbereichen.
Verfahren gemäß Anspruch 13, bei dem die Anzahl der vorbestimmten Transistorbereiche die maximale Anzahl der Transistorbereiche auf dem Chip ist.