DE112007002213B4 - Symmetrischer bipolarer Flächentransistor und Verfahren zur Herstellung - Google Patents

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Abstract

Bipolarer Flächentransistor mit: mehreren Basisanschlussringen (105), die einen Emitteranschlussring (110) zwischen jeweils zwei Basisanschlussringen (105) der mehreren Basisanschlussringe (105) haben; und einem Kollektoranschlussring (115), der die mehreren Basisanschlussringe (105) und den Emitteranschlussring umgibt, wobei die mehreren Basisanschlussringe (105) und der Emitteranschlussring (110) in einer n-Wanne ausgebildet sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der Halbleiteranordnungen und insbesondere eine bipolare Flächentransistorstruktur und ein Verfahren zu ihrer Herstellung.
  • Beschreibung des Standes der Technik
  • Bei einem BJT-Entwurf (BJT: bipolar junction transistor; bipolarer Flächentransistor) wird eine Anordnungssymmetrie benötigt, um eine optimale Anordnungsleistung und eine optimale Übereinstimmung zwischen Anordnungen zu gewährleisten. Eine entsprechende Übereinstimmung zwischen verbundenen Anordnungen ermöglicht die Verwendung von Mittelwertbildungsverfahren zum Ausgleichen von linearen und nichtlinearen Gradienten, die von Fertigungsprozessen verursacht werden. Die Mittelwertbildung kann für den bipolaren Flächentransistor dadurch verwendet werden, dass Streifen oder Rechtecke mit wechselnden Diffusionstypen angeordnet werden, die den bipolaren Flächentransistor bilden. Weitere Verbesserungen können mit Symmetrie erzielt werden. Durch diese Mittelwertbildungsverfahren kann ein bipolarer Flächentransistor in Hochpräzisionsschaltkreisen verwendet werden, wie etwa Bandabstands-Spannungsreferenzen, Temperatursensoren und chipintegrierten thermischen Eichanordnungen. Um bei einem herkömmlichen bipolaren Flächentransistorentwurf die Symmetrie aufrechtzuerhalten, wird der Emitteranschluss normalerweise als Quadrat gezeichnet, wobei der Basisanschluss den Emitteranschluss umgibt. Darüber hinaus weist der herkömmliche bipolare Flächentransistor auch einen Kollektoranschluss auf, der normalerweise den Emitteranschluss umgibt.
  • Da die Offensive zur Fertigung kleinerer Anordnungen beim integrierten Schaltkreisentwurf fortdauert, führt die Fertigung von kleineren Anordnungen zu neuen Entwurfsbeschränkungen, die die Betriebseigenschaften bestimmter Anordnungen beeinträchtigen. Trotz der nachteiligen Wirkung der Beeinträchtigung der Betriebseigenschaften bestimmter Anordnungen sind diese Entwurfsbeschränkungen notwendig, um eine Einheitlichkeit über den gesamten Fertigungsprozess von Halbleiteranordnungen zu gewährleisten. Die Einheitlichkeit in dem Fertigungsprozess trägt dazu bei, hohe Ausbeutequoten bei der Großserienfertigung insbesondere bei Fertigungsprozessen für Halbleiter im tiefen Submikrometerbereich zu gewährleisten. Um die Einheitlichkeit bei Halbleiterfertigungsprozessen zu gewährleisten, beschränken einige Entwurfsbeschränkungen die physischen Abmessungen von Anordnungen, wie etwa eines bipolaren Flächentransistors. Zum Beispiel sind Beschränkungen im Fertigungsprozess im tiefen Submikrometerbereich für bestimmte Abmessungen erforderlich, die auf eine Maske für eine gegebene Anordnung geschrieben werden können, um hohe Ausbeutequoten und eine hohe Zuverlässigkeit des hergestellten integrierten Schaltkreises zu gewährleisten. Bei einigen Prozessen wird die maximale Breitenabmessung eines Diffusionsbereichs beschränkt.
  • Da bipolare Flächentransistoren einen bestimmten Bereich für einen bestimmten Vorspannungsstrom benötigen, um erwünschte Betriebseigenschaften zu gewährleisten, erfordert die beschränkte Breite eines Diffusionsbereichs, dass die Länge der Anordnung größer als die Breite ist. Daher müssen die herkömmlichen quadratischen bipolaren Flächentransistoren mit einem quadratischen Emitteranschluss, die in Halbleiter-Schaltkreisentwürfen verwendet werden, so angepasst werden, dass sie die maximalen Breitenabmessungen einhalten. Wenn die herkömmlichen bipolaren Flächentransistoren, die einen quadratischen Emitteranschluss haben, die maximalen Breitenabmessungen einhalten, müssen sie nun zur Beibehaltung der erforderlichen Fläche eine größere Länge als die Breite haben, um effizient zu arbeiten. Der bipolare Flächentransistor nimmt jetzt die Form eines Rechtecks an. Die nicht-symmetrische Form eines rechteckigen bipolaren Flächentransistors ändert die Eigenschaften des Transistors, wodurch sich die Betriebseigenschaften des Transistors und die übereinstimmenden Eigenschaften der Transistoren zwischen den Anordnungen verschlechtern.
  • US 6 303 973 B1 offenbart einen Leistungstransistor mit einem Kollektor-Bereich, der in einem Halbleitersubstrat ausgebildet ist, einem Basis-Bereich, der im Kollektor-Bereich ausgebildet ist, und einem ringförmigen Emitter-Bereich, der im Basis-Bereich ausgebildet ist. Der ringförmige Emitter-Bereich teilt den Basis-Bereich in einen äußeren Abschnitt und zumindest einen inneren Abschnitt, der vom Emitter-Bereich auf der Substratoberfläche umgeben wird, wobei der äußere und der innere Basis-Abschnitt im Substrat miteinander verbunden sind.
  • JP 2003-068750 A offenbart einen bipolaren Transistor mit einer ersten vergrabenen Schicht und einer zweiten vergrabenen Schicht, die auf einem Halbleitersubstrat ausgebildet sind, wobei sich die erste vergrabene Schicht und die zweite vergrabene Schicht in einem Grenzbereich zwischen dem Halbleitersubstrat und einer epitaktischen Schicht befinden, wobei eine epitaktische Schicht darauf ausgebildet ist. Ein inselförmiger n-Typ-Bereich, der von einem Trennbereich umgeben wird, umfasst einen Kollektor-Bereich, der sich von der oberen Oberfläche der epitaktischen Schicht zur zweiten vergrabenen Schicht, inselförmigen Basis-Bereichen, die von der zweiten vergrabenen Schicht umgeben sind, und dem Kollektor-Bereich erstreckt, und einen Emitter-Bereich, dessen Peripherie einen näherungsweise konstanten Abstand vom Kollektor-Bereich aufweist.
  • WO 03/043080 A1 offenbart eine laterale PNP-Transistorvorrichtung mit einem p-dotierten Halbleitersubstrat und eine PMOS-Transistorstruktur, die einen n-dotierten Bereich, einen n-dotierten Gate-Bereich und p-dotierte Source- und Drain-Bereiche und einen vergrabenen n+-dotierten Bereich aufweist, der sich unter dem n-dotierten Bereich befindet. Der Source- Bereich ist mit dem Gate-Bereich kurzgeschlossen und bildet einen Ermitter der pnp-Transistor-Vorrichtung. Der Drain-Bereich bildet einen Kollektor der pnp-Vorrichtung. Der n-dotierte Bereich bildet eine Basis der pnp-Vorrichtung.
  • Es ist die Aufgabe der vorliegenden Erfindung, einen bipolaren Flächentransistor, der mit einem vereinfachten Herstellungsprozess hergestellt werden kann, sowie ein entsprechendes Verfahren bereitzustellen.
  • Erfindungsgemäß wird die Aufgabe gelöst durch die Gegenstände der unabhängigen Patentansprüche 1, 6 und 12.
  • Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
  • ABRISS
  • Hier werden Ausführungsformen eines bipolaren Flächentransistors mit mehreren Basisanschlussringen, die einen Emitteranschlussring zwischen jeweils zwei Basisanschlussringen der mehreren Basisanschlussringe haben; und einem Kollektoranschlussring, der die mehreren Basisanschlussringe und den Emitteranschlussring umgibt, sowie Verfahren zu ihrer Herstellung beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Draufsicht einer Ausführungsform eines bipolaren Ring-Flächentransistors.
  • 2 zeigt eine Schnittansicht einer Ausführungsform eines bipolaren Ring-Flächentransistors.
  • 3 zeigt eine Draufsicht einer Ausführungsform eines bipolaren Ring-Flächentransistors.
  • 4 zeigt eine Matrix einer Ausführungsform eines bipolaren Ring-Flächentransistors.
  • Die 5A–5H zeigen ein Verfahren zur Herstellung einer Ausführungsform eines bipolaren Ring-Flächentransistors nach einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • In der nachstehenden Beschreibung werden zahlreiche spezielle Einzelheiten erläutert, um die Ansprüche verständlich zu machen. Fachleute werden erkennen, dass diese speziellen Einzelheiten zur Nutzung der Erfindung nicht notwendig sind. In anderen Fällen sind bekannte Halbleiter-Fertigungsprozesse und -verfahren nicht besonders ausführlich beschrieben worden, um das Verständnis der Ausführungsformen der vorliegenden Erfindung nicht unnötig zu erschweren.
  • Ausführungsformen der vorliegenden Erfindung umfassen einen Entwurf eines bipolaren Flächentransistors (BJT) und einen Fertigungsprozess hierfür, der die Symmetrie des bipolaren Flächentransistors aufrechterhält und dabei Entwurfsbeschränkungen einhält, unter anderem die Beschränkung einer maximalen Abmessung eines Diffusionsbereichs in der x- oder y-Richtung. Der Entwurf verwendet eine Ring-Geometrie, um die Symmetrie eines bipolaren Flächentransistors aufrechtzuerhalten und dabei Entwurfsbeschränkungen für einen Halbleiter-Fertigungsprozess einzuhalten, wie etwa eine maximale Diffusionsbreitenabmessung. 1 zeigt eine Ausführungsform eines bipolaren Ring-Flächentransistors 100 mit zwei Basisanschlussringen 105, einem Emitteranschlussring 110 und einem Kollektoranschlussring 115, der von Diffusionsbereichen definiert wird.
  • Die Ring-Geometrie ermöglicht es, die Fläche und die Peripherie des bipolaren Ring-Flächentransistors 100 trotz einer Entwurfsbeschränkung, die die maximale Abmessung von Diffusionsbereichen beschränkt, unabhängig voneinander zu dimensionieren. Wenn zum Beispiel eine Ausführungsform des bipolaren Ring-Flächentransistors 100 so gestaltet wird, dass sie Basisanschluss-, Emitteranschluss- und Kollektoranschlussringe hat, die die Form eines Quadrats haben, kann die Breite zwischen der zulässigen minimalen und maximalen Abmessung zusammen mit der Länge des quadratischen Rings so eingestellt werden, dass das Flächen-Peripherie-Verhältnis des Transistors eingestellt wird. Bei einer Ausführungsform des bipolaren Ring-Flächentransistors 100 werden die Abmessungen so gestaltet, dass der Transistor ein Flächen-Perimeter-Verhältnis von einhalb hat.
  • Die Symmetrie des bipolaren Ring-Flächentransistors 100 verleiht dem bipolaren Flächentransistor optimierte Anordnungseigenschaften, wie etwa eine bessere relative Übereinstimmung zwischen Anordnungen als bei einer nicht-symmetrischen rechteckigen Anordnung. Darüber hinaus kann wegen der Symmetrie des bipolaren Ring-Flächentransistors 100 der Transistor in jeder Richtung gedreht werden, ohne die Betriebseigenschaften des bipolaren Ring-Flächentransistors 100 wesentlich zu beeinträchtigen. Da die Betriebseigenschaften nicht von der Orientierung der Anordnung abhängig sind, bietet dies eine größere Flexibilität für das Anordnen des bipolaren Ring-Flächentransistors 100 auf einem Halbleiterchip.
  • Darüber hinaus verringert das Ring-Layout den parasitären Basiswiderstand gegenüber den herkömmlichen quadratischen und rechteckigen Geometrien von bipolaren Flächentransistoren. Bei einer Ausführungsform des bipolaren Ring-Flächentransistors 100 erhöht die Verwendung mehrerer Basisanschlussringe 105 die Anzahl der Wege für Elektronen oder Löcher, die sich zu und von dem Emitteranschlussring 110 bewegen. Da die Anzahl der Wege erhöht wird, wird der Widerstand zwischen dem Emitter und der Basis verringert. Diese Verringerung des parasitären Basiswiderstands verleiht dem bipolaren Ring-Flächentransistor 100 bessere Anordnungseigenschaften als bei herkömmlichen Geometrien. Ein derartiger Vorteil des verringerten parasitären Basiswiderstands des bipolaren Ring-Flächentransistors 100 ist ein besserer Stromverstärkungsfaktor. Bei einer Ausführungsform des bipolaren Ring-Flächentransistors 100 wird der parasitäre Basiswiderstand um die Hälfte des Werts eines herkömmlichen bipolaren Flächentransistors reduziert. Ebenso nimmt bei einer Ausführungsform des bipolaren Ring-Flächentransistors, wie etwa der in 3 gezeigten Ausführungsform, der parasitäre Basiswiderstand ab, wenn weitere Ringe verwendet werden. Eine Erweiterung dieser Methode führt zu einem Mittelwertbildungseffekt des parasitären Basiswiderstands und des Stromfaktors. Der Effekt der Mittelwertbildung bei einem bipolaren Ring-Flächentransistor führt zu einer Verbesserung der relativen Übereinstimmung unter mehreren bipolaren „Einheits”-Flächentransistoren, die in einer Matrix angeordnet sind, wie bei der in 4 gezeigten Ausführungsform.
  • Die relativ übereinstimmenden Eigenschaften und der reduzierte Basiswiderstand der Ausführungsformen des bipolaren Ring-Flächentransistors 100 machen den Transistor gut geeignet für die Verwendung in Präzisionsdiodenschaltungen. Bei einer Ausführungsform des bipolaren Ring-Flächentransistors 100, der als Präzisionsdiode verwendet werden soll, werden die Basisanschlussringe 110 und der Kollektoranschlussring 115 zusammengeschaltet. Diese Diodenkonfiguration kann dann in Schaltungen, wie etwa einer Bandabstands-Spannungsreferenz, verwendet werden. Darüber hinaus machen die relativ übereinstimmenden Eigenschaften und der reduzierte Basiswiderstand der Ausführungsformen den bipolaren Ring-Flächentransistor 100 ideal für den Einsatz in Temperaturmessschaltungen, wie etwa einem Temperatursensor, der zum Ermitteln der absoluten Sperrschichttemperatur eines Chips dient. Die vorgenannten Verwendungszwecke von Ausführungsformen des bipolaren Ring-Flächentransistors 100 sind nur als Beispiele und nicht als Beschränkungen angegeben.
  • 1 zeigt eine Ausführungsform eines Ring-Layouts für einen bipolaren Flächentransistor. Die Ausführungsform von 1 hat zwei Basisanschlussringe 105 und einen Emitteranschlussring 110 zwischen den beiden Basisanschlussringen 105. Darüber hinaus hat die Ausführungsform von 1 einen Kollektoranschlussring 115, der den Emitteranschlussring 110 und die Basisanschlussringe 105 umgibt. Die Basisanschlussringe 105, der Emitteranschlussring 110 und der Kollektoranschlussring 115 können eine symmetrische geometrische Form bilden. Bei einer Ausführungsform bilden die Basisanschlussringe 105, der Emitteranschlussring 110 und der Kollektoranschlussring 115 die Form eines Quadrats. Eine weitere Ausführungsform hat einen Basisanschlussring 105, einen Emitteranschlussring 110 und einen Kollektoranschlussring 115, die die Form eines Kreises bilden.
  • Bei einer Ausführungsform ist ein innerer Basisanschlussring 105 um einen STI-Bereich 101 (STI: Shallow Trench Isolation) ausgebildet. Darüber hinaus können Ausführungsformen Shallow-Trench-Isolation-Bereiche 101 zwischen einem Emitteranschlussring 110 und jedem Basisanschlussring 105 haben. Ebenso können Ausführungsformen einen Shallow-Trench-Isolation-Bereich 101 zwischen dem Kollektoranschlussring 115 und einem Basisanschlussring 105 haben. Bei einer Ausführungsform mit Shallow-Trench-Isolation-Bereichen 101 werden die Basisanschlussringe 105, der Emitteranschlussring 110 und der Kollektoranschlussring 115 aufgrund der Entwurfsbeschränkungen für die Diffusionsbreiten mit der gleichen Breite geschrieben, um die Einheitlichkeit eines gegebenen Fertigungsprozesses im tiefen Submikrometerbereich zu gewährleisten. Die Breite der Basisanschlussringe 105, des Emitteranschlussrings 110 und des Kollektoranschlussrings 115 beträgt bei einer Ausführungsform jeweils 1 Mikrometer. Bei einer Ausführungsform mit Shallow-Trench-Isolation-Bereichen 101 werden die Basisanschlussringe 105, der Emitteranschlussring 110 und der Kollektoranschlussring 115 so geschrieben, dass die Basisanschlussringe 105, der Emitteranschlussring 110 und der Kollektoranschlussring 115 nicht die gleiche Breite haben.
  • 2 zeigt eine Schnittansicht eines bipolaren Ring-Flächentransistors, der Basisanschlussringe 105 und einen Emitteranschlussring 110 hat, die in einer Wanne 201 in einem Substrat 205 ausgebildet sind. Bei einer pnp-Ausführungsform des bipolaren Ring-Flächentransistors 100 wird die Wanne 201 so dotiert, dass eine n-Wanne in einem p-Substrat entsteht. Bei einer npn-Ausführungsform des bipolaren Ring-Flächentransistors 100 wird die Wanne 201 so dotiert, dass eine p-Wanne in einem n-Substrat entsteht. Bei einer Ausführungsform wird die Wanne 201 auf eine Konzentration von 1 × 1016 bis 1 × 1019 Atome/cm3 dotiert. Ausführungsformen des bipolaren Ring-Flächentransistors 100 haben Wannen 201 mit einer Tiefe, die von 0,05 Mikrometern bis 0,25 Mikrometer reicht. Eine Ausführungsform hat eine Wanne 201 mit einer Tiefe von 0,1 Mikrometern.
  • Die Ausführungsform von 2 hat Diffusionsbereiche, die Basisanschlussringe 105, einen Emitteranschlussring 110 und einen Kollektoranschlussring 115 erzeugen. Bei einer pnp-Ausführungsform werden die Basisanschlussringe 105 aus einem n-dotieren Diffusionsbereich erzeugt, und der Emitteranschlussring 110 und der Kollektoranschlussring 115 werden aus p-dotieren Diffusionsbereichen erzeugt. Bei einer npn-Ausführungsform werden die Basisanschlussringe 105 aus p-dotieren Diffusionsbereichen erzeugt, und der Emitteranschlussring 110 und der Kollektoranschlussring 115 werden aus n-dotieren Diffusionsbereichen erzeugt. Bei einigen npn- und pnp-Ausführungsformen werden die Diffusionsbereiche für den Basisanschlussring 105, den Emitteranschlussring 110 und den Kollektoranschlussring 115 auf eine Konzentration von 1 × 1019 bis 1 × 1021 Atome/cm3 dotiert.
  • Ausführungsformen eines erfindungsgemäßen bipolaren Flächentransistors können mehrere Basisanschlussringe 105 und mehrere Emitteranschlussringe 110 haben. Bei einer solchen Ausführungsform, die in 3 gezeigt ist, hat der bipolare Ring-Flächentransistor 100 drei Basisanschlussringe 105 und zwei Emitteranschlussringe 110, die von einem Kollektoranschlussring 115 umgeben sind. Daher kann ein Kollektoranschlussring 115 jede Anzahl von Emitteranschlussringen 110 und Basisanschlussringen 105 umgeben, solange ein Emitteranschlussring 110 einen Basisanschlussring 105 umgibt und von einem Basisanschlussring 105 umschlossen ist.
  • 4 zeigt eine Ausführungsform einer Matrix aus bipolaren Ring-Flächentransistoren 100. Bei einer Ausführungsform einer Matrix aus bipolaren Ring-Flächentransistoren 100 können mehrere bipolare Ring-Flächentransistoren 100 der Matrix parallel geschaltet werden, um als einzelner Transistor zu fungieren. Die symmetrische Beschaffenheit des bipolaren Ring-Flächentransistors 100 ermöglicht übereinstimmende Eigenschaften zwischen anderen bipolaren Ring-Flächentransistoren 100, die Mittelwertbildungsverfahren ermöglichen, um lineare und nichtlineare Gradienten auszugleichen, die von Fertigungsprozessen verursacht werden. Eine Ausführungsform einer Matrix aus bipolaren Ring-Flächentransistoren 100 hat Verbindungstransistoren in einer Matrix, um Mittelwertbildungsverfahren zu verwenden, wie etwa Common-Centroid Layout (gemeinsamer Mittelpunkt aller übereinstimmenden Bauteile). Ausführungsformen des bipolaren Ring-Flächentransistors 100, die als Matrix gestaltet sind, können Matrizen bilden, die jede Anzahl von bipolaren Ring-Flächentransistoren 100 haben. Zum Beispiel haben Ausführungsformen eines bipolaren Ring-Flächentransistors 100, der in einer Matrix-Konfiguration gestaltet ist, eine drei-mal-drei-, zehn-mal-zehn- oder sechzehn-mal-sechzehn-Matrix aus bipolaren Ring-Flächentransistoren 100.
  • Die 5A–5H zeigen die Ausbildung einer Ausführungsform eines bipolaren Ring-Flächentransistors 100. Bei einer Ausführungsform wird ein Substrat 501 ausgebildet, und auf dem Substrat 501 wird eine erste Maskierungsschicht 505 ausgebildet, wie in 5A gezeigt ist. Bei einer pnp-Ausführungsform ist das Substrat 501 ein p-Substrat. Alternativ ist bei einer npn-Ausführungsform das Substrat 501 ein n-Substrat. Die erste Maskierungsschicht 505 kann jedes bekannte Material sein, das zum Definieren einer Wanne 510 geeignet ist. Bei einer Ausführungsform ist die erste Maskierungsschicht 505 ein lithografisch definiertes Fotoresist. Bei einer weiteren Ausführungsform besteht die erste Maskierungsschicht 505 aus einem dielektrischen Material, das lithografisch definiert worden ist und dann geätzt worden ist. Bei einer bestimmten Ausführungsform kann die erste Maskierungsschicht 505 ein Stapel aus gemischten Materialien sein. Die erste Maskierungsschicht 505 wird dann strukturiert, um einen Bereich des Substrats 501 zu definieren, in den Unreinheiten gegeben werden, um eine Wanne 510 herzustellen. 5B zeigt eine Ausführungsform, bei der eine Wanne 510 in einem Substrat 501 durch die Zugabe von Unreinheiten mit Verfahren wie Ionenimplantation oder Thermodiffusion ausgebildet wurde. Bei einer Ausführungsform wird eine Wanne 510 in einem p-Substrat 501 ausgebildet, wenn sie mit n+-Dotanden dotiert wird, um eine n-Wanne auszubilden. Bei einer anderen Ausführungsform werden p-Dotanden verwendet, um eine p-Wanne in einem n-Substrat 501 auszubilden.
  • Nachdem eine Wanne 510 ausgebildet worden ist, wird die erste Maskierungsschicht 505 entfernt. Bei einer Ausführungsform wird die erste Maskierungsschicht 505 durch Trockenätzen entfernt. Bei einer anderen Ausführungsform wird die erste Maskierungsschicht 505 durch Nassätzen entfernt. Eine Ausführungsform hat eine zweite Maskierungsschicht 515, die nach dem Entfernen der ersten Maskierungsschicht 505 auf dem Substrat 501 und der Wanne 510 ausgebildet und strukturiert wird. Die zweite Maskierungsschicht 515 dient zum Definieren von STI-Bereichen 517. Die Bereiche, die durch die zweite Maskierungsschicht 515 freiliegend zurückbleiben, wie in 5C gezeigt ist, werden so geätzt, dass Gräben entstehen. Bei einer Ausführungsform werden die Gräben so geätzt, dass STI-Bereiche 517 entstehen, die halb so tief wie die Wanne 510 sind. Die Gräben können bei einer Ausführungsform durch anisotropes Plasma-Ätzen geätzt werden. Die Gräben werden dann mit einem dielektrischen Material gefüllt. Bei einer Ausführungsform werden die Gräben durch Schutz-Abscheidung eines Oxids gefüllt, zum Beispiel unter Verwendung eines Verfahrens der chemischen Abscheidung mit Plasma hoher Dichte (HDP). Durch den Abscheidungsprozess wird auch ein Dielektrikum auf den Oberflächen der strukturierten zweiten Maskierungsschicht 515 ausgebildet. Das dielektrische Material wird dann poliert, sodass die Oberseite des dielektrischen Materials, das die STI-Bereiche 517 bildet, ungefähr in einer Ebene mit der Wanne 510 und dem Substrat 501 liegt, wie in 5D gezeigt ist. Das Polieren des Oxids kann mit jedem Polierverfahren durchgeführt werden, unter anderem mit chemischen, mechanischen oder elektrochemischen Polierverfahren.
  • Wie 5E zeigt, wird eine dritte Maskierungsschicht 520 so ausgebildet und strukturiert, dass sie Basisbereiche 525 des bipolaren Ring-Flächentransistors 100 definiert. Nachdem die dritte Maskierungsschicht 520 strukturiert worden ist, werden die freiliegenden Bereiche dotiert, um einen Basisbereich 525 in einer Wanne 510 zu erzeugen, wie in 5F gezeigt ist, um die Basisanschlussringe 105 einer Ausführungsform des bipolaren Ring-Flächentransistors 100 auszubilden. Bei einer pnp-Ausführungsform wird ein n-Dotand, wie etwa Phosphor, Arsen oder Antimon, verwendet, um einen n-Basisbereich 525 auszubilden. Bei einer npn-Ausführungsform wird ein p-Dotand, wie etwa Bor, verwendet, um einen p-Basisbereich 525 in einer Wanne 510 auszubilden, die mit einem p-Dotanden in einem n-Substrat 501 dotiert wird. Das Dotieren kann mit einem Dotierverfahren wie thermische Diffusion und Ionenimplantation erfolgen. Anschließend wird mit einem Ätzverfahren ähnlich den vorgenannten Verfahren zum Entfernen der anderen Maskierungsschichten die dritte Maskierungsschicht 520 entfernt. Wie in 5G gezeigt ist, wird eine vierte Maskierungsschicht 530 ausgebildet und strukturiert, um Emitterbereiche 535 und Kollektorbereiche 540 des bipolaren Ring-Flächentransistors 100 zu definieren. Der Bereich, der durch die vierte Maskierungsschicht 530 freiliegend zurückbleibt, wird dann dotiert. Bei einer pnp-Ausführungsform wird ein p-Dotand verwendet, um p+-Emitterbereiche 535 und Kollektorbereiche 540 auszubilden. Bei einer npn-Ausführungsform wird ein n-Dotand verwendet, um n+-Emitterbereiche 535 und Kollektorbereiche 540 auszubilden. Bei einer Ausführungsform wird nach dem Ausbilden von Emitterbereichen 535 und Kollektorbereichen 540 die vierte Maskierungsschicht 530 entfernt, um eine Ausführungsform des bipolaren Ring-Flächentransistors 100 zu erhalten, dessen Querschnitt in 5H gezeigt ist. An diesem Punkt ist alles, was noch zu tun bleibt, die Anordnungsverbindungen herzustellen.

Claims (17)

  1. Bipolarer Flächentransistor mit: mehreren Basisanschlussringen (105), die einen Emitteranschlussring (110) zwischen jeweils zwei Basisanschlussringen (105) der mehreren Basisanschlussringe (105) haben; und einem Kollektoranschlussring (115), der die mehreren Basisanschlussringe (105) und den Emitteranschlussring umgibt, wobei die mehreren Basisanschlussringe (105) und der Emitteranschlussring (110) in einer n-Wanne ausgebildet sind.
  2. Bipolarer Flächentransistor nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren Basisanschlussringe (105) n+-dotierte Bereiche sind und der Emitteranschlussring (110) ein p+-dotierter Bereich ist.
  3. Bipolarer Flächentransistor nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren Basisanschlussringe (105), der Emitteranschlussring (110) und der Kollektoranschlussring (115) durch einen Shallow-Trench-Isolation-Bereich (101) getrennt sind.
  4. Bipolarer Flächentransistor nach Anspruch 1, dadurch gekennzeichnet, dass der bipolare Flächentransistor Teil einer Matrix aus bipolaren Flächentransistoren ist.
  5. Bipolarer Flächentransistor nach Anspruch 1, dadurch gekennzeichnet, dass die mehreren Basisanschlussringe (105), der Emitterring (110) und die Kollektorringe (110) in der Form eines Quadrats ausgebildet sind.
  6. Bipolarer Flächentransistor mit: – einem ersten Basisanschlussring (105); – einem Emitteranschlussring (110), der um den ersten Basisanschlussring (105) ausgebildet ist; – einem zweiten Basisanschlussring (105), der um den Emitteranschlussring (110) ausgebildet ist; und – einem Kollektoranschlussring (115), der außerhalb des zweiten Basisanschlussrings (105) ausgebildet ist, wobei der erste Basisanschlussring (105), der Emitteranschlussring (110) und der zweite Basisanschlussring (105) durch einen Shallow-Trench-Isolation-Bereich (101) getrennt sind.
  7. Bipolarer Flächentransistor nach Anspruch 6, dadurch gekennzeichnet, dass der erste Basisanschlussring (105) und der zweite Basisanschlussring (105) n+-dotierte Bereiche sind.
  8. Bipolarer Flächentransistor nach Anspruch 6, dadurch gekennzeichnet, dass der erste Basisanschlussring (105), der Emitteranschlussring (110) und der zweite Basisanschlussring (105) in der Form eines Quadrats ausgebildet sind.
  9. Bipolarer Flächentransistor nach Anspruch 8, dadurch gekennzeichnet, dass der bipolare Transistor Teil einer Bandlücke-Spannungsreferenz-Schaltung ist.
  10. Bipolarer Flächentransistor nach Anspruch 8, dadurch gekennzeichnet, dass die Breite des ersten Basisanschlussrings (105), des Emitteranschlussrings (110), des zweiten Basisanschlussrings (105) und des Kollektoranschlussrings (110) 1 Mikrometer beträgt.
  11. Bipolarer Flächentransistor nach Anspruch 6, dadurch gekennzeichnet, dass der erste Basisanschlussring (105), der Emitteranschlussring (110) und der zweite Basisanschlussring (105) in einer p-Wanne (201) ausgebildet sind.
  12. Verfahren mit den folgenden Schritten: – Ausbilden einer Wanne (201) in einem Substrat; – Ausbilden eines Basisanschlusses (105) mit mehreren Ringen in der Wanne (201); – Ausbilden eines Emitteranschlussrings (110) zwischen jeweils zwei der mehreren Ringe in der Wanne (201) und – Ausbilden eines Kollektoranschlussrings (115), der den Basisanschluss (105) und den Emitteranschlussring (110) umgibt.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass das Substrat (205) ein p-Substrat ist und die Wanne (201) eine n-Wanne ist.
  14. Verfahren nach Anspruch 12, das weiterhin das Ausbilden von Shallow-Trench-Isolation-Bereichen (101) aufweist, um den ersten Ring, den zweiten Ring, den Emitteranschlussring (110) und den Kollektoranschlussring (115) zu trennen.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Ausbilden von Shallow-Trench-Isolation-Bereichen (101) das Ausbilden der Shallow-Trench-Isolation-Bereiche (101) mit ungefähr der halben Tiefe der Wanne (201) umfasst.
  16. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden des Emitteranschlussrings (110) und das Ausbilden des Kollektoranschlussrings (115) das Ausbilden von p+-dotieren Bereichen umfassen.
  17. Verfahren nach Anspruch 12, das zum Herstellen einer Matrix aus bipolaren Ring-Flächentransistoren verwendet wird.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672681B1 (ko) * 2005-12-28 2007-01-24 동부일렉트로닉스 주식회사 바이폴라 트랜지스터의 제조방법
KR100660719B1 (ko) * 2005-12-30 2006-12-21 동부일렉트로닉스 주식회사 바이폴라 접합 트랜지스터 및 그 제조 방법
US9043741B2 (en) * 2009-10-30 2015-05-26 Synopsys, Inc. Legalizing a portion of a circuit layout
US9224496B2 (en) 2010-08-11 2015-12-29 Shine C. Chung Circuit and system of aggregated area anti-fuse in CMOS processes
CN101931409B (zh) * 2010-08-17 2013-08-14 惠州Tcl移动通信有限公司 一种移动终端及其adc模块的校准装置
US9431127B2 (en) 2010-08-20 2016-08-30 Shine C. Chung Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
US8488359B2 (en) 2010-08-20 2013-07-16 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices
US10229746B2 (en) 2010-08-20 2019-03-12 Attopsemi Technology Co., Ltd OTP memory with high data security
US9711237B2 (en) 2010-08-20 2017-07-18 Attopsemi Technology Co., Ltd. Method and structure for reliable electrical fuse programming
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US8830720B2 (en) 2010-08-20 2014-09-09 Shine C. Chung Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices
US9236141B2 (en) 2010-08-20 2016-01-12 Shine C. Chung Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US9818478B2 (en) 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US10249379B2 (en) 2010-08-20 2019-04-02 Attopsemi Technology Co., Ltd One-time programmable devices having program selector for electrical fuses with extended area
US9496033B2 (en) 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
US9070437B2 (en) 2010-08-20 2015-06-30 Shine C. Chung Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink
US9042153B2 (en) 2010-08-20 2015-05-26 Shine C. Chung Programmable resistive memory unit with multiple cells to improve yield and reliability
US8929122B2 (en) 2010-08-20 2015-01-06 Shine C. Chung Circuit and system of using a junction diode as program selector for resistive devices
US9460807B2 (en) 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9824768B2 (en) 2015-03-22 2017-11-21 Attopsemi Technology Co., Ltd Integrated OTP memory for providing MTP memory
US9251893B2 (en) 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9025357B2 (en) 2010-08-20 2015-05-05 Shine C. Chung Programmable resistive memory unit with data and reference cells
US9019742B2 (en) 2010-08-20 2015-04-28 Shine C. Chung Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US9019791B2 (en) 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
US8988965B2 (en) 2010-11-03 2015-03-24 Shine C. Chung Low-pin-count non-volatile memory interface
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
EP2458639A1 (de) * 2010-11-25 2012-05-30 Nxp B.V. Bipolarer Transistor mit von dem Emitter isolierten Basisgrabenkontakten
TWI478168B (zh) 2010-12-08 2015-03-21 Chien Shine Chung 反熔絲記憶體及電子系統
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US10192615B2 (en) 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
JP5845804B2 (ja) * 2011-10-26 2016-01-20 ソニー株式会社 半導体デバイス
US9324849B2 (en) 2011-11-15 2016-04-26 Shine C. Chung Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC
US8912576B2 (en) * 2011-11-15 2014-12-16 Shine C. Chung Structures and techniques for using semiconductor body to construct bipolar junction transistors
US9136261B2 (en) 2011-11-15 2015-09-15 Shine C. Chung Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection
US9035426B2 (en) * 2011-12-28 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like BJT
US9007804B2 (en) 2012-02-06 2015-04-14 Shine C. Chung Circuit and system of protective mechanisms for programmable resistive memories
US8853826B2 (en) * 2012-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for bipolar junction transistors and resistors
US9076526B2 (en) 2012-09-10 2015-07-07 Shine C. Chung OTP memories functioning as an MTP memory
US9183897B2 (en) 2012-09-30 2015-11-10 Shine C. Chung Circuits and methods of a self-timed high speed SRAM
US9324447B2 (en) 2012-11-20 2016-04-26 Shine C. Chung Circuit and system for concurrently programming multiple bits of OTP memory devices
US9324845B2 (en) * 2012-12-11 2016-04-26 Infineon Technologies Ag ESD protection structure, integrated circuit and semiconductor device
US9231403B2 (en) * 2014-03-24 2016-01-05 Texas Instruments Incorporated ESD protection circuit with plural avalanche diodes
US9412473B2 (en) 2014-06-16 2016-08-09 Shine C. Chung System and method of a novel redundancy scheme for OTP
US10056518B2 (en) * 2014-06-23 2018-08-21 Qorvo Us, Inc. Active photonic device having a Darlington configuration
US9496250B2 (en) * 2014-12-08 2016-11-15 Globalfoundries Inc. Tunable scaling of current gain in bipolar junction transistors
US9933304B2 (en) 2015-10-02 2018-04-03 Qorvo Us, Inc. Active photonic device having a Darlington configuration with feedback
US10147833B2 (en) 2016-04-15 2018-12-04 Qorvo Us, Inc. Active photonic device having a Darlington configuration with feedback
CN105912069B (zh) * 2016-06-27 2018-05-01 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路
US10535413B2 (en) 2017-04-14 2020-01-14 Attopsemi Technology Co., Ltd Low power read operation for programmable resistive memories
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10726914B2 (en) 2017-04-14 2020-07-28 Attopsemi Technology Co. Ltd Programmable resistive memories with low power read operation and novel sensing scheme
CN108807515B (zh) * 2017-05-05 2022-07-05 联华电子股份有限公司 双极性晶体管
JP6987589B2 (ja) * 2017-10-02 2022-01-05 京セラ株式会社 水晶振動子
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
CN108520896B (zh) * 2018-05-03 2021-01-01 西安建筑科技大学 一种耐压双极晶体管及其制作方法
CN111799327B (zh) * 2019-04-09 2024-04-12 比亚迪半导体股份有限公司 半导体功率器件
CN110828560A (zh) * 2019-11-14 2020-02-21 西安微电子技术研究所 一种基区环掺杂抗辐射横向pnp晶体管及制备方法
WO2023112486A1 (ja) * 2021-12-17 2023-06-22 株式会社村田製作所 バイポーラトランジスタ及び半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303973B1 (en) * 1998-09-28 2001-10-16 Rohm Co., Ltd. Power transistor having large electric current capacity and semiconductor integrated circuit device using the same
JP2003068750A (ja) * 2001-08-24 2003-03-07 Toko Inc バイポーラトランジスタ素子
WO2003043080A1 (en) * 2001-11-15 2003-05-22 Infineon Technologies Ag Lateral pnp transistor device, integrated circuit, and fabrication process thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3263138A (en) * 1960-02-29 1966-07-26 Westinghouse Electric Corp Multifunctional semiconductor devices
US3935587A (en) * 1974-08-14 1976-01-27 Westinghouse Electric Corporation High power, high frequency bipolar transistor with alloyed gold electrodes
DE3035462A1 (de) * 1980-09-19 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Halbleiterelement
JPS6414961A (en) * 1987-07-08 1989-01-19 Nec Corp Mesh-emitter type transistor
JPH04180629A (ja) * 1990-11-15 1992-06-26 Nec Yamagata Ltd 半導体装置
EP0646967B1 (de) * 1993-09-27 1999-09-08 STMicroelectronics S.r.l. Geräuscharmer pnp-Transistor
JPH07297203A (ja) * 1994-04-26 1995-11-10 Sony Corp バイポーラトランジスタ
JPH07321123A (ja) * 1994-05-20 1995-12-08 Texas Instr Inc <Ti> 集積回路装置
US5528064A (en) * 1994-08-17 1996-06-18 Texas Instruments Inc. Structure for protecting integrated circuits from electro-static discharge
US5541439A (en) * 1994-11-17 1996-07-30 Xerox Corporation Layout for a high voltage darlington pair
US5614424A (en) * 1996-01-16 1997-03-25 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating an accumulated-base bipolar junction transistor
JP2000260780A (ja) * 1999-03-05 2000-09-22 Sony Corp 半導体装置およびその製造方法
JP3600069B2 (ja) * 1999-06-30 2004-12-08 東芝マイクロエレクトロニクス株式会社 半導体装置
DE10004111A1 (de) * 2000-01-31 2001-08-09 Infineon Technologies Ag Bipolartransistor
JP3367500B2 (ja) * 2000-03-15 2003-01-14 日本電気株式会社 半導体装置
JP3899888B2 (ja) * 2001-10-18 2007-03-28 サンケン電気株式会社 バイポーラトランジスタ及び絶縁ゲート型バイポーラトランジスタ
EP1353384A3 (de) * 2002-04-10 2005-01-12 Hitachi, Ltd. Heteroübergang-Bipolartransistor, Verfahren zu seiner Herstellung und Verstärkersmodul
JP4596749B2 (ja) * 2003-05-29 2010-12-15 三洋電機株式会社 半導体装置およびその製造方法
JP2005150509A (ja) * 2003-11-18 2005-06-09 Sanyo Electric Co Ltd 半導体装置の製造方法
TW200524139A (en) * 2003-12-24 2005-07-16 Renesas Tech Corp Voltage generating circuit and semiconductor integrated circuit
CN100361281C (zh) * 2005-11-11 2008-01-09 中国电子科技集团公司第五十五研究所 半导体平台工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303973B1 (en) * 1998-09-28 2001-10-16 Rohm Co., Ltd. Power transistor having large electric current capacity and semiconductor integrated circuit device using the same
JP2003068750A (ja) * 2001-08-24 2003-03-07 Toko Inc バイポーラトランジスタ素子
WO2003043080A1 (en) * 2001-11-15 2003-05-22 Infineon Technologies Ag Lateral pnp transistor device, integrated circuit, and fabrication process thereof

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