CN100361281C - 半导体平台工艺 - Google Patents
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Abstract
半导体平台工艺技术是一种特别适用于微波功率半导体二极管和三极管研制生产的工艺技术，该平台工艺技术将平面工艺和台面工艺两者的优点结合起来，在PN结的边缘扩散一个较深的结，以使PN结本身具备尽可能高的击穿电压。在该结外侧耗尽区宽度范围内腐蚀硅形成台面结构。台面本身能够承担较高的击穿电压，同时阻挡了PN结耗尽面积的进一步扩展，从而减小了PN结电容。台面和PN结两者分担的电压之和使晶体管集电结总的击穿电压得到提高。从而能够满足微波功率三极管对微波性能和功率性能的要求。
Description
技术领域
本发明是一种特别适用于微波功率半导体二极管和三极管研制生产的工艺技术，属于半导体微电子设计制造技术领域，
背景技术
微波功率晶体管设计制造的重点和难点，主要有如下三个方面：1.克服微波寄生参数的不利影响，提高微波增益性能。2.克服基区大注入效应，提高功率容量，保持大功率条件下的微波性能；3.克服大功率应用所带来的热效应，提高晶体管的长期可靠性。
为扩大半导体晶体管工作时的输出动态范围、提高输出功率，要求减小其在射频条件下的饱和电压降；提高晶体管集电结的反向击穿电压；提高晶体管集电极能够承受的最大工作电流能力。为此，在晶体管芯片结构设计方面，应增加发射极周长，以减小发射极线电流密度；提高发射极周长与发射结面积的比值，以减小晶体管基极电阻和发射极集边效应。在材料设计方面，要选择掺杂浓度高的材料，以获得较大的基区宽变效应限制的临界电流密度。为提高芯片的击穿电压，常采用多重平面分压保护环。但是多重环增加了PN结的寄生电容，降低了晶体管的微波增益性能。为扣除PN结侧壁电容，后来又发展了台面结构。但常规工艺只能获得正台面，PN结击穿电压较平面结构的低，压缩了晶体管的输出动态范围。
发明内容
技术问题：为了克服多重平面分压环工艺寄生电容大，而台面工艺集电极击穿电压低于材料体击穿电压的缺点，本发明提供一种半导体平台工艺技术，即将平面分压环工艺和台面工艺两者的优点结合起来，使晶体管同时具有高的击穿电压和较小的结电容。
技术方案：本发明解决其技术问题所采用的技术方案是：在PN结的边缘扩散一个较深的结，以使PN结本身具备尽可能高的击穿电压。在该结外侧耗尽区宽度范围内腐蚀硅形成台面结构。台面本身能够承担较高的击穿电压，同时阻挡了PN结耗尽面积的进一步扩展，从而减小了PN结电容。台面和PN结两者分担的电压之和使晶体管集电结总的击穿电压得到提高。
其具体的工艺步骤如下：
1).在硅衬底上外延n型硅外延层，
2).利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜-光刻胶，然后用紫外光透过分压环掩膜版对光刻胶进行选择性曝光，再对曝光后的外延片进行喷涂腐蚀、显影，去除曝光区的光刻胶，露出离子注入窗口，得到所需的分压环图形，
3).以步骤2)工艺形成的光刻胶图形为掩蔽膜，对光刻窗口裸露的硅表面进行B+(或BF2 +)离子注入掺杂，
4).注入、清洗后的硅片，在通保护气体条件下经过600℃-1150℃退火和推进形成p-环，
5).采用低压化学气相淀积(LPCVD)工艺方法，在硅片表面淀积一层氮化硅(Si3N4)，
6).光刻台面图形，
7).干法刻蚀Si3N4，
8).用水浴温度下用硅材料腐蚀液腐蚀硅，形成台面，
9).通过高温氧化，在台面边缘生长8000以上的SiO2钝化层，
10).用热磷酸腐蚀Si3N4，
11).光刻P+接触窗口，用稀氢氟酸腐蚀液(1∶10＝HF∶H2O)腐蚀去除窗口二氧化硅(SiO2)，然后带胶注入B+(或BF2 +)离子形成P+接触区，
12).光刻形成基区图形，注入B+(或BF2 +)形成p型基区，
13).用LPCVDT艺在硅片表面淀积SiO2/Si3N4钝化层，
14).光刻、刻蚀SiO2/Si3N4开发射区掺杂窗口，
15).LPCVD多晶硅薄膜，厚度为2000-6000，并对多晶硅进行砷或磷掺杂，
16).在高温条件下进行杂质推进，形成n+发射区，
17).反刻发射极多晶硅，
18).开基极接触窗口，
19).蒸发金属膜；反刻形成金属电极，即发射极E和基极B，
20).采用等离子增强化学气相淀积(PECVD)工艺在硅片表面淀积氮氧化硅(SixOyNz)混合介质膜，形成上电极钝化层，
21).背面磨片，将硅片减薄，
22).蒸发形成下电极，即集电极C。
有益效果：微波功率晶体管的功率增益(Gp)与集电极电容(Cc)成反比(Gp∝Cc -1)，输出功率(Po)与效率(ηc)、工作电流(Ic)、工作电压(Vcc)成正比(Po＝ηcIcVcc)，而工作电压受晶体管集电结击穿电压(BVcbo)限制，一般Vcc＝0.5BVcbo。所以，为了提高器件的增益和输出功率，要求尽可能减小集电极电容，并提高集电结击穿电压。常规平面工艺晶体管能够获得较高的集电结击穿电压，但是集电结的寄生电容较大。台面工艺晶体管能够获得较小的集电结电容，但是集电结的击穿电压较低。以上两种晶体管不能同时具备高击穿电压和低集电结电容的性能。
本发明的有益效果是，克服多重平面分压环寄生电容大和台面工艺击穿电压偏低的缺点，将平面分压环工艺和台面工艺两者的优点结合起来，使晶体管同时具有较高的集电结击穿电压和较小的结电容。平台工艺晶体管击穿电压比台面工艺晶体管提高15-20V。集电结电容减小10％以上。从而能够满足微波功率晶体管对微波性能和功率性能的要求。
附图说明
图1是常规平面工艺晶体管剖面示意图。 图中：n+——发射区；p区；p——低掺杂淡硼分压环；p+——基极欧姆接触区；n——外延集电区；B——基极金属；E——发射极金属；C——集电极金属；1——集电结耗尽区；2——与集电结相连的第一重分压环；3——集电结外测的第二重分压环；4——集电结耗尽区终止位置。
图2是常规台面工艺晶体管剖面示意图。图中：n+——发射区；p——基区；p+——基极欧姆接触区；n——外延集电区；B——基极金属；E——发射极金属；C——集电极金属；5——集电结耗尽区；6——台面边缘；7——集电结耗尽区终止位置。
图3是本发明平台工艺晶体管示意图。图中：n+——发射区；p——基区；p+——基极欧姆接触区；n——外延集电区；B——基极金属；E——发射极金属；C——集电极金属；8——集电结耗尽区；9——p-低掺杂淡硼分压环；10——台面边缘；11——集电结耗尽区终止位置。
图3.1-图3.22为本发明平台工艺晶体管流程示意图，分别说明如下：
图3.1.(111)晶面外延片的示意图；
图3.2.1.外延片表面涂敷光刻胶的示意图；
图3.2.2.掩蔽曝光的示意图；
图3.2.3.喷涂显影的示意图；
图3.3.选择性B+离子注入的示意图；
图3.4.退火推进的示意图；
图3.5.LPCVD淀积Si3N4的示意图。
图3.6.光刻台面的示意图；
图3.7.掩蔽刻蚀Si3N4的示意图；
图3.8.腐蚀形成台面的示意图；
图3.9.局部氧化的示意图；
图3.10.腐蚀Si3N4的示意图；
图3.11.注入B+离子形成P+接触区的示意图；
图3.12.注入BF2 +形成p型基区的示意图；
图3.13.LPCVD SiO2/Si3N4的示意图；
图3.14.刻蚀SiO2/Si3N4形成发射区窗口的示意图；
图3.15.LPCVD掺砷多晶硅的示意图；
图3.16.多晶硅推进形成n+的示意图；
图3.17.反刻发射极多晶硅的示意图；
图3.18.开基极接触窗口的示意图；
图3.19.上电极制备的示意图；
图3.20.上电极钝化的示意图；
图3.21.背面减薄的示意图；
图3.22.下电极制备的示意图；
具体实施方式
下面结合附图和实施例对本发明进一步说明。
纯净半导体材料是不导电的绝缘体，当半导体材料中掺入某种杂质元素时，其导电能力将能增加几个数量级，表现出良好的导电性能。对于半导体硅而言，掺杂元素为硼、铝等中的一种或多种元素时，表现为可动正电荷粒子导电，该类半导体被称为P型(p型)半导体。掺杂元素为磷、砷、锑等中的一种或多种元素时，表现为可动负电荷粒子导电，该类半导体被称为N型半导体。掺杂元素浓度越高，则可动导电粒子浓度越高，导电能力越强。通常用P-、P-、P、P+、P++和N-、N-、N、N+、N++分别定性表示半导体中掺杂浓度的高低。N型(n型)半导体和P型(p型)半导体宏观上都表现为电中性。
P型半导体与N型半导体紧密结合在一起的冶金界面被成为PN结。PN结附近一定区域内，正、负可动导电粒子浓度为零，该区域被称为耗尽区。P型半导体一侧耗尽区呈现带不可移动的负电荷，N型半导体一侧耗尽区呈现带不可移动的正电荷。PN结两侧掺杂浓度低的一侧耗尽区宽度宽，而掺杂浓度高的一侧耗尽区宽度窄。PN结两侧的不可移动正、负电荷数相等，相结合在一起的两种半导体宏观上仍然表现为电中性。
图1是常规平面工艺晶体管剖面示意图。
图中：1、PN结耗尽区 2、第一重分压环，晶体管集电结PN结终止于此环；3、第二重分压环；4、耗尽区界面，跨过第二重分压环向外延伸，该界面面积较大，形成较大的电容，不利于提高晶体管的微波频率性能。多重分压环，可以使PN结的击穿电压达到材料的本体击穿。
图2是常规台面工艺晶体管剖面示意图。
图中：5、PN结耗尽区；6、半导体硅被腐蚀形成台面，其边缘硅(Si)被二氧化硅薄膜(SiO2)覆盖保护，晶体管集电极基极PN结终止于硅和二氧化硅界面；7、耗尽区界面，终止于SiO2/Si界面。扣除了PN结的侧壁电容，对器件的微波性能有利。同时，台面结构使PN结平坦化，击穿电压比单重环高。但因为台面为正台面，在SiO2/Si界面处形成电场集中，该区优先发生击穿，PN结击穿电压达不到材料本体击穿电压。
图3是本发明平台工艺晶体管剖面示意图。
图中：8、耗尽区；9、第一重分压环，PN结终止于此环；10、台面边缘SiO2/Si界面；11、耗尽区界面，终止于SiO2/Si界面。该新型较平面工艺侧面扩展电容小，同时，因为PN结与台面共同分担电压降，从而击穿电压较台面工艺的高，可以达到材料本体击穿电压。
在图3中，工艺步骤如下：
1).选择掺砷硅衬底，电阻率≤0.003Ω·cm；在该衬底上外延掺磷n型硅外延层，电阻率0.75-1.5Ω·cm，外延层厚度3μm-14μm，(图3.1)。
2).利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜(光刻胶)(图3.2.1)，然后用紫外光透过分压环掩膜版对光刻胶进行选择性曝光(图3.2.2)，再对曝光后的外延片进行喷涂腐蚀(显影)，去除曝光区的光刻胶，露出离子注入窗口，得到所需的分压环图形(图3.2.3)。
3).以(2)工艺形成的光刻胶图形为掩蔽膜，对光刻窗口裸露的硅表面进行B+离子注入掺杂。注入剂量1×1013cm-2-1×1014cm-2，能量60KeV-200KeV，(图3.3)。
4).注入、清洗后的硅片，通氮气条件下进炉，然后随炉升温至850℃-1000℃恒温10分钟-30分钟；再通干氧，随炉升温不超过1150℃，恒温10分钟-30分钟，然后通三氯甲烷或三氯乙烯30分钟-60分钟，干氧10分钟-60分钟，形成p-环，(图3.4)。
5).采用低压化学气相淀积工艺方法，在硅片表面淀积一层厚度为1000埃-1700埃()的氮化硅(Si3N4)，(图3.5)
6).光刻台面图形，(图3.6)
7).干法刻蚀Si3N4，(图3.7)
8).用水浴温度为40℃±2℃的硅材料腐蚀液腐蚀硅形成台面，台阶高度1.8-2.2μm，(图3.8)
9).在1050℃-1150℃的温度下，依次通干氧10分钟-20分钟，通湿氧80分钟-100分钟，通干氧10分钟-20分钟，通三氯甲烷或三氯乙烯30分钟-60分钟，通干氧10分钟-60分钟，通N280分钟-100分钟，在台面边缘生长8000以上的SiO2钝化层，同时推进P-环，(图3.9)
10).用热磷酸腐蚀1000埃-1700埃Si3N4，(图3.10)，
11).光刻P+接触窗口，用1∶10＝HF∶H2O的稀氢氟酸腐蚀去除窗口SiO2，然后带胶注入B+离子形成P+接触区，注入剂量1×1015cm-2-5×1015cm-2，能量50KeV-150KeV，(图3.11)，
12).光刻形成基区图形，用稀氢氟酸(1∶10＝HF∶H2O)腐蚀去除窗口SiO2，注入BF2 +形成p型基区，注入剂量5×1013cm-2-8×1013cm-2，能量40KeV-80KeV，(图3.12)，
13).在硅片表面LPCVD淀积1000-2000SiO2和1000-1700Si3N4钝化层，图3.13，
14).光刻、刻蚀SiO2/Si3N4开发射区掺杂窗口，(图3.14)，
15).LPCVD多晶硅薄膜厚度2000-6000，并进行砷或磷掺杂，(图3.15)，
16).在920℃-1000℃，氮气和氧气条件下推进，形成n+发射区，(图3.16)
17).反刻发射极多晶硅，(图3.17)，
18).开基极接触窗口，(图3.18)，
19).蒸发Ti 500-1500/WN 1000-3000/Au 500-1500；光刻电镀区，选择电镀金，镀层厚度1.2μm-2.5μm；反刻形成金属电极，即发射极E和基极B，(图3.19)，
20).采用等离子增强化学气相淀积工艺在硅片表面淀积一层厚度为2000-6000的氮氧化硅，形成上电极钝化层，(图3.20)，
21).背面磨片，将硅片减薄到60μm-110μm，(图3.21)，
22).蒸发Ti 500-1500/Ni 3000-5000/Au 3000-5000形成下电极，即集电极C，(图3.22)。
Claims (1)
1.一种半导体平台工艺，其特征是：在PN结的边缘扩散一个较深的结，即在p-环冶金结外围的耗尽区宽度内腐蚀形成台面，其具体的工艺步骤如下：
1).选择掺砷硅衬底，电阻率≤0.003Ω·cm；在该衬底上外延掺磷n型硅外延层，电阻率0.75-1.5Ω·cm，外延层厚度3μm-14μm，
2).利用旋转喷涂法，在外延片上涂敷一层对紫外光敏感的有机物薄膜-光刻胶，然后用紫外光透过分压环掩膜版对光刻胶进行选择性曝光，再对曝光后的外延片进行喷涂腐蚀、显影，去除曝光区的光刻胶，露出离子注入窗口，得到所需的分压环图形，
3).以步骤2)工艺形成的分压环图形为掩蔽膜，对光刻窗口裸露的硅表面进行B+离子注入掺杂，注入剂量1×1013cm-2-1×1014cm-2，能量60KeV-200KeV，
4).注入、清洗后的硅片，通氮气条件下进炉，然后随炉升温至850℃-1000℃恒温10分钟-30分钟；再通干氧，随炉升温不超过1150℃，恒温10分钟-30分钟，然后通三氯甲烷或三氯乙烯30分钟-60分钟，干氧10分钟-60分钟，形成p-环，
5).采用低压化学气相淀积工艺方法，在硅片表面淀积一层厚度为1000埃-1700埃()的氮化硅Si3N4，
6).光刻台面图形，
7).干法刻蚀氮化硅，
8).用水浴温度为40℃±2℃的硅材料腐蚀液腐蚀硅衬底表面形成台面，台阶高度1.8-2.0μm，
9).在1050℃-1150℃温度下依次通干氧10分钟-20分钟，通湿氧80分钟-100分钟，通干氧10分钟-20分钟，通三氯甲烷或三氯乙烯30分钟-60分钟，通干氧10分钟-60分钟，通N280分钟-100分钟，在台面边缘生长8000以上的SiO2钝化层，同时推进P-环，
10).用热磷酸腐蚀1000埃-1700埃氮化硅，
11).光刻P+接触窗口，用1∶10＝HF∶H2O的稀氢氟酸腐蚀液腐蚀去除窗口SiO2，然后带胶注入B+离子形成P+接触区，注入剂量1×1015cm-2-5×1015cm-2，能量50KeV-150KeV，
12).光刻形成基区图形，用1∶10＝HF∶H2O的稀氢氟酸腐蚀去除窗口SiO2，注入BF2 +形成p型基区，注入剂量5×1013cm-2-8×1013cm-2，能量40KeV-80KeV，
13).通过LPCVD工艺在硅片表面依次淀积1000-2000SiO2和1000-1700 Si3N4钝化层，
14).光刻、依次刻蚀步骤13)淀积的SiO2和Si3N4，开发射区窗口，
15).通过LPCVD工艺淀积多晶硅薄膜厚度2000-6000，并进行砷或磷掺杂，
16).在920℃-1000℃，氮气和氧气条件下推进，形成n+发射区，
17).反刻发射极多晶硅，
18).开基极接触窗口，
19).依次蒸发淀积Ti 500-1500、WN 1000-3000、Au 500-1500；光刻下一步要形成金属电极的电镀区，选择电镀金，镀层厚度1.2μm-2.5μm；反刻形成金属电极，即发射极E和基极B，
20).采用等离子增强化学气相淀积工艺在硅片表面淀积一层厚度为2000-6000的氮氧化硅，形成钝化层，
21).背面磨片，将硅片减薄到60μm-110μm，
22).依次蒸发淀积Ti 500-1500、Ni 3000-5000、Au 3000-5000形成下电极，即集电极C。
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