JP5845804B2 - 半導体デバイス - Google Patents

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Description

本開示は、半導体デバイスに関し、特にバイポーラトランジスタに関する。
近年、電子機器には、多くの集積回路（ＩＣ；Integrated Circuit）が搭載され、電子機器の多機能化やコンパクト化に寄与している。集積回路には、抵抗素子、容量素子などの受動素子の他、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタに代表される電界効果トランジスタ（ＦＥＴ）や、バイポーラトランジスタなどの能動素子が集積化される。特に、バイポーラトランジスタは、オーディオ、各種センサ、ディスプレイ用ドライバなど、様々な用途に用いられる。
バイポーラトランジスタの重要な電気特性としては、例えば、電流増幅率や、アーリー電圧などがある。一般に、回路の特性の観点からは、電流増幅率が高く、アーリー電圧が高いことが望まれる。具体的には、例えば、カレントミラー回路などにおいて、電流増幅率が高く、アーリー電圧が高い場合には、生成する電流の精度を高めることができる。この電流増幅率やアーリー電圧を高くするためのいくつかの手法が開示されている。例えば、特許文献１には、電流増幅率の改善を図るバイポーラトランジスタが開示されている。
特開平０６−３１０５２６号公報
一般に、これらの電流増幅率とアーリー電圧との間には相関があり、高い電流増幅率と高いアーリー電圧は両立しにくい。すなわち、電流増幅率とアーリー電圧は、トレードオフの関係にある。よって、高い電流増幅率と高いアーリー電圧の両方を実現できるバイポーラトランジスタが望まれている。
ところで、近年、例えば論理回路などにおいて、高い集積度を実現しつつ、消費電力を低減することができるＭＯＳトランジスタがしばしば用いられる。その際、用途によっては、ＭＯＳトランジスタとバイポーラトランジスタを、同じチップに形成したい場合がある。その場合には、ＭＯＳトランジスタとバイポーラトランジスタの各製造工程を出来る限り共用し、より少ない工程により製造することが望まれている。しかしながら、特許文献１には、ＭＯＳトランジスタと同じチップに形成する場合についての記載は一切ない。
本開示はかかる問題点に鑑みてなされたもので、その目的は、高い電流増幅率と高いアーリー電圧を両立することができ、また、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供することにある。
本開示の半導体デバイスは、ベースと、エミッタと、ドープ領域と、コレクタとを備えている。ベースは、基板の表面に形成された第１導電型のものである。エミッタは、ベースの表面に形成された第２導電型のものである。ドープ領域は、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のものである。コレクタは、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のものである。エミッタとドープ領域との間隔は、ベースにおける第１の種類のキャリアの拡散長よりも短くなっている。
本開示の半導体デバイスでは、第１の種類のキャリアがエミッタからベースに注入され、そのキャリアがコレクタに到達してコレクタ電流になる。その際、第１の種類のキャリアは、エミッタからベースに直接注入されるとともに、エミッタからドープ領域を介してベースに注入される。
本開示の半導体デバイスによれば、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入するドープ領域を設けるようにしたので、高い電流増幅率と高いアーリー電圧を両立することができ、また、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる。
本開示の第１の実施の形態に係るバイポーラトランジスタの一構成例を表す断面図である。 図１に示したバイポーラトランジスタの一構成例を表す平面図である。 ＭＯＳトランジスタの一構成例を表す断面図である。 図１に示したバイポーラトランジスタのエネルギーバンド図の一例を表す説明図である。 図１に示したバイポーラトランジスタの一動作例を表す他の説明図である。 図１に示したバイポーラトランジスタにおけるＭＯＳ構造のエネルギーバンド図の一例を表す説明図である。 アーリー電圧を説明するための説明図である。 比較例に係るバイポーラトランジスタの一構成例を表す断面図である。 図８に示したバイポーラトランジスタの一動作例を表す説明図である。 図１に示したバイポーラトランジスタの特性例を表す特性図である。 第１の実施の形態の変形例に係るバイポーラトランジスタの一構成例を表す断面図である。 図１１に示したバイポーラトランジスタの一構成例を表す平面図である。 第２の実施の形態に係るバイポーラトランジスタの一構成例を表す断面図である。 図１３に示したバイポーラトランジスタの一動作例を表す説明図である。 第２の実施の形態の変形例に係るバイポーラトランジスタの一構成例を表す断面図である。 第３の実施の形態に係るバイポーラトランジスタの一構成例を表す断面図である。 図１６に示したバイポーラトランジスタの一動作例を表す説明図である。 変形例に係るバイポーラトランジスタの一構成例を表す断面図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
＜１．第１の実施の形態＞
［構成例］
（全体構成例）
図１，２は、第１の実施の形態に係るバイポーラトランジスタの一構成例を表すものであり、図１は断面構成を示し、図２は平面構成を示す。図１は、図２におけるＩ−Ｉ矢視方向の断面構成を示すものである。バイポーラトランジスタ１は、Ｐ型基板Ｐ１１上に形成された、いわゆる縦型（Vertical）のＮＰＮトランジスタであり、通常のＣＭＯＳ製造工程を用い、専用の工程の追加を行うことなく形成できるものである。図１，２に示したように、基板の表面に、素子を分離するための酸化膜１６が形成されるとともに、その酸化膜１６とＰ型基板Ｐ１１の間に同様に素子を分離するためのＰウェルＰ１３が形成され、この酸化膜１６およびＰウェルＰ１３によって囲まれた領域に、バイポーラトランジスタ１が形成される。
バイポーラトランジスタ１は、ＮウェルＮ１２と、ＰウェルＰ１４と、Ｎ＋ソースＮ２３，Ｎ２４と、ゲート電極ＭＧと、ゲート酸化膜２５とを備えている。
ＮウェルＮ１２は、Ｎ型拡散層であり、図１，２に示すように、Ｐ型基板Ｐ１１の上に形成される。このＮウェルＮ１２は、バイポーラトランジスタ１のコレクタに対応するものである。このＮウェルＮ１２の上には、ＰウェルＰ１４およびＮウェルＮ１５が、それぞれ異なる領域に形成されている。ＮウェルＮ１５は、図２に示したように、ＰウェルＰ１４を囲むように形成されている。このＮウェルＮ１５は、Ｎ型拡散層であり、ＮウェルＮ１２と電気的に接続されている。ＮウェルＮ１５の表面には、Ｎ＋ソースＮ２１が形成されている。このＮウェルＮ１５およびＮ＋ソースＮ２１は、後述するコレクタ電極ＭＣとＮウェルＮ１２との間で電位などを伝えるためのコレクタ取出領域として機能するものである。
ＰウェルＰ１４は、Ｐ型拡散層であり、バイポーラトランジスタ１のベースに対応するものである。ＰウェルＰ１４は、ＰウェルＰ１３と同じ工程によって同時に形成されるものである。ＰウェルＰ１４の表面において、外側には、図２に示したように、Ｐ型拡散層であるＰ＋ソースＰ２２がリング状に形成されている。このＰ＋ソースＰ２２は、後述するベース電極ＭＢとＰウェルＰ１４との間で電位などを伝えるためのベース取出領域として機能するものである。
Ｎ＋ソースＮ２３は、ＰウェルＰ１４の表面における中央付近に形成され、このＮ＋ソースＮ２３を取り囲むように、Ｎ＋ソースＮ２３と離間してＮ＋ソースＮ２４が形成されている。Ｎ＋ソースＮ２３およびＮ＋ソースＮ２４は、Ｎ型拡散層であり、この例では、Ｎ＋ソースＮ２１と同じ工程によって同時に形成されるものである。ＰウェルＰ１４における、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４の間の領域の表面上には、ゲート酸化膜２５およびゲート電極ＭＧがこの順に形成されている。ゲート電極ＭＧには、例えば、電源電圧などの高い電圧が印加される。このＮ＋ソースＮ２３は、バイポーラトランジスタ１のエミッタとして機能するものである。また、Ｎ＋ソースＮ２４は、後述するように、第２のエミッタとして機能するものである。具体的には、後述するように、ゲート電極ＭＧ、ゲート酸化膜２５、およびＰウェルＰ１４におけるゲート酸化膜２５の下の部分がＮ型のＭＯＳ構造を構成しており、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４との間を導通させる役割を果たすことにより、Ｎ＋ソースＮ２３からＮ＋ソースＮ２４に電子が供給され、その結果、Ｎ＋ソースＮ２４が第２のエミッタとして機能するようになっている。
ＰウェルＰ１４、ＮウェルＮ１５、酸化膜１６等の表面上には、フィールド酸化膜１７が形成されている。このフィールド酸化膜１７は、Ｎ＋ソースＮ２１、Ｐ＋ソースＰ２２、およびＮ＋ソースＮ２３に対応する領域が開口しており、その開口をコンタクト孔として、Ｎ＋ソースＮ２１、Ｐ＋ソースＰ２２、およびＮ＋ソースＮ２３が、それぞれコレクタ電極ＭＣ、ベース電極ＭＢ、およびエミッタ電極ＭＥと電気的に接続されるようになっている。すなわち、このフィールド酸化膜１７のＮ＋ソースＮ２４に対応する領域は開口しておらず、Ｎ＋ソースＮ２４は、電極と直接的に接続しないようになっている。コレクタ電極ＭＣ、ベース電極ＭＢ、およびエミッタ電極ＭＥには、通常、ベース・エミッタ間が順方向バイアスになり、ベース・コレクタ間が逆方向バイアスになるような電圧が印加される。
製造工程の観点からは、まずＰ型基板Ｐ１１の上に酸化膜１６が形成された後、ＮウェルＮ１２が形成される。そして、その後に、ＰウェルＰ１３，Ｐ１４が同時に形成されるとともに、ＮウェルＮ１５が形成される。ＰウェルＰ１４の上には、ゲート酸化膜２５およびゲート電極ＭＧがパターニング形成される。そして、ＮウェルＮ１５およびＰウェルＰ１４の表面に、Ｎ＋ソースＮ２１，Ｎ２３，Ｎ２４が同時に形成される。すなわち、Ｎ＋ソースＮ２１，Ｎ２３，Ｎ２４の不純物プロファイルは、互いに同じである。同様に、ＰウェルＰ１４の表面に、Ｐ＋ソースＰ２２が形成される。そして、酸化膜１６が形成された後、ＰウェルＰ１４、ＮウェルＮ１５、酸化膜１６等の表面上にフィールド酸化膜１７が形成される。その後、フィールド酸化膜１７にコンタクト孔が形成され、コレクタ電極ＭＣ、ベース電極ＭＢ、およびエミッタ電極ＭＥが形成される。
バイポーラトランジスタ１は、通常のＣＭＯＳ製造工程を用い、専用工程の追加を行うことなく形成できるものである。次に、バイポーラトランジスタ１と同じチップ上に形成されるＭＯＳトランジスタについて説明する。
図３は、ＭＯＳトランジスタの一構成例を表すものである。図３において、左側はＮＭＯＳトランジスタ８を示し、右側はＰＭＯＳトランジスタ９を示す。このＮＭＯＳトランジスタ８は、この例では、バックゲートがＰ型基板Ｐ１１と電気的に分離しているものである。なお、図３では、バックゲートへ電圧を印加するための電極などについては、図示を省略している。
ＮＭＯＳトランジスタ８では、Ｐ型基板Ｐ１１の上に、ＮウェルＮ８１が形成され、その上にＮＭＯＳトランジスタ８のバックゲートとして機能するＰウェルＰ８３が形成される。このＮウェルＮ８１は、Ｐ型基板Ｐ１１とＰウェルＰ８３とを電気的に分離する機能を有している。ＰウェルＰ８３の表面には、ＮＭＯＳトランジスタ８のソースおよびドレインとして機能するＮ＋ソースＮ８４およびＮ＋ソースＮ８５が互いに離間してそれぞれ形成される。ＰウェルＰ８３における、Ｎ＋ソースＮ８４とＮ＋ソースＮ８５の間の領域の表面上には、ゲート酸化膜８６およびゲート電極ＭＧＮがこの順に形成される。また、Ｎ＋ソースＮ８４およびＮ＋ソースＮ８５の上には、フィールド酸化膜１７のコンタクト孔を介してソース電極ＭＳＮおよびドレイン電極ＭＤＮがそれぞれ形成される。
ＰＭＯＳトランジスタ９では、Ｐ型基板Ｐ１１の上に、ＮウェルＮ９３が形成される。ＮウェルＮ９３の表面には、ＰＭＯＳトランジスタ９のソースおよびドレインとして機能するＰ＋ソースＰ９４およびＰ＋ソースＰ９５が互いに離間してそれぞれ形成されている。ＮウェルＮ９３における、Ｐ＋ソースＰ９４とＰ＋ソースＰ９５の間の領域の表面上には、ゲート酸化膜９６およびゲート電極ＭＧＰがこの順に形成されている。また、Ｐ＋ソースＰ９４およびＰ＋ソースＰ９５の上には、フィールド酸化膜１７のコンタクト孔を介してソース電極ＭＳＰおよびドレイン電極ＭＤＰがそれぞれ形成されている。
図１，２に示したバイポーラトランジスタ１は、図３に示したＮＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９と同じ製造工程により形成することができる。具体的には、バイポーラトランジスタ１のＮウェルＮ１２（図１）は、ＮＭＯＳトランジスタ８のＮウェルＮ８１（図３）と同じ工程で形成される。バイポーラトランジスタ１のＰウェルＰ１４（図１）は、ＮＭＯＳトランジスタ８のバックゲートとして機能するＰウェルＰ８３（図３）と同じ工程で形成される。バイポーラトランジスタ１のＮウェルＮ１５（図１）は、ＰＭＯＳトランジスタ９のバックゲートとして機能するＮウェルＮ９３（図３）と同じ工程で形成される。バイポーラトランジスタ１のゲート電極ＭＧおよびゲート酸化膜２３（図１）は、ＮＭＯＳトランジスタ８のゲート電極ＭＧＮおよびゲート酸化膜８６や、ＰＭＯＳトランジスタ９のゲート電極ＭＧＰおよびゲート酸化膜９６（図３）と同じ工程で形成される。バイポーラトランジスタ１のＮ＋ソースＮ２１，Ｎ２３，Ｎ２４（図１）は、ＮＭＯＳトランジスタ８のソースおよびドレインとして機能するＮ＋ソースＮ８４，Ｎ８５（図３）と同じ工程で形成される。そして、バイポーラトランジスタ１のＰ＋ソースＰ２２（図１）は、ＰＭＯＳトランジスタ９のソースおよびドレインとして機能するＰ＋ソースＰ９４，Ｐ９５（図３）と同じ工程で形成される。
ここで、Ｎ＋ソースＮ２３は、本開示における「エミッタ」の一具体例に対応する。Ｎ＋ソースＮ２４は、本開示における「ドープ領域」の一具体例に対応する。ＰウェルＰ１４は、本開示における「ベース」の一具体例に対応する。ＮウェルＮ１２は、本開示における「コレクタ」の一具体例に対応する。ゲート酸化膜２５は、本開示における「絶縁膜」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態のバイポーラトランジスタ１の動作および作用について説明する。
（基本動作）
図４は、バイポーラトランジスタ１のエネルギーバンド図を表すものである。バイポーラトランジスタ１は、伝導帯ＣＢにおいて電子ＥＬが移動するとともに、価電子帯ＶＢにおいて正孔ＨＬが移動する。この例では、コレクタ電極ＭＣ、ベース電極ＭＢ、およびエミッタ電極ＭＥに、ベース・エミッタ間が順方向バイアスになり、ベース・コレクタ間が逆方向バイアスになるような電圧が印加されている。
まず、図１，２，４を参照して、バイポーラトランジスタ１の基本動作を説明する。まず、Ｎ＋ソースＮ２３等（エミッタ）は、多数キャリアである電子ＥＬを放出し、それらの電子ＥＬがＰウェルＰ１４（ベース）に注入される。ＰウェルＰ１４（ベース）に注入された電子ＥＬは、ＰウェルＰ１４内を拡散する。その際、一部の電子ＥＬは、このＰウェルＰ１４（ベース）において、ＰウェルＰ１４の多数キャリアである正孔ＨＬと再結合する。そして、この再結合と、ベースからエミッタへの正孔ＨＬの注入により、ベース電流Ｉｂが生じる。一方、大部分の電子ＥＬは、ＰウェルＰ１４（ベース）内を拡散し、ベース・コレクタ接合領域、すなわちＰウェルＰ１４（ベース）とＮウェルＮ１２（コレクタ）との境界付近に到達し、ベース・コレクタ間の逆方向バイアスによりＮウェルＮ１２（コレクタ）側に流れる。このように、Ｎ＋ソースＮ２３等（エミッタ）からＰウェルＰ１４（ベース）に注入された電子ＥＬがＮウェルＮ１２（コレクタ）に移動することにより、コレクタ電流Ｉｃがコレクタからエミッタへ流れる。ベース電流Ｉｂとコレクタ電流Ｉｃとの間には、以下のような関係がある。
ｈFE＝Ｉｃ／Ｉｂ ・・・（１）
ここで、ｈFEは電流増幅率である。このようにして、バイポーラトランジスタ１には、ベース電流Ｉｂを電流増幅率ｈFEの分だけ増幅したコレクタ電流Ｉｃが流れるようになる。
（詳細動作）
バイポーラトランジスタ１では、ＰウェルＰ１４（ベース）の表面において、Ｎ＋ソースＮ２３（エミッタ）を取り囲むように、このＮ＋ソースＮ２３と離間してＮ＋ソースＮ２４が形成されている。これにより、このＮ＋ソースＮ２４は第２のエミッタとして機能するようになる。以下に、その詳細を説明する。
図５は、バイポーラトランジスタ１の詳細動作を模式的に表すものであり、（Ａ）は電子の動きを示し、（Ｂ）は正孔の動きを示す。この例では、図５に示したように、エミッタ電極ＭＥは接地されるとともに、ベース電極ＭＢには電圧Ｖｂが印加され、これにより、ベース・エミッタ間が順方向バイアスの状態になっている。さらに、コレクタ電極ＭＣには、電圧Ｖｂよりも大きい電圧Ｖｃが印加され、これにより、ベース・コレクタ間が逆方向バイアスの状態になっている。また、ゲート電極ＭＧには、電圧Ｖｂよりも大きい電圧Ｖｇが印加されている。
まず最初に、電子の動きについて説明する。バイポーラトランジスタ１では、図５（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）が多数キャリアである電子ＥＬを放出し、それらの電子ＥＬがＰウェルＰ１４（ベース）に注入される。それと同時に、ＰウェルＰ１４におけるゲート電極ＭＧおよびゲート酸化膜２５のすぐ下の領域にチャネルが形成され、Ｎ＋ソースＮ２３は、このチャネルを介してＮ＋ソースＮ２４に対して電子ＥＬを供給する。すなわち、ゲート電極ＭＧ、ゲート酸化膜２５、およびＰウェルＰ１４におけるゲート酸化膜２５の下の部分はＮ型のＭＯＳ構造を構成しており、ゲート電極ＭＧに電圧Ｖｇが印加されることにより、チャネルが形成される。
図６は、ＭＯＳ構造のエネルギーバンド図を表すものである。ゲート電極ＭＧに電圧Ｖｇを印加することにより、ＰウェルＰ１４におけるゲート酸化膜２５の近傍では、バンドが湾曲し、伝導帯ＣＢでは、この界面近傍に電子ＥＬが集まる。すなわち、ＰウェルＰ１４におけるゲート酸化膜２５の近傍は、十分に高い電圧Ｖｇをゲート電極ＭＧに印加することにより強反転状態となり、電子ＥＬを伝えるためのチャネルが形成される。そして、電子ＥＬは、チャネルが形成されたＰウェルＰ１４における界面近傍を伝って、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４の間を移動することができる。なお、このチャネルは界面近傍に形成されるため、このチャネルからＰウェルＰ１４の内部に向かって電子ＥＬが移動することはない。
このようにして、Ｎ＋ソースＮ２３（エミッタ）は、チャネルを介してＮ＋ソースＮ２４に対して電子ＥＬを供給する。このとき、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４とは、チャネルが形成されて導通し、ほぼ同じ電位となるため、Ｎ＋ソースＮ２５（エミッタ）とＰウェルＰ１４（ベース）との間が順方向バイアスの状態であるのと同様に、Ｎ＋ソースＮ２４とＰウェルＰ１４（ベース）との間も順方向バイアスの状態になる。これにより、バイポーラトランジスタ１では、図５（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ２４もまた電子ＥＬを放出し、ＰウェルＰ１４（ベース）にこの電子ＥＬを注入する。すなわち、Ｎ＋ソースＮ２４は、第２にエミッタとして機能する。
つまり、バイポーラトランジスタ１では、電子ＥＬは、２つの経路によりＰウェルＰ１４（ベース）に注入される。すなわち、第１の経路は、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からＰウェルＰ１４（ベース）へ直接注入される経路である。そして、第２の経路は、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からチャネルを介してＮ＋ソースＮ２４（第２のエミッタ）に供給され、その後にこのＮ＋ソースＮ２４からＰウェルＰ１４（ベース）へ注入される経路である。
ＰウェルＰ１４（ベース）に注入された電子ＥＬの大部分は、ＰウェルＰ１４内を拡散し、ＰウェルＰ１４（ベース）とＮウェルＮ１２（コレクタ）との境界付近に到達した後、ベース・コレクタ間の逆方向バイアスによりＮウェルＮ１２（コレクタ）側に流れる。このようにして、コレクタ電流Ｉｃが生じる。
このように、バイポーラトランジスタ１では、Ｎ＋ソースＮ２３に加えてＮ＋ソースＮ２４を設けるとともに、Ｎ＋ソースＮ２３，Ｎ２４間にＮ型のＭＯＳ構造を設け、Ｎ＋ソースＮ２３，Ｎ２４間を導通させるチャネルを形成したので、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ２４からも電子ＥＬを放出することができ、コレクタ電流Ｉｃを大きくすることができる。
次に、正孔の動きについて説明する。Ｎ＋ソースＮ２３，Ｎ２４からＰウェルＰ１４（ベース）に注入された電子ＥＬの一部は、ＰウェルＰ１４内を拡散する過程において、ＰウェルＰ１４の多数キャリアである正孔ＨＬと再結合する。また、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３（エミッタ）に注入される。この再結合と、ベースからエミッタへの正孔ＨＬの注入により、ベース電流Ｉｂが生じる。
言い換えれば、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２４に向かって流れることはない。その理由は、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ２４（第２のエミッタ）との間のＭＯＳ構造は、Ｎ型のＭＯＳ構造であり、図６に示したように、強反転により形成されたチャネル（Ｎチャネル）は、電子ＥＬを伝えることはできるものの、正孔ＨＬを伝えることはできないからである。このように、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ２４（第２のエミッタ）との間で正孔ＨＬの移動が遮断されるため、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２４を介してＮ＋ソースＮ２３に流れることができず、ＰウェルＰ１４（ベース）から直接Ｎ＋ソースＮ２３に流れるようになる。
このように、バイポーラトランジスタ１では、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４との間にＮ型のＭＯＳ構造を設け、電子ＥＬを伝えるチャネルを形成するようにしたので、このチャネルが正孔ＨＬの移動を遮断するため、ベース電流Ｉｂを小さくすることができる。
以上に説明したように、バイポーラトランジスタ１では、コレクタ電流Ｉｃを大きくすることができる一方、ベース電流Ｉｂを小さく抑えることができる。これにより、式（１）から明らかなように、電流増幅率ｈFEを大きくすることができる。
特に、バイポーラトランジスタ１では、ＰウェルＰ１４の表面の中央付近にＮ＋ソースＮ２３を小さく形成するとともに、そのＮ＋ソースＮ２３を取り囲むように、Ｎ＋ソースＮ２４を形成したので、効果的に電流増幅率ｈFEを大きくすることができる。すなわち、バイポーラトランジスタ１では、このように形成することにより、Ｎ＋ソースＮ２４（第２のエミッタ）とＰウェルＰ１４（ベース）との接合の面積を、Ｎ＋ソースＮ２３（エミッタ）とＰウェルＰ１４（ベース）との接合の面積よりも大きくすることができる。これにより、電子ＥＬが、Ｎ＋ソースＮ２４（第２のエミッタ）とＰウェルＰ１４（ベース）との接合の面積が大きいため、多くの電子ＥＬをＮ＋ソースＮ２４からＰウェルＰ１４に注入することができ、コレクタ電流Ｉｃを大きくすることができる。一方、Ｎ＋ソースＮ２３（エミッタ）とＰウェルＰ１４（ベース）との接合の面積が小さいため、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３へ流れる正孔ＨＬの数を少なくすることができる。このようにして、バイポーラトランジスタ１では、コレクタ電流Ｉｃを大きくする一方で、ベース電流Ｉｂを小さく抑えることができ、電流増幅率ｈFEを大きくすることができる。
次に、バイポーラトランジスタの重要な特性の１つであるアーリー効果について説明する。バイポーラトランジスタでは、ベース電流Ｉｂによってコレクタ電流Ｉｃを制御する際、コレクタ・エミッタ間の電圧Ｖceによってコレクタ電流Ｉｃが変化しないことが望ましい。しかしながら、実際には、電圧Ｖceを大きくすると、アーリー効果によりコレクタ電流Ｉｃが変化してしまう。具体的には、例えば図１において、ＮウェルＮ１２（コレクタ）・Ｎ＋ソースＮ２３（エミッタ）間の電圧Ｖceを大きくすると、ＰウェルＰ１４（ベース）・ＮウェルＮ１２（コレクタ）間に大きい逆方向バイアスが印加される。このとき、この接合領域において、空乏層がＰウェルＰ１４側に広がる。これにより、いわゆるベース幅変調効果が生じて実効ベース幅が狭くなり、その結果、コレクタ電流Ｉｃが増加することとなる。
アーリー効果の指標としては、しばしばアーリー電圧が用いられる。次に、アーリー電圧について説明する。
図７は、バイポーラトランジスタの静特性を表すものである。図７は、いくつかのベース電流Ｉｂを例に、コレクタ電流Ｉｃとコレクタ・エミッタ間の電圧Ｖceとの関係を示している。バイポーラトランジスタでは、電圧Ｖceが所定の電圧以上になると、電圧Ｖceが増すにつれてコレクタ電流Ｉｃがゆっくりと増加するようになる（部分Ｐ）。この部分の特性を電圧Ｖceの低い方向に外挿し、その外挿した線がコレクタ電流Ｉｃ＝０の線（横軸）と交差するときの電圧Ｖceが、（−ＶＡ）である。ここで、ＶＡはアーリー電圧である。アーリー電圧ＶＡは、次式によって表すことができる。
ＶＡ＝−（Ｖce1×Ｉc2−Ｖce2×Ｉc1）／（Ｉc2−Ｉc1） ・・・（２）
ここで、Ｉc１は、図７に示したように、あるベース電流における、コレクタ・エミッタ間の電圧が電圧Ｖce1であるときのコレクタ電流であり、Ｉc2は、同じベース電流における、コレクタ・エミッタ間の電圧が電圧Ｖce2であるときのコレクタ電流である。このアーリー電圧ＶＡは、高いほど望ましいものである。すなわち、図７に示したように、アーリー電圧ＶＡが高いほど、部分Ｐの傾斜は少なくなり、電圧Ｖceによってコレクタ電流Ｉｃが変化しにくくなる。
一般に、電流増幅率ｈFEとアーリー電圧ＶＡとは相関がある。具体的には、例えば、アーリー電圧ＶＡを高くするために、例えば不純物プロファイルを変更してベース側に空乏層が広がらないようにすると、ベース幅が広くなる。これにより、ベースにおける電子ＥＬと正孔ＨＬの再結合が生じやすくなり、ベース電流Ｉｂが増加してしまうため、電流増幅率ｈFEが低下する。
バイポーラトランジスタ１では、この関係を用いることにより、高い電流増幅率ｈFEと高いアーリー電圧ＶＡを両立させることができる。すなわち、図１などに示す構成にしたことにより得られた高い電流増幅率ｈFEの一部を、アーリー電圧ＶＡを高めるために利用することができる。具体的には、例えば、ＰウェルＰ１４（ベース）における不純物プロファイルを変更することにより、電流増幅率ｈFEを若干減少させつつ、アーリー電圧ＶＡを高めることができる。
言い換えれば、本発明に係るバイポーラトランジスタ１は、電流増幅率ｈFEとアーリー電圧ＶＡの積を大きくすることができるものである。すなわち、一般に、電流増幅率ｈFEとアーリー電圧ＶＡには、上述したような相関があるため、例えば不純物プロファイルを変更するなどしても、これらの積であるｈFE・ＶＡ積を大きくしにくい。一方、バイポーラトランジスタ１では、図１などに示す構成にしたことにより、アーリー電圧ＶＡを維持したまま電流増幅率ｈFEを高くすることができる。そして、この高くした電流増幅率ｈFEを、アーリー電圧ＶＡを高めるために使用することができる。このように、バイポーラトランジスタ１では、ｈFE・ＶＡ積自体を大きくすることができる。
また、バイポーラトランジスタ１は、この例のように、通常のＣＭＯＳ製造工程を用い、バイポーラトランジスタとＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ８およびＰＭＯＳトランジスタ９）を同じチップ上に形成する場合に、特に効果的である。すなわち、このような場合には、ＭＯＳトランジスタが寄生バイポーラ効果などにより誤動作しないようにするために、しばしば不純物プロファイルが調整される。この場合のプロセス条件は、バイポーラトランジスタにとっては必ずしも最適な条件ではないため、例えば、ｈFE・ＶＡ積を大きくできない場合がある。このような場合でも、バイポーラトランジスタ１は、図１などに示す構成にすることにより、ＭＯＳトランジスタによる影響を抑えつつ、ｈFE・ＶＡ積を大きくすることができる。
（比較例）
次に、比較例に係るバイポーラトランジスタ１Ｒについて説明するとともに、比較例と対比して本実施の形態の効果を説明する。バイポーラトランジスタ１Ｒは、一般的な縦型のＮＰＮトランジスタである。
図８は、本比較例に係るバイポーラトランジスタ１Ｒの断面構成を表すものである。バイポーラトランジスタ１Ｒは、本実施の形態に係るバイポーラトランジスタ１（図１）から、Ｎ＋ソースＮ２４、ゲート電極ＭＧ、ゲート酸化膜２５を省いたものである。
図９は、バイポーラトランジスタ１Ｒの詳細動作を模式的に表すものであり、（Ａ）は電子の動きを示し、（Ｂ）は正孔の動きを示す。コレクタ、ベース、エミッタの各バイアス条件は、本実施の形態に係るバイポーラトランジスタ１の場合（図４）と同様である。
本比較例に係るバイポーラトランジスタ１Ｒでは、図９（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）は多数キャリアである電子を放出し、それらの電子がＰウェルＰ１４（ベース）に注入される。ＰウェルＰ１４（ベース）に注入された電子の大部分は、ＰウェルＰ１４内を拡散し、ＰウェルＰ１４（ベース）とＮウェルＮ１２（コレクタ）との境界付近に到達した後、ベース・コレクタ間の逆方向バイアスによりＮウェルＮ１２（コレクタ）側に移動する。このようにして、コレクタ電流Ｉｃが生じる。このとき、電子ＥＬは、Ｎ＋ソースＮ２３のみから放出されるため、コレクタ電流Ｉｃは、それに応じて小さいものとなってしまう。
一方、本実施の形態に係るバイポーラトランジスタ１では、Ｎ＋ソースＮ２３に加えてＮ＋ソースＮ２４を設けるとともに、Ｎ＋ソースＮ２３，Ｎ２４間にＮ型のＭＯＳ構造を設け、Ｎ＋ソースＮ２３，Ｎ２４間で電子ＥＬを伝えるチャネルを形成した。これにより、図５（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ２４（第２のエミッタ）もまた電子ＥＬを放出することにより、コレクタ電流Ｉｃを大きくしつつ、図５（Ｂ）に示したように、正孔ＨＬがＰウェルＰ１４からＮ＋ソースＮ２３にのみ流れることにより、ベース電流Ｉｂを小さく抑えることができる。このようにして、バイポーラトランジスタ１では、電流増幅率ｈFEを高くすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
図１０は、電流増幅率ｈFEとアーリー電圧ＶＡの特性例を表すものである。図１０において、実線で示した特性は、本実施の形態に係るバイポーラトランジスタ１の特性例を示し、破線で示した特性は、本比較例に係るバイポーラトランジスタ１Ｒの特性例を示す。この例では、本実施の形態に係るバイポーラトランジスタ１におけるｈFE・ＶＡ積は、本比較例に係るバイポーラトランジスタ１ＲにおけるｈFE・ＶＡ積に比べ、約３倍に高めることができる。
このように、バイポーラトランジスタ１では、図１などに示したような構成にすることにより、電流増幅率ｈFEを高くすることができ、ｈFE・ＶＡ積自体を大きくすることができる。これにより、電流増幅率ｈFEとアーリー電圧ＶＡとの間で、特性の配分の自由度を高めることができる。
［効果］
以上のように本実施の形態では、Ｎ＋ソースＮ２４を設けるようにしたので、このＮ＋ソースＮ２４が第２のエミッタとして機能することによりコレクタ電流Ｉｃを大きくすることができ、電流増幅率を高くすることできる。
また、本実施の形態では、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４との間にＮ型のＭＯＳ構造を設けるようにしたので、電子を効率的に伝えるとともに、正孔を遮断することができ、電流増幅率を高くすることできる。
また、本実施の形態では、Ｎ＋ソースＮ２３を取り囲むように、Ｎ＋ソースＮ２４を形成したので、効果的に電流増幅率を大きくすることができる。
また、本実施の形態では、このような構成により電流増幅率を高くしたので、電流増幅率とアーリー電圧の積自体を大きくすることができ、高い電流増幅率と高いアーリー電圧とを両立することができる。
また、本実施の形態では、不純物プロファイルの変更ではなく、このような構成により電流増幅率とアーリー電圧の積自体を大きくしたので、バイポーラトランジスタとＭＯＳトランジスタを同じチップ上に形成する場合でも、ＭＯＳトランジスタの製造工程による影響を抑えつつ、電流増幅率とアーリー電圧の積自体を大きくすることができる。
［変形例１−１］
上記実施の形態では、第２のエミッタとして機能するＮ＋ソースＮ２４を設けたが、これに限定されるものではなく、このＮ＋ソースＮ２４を取り囲むように、さらに別のＮ＋ソースを設けてもよい。以下に、その一例について詳細に説明する。
図１１，１２は、本変形例に係るバイポーラトランジスタ１Ｂの一構成例を表すものであり、図１１は断面構成を示し、図１２は平面構成を示す。図１１は、図１２におけるＸＩ−ＸＩ矢視方向の断面構成を示すものである。バイポーラトランジスタ１Ｂは、Ｎ型拡散層であるＮ＋ソースＮ２６を備えている。Ｎ＋ソースＮ２６は、ＰウェルＰ１４の表面において、Ｎ＋ソースＮ２３を取り囲むＮ＋ソースＮ２４のさらに外側に、Ｎ＋ソースＮ２４を取り囲むように離間して形成されている。このＮ＋ソースＮ２６は、Ｎ＋ソースＮ２１，Ｎ２３，Ｎ２４と同じ工程によって同時に形成されるものである。ＰウェルＰ１４における、Ｎ＋ソースＮ２４とＮ＋ソースＮ２６の間の領域の表面上には、ゲート酸化膜２７およびゲート電極ＭＧ２がこの順に形成されている。ゲート電極ＭＧ２は、図示していないが、ゲート電極ＭＧと接続され、例えば、電源電圧などの高い電圧が印加される。このＮ＋ソースＮ２６は、第３のエミッタとして機能するものである。具体的には、ゲート電極ＭＧ２、ゲート酸化膜２７、およびＰウェルＰ１４におけるゲート酸化膜２７の下の部分がＮ型のＭＯＳ構造を構成しており、Ｎ＋ソースＮ２４とＮ＋ソースＮ２６との間を導通させる役割を果たすことにより、Ｎ＋ソースＮ２４からＮ＋ソースＮ２６に電子が供給され、その結果、Ｎ＋ソースＮ２６が第３のエミッタとして機能する。
この構成により、電子ＥＬは、３つの経路によりＰウェルＰ１４（ベース）に注入される。すなわち、第１の経路は、従来のバイポーラトランジスタ１Ｒと同様に、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からＰウェルＰ１４（ベース）へ直接注入される経路である。第２の経路は、上記第１の実施の形態に係るバイポーラトランジスタ１と同様に、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からチャネルを介してＮ＋ソースＮ２４（第２のエミッタ）に供給され、その後にこのＮ＋ソースＮ２４からＰウェルＰ１４（ベース）に注入される経路である。そして第３の経路は、電子ＥＬが、このＮ＋ソースＮ２４（第２のエミッタ）からさらにチャネルを介してＮ＋ソースＮ２６（第３のエミッタ）に供給され、その後にこのＮ＋ソースＮ２６からＰウェルＰ１４（ベース）に注入される経路である。
一方、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ２４（第２のエミッタ）との間、およびＮ＋ソースＮ２４（第２のエミッタ）とＮ＋ソースＮ２６（第３のエミッタ）との間で正孔ＨＬの移動が遮断されるため、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２４を介してＮ＋ソースＮ２３に流れることができず、また、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２６およびＮ＋ソースＮ２４を介してＮ＋ソースＮ２３に流れることができず、ＰウェルＰ１４（ベース）から直接Ｎ＋ソースＮ２３に流れるようになる。
これにより、バイポーラトランジスタ１Ｂでは、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ２４（第２のエミッタ）およびＮ＋ソースＮ２６（第３のエミッタ）もまた電子ＥＬを放出することにより、コレクタ電流Ｉｃを大きくしつつ、正孔ＨＬはＰウェルＰ１４からＮ＋ソースＮ２３にのみ流れることにより、ベース電流Ｉｂを小さく抑えることができる。このようにして、バイポーラトランジスタ１Ｂでは、電流増幅率ｈFEを高くすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
なお、この例では、Ｎ＋ソースＮ２４を取り囲むようにＮ＋ソースを１つだけ設けたが、これに限定されるものではなく、Ｎ＋ソースＮ２４を取り囲むように複数のＮ＋ソースを設けてもよい。
［変形例１−２］
上記実施の形態では、バイポーラトランジスタ１はＮＰＮトランジスタとしたが、これに限定されるものではなく、これに代えて、例えば、ＰＮＰトランジスタであってもよい。
［変形例１−３］
上記実施の形態では、バイポーラトランジスタ１を、通常のＣＭＯＳ製造工程を用い、専用の工程の追加を行うことなく形成したが、これに限定されるものではない。例えば、通常のＣＭＯＳ製造工程に専用工程を追加し、例えば、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４とを、異なる不純物プロファイルにより別々の工程により形成してもよいし、例えばベースやコレクタにおける不純物プロファイルをより最適なものに変更してもよい。また、ＭＯＳトランジスタとともに形成することに限定されるものではなく、例えば、バイポーラトランジスタの製造用に最適化されたバイポーラ製造工程を用いて形成するバイポーラトランジスタにも適用することができる。
＜２．第２の実施の形態＞
次に、第２の実施の形態に係るバイポーラトランジスタ２について説明する。本実施の形態は、ＭＯＳ構造を用いずに、第２のエミッタを構成したものである。なお、上記第１の実施の形態に係るバイポーラトランジスタ１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１３は、本実施の形態に係るバイポーラトランジスタ２の断面構成の一例を表すものである。バイポーラトランジスタ２は、Ｎ型拡散層であるＮ＋ソースＮ３１を備えている。Ｎ＋ソースＮ３１は、ＰウェルＰ１４の表面において、Ｎ＋ソースＮ２３を取り囲むように離間して形成されている。Ｎ＋ソースＮ３１は、Ｎ＋ソースＮ２１，Ｎ２３と同じ工程によって同時に形成されるものである。Ｎ＋ソースＮ３１とＮ＋ソースＮ２３との間隔、言い換えれば、ＰウェルＰ１４のうちのＮ＋ソースＮ３１とＮ＋ソースＮ２３とに挟まれた部分の幅は、後述するように、Ｎ＋ソースＮ２３からＰウェルＰ１４に注入される電子のＰウェルＰ１４における拡散長よりも短くなっている。これにより、Ｎ＋ソースＮ３１は、後述するように、第２のエミッタとして機能する。すなわち、上記第１の実施の形態に係るバイポーラトランジスタ１では、ＭＯＳ構造を設け、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４との間にチャネルを形成することにより、Ｎ＋ソースＮ２４が第２のエミッタとして機能するようにしたが、本実施の形態に係るバイポーラトランジスタ２では、Ｎ＋ソースＮ３１とＮ＋ソースＮ２３との間隔を電子の拡散長よりも短い距離にすることにより、Ｎ＋ソースＮ３１が第２のエミッタとして機能するようにしている。
なお、上記第１の実施の形態に係るバイポーラトランジスタ１と同様に、Ｎ＋ソースＮ３１（第２のエミッタ）の上にはフィールド酸化膜１７が形成され、Ｎ＋ソースＮ３１は、電極と直接的に接続しないようになっている。
図１４は、バイポーラトランジスタ２の詳細動作を模式的に表すものであり、（Ａ）は電子の動きを示し、（Ｂ）は正孔の動きを示す。
まず最初に、電子の動きについて説明する。バイポーラトランジスタ２では、図１４（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）は、多数キャリアである電子ＥＬを放出し、それらの電子がＰウェルＰ１４（ベース）に注入される。ＰウェルＰ１４（ベース）に注入された電子ＥＬのうちの一部は、Ｎ＋ソースＮ３１の方向に拡散し、その拡散長よりも短い距離に配置されたＮ＋ソースＮ３１に到達する。このようにして、Ｎ＋ソースＮ３１は、Ｎ＋ソースＮ２３（エミッタ）と導通し、Ｎ＋ソースＮ３１にエミッタの電位が伝わるため、Ｎ＋ソースＮ２３（エミッタ）とＰウェルＰ１４（ベース）との間が順方向バイアスの状態であるのと同様に、Ｎ＋ソースＮ３１とＰウェルＰ１４（ベース）との間も順方向バイアスの状態になる。これにより、バイポーラトランジスタ２では、図１４（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ３１からも電子ＥＬが放出され、ＰウェルＰ１４（ベース）に注入される。すなわち、Ｎ＋ソースＮ３１は、第２のエミッタとして機能する。
ＰウェルＰ１４（ベース）に注入された電子ＥＬの大部分は、上記第１の実施の形態などの場合と同様に、ＰウェルＰ１４内を拡散し、ＰウェルＰ１４（ベース）とＮウェルＮ１２（コレクタ）との境界付近に到達した後、ベース・コレクタ間の逆方向バイアスによりＮウェルＮ１２（コレクタ）側に移動する。このようにして、コレクタ電流Ｉｃが生じる。
このように、バイポーラトランジスタ２では、Ｎ＋ソースＮ２３に加え、Ｎ＋ソースＮ２３から電子の拡散長よりも短い距離にＮ＋ソースＮ３１を設けたので、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ３１からも電子ＥＬを放出することができ、コレクタ電流Ｉｃを大きくすることができる。
次に、正孔の動きについて説明する。Ｎ＋ソースＮ２３，Ｎ３１からＰウェルＰ１４（ベース）に注入された電子ＥＬの一部は、ＰウェルＰ１４内を拡散する過程において、ＰウェルＰ１４の多数キャリアである正孔ＨＬと再結合する。また、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３，Ｎ３１に注入される。この再結合と、ベースからエミッタへの正孔ＨＬの注入により、ベース電流Ｉｂが生じる。その際、正孔ＨＬの一部は、図１４（Ｂ）に示したように、ＰウェルＰ１４（ベース）からＮ＋ソースＮ３１に向かって移動し、その後Ｎ＋ソースＮ２３に流れるものの、正孔ＨＬの大部分は、図１４（Ｂ）に示したように、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３（エミッタ）に向かって流れる。これは、Ｎ＋ソースＮ３１は、Ｎ＋ソースＮ２３のように電極（エミッタ電極ＭＥ）に接続されておらず、Ｎ＋ソースＮ２３を介してエミッタ電極ＭＥに接続されているためである。言い換えれば、Ｎ＋ソースＮ３１とＮ＋ソースＮ２３とが、電子ＥＬの拡散により電気的に接続され、正孔ＨＬにとっては、高いインピーダンスを介して接続されるためである。このように、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ３１（第２のエミッタ）との間で正孔ＨＬの移動が抑制されるため、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ３１を介してＮ＋ソースＮ２３に流れることが抑制され、その大部分がＰウェルＰ１４（ベース）から直接Ｎ＋ソースＮ２３に流れるようになり、これによりベース電流Ｉｂを小さく抑えることができる。
上述したように、バイポーラトランジスタ２では、コレクタ電流Ｉｃを大きくすることができるとともに、ベース電流Ｉｂを小さく抑えることができる。これにより、式（１）から明らかなように、電流増幅率ｈFEを大きくすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
以上のように本実施の形態では、Ｎ＋ソースＮ２３から、電子の拡散長よりも短い距離にＮ＋ソースＮ３１を設けるようにしたので、このＮ＋ソースＮ３１が第２のエミッタとして機能することによりコレクタ電流Ｉｃを大きくすることができ、電流増幅率を高くすることできる。
また、本実施の形態では、Ｎ＋ソースＮ２３とＮ＋ソースＮ３１との間隔を、電子の拡散長よりも短くしたので、電子を効率的に伝えるとともに、正孔の移動を制限することができ、電流増幅率を高くすることできる。
また、本実施の形態では、Ｎ＋ソースＮ２３から、電子の拡散長よりも短い距離にＮ＋ソースＮ３１を設け、外部から電圧を印加することなくＮ＋ソースＮ３１が第２のエミッタとして機能するようにしたので、簡易な構成で、電流増幅率を高めることができる。
また、本実施の形態では、Ｎ＋ソースＮ２３を取り囲むように、Ｎ＋ソースＮ３１を形成したので、上記第１の実施の形態の場合と同様に、効果的に電流増幅率を大きくすることができる。
また、本実施の形態では、このような構成により電流増幅率を高くしたので、電流増幅率とアーリー電圧の積自体を大きくすることができ、高い電流増幅率と高いアーリー電圧とを両立することができる。
また、本実施の形態では、不純物プロファイルの変更ではなく、このような構成により電流増幅率とアーリー電圧の積自体を大きくしたので、バイポーラトランジスタとＭＯＳトランジスタを同じチップ上に形成する場合でも、ＭＯＳトランジスタによる影響を抑えつつ、電流増幅率とアーリー電圧の積自体を大きくすることができる。
［変形例２−１］
例えば、本実施の形態に、上記第１の実施の形態の変形例１−１〜１−３を適用してもよい。以下に、一例として、本実施の形態に変形例１−１を適用した場合について説明する。
図１５は、本変形例に係るバイポーラトランジスタ２Ｂの断面構成の一例を表すものである。バイポーラトランジスタ２Ｂは、Ｎ型拡散層であるＮ＋ソースＮ３２を備えている。Ｎ＋ソースＮ３２は、ＰウェルＰ１４の表面において、Ｎ＋ソースＮ２３を取り囲むＮ＋ソースＮ３１のさらに外側に、Ｎ＋ソースＮ３１を取り囲むように離間して形成されている。このＮ＋ソースＮ３２は、この例では、Ｎ＋ソースＮ２１，Ｎ２３，Ｎ３１と同じ工程によって同時に形成されるものである。Ｎ＋ソースＮ３１とＮ＋ソースＮ３２との間隔は、電子のＰウェルＰ１４における拡散長よりも短くなっている。これにより、このＮ＋ソースＮ３２は、第３のエミッタとして機能する。
これにより、バイポーラトランジスタ２Ｂでは、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ３１（第２のエミッタ）およびＮ＋ソースＮ３２（第３のエミッタ）からも電子ＥＬを放出することにより、コレクタ電流Ｉｃを大きくしつつ、大部分の正孔ＨＬがＰウェルＰ１４からＮ＋ソースＮ２３に直接流れることにより、ベース電流Ｉｂを小さく抑えることができる。このようにして、バイポーラトランジスタ２Ｂでは、電流増幅率ｈFEを高くすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
＜３．第３の実施の形態＞
次に、第３の実施の形態に係るバイポーラトランジスタ３について説明する。本実施の形態は、第１の実施の形態に係るバイポーラトランジスタ１において、第２のエミッタとして機能するＮ＋ソースＮ２４のさらに外側に、第２の実施の形態に係るＮ＋ソースを設けたものである。なお、上記第１および第２の実施の形態に係るバイポーラトランジスタ１，２と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図１６は、本実施の形態に係るバイポーラトランジスタ３の断面構成の一例を表すものである。バイポーラトランジスタ３は、Ｎ型拡散層であるＮ＋ソースＮ３３を備えている。Ｎ＋ソースＮ３３は、ＰウェルＰ１４の表面において、Ｎ＋ソースＮ２４（第２のエミッタ）を取り囲むように離間して形成されている。Ｎ＋ソースＮ３３は、この例では、Ｎ＋ソースＮ２１，Ｎ２３，Ｎ２４と同じ工程によって同時に形成されるものである。Ｎ＋ソースＮ３３とＮ＋ソースＮ２４との間隔は、後述するように、Ｎ＋ソースＮ２４からＰウェルＰ１４に注入される電子のＰウェルＰ１４における拡散長よりも短くなっている。これにより、Ｎ＋ソースＮ３３は、後述するように、第３のエミッタとして機能する。
なお、上記第２の実施の形態に係るバイポーラトランジスタ２と同様に、Ｎ＋ソースＮ３３（第３のエミッタ）の上にはフィールド酸化膜１７が形成され、Ｎ＋ソースＮ３３は、電極と直接的に接続しないようになっている。
図１７は、バイポーラトランジスタ３の詳細動作を模式的に表すものであり、（Ａ）は電子の動きを示し、（Ｂ）は正孔の動きを示す。
まず最初に、電子の動きについて説明する。バイポーラトランジスタ３では、図１７（Ａ）に示したように、Ｎ＋ソースＮ２３（エミッタ）は、多数キャリアである電子ＥＬを放出し、その電子ＥＬが、ＰウェルＰ１４（ベース）に注入される。それと同時に、上記第１の実施の形態に係るバイポーラトランジスタ１と同様に、ＰウェルＰ１４におけるゲート電極ＭＧおよびゲート酸化膜２５のすぐ下の領域にチャネルが形成され、Ｎ＋ソースＮ２４とＮ＋ソースＮ２３とが導通する。そして、Ｎ＋ソースＮ２３は、このチャネルを介してＮ＋ソースＮ２４に対して電子ＥＬを供給し、その電子ＥＬがこのＮ＋ソースＮ２４からＰウェルＰ１４（ベース）に注入される。すなわち、Ｎ＋ソースＮ２４は、第２のエミッタとして機能する。さらに、Ｎ＋ソースＮ２４（第２のエミッタ）からＰウェルＰ１４（ベース）に注入された電子ＥＬのうちの一部は、上記第２の実施の形態に係るバイポーラトランジスタ２と同様に、Ｎ＋ソースＮ３３の方向に拡散し、その拡散長よりも短い距離に配置されたＮ＋ソースＮ３３に到達することにより、Ｎ＋ソースＮ３３とＮ＋ソースＮ２４（第２のエミッタ）とが導通する。このようにして、Ｎ＋ソースＮ２４は、Ｎ＋ソースＮ３３に対して電子ＥＬを供給し、その電子ＥＬがこのＮ＋ソースＮ３３からＰウェルＰ１４（ベース）に注入される。すなわち、Ｎ＋ソースＮ３３は、第３のエミッタとして機能する。
つまり、バイポーラトランジスタ３では、電子ＥＬは、３つの経路によりＰウェルＰ１４（ベース）に注入される。すなわち、第１の経路は、従来のバイポーラトランジスタ１Ｒと同様に、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からＰウェルＰ１４（ベース）へ直接注入される経路である。第２の経路は、上記第１の実施の形態に係るバイポーラトランジスタ１と同様に、電子ＥＬが、Ｎ＋ソースＮ２３（エミッタ）からチャネルを介してＮ＋ソースＮ２４（第２のエミッタ）に供給され、その後にこのＮ＋ソースＮ２４からＰウェルＰ１４（ベース）に注入される経路である。そして第３の経路は、電子ＥＬが、このＮ＋ソースＮ２４（第２のエミッタ）からＮ＋ソースＮ３３（第３のエミッタ）に供給され、その後にこのＮ＋ソースＮ３３からＰウェルＰ１４（ベース）に注入される経路である。
ＰウェルＰ１４（ベース）に注入された電子ＥＬの大部分は、上記第１の実施の形態などの場合と同様に、ＰウェルＰ１４内を拡散し、ＰウェルＰ１４（ベース）とＮウェルＮ１２（コレクタ）との境界付近に到達した後、ベース・コレクタ間の逆方向バイアスによりＮウェルＮ１２（コレクタ）側に移動する。このようにして、コレクタ電流Ｉｃが生じる。
このように、バイポーラトランジスタ２では、Ｎ＋ソースＮ２３に加え、Ｎ＋ソースＮ２４，Ｎ３３を設けたので、Ｎ＋ソースＮ２３（エミッタ）だけでなく、Ｎ＋ソースＮ３１からも電子ＥＬを放出することができ、コレクタ電流Ｉｃを大きくすることができる。
次に、正孔の動きについて説明する。Ｎ＋ソースＮ２３，Ｎ２４，Ｎ３３からＰウェルＰ１４（ベース）に注入された電子ＥＬの一部は、ＰウェルＰ１４内を拡散する過程において、ＰウェルＰ１４の多数キャリアである正孔ＨＬと再結合する。また、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３（エミッタ）に注入される。この再結合と、ベースからエミッタへの正孔ＨＬの注入により、ベース電流Ｉｂが生じる。その際、正孔ＨＬは、図１７（Ｂ）に示したように、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３（エミッタ）にのみ向かって流れ、Ｎ＋ソースＮ２４（第２のエミッタ）やＮ＋ソースＮ３３（第３のエミッタ）に向かって流れることはない。すなわち、第１の実施の形態の場合と同様に、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ２４（第２のエミッタ）との間のＭＯＳ構造は、Ｎ型のＭＯＳ構造であり、電子ＥＬを伝えることはできるものの、正孔ＨＬを伝えることはできない。これにより、Ｎ＋ソースＮ２３（エミッタ）とＮ＋ソースＮ２４（第２のエミッタ）およびＮ＋ソースＮ３３（第３のエミッタ）との間で正孔ＨＬの移動が遮断されるため、正孔ＨＬは、ＰウェルＰ１４（ベース）からＮ＋ソースＮ２３（エミッタ）にのみ向かって流れることとなり、ベース電流Ｉｂを小さく抑えることができる。
上述したように、バイポーラトランジスタ３では、コレクタ電流Ｉｃを大きくすることができるとともに、ベース電流Ｉｂを小さく抑えることができる。これにより、式（１）から明らかなように、電流増幅率ｈFEを大きくすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
以上のように本実施の形態では、Ｎ＋ソースＮ２４から、電子の拡散長よりも短い距離にＮ＋ソースＮ３３を設けるようにしたので、このＮ＋ソースＮ３３が第３のエミッタとして機能することによりコレクタ電流Ｉｃを大きくすることができ、電流増幅率を高くすることできる。
また、本実施の形態では、Ｎ＋ソースＮ２３とＮ＋ソースＮ２４との間にのみＭＯＳ構造を設けるようにしたので、より簡易な構造を実現することができる。
その他の効果は、上記第１の実施の形態の場合と同様である。
［変形例３−１］
上記実施の形態では、第１の実施の形態に係るバイポーラトランジスタ１において、第２のエミッタとして機能するＮ＋ソースＮ２４のさらに外側に、第２の実施の形態に係るＮ＋ソースを設けたが、これに限定されるものではない。例えば、これに代えて、第２の実施の形態に係るバイポーラトランジスタ２において、第２のエミッタとして機能するＮ＋ソースＮ３１のさらに外側に、第１の実施の形態に係るゲート酸化膜２５、ゲート電極ＭＧ、Ｎ＋ソースＮ２４を設けてもよい。
［変形例３−２］
例えば、本実施の形態に、上記第１の実施の形態の変形例１−１〜１−３を適用してもよい。
以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、第２のエミッタとして機能するＮ＋ソースを矩形状に形成したが、これに限定されるものではなく、これに代えて、例えば、多角形状に形成してもよいし、円状に形成してもよい。
また、例えば、上記各実施の形態では、エミッタとして機能するＮ＋ソースＮ２３を、基板面内において全方向から取り囲むように、第２のエミッタとして機能するＮ＋ソースを形成したが、これに限定されるものではなく、これに代えて、例えば、３方向から取り囲むように、このＮ＋ソースを形成してもよい。
また、例えば、上記の各実施の形態では、エミッタとして機能するＮ＋ソースＮ２３を取り囲むように、第２のエミッタとして機能するＮ＋ソースを形成したが、これに限定されるものではなく、これに代えて、例えば、第２のエミッタとして機能するＮ＋ソースを、一方向に延伸するように形成してもよい。以下に、第１の実施の形態に係るバイポーラトランジスタ１に対して本変形例を適用した場合の一例について詳細に説明する。
図１８は、本変形例に係るバイポーラトランジスタ１Ｃの平面構成の一例を表すものである。図１８におけるＩ２−Ｉ２矢視方向の断面構成は、図１に示したものと同様である。バイポーラトランジスタ１Ｃでは、図１８に示したように、ＰウェルＰ１４の表面において、第２のエミッタとして機能するＮ＋ソースＮ２４、Ｐ＋ソースＰ２２、Ｎ＋ソースＮ２１などが、図１８の上下方向に延伸するように２本ずつ形成される。これらは、ＰウェルＰ１４の表面の中央付近に形成されたＮ＋ソースＮ２３を挟んで、図１８の左右にそれぞれ１つずつ配置される。具体的には、２つのＮ＋ソースＮ２４が、ＰウェルＰ１４の表面の中央付近に形成されたＮ＋ソースＮ２３を挟むように、このＮ＋ソースＮ２３の左右に配置される。そして、２つのＰ＋ソースＰ２２が、これらの２本のＮ＋ソースＮ２４などを挟むように配置され、さらに、２つのＮ＋ソースＮ２１が、これらの２本のＰ＋ソースＰ２２をさらに挟むように配置される。Ｎ＋ソースＮ２３と、その両側に形成されたＮ＋ソースＮ２４の間の領域には、ゲート電極ＭＧ等が形成されている。また、この例では、Ｎ＋ソースＮ２４、Ｐ＋ソースＰ２２、Ｎ＋ソースＮ２１は、その延伸方向の長さが、Ｎ＋ソースＮ２３の同方向の長さよりも長くなるように形成されている。
この構成により、バイポーラトランジスタ１Ｃでは、上記実施の形態に係るバイポーラトランジスタ１と同様に、電流増幅率ｈFEを高くすることができ、ｈFE・ＶＡ積自体を大きくすることができる。
また、例えば、上記の各実施の形態では、バイポーラトランジスタは、縦型のトランジスタとしたが、これに限定されるものではなく、これに代えて、例えば、横型のトランジスタにしてもよい。
なお、本技術は以下のような構成とすることができる。
（１）基板の表面に形成された第１導電型のベースと、
前記ベースの表面に形成された第２導電型のエミッタと、
前記ベースの表面において前記エミッタと離間して配置され、前記エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアを前記ベースへ注入する、第２導電型のドープ領域と、
前記ベースを挟んで、前記エミッタおよび前記ドープ領域の反対側に形成された、第２導電型のコレクタと
を備えた半導体デバイス。
（２）前記エミッタと前記ドープ領域の間のベースの表面上に、絶縁膜を介して形成されたゲート電極を備えた
前記（１）に記載の半導体デバイス。
（３）前記エミッタと前記ドープ領域の間のベースの表面には、動作時において、前記第１の種類のキャリアを伝えるチャネルが形成される
前記（２）に記載の半導体デバイス。
（４）前記エミッタと前記ドープ領域との間隔は、前記ベースにおける前記第１の種類のキャリアの拡散長よりも短い
前記（１）に記載の半導体デバイス。
（５）前記エミッタと前記ドープ領域とは、深さ方向に同じ不純物プロファイルを有する
前記（１）から（４）のいずれかに記載の半導体デバイス。
（６）前記ドープ領域は、前記ベースの表面において、前記エミッタを取り囲むように形成されている
前記（１）から（５）のいずれかに記載の半導体デバイス。
（７）前記ドープ領域は、一方向に延伸するように形成されるとともに、前記エミッタを挟んで２列に配置された
前記（１）から（５）のいずれかに記載の半導体デバイス。
（８）前記ドープ領域の長辺は、前記エミッタの長辺よりも長い
前記（７）に記載の半導体デバイス。
（９）前記ベースの表面において、前記ドープ領域を挟んで前記エミッタの反対側に、前記ドープ領域と離間して配置され、前記ドープ領域から前記第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアを前記ベースへ注入する、第２導電型の他のドープ領域をさらに備えた
前記（１）から（８）のいずれかに記載の半導体デバイス。
（１０）前記ドープ領域と前記他のドープ領域との間隔は、前記ベースにおける前記第１の種類のキャリアの拡散長よりも短い
前記（９）に記載の半導体デバイス。
（１１）前記コレクタは、基板の内部における前記ベースの下に形成された
前記（１）から（１０）のいずれかに記載の半導体デバイス。
（１２）前記ドープ領域の表面は、絶縁膜により覆われている
前記（１）から（１１）のいずれかに記載の半導体デバイス。
（１３）前記第１の種類のキャリアは、前記エミッタおよび前記ドープ領域における多数キャリアである
前記（１）から（１２）のいずれかに記載の半導体デバイス。
１，１Ｂ，１Ｃ，２，２Ｂ，３…バイポーラトランジスタ、８…ＮＭＯＳトランジスタ、９…ＰＭＯＳトランジスタ、１６…酸化膜、１７…フィールド酸化膜、２５，２７，８６，９６…ゲート酸化膜、ＣＢ…伝導帯、ＥＬ…電子、ＨＬ…正孔、ｈFE…電流増幅率、ＭＢ…ベース電極、ＭＣ…コレクタ電極、ＭＤＰ，ＭＤＮ…ドレイン電極、ＭＥ…エミッタ電極、ＭＧＰ，ＭＧＮ…ゲート電極、ＭＳＰ，ＭＳＮ…ソース電極、Ｎ１２，Ｎ１５，Ｎ９３…Ｎウェル、Ｎ２１，Ｎ２３，Ｎ２４，Ｎ２６，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ８４，Ｎ８５…Ｎ＋ソース、Ｐ１１…Ｐ型基板、Ｐ１３，Ｐ１４，Ｐ８２…Ｐウェル、Ｐ２２，Ｐ９４，Ｐ９５…Ｐ＋ソース、ＶＡ…アーリー電圧、ＶＢ…価電子帯、Ｖｂ，Ｖｃ，Ｖｇ…電圧。

Claims (10)

  1. 基板の表面に形成された第１導電型のベースと、
    前記ベースの表面に形成された第２導電型のエミッタと、
    前記ベースの表面において前記エミッタと離間して配置され、前記エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアを前記ベースへ注入する、第２導電型のドープ領域と、
    前記ベースを挟んで、前記エミッタおよび前記ドープ領域の反対側に形成された、第２導電型のコレクタと
    を備え、
    前記エミッタと前記ドープ領域との間隔は、前記ベースにおける前記第１の種類のキャリアの拡散長よりも短い
    半導体デバイス。
  2. 前記エミッタと前記ドープ領域とは、深さ方向に同じ不純物プロファイルを有する
    請求項１に記載の半導体デバイス。
  3. 前記ドープ領域は、前記ベースの表面において、前記エミッタを取り囲むように形成されている
    請求項１または請求項２に記載の半導体デバイス。
  4. 前記ドープ領域は、一方向に延伸するように形成されるとともに、前記エミッタを挟んで２列に配置された
    請求項１または請求項２に記載の半導体デバイス。
  5. 前記ドープ領域の長辺は、前記エミッタの長辺よりも長い
    請求項４に記載の半導体デバイス。
  6. 前記ベースの表面において、前記ドープ領域を挟んで前記エミッタの反対側に、前記ドープ領域と離間して配置され、前記ドープ領域から前記第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアを前記ベースへ注入する、第２導電型の他のドープ領域をさらに備えた
    請求項１から請求項５のいずれか一項に記載の半導体デバイス。
  7. 前記ドープ領域と前記他のドープ領域との間隔は、前記ベースにおける前記第１の種類のキャリアの拡散長よりも短い
    請求項６に記載の半導体デバイス。
  8. 前記コレクタは、基板の内部における前記ベースの下に形成された
    請求項１から請求項７のいずれか一項に記載の半導体デバイス。
  9. 前記ドープ領域の表面は、絶縁膜により覆われている
    請求項１から請求項８のいずれか一項に記載の半導体デバイス。
  10. 前記第１の種類のキャリアは、前記エミッタおよび前記ドープ領域における多数キャリアである
    請求項１から請求項９のいずれか一項に記載の半導体デバイス。
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