JPH05243259A - バイポーラトランジスタ及びその製造方法並びにダーリントントランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法並びにダーリントントランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】
【目的】 総合電気特性を良好にしたダーリントントラ
ンジスタ及び高電圧特性を改良したバイポーラトランジ
スタを得る。 【構成】 前段側トランジスタチップＴＦにおけるコレ
クタ高比抵抗層１１のコレクタ比抵抗ρＮ- (F) は８
０Ωcm、コレクタ膜厚ｔＮ- (F)は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- (R) は４５Ωcm、
コレクタ膜厚ｔＮ- (R)は１６０μｍに設定される。 【効果】 ρＮ- (F) ＞ρＮ- (R) 及びｔＮ- (F)
＜ｔＮ- (R)を満足するため、総合電気特性がよいダー
リントントランジスタが得られ、ρＮ- (R) ／ｔＮ-
(R) ＜０．６を満足するため、高電圧特性のよいバイ
ポーラトランジスタが得られる。
ンジスタ及び高電圧特性を改良したバイポーラトランジ
スタを得る。 【構成】 前段側トランジスタチップＴＦにおけるコレ
クタ高比抵抗層１１のコレクタ比抵抗ρＮ- (F) は８
０Ωcm、コレクタ膜厚ｔＮ- (F)は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- (R) は４５Ωcm、
コレクタ膜厚ｔＮ- (R)は１６０μｍに設定される。 【効果】 ρＮ- (F) ＞ρＮ- (R) 及びｔＮ- (F)
＜ｔＮ- (R)を満足するため、総合電気特性がよいダー
リントントランジスタが得られ、ρＮ- (R) ／ｔＮ-
(R) ＜０．６を満足するため、高電圧特性のよいバイ
ポーラトランジスタが得られる。
Description
【０００１】
【産業上の利用分野】この発明は、高電圧電力用ダーリ
ントントランジスタにおいて、高電圧特性および低電圧
特性を含む総合電気特性を良好にするための改良に関す
る。
ントントランジスタにおいて、高電圧特性および低電圧
特性を含む総合電気特性を良好にするための改良に関す
る。
【０００２】また、この発明は、ダーリントントランジ
スタに限らず、高電圧電力用トランジスタの高電圧特性
を改良するための技術全般にも関連している。
スタに限らず、高電圧電力用トランジスタの高電圧特性
を改良するための技術全般にも関連している。
【０００３】
＜１．従来のダーリントントランジスタの構造＞図４４
は２段ダーリントン接続構成の電力用トランジスタ（ダ
ーリントントランジスタ）の構成を示す回路図である。
同図に示すように、前段のバイポーラトランジスタＱ１
のエミッタが後段のバイポーラトランジスタＱ２のベー
スに接続され、トランジスタＱ１及びＱ２のコレクタが
共通に接続されることにより、２段のダーリントントラ
ンジスタを形成している。また、トランジスタＱ１，Ｑ
２それぞれのエミッタ−ベース間に抵抗Ｒ１，Ｒ２が設
けられる。
は２段ダーリントン接続構成の電力用トランジスタ（ダ
ーリントントランジスタ）の構成を示す回路図である。
同図に示すように、前段のバイポーラトランジスタＱ１
のエミッタが後段のバイポーラトランジスタＱ２のベー
スに接続され、トランジスタＱ１及びＱ２のコレクタが
共通に接続されることにより、２段のダーリントントラ
ンジスタを形成している。また、トランジスタＱ１，Ｑ
２それぞれのエミッタ−ベース間に抵抗Ｒ１，Ｒ２が設
けられる。
【０００４】図４５は２段ダーリントントランジスタの
構造を示す断面図である。同図に示すように、コレクタ
低比抵抗層１２上にコレクタ高比抵抗層１１が形成され
る。このコレクタ高比抵抗層１１の上層部の領域Ａ１に
ベース領域２１が、領域Ａ２にベース領域２２がそれぞ
れ形成され、各ベース領域２１及び２２の表面にエミッ
タ領域３１及び３２が選択的に形成される。そして、コ
レクタ低比抵抗層１２の表面上にコレクタ電極５が形成
され、トランジスタＱ１のベース領域２１上にベース電
極６が形成され、トランジスタＱ２のエミッタ領域３２
上にエミッタ電極７が形成され、トランジスタＱ１のエ
ミッタ領域３１上からトランジスタＱ２のベース領域２
２上にかけてベース・エミッタ接続電極８が形成され
る。なお、４は酸化膜、１８はガードリング、１９はチ
ャンネルストップである。
構造を示す断面図である。同図に示すように、コレクタ
低比抵抗層１２上にコレクタ高比抵抗層１１が形成され
る。このコレクタ高比抵抗層１１の上層部の領域Ａ１に
ベース領域２１が、領域Ａ２にベース領域２２がそれぞ
れ形成され、各ベース領域２１及び２２の表面にエミッ
タ領域３１及び３２が選択的に形成される。そして、コ
レクタ低比抵抗層１２の表面上にコレクタ電極５が形成
され、トランジスタＱ１のベース領域２１上にベース電
極６が形成され、トランジスタＱ２のエミッタ領域３２
上にエミッタ電極７が形成され、トランジスタＱ１のエ
ミッタ領域３１上からトランジスタＱ２のベース領域２
２上にかけてベース・エミッタ接続電極８が形成され
る。なお、４は酸化膜、１８はガードリング、１９はチ
ャンネルストップである。
【０００５】なお、本明細書ではコレクタ高比抵抗層１
１の比抵抗をコレクタ比抵抗ρＮ-とし、ベース領域２
１，２２直下のコレクタ高比抵抗層の膜厚をコレクタ膜
厚ｔＮ- として説明する。 ＜２．トランジスタの使用可能上限電圧＞ここで、この
ような従来のトランジスタにおける使用可能上限電圧の
評価について説明する。
１の比抵抗をコレクタ比抵抗ρＮ-とし、ベース領域２
１，２２直下のコレクタ高比抵抗層の膜厚をコレクタ膜
厚ｔＮ- として説明する。 ＜２．トランジスタの使用可能上限電圧＞ここで、この
ような従来のトランジスタにおける使用可能上限電圧の
評価について説明する。
【０００６】トランジスタの定格電圧として各種のもの
があるが、それらに関連してトランジスタの使用可能な
上限電圧を統一的に説明する定説は未だない。この事情
をさらに詳しく説明する準備として、まず、トランジス
タの各種の定格電圧の定義について説明しておく。
があるが、それらに関連してトランジスタの使用可能な
上限電圧を統一的に説明する定説は未だない。この事情
をさらに詳しく説明する準備として、まず、トランジス
タの各種の定格電圧の定義について説明しておく。
【０００７】＜２−１．トランジスタの定格電圧＞トラ
ンジスタの定格電圧を表現する量としては下記のものが
ある。
ンジスタの定格電圧を表現する量としては下記のものが
ある。
【０００８】（１）ＢＶCBO 特性量ＢＶCBO は、エミッタ開放状態でコレクタ−ベー
ス間の電圧をゆっくりと上昇させていった時に降伏電流
が流れ出す電圧を表す。判断する降伏電流は、電力用ト
ランジスタの場合、０．１ｍＡ程度である。この明細書
では、この量を「エミッタ開放降伏電圧」と呼ぶことに
する。
ス間の電圧をゆっくりと上昇させていった時に降伏電流
が流れ出す電圧を表す。判断する降伏電流は、電力用ト
ランジスタの場合、０．１ｍＡ程度である。この明細書
では、この量を「エミッタ開放降伏電圧」と呼ぶことに
する。
【０００９】（２）ＢＶCEO 特性量ＢＶCEO は、ベース開放状態でコレクタ−エミッ
タ間の電圧をゆっくりと上昇させていった時に降伏電流
が流れ出す電圧を表す。判断する降伏電流は、電力用ト
ランジスタの場合１０ｍＡ程度である。この明細書で
は、この量を「ベース開放降伏電圧」と呼ぶ。
タ間の電圧をゆっくりと上昇させていった時に降伏電流
が流れ出す電圧を表す。判断する降伏電流は、電力用ト
ランジスタの場合１０ｍＡ程度である。この明細書で
は、この量を「ベース開放降伏電圧」と呼ぶ。
【００１０】（３）ＶCEO (SUS) まとまった電流が流れてかつ電圧が保持されている状況
の電圧値は、サステェイン電圧と呼ばれる。このサステ
ェイン電圧としては、ＶCEO (SUS) ，ＶCEX (SUS) の２
種類がある。
の電圧値は、サステェイン電圧と呼ばれる。このサステ
ェイン電圧としては、ＶCEO (SUS) ，ＶCEX (SUS) の２
種類がある。
【００１１】これらのうち、サステェイン電圧ＶCEO (S
US) は、図４６の回路においてトランジスタＴ１のベー
ス逆方向電流ＩB2を流さずにベース順方向電流ＩB1のみ
を流して測定されるエミッタ−コレクタ間電圧である。
この明細書では、この量を「第１種サステェイン電圧」
と呼ぶ。
US) は、図４６の回路においてトランジスタＴ１のベー
ス逆方向電流ＩB2を流さずにベース順方向電流ＩB1のみ
を流して測定されるエミッタ−コレクタ間電圧である。
この明細書では、この量を「第１種サステェイン電圧」
と呼ぶ。
【００１２】この第１種サステェイン電圧ＶCEO (SUS)
の測定結果の解釈について混乱がしばしば見受けられ
る。その理由は以下の通りである。
の測定結果の解釈について混乱がしばしば見受けられ
る。その理由は以下の通りである。
【００１３】電力用トランジスタでは、ベース・エミッ
タ間に抵抗が並列接続されていることがほとんどであ
る。その最も大きい理由はダーリントン接続トランジス
タの前段のベース−エミッタ間をＯＦＦ時に逆バイアス
するためである。また、他に、コレクタ−エミッタ間の
急激な電圧変動に対して安定な動作をする効果も期待で
きる。それは、そのような電圧変動があるとコレクタ−
ベース間のキャパシタを介して電流がエミッタ側に流
れ、その電流はベースからエミッタに電流が流れること
と実質的に等価であることに関係している。すなわち、
ベース・エミッタ間に抵抗が並列接続されていれば、ベ
ースからエミッタへの等価電流を抵抗を介してバイパス
させることにより、トランジスタの動作が不安定になる
ことを防止できるからである。
タ間に抵抗が並列接続されていることがほとんどであ
る。その最も大きい理由はダーリントン接続トランジス
タの前段のベース−エミッタ間をＯＦＦ時に逆バイアス
するためである。また、他に、コレクタ−エミッタ間の
急激な電圧変動に対して安定な動作をする効果も期待で
きる。それは、そのような電圧変動があるとコレクタ−
ベース間のキャパシタを介して電流がエミッタ側に流
れ、その電流はベースからエミッタに電流が流れること
と実質的に等価であることに関係している。すなわち、
ベース・エミッタ間に抵抗が並列接続されていれば、ベ
ースからエミッタへの等価電流を抵抗を介してバイパス
させることにより、トランジスタの動作が不安定になる
ことを防止できるからである。
【００１４】このような理由によってベース・エミッタ
間に抵抗が並列接続されることが多いが、このベース・
エミッタ間の抵抗は、外部のベース逆方向電流ＩB2を零
とした場合にも実質的にわずかなベース逆方向電流ＩB2
を流す働きをする。それは、前段のトランジスタのエミ
ッタは、トランジスタがＯＮしている間はある程度の有
限の電位になっており、それによって上記抵抗を介して
エミッタからベースに電流を流すからである。
間に抵抗が並列接続されることが多いが、このベース・
エミッタ間の抵抗は、外部のベース逆方向電流ＩB2を零
とした場合にも実質的にわずかなベース逆方向電流ＩB2
を流す働きをする。それは、前段のトランジスタのエミ
ッタは、トランジスタがＯＮしている間はある程度の有
限の電位になっており、それによって上記抵抗を介して
エミッタからベースに電流を流すからである。
【００１５】このため、低電圧での第１種サステェイン
電圧ＶCEO (SUS) の測定値はこの抵抗の値に依存して大
きく変化し得るのであり、測定条件によって第１種サス
テェイン電圧ＶCEO (SUS) が異なるという結果を生じて
いる。しかし、測定電流が大きくなるとこの影響は相対
的に小さくなる。
電圧ＶCEO (SUS) の測定値はこの抵抗の値に依存して大
きく変化し得るのであり、測定条件によって第１種サス
テェイン電圧ＶCEO (SUS) が異なるという結果を生じて
いる。しかし、測定電流が大きくなるとこの影響は相対
的に小さくなる。
【００１６】典型的な第１種サステェイン電圧ＶCEO (S
US) は、ベース・エミッタ間の抵抗がない場合の値であ
る。この場合には、定電流での第１種サステェイン電圧
ＶCEO (SUS) の測定値はベース開放降伏電圧ＢＶCEO と
同じとなることが理論的にいえる。
US) は、ベース・エミッタ間の抵抗がない場合の値であ
る。この場合には、定電流での第１種サステェイン電圧
ＶCEO (SUS) の測定値はベース開放降伏電圧ＢＶCEO と
同じとなることが理論的にいえる。
【００１７】後述する第２種サステェイン電圧ＶCEX (S
US) の測定と異なり、この第１種サステェイン電圧Ｖ
CEO (SUS) は破壊をあまり心配することなく測定できる
比較的安全な測定であることが経験的に知られてきてい
る。
US) の測定と異なり、この第１種サステェイン電圧Ｖ
CEO (SUS) は破壊をあまり心配することなく測定できる
比較的安全な測定であることが経験的に知られてきてい
る。
【００１８】（４）ＶCEX (SUS) 他方のサステェイン電圧ＶCEX (SUS) は、図４６の回路
において、図４７に示すように、ベース順方向電流ＩB1
を流した後にベース逆方向電流ＩB2を流すような測定に
よって測られる。図中のＶCCは１０Ｖ〜数十Ｖ程度の低
電圧であるが、トランジスタがＯＦＦし始めると負荷電
流の変化によって負荷のインダクタンスに誘起される逆
起電力が発生するので、被測定トランジスタにはほぼＯ
Ｎ時の電流が流れたまま高電圧が印加される。被測定ト
ランジスタにクランプ回路がついてない場合は、被測定
トランジスタの両端電圧はトランジスタ自体の電圧保持
能力まで上昇する。この明細書では、この量を「第２種
サステェイン電圧」と呼ぶ。 第２種サステェイン電圧
ＶCEX (SUS) の測定は、単純に行なうとほとんどの被測
定トランジスタは破壊するといった非常に厳しい試験で
ある。そのため、コレクタ−エミッタ間に被測定トラン
ジスタのサステェイン電圧よりも低い電圧に設定した容
量性電源とダイオードを直列に接続したもの並列に接続
し、この付加電源の設定電圧以上の電圧が被測定トラン
ジスタに印加されないようにするのが通常である。
において、図４７に示すように、ベース順方向電流ＩB1
を流した後にベース逆方向電流ＩB2を流すような測定に
よって測られる。図中のＶCCは１０Ｖ〜数十Ｖ程度の低
電圧であるが、トランジスタがＯＦＦし始めると負荷電
流の変化によって負荷のインダクタンスに誘起される逆
起電力が発生するので、被測定トランジスタにはほぼＯ
Ｎ時の電流が流れたまま高電圧が印加される。被測定ト
ランジスタにクランプ回路がついてない場合は、被測定
トランジスタの両端電圧はトランジスタ自体の電圧保持
能力まで上昇する。この明細書では、この量を「第２種
サステェイン電圧」と呼ぶ。 第２種サステェイン電圧
ＶCEX (SUS) の測定は、単純に行なうとほとんどの被測
定トランジスタは破壊するといった非常に厳しい試験で
ある。そのため、コレクタ−エミッタ間に被測定トラン
ジスタのサステェイン電圧よりも低い電圧に設定した容
量性電源とダイオードを直列に接続したもの並列に接続
し、この付加電源の設定電圧以上の電圧が被測定トラン
ジスタに印加されないようにするのが通常である。
【００１９】＜２−２．トランジスタの電圧定格の表示
方法の経緯＞トランジスタの電圧定格の表示方法として
は、ベース開放降伏電圧ＢＶCEO あるいは第１種サステ
ェイン電圧ＶCEO (SUS) が定着していたが、ここ数年で
第２種サステェイン電圧ＶCEX (SUS) が替わって使用さ
れる傾向がある。従来のベース開放降伏電圧ＢＶCEO あ
るいは第１種サステェイン電圧ＶCEO (SUS) で定まる範
囲よりも現実の製品の実力が高くなっていることは確か
であるが、これに対する正当な理論的裏付けはなされて
いない。（ただし、ベース開放降伏電圧ＢＶCEO あるい
は第１種サステェイン電圧ＶCEO (SUS) がトランジスタ
の限界であるという正当な理論的裏付けもない）。
方法の経緯＞トランジスタの電圧定格の表示方法として
は、ベース開放降伏電圧ＢＶCEO あるいは第１種サステ
ェイン電圧ＶCEO (SUS) が定着していたが、ここ数年で
第２種サステェイン電圧ＶCEX (SUS) が替わって使用さ
れる傾向がある。従来のベース開放降伏電圧ＢＶCEO あ
るいは第１種サステェイン電圧ＶCEO (SUS) で定まる範
囲よりも現実の製品の実力が高くなっていることは確か
であるが、これに対する正当な理論的裏付けはなされて
いない。（ただし、ベース開放降伏電圧ＢＶCEO あるい
は第１種サステェイン電圧ＶCEO (SUS) がトランジスタ
の限界であるという正当な理論的裏付けもない）。
【００２０】＜２−３．破壊耐量＞ところで、従来のサ
ステェイン電圧ＶCEX (SUS) あるいはＶCEO (SUS) の測
定電流は、被測定トランジスタの定格電流には無関係に
約１Ａ程度であることがほとんどであり、これらの値自
体はトランジスタの使用可能上限電圧を保証することは
出来ない。これは、サステェイン電圧ＶCEX (SUS) ある
いはＶCEO (SUS) の測定は、耐圧特性の一種として行な
われ、従来のトランジスタの定格電圧には、大電流が流
れる状況での動作電圧の保証という、破壊耐量の概念が
全く欠けていたからである。
ステェイン電圧ＶCEX (SUS) あるいはＶCEO (SUS) の測
定電流は、被測定トランジスタの定格電流には無関係に
約１Ａ程度であることがほとんどであり、これらの値自
体はトランジスタの使用可能上限電圧を保証することは
出来ない。これは、サステェイン電圧ＶCEX (SUS) ある
いはＶCEO (SUS) の測定は、耐圧特性の一種として行な
われ、従来のトランジスタの定格電圧には、大電流が流
れる状況での動作電圧の保証という、破壊耐量の概念が
全く欠けていたからである。
【００２１】＜２−４．安全動作領域＞大電流が流れる
状況での動作電圧は、耐圧定格とは別に安全動作領域の
図で示されている。（図４８に安全動作領域を例示す
る）この安全動作領域は、大電流が流れるように負荷イ
ンダクタンスと電源電圧（ＶCC）を設定した図４６の回
路の測定で、実際に素子が破壊した電流−電圧条件の包
絡線である。ただし、この図４８の高電圧側の垂直な限
界線と、高電流側の水平な限界線は実際の破壊測定に基
づいたものではない。高電圧側の上限は定格電圧ＲＶで
区切っている。また、大電流側の上限は定格電流ＲＣの
２倍程度の値で区切っている。いずれも実際のトランジ
スタの実力とは関係がなく、製造者の安全動作の保証域
という意味を持ったものである。
状況での動作電圧は、耐圧定格とは別に安全動作領域の
図で示されている。（図４８に安全動作領域を例示す
る）この安全動作領域は、大電流が流れるように負荷イ
ンダクタンスと電源電圧（ＶCC）を設定した図４６の回
路の測定で、実際に素子が破壊した電流−電圧条件の包
絡線である。ただし、この図４８の高電圧側の垂直な限
界線と、高電流側の水平な限界線は実際の破壊測定に基
づいたものではない。高電圧側の上限は定格電圧ＲＶで
区切っている。また、大電流側の上限は定格電流ＲＣの
２倍程度の値で区切っている。いずれも実際のトランジ
スタの実力とは関係がなく、製造者の安全動作の保証域
という意味を持ったものである。
【００２２】トランジスタは、二次破壊現象という不明
確な問題があって一般的な高電圧動作にはふさわしくな
いという時代が長くあった。安全動作領域が表示される
ようになったのはそう古いことではない。（現代でも、
安全動作領域は定格としてではなく典型データとして表
示されている段階である。）そのような時代には、トラ
ンジスタをパルス幅変調法によるインバータの主力素子
として汎用的に使うことは考えられないことであった。
ところがインバータに使えるトランジスタが汎用的な製
品として製品化され始め、短絡耐量が初めて大きな問題
となったのは１９８３年である。
確な問題があって一般的な高電圧動作にはふさわしくな
いという時代が長くあった。安全動作領域が表示される
ようになったのはそう古いことではない。（現代でも、
安全動作領域は定格としてではなく典型データとして表
示されている段階である。）そのような時代には、トラ
ンジスタをパルス幅変調法によるインバータの主力素子
として汎用的に使うことは考えられないことであった。
ところがインバータに使えるトランジスタが汎用的な製
品として製品化され始め、短絡耐量が初めて大きな問題
となったのは１９８３年である。
【００２３】また、この“安全動作領域”は、厳密には
“逆バイアス安全動作領域”と呼ばれるものでスイッチ
ング動作をするトランジスタのＯＦＦ時に問題になる破
壊に関与するものである。これは、極限電圧および定格
電流付近の条件下で測定される。
“逆バイアス安全動作領域”と呼ばれるものでスイッチ
ング動作をするトランジスタのＯＦＦ時に問題になる破
壊に関与するものである。これは、極限電圧および定格
電流付近の条件下で測定される。
【００２４】“安全動作領域”には、これ以外に“順バ
イアス安全動作領域”と呼ばれるものが存在する。これ
は、トランジスタのＯＮ時の局所温度上昇が原因となる
動作領域の制限に関与するものであり、中程度の電圧お
よび中程度の電流の条件下で測定される（たとえば実使
用電圧２００Ｖのトランジスタについて、１０〜１００
Ｖ，数Ａの条件下での測定）。
イアス安全動作領域”と呼ばれるものが存在する。これ
は、トランジスタのＯＮ時の局所温度上昇が原因となる
動作領域の制限に関与するものであり、中程度の電圧お
よび中程度の電流の条件下で測定される（たとえば実使
用電圧２００Ｖのトランジスタについて、１０〜１００
Ｖ，数Ａの条件下での測定）。
【００２５】＜２−５．短絡破壊耐量＞また、比較的最
近になって、この安全動作領域の表現では表し得ない種
類の破壊耐量が広く認知されるようになった。これは
「短絡破壊耐量」である。この短絡破壊耐量は、順バイ
アス下における耐量の一種ではあるが、電圧および電流
の領域が異なるという点において、従来から評価されて
きたいわゆる“順バイアス安全動作領域”とは異なった
ものとなっている。
近になって、この安全動作領域の表現では表し得ない種
類の破壊耐量が広く認知されるようになった。これは
「短絡破壊耐量」である。この短絡破壊耐量は、順バイ
アス下における耐量の一種ではあるが、電圧および電流
の領域が異なるという点において、従来から評価されて
きたいわゆる“順バイアス安全動作領域”とは異なった
ものとなっている。
【００２６】すなわち、負荷短絡が起こった場合には定
格電流ＲＣの４〜６倍の電流が、第１種サステェイン電
圧ＶCEO (SUS) 定格の８０％程度の高電圧が印加された
まま流れる。この動作領域は、従来の安全領域をはるか
に越えている。
格電流ＲＣの４〜６倍の電流が、第１種サステェイン電
圧ＶCEO (SUS) 定格の８０％程度の高電圧が印加された
まま流れる。この動作領域は、従来の安全領域をはるか
に越えている。
【００２７】＜２−６．トランジスタの破壊現象に対す
る理解の現状の結論＞このように、トランジスタの破壊
現象は極めて多様な様相を示している。現在において
も、特に安全動作領域の電圧限界領域近傍での有様は明
白に分かってないのが現状である。
る理解の現状の結論＞このように、トランジスタの破壊
現象は極めて多様な様相を示している。現在において
も、特に安全動作領域の電圧限界領域近傍での有様は明
白に分かってないのが現状である。
【００２８】このような不明瞭な状況は、トランジスタ
の高電圧大電流領域の破壊現象の本質的理解がされてお
らず、製造者も使用者も現象的に対処して来たことから
説明できる。
の高電圧大電流領域の破壊現象の本質的理解がされてお
らず、製造者も使用者も現象的に対処して来たことから
説明できる。
【００２９】結局、「経験則のみがよって立つ基準であ
る」と判断せざる得ない状況にある。
る」と判断せざる得ない状況にある。
【００３０】＜２−７．ＡＣ２２０Ｖライン用トランジ
スタの場合の例＞現在、ＡＣ２２０Ｖライン用に使われ
る「６００Ｖトランジスタ」の「６００Ｖ」は第２種サ
ステェイン電圧ＶCEX (SUS) の保証値を指すものであ
る。同じ製品が数年前に出現した時には第１種サステェ
イン電圧ＶCEO (SUS) を４５０Ｖで保証して、「４５０
Ｖトランジスタ」と称していた。ＡＣ２２０Ｖの電源電
圧用途には、整流時の昇圧分，サージ電圧分，電源電圧
変動分を含め約４５０Ｖの電圧に耐えるトランジスタが
必要とされるが、その頃まではトランジスタの動作上限
電圧はベース開放降伏電圧ＢＶCEO あるいは第１種サス
テェイン電圧ＶCEO (SUS) で表現されてきたのである。
スタの場合の例＞現在、ＡＣ２２０Ｖライン用に使われ
る「６００Ｖトランジスタ」の「６００Ｖ」は第２種サ
ステェイン電圧ＶCEX (SUS) の保証値を指すものであ
る。同じ製品が数年前に出現した時には第１種サステェ
イン電圧ＶCEO (SUS) を４５０Ｖで保証して、「４５０
Ｖトランジスタ」と称していた。ＡＣ２２０Ｖの電源電
圧用途には、整流時の昇圧分，サージ電圧分，電源電圧
変動分を含め約４５０Ｖの電圧に耐えるトランジスタが
必要とされるが、その頃まではトランジスタの動作上限
電圧はベース開放降伏電圧ＢＶCEO あるいは第１種サス
テェイン電圧ＶCEO (SUS) で表現されてきたのである。
【００３１】現在、ＡＣ２２０Ｖラインでは現在市場に
流通しているトランジスタは基本的な問題がなく十分な
（約１０年以上）使用実績があると見なされる。
流通しているトランジスタは基本的な問題がなく十分な
（約１０年以上）使用実績があると見なされる。
【００３２】ＡＣ２２０Ｖライン用に使われる６００Ｖ
トランジスタは、コレクタ膜厚ｔＮ- 〜６０μｍで十分
な破壊耐量を示す実績がある。また、第１種サステェイ
ン電圧ＶCEO (SUS) 約４５０Ｖの定格を満たすために
は、コレクタ比抵抗ρＮ- は製造上のバラツキも含めて
約４０Ωcm以上であることが必要で、４０〜６０Ωcmが
使われてきた。 ＜３．より高電圧用のトランジスタにおける事情＞ ＜３−１．ρＮ- ，ｔＮ- の従来の設定方法＞次
に、ＡＣ２２０Ｖライン用のトランジスタの経験を基
に、より高電圧のトランジスタを設計する際に、最も重
要なコレクタ比抵抗ρＮ- およびコレクタ膜厚ｔＮ- の
設定が、従来どのようになされていたかを以下に説明す
る。
トランジスタは、コレクタ膜厚ｔＮ- 〜６０μｍで十分
な破壊耐量を示す実績がある。また、第１種サステェイ
ン電圧ＶCEO (SUS) 約４５０Ｖの定格を満たすために
は、コレクタ比抵抗ρＮ- は製造上のバラツキも含めて
約４０Ωcm以上であることが必要で、４０〜６０Ωcmが
使われてきた。 ＜３．より高電圧用のトランジスタにおける事情＞ ＜３−１．ρＮ- ，ｔＮ- の従来の設定方法＞次
に、ＡＣ２２０Ｖライン用のトランジスタの経験を基
に、より高電圧のトランジスタを設計する際に、最も重
要なコレクタ比抵抗ρＮ- およびコレクタ膜厚ｔＮ- の
設定が、従来どのようになされていたかを以下に説明す
る。
【００３３】電力用トランジスタを高電圧化するために
は、単なる静的な耐圧特性のみでなく、破壊耐量が問題
となる。破壊耐量はコレクタ膜厚ｔＮ- に最も依存し、
使用電圧に比例した厚みが必要であることが経験的に知
られている。
は、単なる静的な耐圧特性のみでなく、破壊耐量が問題
となる。破壊耐量はコレクタ膜厚ｔＮ- に最も依存し、
使用電圧に比例した厚みが必要であることが経験的に知
られている。
【００３４】図４９は、ＡＣ２２０Ｖライン用のトラン
ジスタと、その二倍の使用電圧用のトランジスタの降伏
が起こり始める点の高比抵抗層（図４５のコレクタ高比
抵抗層１１）の電界強度分布を示している。領域IIはＡ
Ｃ２２０Ｖライン用のトランジスタの電界強度を示し、
領域Ｉは電圧の増加分を示している。電界の傾きの絶対
値はコレクタ比抵抗ρＮ- に反比例している。
ジスタと、その二倍の使用電圧用のトランジスタの降伏
が起こり始める点の高比抵抗層（図４５のコレクタ高比
抵抗層１１）の電界強度分布を示している。領域IIはＡ
Ｃ２２０Ｖライン用のトランジスタの電界強度を示し、
領域Ｉは電圧の増加分を示している。電界の傾きの絶対
値はコレクタ比抵抗ρＮ- に反比例している。
【００３５】破壊耐量の観点からはコレクタ膜厚ｔＮ-
を二倍にする必要があるがそれだけでは、静的な耐圧
（電界強度の積分値）は二倍にはならない。すなわち、
この図より、電界強度の積分値も二倍にするためには、
コレクタ比抵抗ρＮ- も二倍の値にしなければならない
ことが分かる。
を二倍にする必要があるがそれだけでは、静的な耐圧
（電界強度の積分値）は二倍にはならない。すなわち、
この図より、電界強度の積分値も二倍にするためには、
コレクタ比抵抗ρＮ- も二倍の値にしなければならない
ことが分かる。
【００３６】このように、従来のトランジスタの高電圧
化は、基本的にコレクタ膜厚ｔＮ-とコレクタ比抵抗ρ
Ｎ- を比例的に増大させることによって達成されてき
た。
化は、基本的にコレクタ膜厚ｔＮ-とコレクタ比抵抗ρ
Ｎ- を比例的に増大させることによって達成されてき
た。
【００３７】この結果、ＡＣ２２０Ｖライン用に使われ
るトランジスタはｔＮ- は約６０μｍ、ρＮ- は４０〜
６０Ωcmで作られ、ＡＣ４４０Ｖライン用に使われるト
ランジスタはｔＮ- は約１２０μｍ、ρＮ- は８０〜１
２０Ωcmで作られてきた。
るトランジスタはｔＮ- は約６０μｍ、ρＮ- は４０〜
６０Ωcmで作られ、ＡＣ４４０Ｖライン用に使われるト
ランジスタはｔＮ- は約１２０μｍ、ρＮ- は８０〜１
２０Ωcmで作られてきた。
【００３８】
【発明が解決しようとする課題】しかしながら、このよ
うにして設計された高電圧用トランジスタ（たとえばＡ
Ｃ４４０Ｖライン用トランジスタ）では未だに破壊事故
がＡＶ２２０Ｖラインの場合よりも多い。電圧が高くな
ったこと自体が困難性を増すことは予想され得るが、Ａ
Ｃ４４０Ｖライン用トランジスタは未だに最適化されて
いない可能性があり，それを改善することが望まれてい
た。
うにして設計された高電圧用トランジスタ（たとえばＡ
Ｃ４４０Ｖライン用トランジスタ）では未だに破壊事故
がＡＶ２２０Ｖラインの場合よりも多い。電圧が高くな
ったこと自体が困難性を増すことは予想され得るが、Ａ
Ｃ４４０Ｖライン用トランジスタは未だに最適化されて
いない可能性があり，それを改善することが望まれてい
た。
【００３９】この発明は上記のような従来技術の問題点
の克服を意図しており、トランジスタの使用可能上限電
圧を説明する原理を確立し、これに則って、高電圧電力
用トランジスタの高電圧特性を改良することを第１の目
的とする。
の克服を意図しており、トランジスタの使用可能上限電
圧を説明する原理を確立し、これに則って、高電圧電力
用トランジスタの高電圧特性を改良することを第１の目
的とする。
【００４０】また、この発明の第２の目的は、高電圧電
力用ダーリントントランジスタの高電圧特性および低電
圧特性を含む総合電気特性を良好にすることである。
力用ダーリントントランジスタの高電圧特性および低電
圧特性を含む総合電気特性を良好にすることである。
【００４１】
【課題を解決するための手段】この発明の発明者は、ト
ランジスタにおいて従来明確でなかったコレクタ高比抵
抗層の比抵抗ρ- （ＮＰＮトランジスタの場合はρ
Ｎ- 、以下、単に「コレクタ比抵抗ρ- 」と略す）と逆
バイアス破壊耐量の関係を定量的に確認した。その実験
結果は破壊電流がコレクタ比抵抗ρ- の逆数に比例する
という理論とよい一致を示した。
ランジスタにおいて従来明確でなかったコレクタ高比抵
抗層の比抵抗ρ- （ＮＰＮトランジスタの場合はρ
Ｎ- 、以下、単に「コレクタ比抵抗ρ- 」と略す）と逆
バイアス破壊耐量の関係を定量的に確認した。その実験
結果は破壊電流がコレクタ比抵抗ρ- の逆数に比例する
という理論とよい一致を示した。
【００４２】コレクタ比抵抗ρ- が小さくなった場合の
第１種サステェイン電圧ＶCEO (SUS) の影響も含めて検
討した結果、従来のコレクタ比抵抗ρ- よりも小さな値
を採用することによって良好な高電圧領域での破壊耐量
を得ることが出来ることを確認した。
第１種サステェイン電圧ＶCEO (SUS) の影響も含めて検
討した結果、従来のコレクタ比抵抗ρ- よりも小さな値
を採用することによって良好な高電圧領域での破壊耐量
を得ることが出来ることを確認した。
【００４３】また、この発明の発明者による測定によれ
ば、一般に、ＮＰＮトランジスタの高電圧特性は、ρＮ
- （Ωcm) とコレクタ高比抵抗層の膜厚ｔＮ- （μｍ）
との比が０．６よりも小さい場合に向上することが確認
された。ＮＰＮトランジスタではρＮ- とｔＮ- との比
が０．６程度以下となるよう設定することで、高電圧特
性の向上がはかれることを測定により確認した。
ば、一般に、ＮＰＮトランジスタの高電圧特性は、ρＮ
- （Ωcm) とコレクタ高比抵抗層の膜厚ｔＮ- （μｍ）
との比が０．６よりも小さい場合に向上することが確認
された。ＮＰＮトランジスタではρＮ- とｔＮ- との比
が０．６程度以下となるよう設定することで、高電圧特
性の向上がはかれることを測定により確認した。
【００４４】次に、コレクタ比抵抗ρ- が小さくなった
場合の短絡耐量への影響を検討し、ダーリントン接続さ
れたトランジスタの前段と後段のコレクタ比抵抗ρ- を
変えることによって悪影響を回避した。
場合の短絡耐量への影響を検討し、ダーリントン接続さ
れたトランジスタの前段と後段のコレクタ比抵抗ρ- を
変えることによって悪影響を回避した。
【００４５】更に、ダーリントン接続されたトランジス
タの前段と後段のコレクタ高比抵抗層の膜厚ｔ- を変え
ることによって、低電圧特性（飽和電圧）を改善するこ
とが出来た。
タの前段と後段のコレクタ高比抵抗層の膜厚ｔ- を変え
ることによって、低電圧特性（飽和電圧）を改善するこ
とが出来た。
【００４６】このような原理に従って構成された本件発
明のバイポーラトランジスタは、次のような構造を有す
る。
明のバイポーラトランジスタは、次のような構造を有す
る。
【００４７】この発明のバイポーラトランジスタは、コ
レクタ低比抵抗層と、コレクタ低比抵抗層上に形成され
た、前記コレクタ低比抵抗層の比抵抗より比抵抗が高い
コレクタ高比抵抗層と、前記コレクタ高比抵抗層の表面
に形成されたベース領域と、前記ベース領域の表面に形
成されたエミッタ領域とを備え、前記コレクタ高比抵抗
層の比抵抗ρ（Ωcm）と前記ベース領域直下のコレクタ
高比抵抗層の膜厚ｔ（μｍ）との比ρ／ｔが０．６以下
である。
レクタ低比抵抗層と、コレクタ低比抵抗層上に形成され
た、前記コレクタ低比抵抗層の比抵抗より比抵抗が高い
コレクタ高比抵抗層と、前記コレクタ高比抵抗層の表面
に形成されたベース領域と、前記ベース領域の表面に形
成されたエミッタ領域とを備え、前記コレクタ高比抵抗
層の比抵抗ρ（Ωcm）と前記ベース領域直下のコレクタ
高比抵抗層の膜厚ｔ（μｍ）との比ρ／ｔが０．６以下
である。
【００４８】また、上記原理に従って構成された本件発
明のダーリントントランジスタは、次のような構造を有
する。
明のダーリントントランジスタは、次のような構造を有
する。
【００４９】すなわち、この発明の第１の構成のダーリ
ントントランジスタは、第１の半導体基板上に形成され
た第１のバイポーラトランジスタと、第２の半導体基板
上に形成された第２のバイポーラトランジスタとを備
え、前記第１及び前記第２のバイポーラトランジスタ
は、前記第１のバイポーラトランジスタを前段とし、前
記第２のバイポーラトランジスタを後段としたダーリン
トン接続され、前記第１のバイポーラトランジスタは、
第１のコレクタ低比抵抗層と、前記第１のコレクタ低比
抵抗層上に形成されて前記第１のコレクタ低比抵抗層の
比抵抗より比抵抗が高い第１のコレクタ高比抵抗層と、
前記第１のコレクタ高比抵抗層の表面に形成された第１
のベース領域と、前記第１のベース領域の表面に形成さ
れた第１のエミッタ領域とを有し、前記第２のバイポー
ラトランジスタは、第２のコレクタ低比抵抗層と、前記
第２のコレクタ低比抵抗層上に形成されて前記第２のコ
レクタ低比抵抗層の比抵抗より比抵抗が高い第２のコレ
クタ高比抵抗層と、前記第２のコレクタ高比抵抗層の表
面に形成された第２のベース領域と、前記第２のベース
領域の表面に形成された第２のエミッタ領域とを有し、
前記第１のコレクタ高比抵抗層の比抵抗を前記第２のコ
レクタ高比抵抗層の比抵抗より大きく設定している。
ントントランジスタは、第１の半導体基板上に形成され
た第１のバイポーラトランジスタと、第２の半導体基板
上に形成された第２のバイポーラトランジスタとを備
え、前記第１及び前記第２のバイポーラトランジスタ
は、前記第１のバイポーラトランジスタを前段とし、前
記第２のバイポーラトランジスタを後段としたダーリン
トン接続され、前記第１のバイポーラトランジスタは、
第１のコレクタ低比抵抗層と、前記第１のコレクタ低比
抵抗層上に形成されて前記第１のコレクタ低比抵抗層の
比抵抗より比抵抗が高い第１のコレクタ高比抵抗層と、
前記第１のコレクタ高比抵抗層の表面に形成された第１
のベース領域と、前記第１のベース領域の表面に形成さ
れた第１のエミッタ領域とを有し、前記第２のバイポー
ラトランジスタは、第２のコレクタ低比抵抗層と、前記
第２のコレクタ低比抵抗層上に形成されて前記第２のコ
レクタ低比抵抗層の比抵抗より比抵抗が高い第２のコレ
クタ高比抵抗層と、前記第２のコレクタ高比抵抗層の表
面に形成された第２のベース領域と、前記第２のベース
領域の表面に形成された第２のエミッタ領域とを有し、
前記第１のコレクタ高比抵抗層の比抵抗を前記第２のコ
レクタ高比抵抗層の比抵抗より大きく設定している。
【００５０】この発明は、さらに好ましいダーリントン
トランジスタの構成を与える。すなわち、この発明の第
２の構成のダーリントントランジスタは、さらに、前記
第１のベース領域直下の前記第１のコレクタ高比抵抗層
の膜厚を前記第２のベース領域直下の前記第２のコレク
タ高比抵抗層の膜厚より小さく設定している。
トランジスタの構成を与える。すなわち、この発明の第
２の構成のダーリントントランジスタは、さらに、前記
第１のベース領域直下の前記第１のコレクタ高比抵抗層
の膜厚を前記第２のベース領域直下の前記第２のコレク
タ高比抵抗層の膜厚より小さく設定している。
【００５１】この発明は、上記の各トランジスタの製造
方法をも提供する。
方法をも提供する。
【００５２】この発明による一般のバイポーラトランジ
スタの製造方法は、コレクタ低比抵抗層上に、前記コレ
クタ低比抵抗層の比抵抗より比抵抗が高いコレクタ高比
抵抗層を形成するステップと、前記コレクタ高比抵抗層
の表面にベース領域を形成するステップと、前記ベース
領域の表面にエミッタ領域を形成するステップとを備
え、前記コレクタ高比抵抗層の比抵抗ρ（Ωcm）と前記
ベース領域直下のコレクタ高比抵抗層の膜厚ｔ（μｍ）
との比ρ／ｔを０．６以下としている。
スタの製造方法は、コレクタ低比抵抗層上に、前記コレ
クタ低比抵抗層の比抵抗より比抵抗が高いコレクタ高比
抵抗層を形成するステップと、前記コレクタ高比抵抗層
の表面にベース領域を形成するステップと、前記ベース
領域の表面にエミッタ領域を形成するステップとを備
え、前記コレクタ高比抵抗層の比抵抗ρ（Ωcm）と前記
ベース領域直下のコレクタ高比抵抗層の膜厚ｔ（μｍ）
との比ρ／ｔを０．６以下としている。
【００５３】また、上記第１の構成のダーリントントラ
ンジスタの製造方法は、第１の半導体基板上に第１のバ
イポーラトランジスタを形成するステップと、第２の半
導体基板上に第２のバイポーラトランジスタを形成する
ステップと、前記第１のバイポーラトランジスタを前段
とし、前記第２のバイポーラトランジスタを後段とした
ダーリントン接続を行うステップとを備え、前記第１の
バイポーラトランジスタを形成するステップは、第１の
コレクタ低比抵抗層上に、前記第１のコレクタ低比抵抗
層の比抵抗より比抵抗が高い第１のコレクタ高比抵抗層
を形成するステップと、前記第１のコレクタ高比抵抗層
の表面に第１のベース領域を形成するステップと、前記
第１のベース領域の表面に第１のエミッタ領域を形成す
るステップとからなり、前記第２のバイポーラトランジ
スタを形成するステップは、第２のコレクタ低比抵抗層
上に、前記第２のコレクタ低比抵抗層の比抵抗より比抵
抗が高い第２のコレクタ高比抵抗層を形成するステップ
と、前記第２のコレクタ高比抵抗層の表面に第２のベー
ス領域を形成するステップと、前記第２のベース領域の
表面に第２のエミッタ領域を形成するステップとを備
え、前記第１のコレクタ高比抵抗層の比抵抗を前記第２
のコレクタ高比抵抗層の比抵抗より大きくしている。
ンジスタの製造方法は、第１の半導体基板上に第１のバ
イポーラトランジスタを形成するステップと、第２の半
導体基板上に第２のバイポーラトランジスタを形成する
ステップと、前記第１のバイポーラトランジスタを前段
とし、前記第２のバイポーラトランジスタを後段とした
ダーリントン接続を行うステップとを備え、前記第１の
バイポーラトランジスタを形成するステップは、第１の
コレクタ低比抵抗層上に、前記第１のコレクタ低比抵抗
層の比抵抗より比抵抗が高い第１のコレクタ高比抵抗層
を形成するステップと、前記第１のコレクタ高比抵抗層
の表面に第１のベース領域を形成するステップと、前記
第１のベース領域の表面に第１のエミッタ領域を形成す
るステップとからなり、前記第２のバイポーラトランジ
スタを形成するステップは、第２のコレクタ低比抵抗層
上に、前記第２のコレクタ低比抵抗層の比抵抗より比抵
抗が高い第２のコレクタ高比抵抗層を形成するステップ
と、前記第２のコレクタ高比抵抗層の表面に第２のベー
ス領域を形成するステップと、前記第２のベース領域の
表面に第２のエミッタ領域を形成するステップとを備
え、前記第１のコレクタ高比抵抗層の比抵抗を前記第２
のコレクタ高比抵抗層の比抵抗より大きくしている。
【００５４】また、上記第２の構成のダーリントントラ
ンジスタの製造方法は、さらに、前記第１のベース領域
直下の前記第１のコレクタ高比抵抗層の膜厚を前記第２
のベース領域直下の前記第２のコレクタ高比抵抗層の膜
厚より小さくしている。
ンジスタの製造方法は、さらに、前記第１のベース領域
直下の前記第１のコレクタ高比抵抗層の膜厚を前記第２
のベース領域直下の前記第２のコレクタ高比抵抗層の膜
厚より小さくしている。
【００５５】
【作用】そして、請求項１記載のバイポーラトランジス
タ及び請求項４記載の製造方法で製造されたバイポーラ
トランジスタは、コレクタ高比抵抗層の比抵抗ρ（Ωc
m）とベース領域直下のコレクタ高比抵抗層の膜厚ｔ
（μｍ）との比ρ／ｔを０．６以下にしたため、高電圧
特性を向上させることができる。
タ及び請求項４記載の製造方法で製造されたバイポーラ
トランジスタは、コレクタ高比抵抗層の比抵抗ρ（Ωc
m）とベース領域直下のコレクタ高比抵抗層の膜厚ｔ
（μｍ）との比ρ／ｔを０．６以下にしたため、高電圧
特性を向上させることができる。
【００５６】請求項２記載のダーリントントランジスタ
及び請求項５記載の製造方法で製造されたのダーリント
ントランジスタは、前段のバイポーラトランジスタの第
１のコレクタ高比抵抗層の比抵抗を、後段のバイポーラ
トランジスタの第２のコレクタ高比抵抗層の比抵抗より
大きくしたため、短絡耐量を悪化させることなく良好な
高電圧領域での破壊耐量を得ることができる。
及び請求項５記載の製造方法で製造されたのダーリント
ントランジスタは、前段のバイポーラトランジスタの第
１のコレクタ高比抵抗層の比抵抗を、後段のバイポーラ
トランジスタの第２のコレクタ高比抵抗層の比抵抗より
大きくしたため、短絡耐量を悪化させることなく良好な
高電圧領域での破壊耐量を得ることができる。
【００５７】加えて、請求項３記載のダーリントントラ
ンジスタ及び請求項６記載の製造方法で製造されたのダ
ーリントントランジスタは、前段のバイポーラトランジ
スタの第１のベース領域直下の第１のコレクタ高比抵抗
層の膜厚を、後段のバイポーラトランジスタの第２のベ
ース領域直下の第２のコレクタ高比抵抗層の膜厚より小
さくしたため、低電圧特性（飽和電圧）を改善すること
ができる。
ンジスタ及び請求項６記載の製造方法で製造されたのダ
ーリントントランジスタは、前段のバイポーラトランジ
スタの第１のベース領域直下の第１のコレクタ高比抵抗
層の膜厚を、後段のバイポーラトランジスタの第２のベ
ース領域直下の第２のコレクタ高比抵抗層の膜厚より小
さくしたため、低電圧特性（飽和電圧）を改善すること
ができる。
【００５８】
【実施例】 ＜１．実施例の基礎となる原理＞この発明の実施例の具
体的構成を説明する前に、この発明の発明者によって確
認された事実と、それによって確立された原理につい
て、ＮＰＮトランジスタを例にとって説明する。
体的構成を説明する前に、この発明の発明者によって確
認された事実と、それによって確立された原理につい
て、ＮＰＮトランジスタを例にとって説明する。
【００５９】これらの原理は、大別して２つの種類に、
また、細かく見れば３つの種類に整理できる。
また、細かく見れば３つの種類に整理できる。
【００６０】 ＜原理１＞ バイポーラトランジスタ一般に関する原理 ＮＰＮトランジスタにおいて、 ρＮ- （Ωcm) ＜０．６×ｔＮ- （μｍ） ....(1) を満足するように構成すること。
【００６１】すなわち、比ｒを、 ｒ＝ρＮ- （Ωcm) ／ｔＮ- （μｍ） ....(2) のように定義すると、上記(1) 式の条件は、 ０＜ｒ＜０．６ ....(3) と書くことができる。
【００６２】 ＜原理２＞ ダーリントントランジスタに関する原理 ＜原理２−１＞ 「ダーリントン接続されたトランジスタの前段のコレク
タ比抵抗ρＮ- を、後段のコレクタ比抵抗ρＮ- よりも
大きくすること」 ＜原理２−２＞ 「ダーリントン接続されたトランジスタにおいて、上記
＜原理２−１＞を満足した上で、前段のコレクタ膜厚ｔ
Ｎ- を、後段のコレクタ膜厚ｔＮ- をよりも小さくする
こと」 ＜２．原理１及び原理２の説明＞ ＜２−１．測定結果＞図１は、図４６に示す回路で測定
した逆バイアス破壊耐量を逆方向ベース電流を変えて測
定した結果である。ただし、 白丸は、ρＮ- ＝４５Ωcmサンプルのサステェイン波形
の軌跡 黒丸は、ρＮ- ＝４５Ωcmサンプルの破壊点 白三角は、ρＮ- ＝８０Ωcmサンプルのサステェイン波
形の軌跡 黒三角は、ρＮ- ＝８０Ωcmサンプルの破壊点である。
タ比抵抗ρＮ- を、後段のコレクタ比抵抗ρＮ- よりも
大きくすること」 ＜原理２−２＞ 「ダーリントン接続されたトランジスタにおいて、上記
＜原理２−１＞を満足した上で、前段のコレクタ膜厚ｔ
Ｎ- を、後段のコレクタ膜厚ｔＮ- をよりも小さくする
こと」 ＜２．原理１及び原理２の説明＞ ＜２−１．測定結果＞図１は、図４６に示す回路で測定
した逆バイアス破壊耐量を逆方向ベース電流を変えて測
定した結果である。ただし、 白丸は、ρＮ- ＝４５Ωcmサンプルのサステェイン波形
の軌跡 黒丸は、ρＮ- ＝４５Ωcmサンプルの破壊点 白三角は、ρＮ- ＝８０Ωcmサンプルのサステェイン波
形の軌跡 黒三角は、ρＮ- ＝８０Ωcmサンプルの破壊点である。
【００６３】それぞれの比抵抗で、最も低電圧側の直線
的な波形は第１種サステェイン電圧ＶCEO (SUS) 波形で
ある。どちらのサンプルのコレクタ膜厚ｔＮ- も約１４
０μｍである。これらの測定結果から、「逆方向ベース
電流ＩB2を多くするとサステェイン波形が反り返り、ま
た高電圧側に移動する。」ということが分かる。
的な波形は第１種サステェイン電圧ＶCEO (SUS) 波形で
ある。どちらのサンプルのコレクタ膜厚ｔＮ- も約１４
０μｍである。これらの測定結果から、「逆方向ベース
電流ＩB2を多くするとサステェイン波形が反り返り、ま
た高電圧側に移動する。」ということが分かる。
【００６４】右下がりの点線で示した比較的低電圧の破
壊点は、いわゆる逆バイアス破壊によるものである。水
平の一点鎖線で示した破壊点は、サステェイン波形を観
測して電流値を増やしていった時に破壊が起きた点であ
る。後者の破壊点の振舞いについてはほとんど報告例が
ない。しかしながら、比抵抗に依存して一定の電流値を
とる傾向がこの図だけからも明らかに伺われる。本発明
の発明者はこのモードの破壊は比抵抗だけで決まること
を実験的に確認した。
壊点は、いわゆる逆バイアス破壊によるものである。水
平の一点鎖線で示した破壊点は、サステェイン波形を観
測して電流値を増やしていった時に破壊が起きた点であ
る。後者の破壊点の振舞いについてはほとんど報告例が
ない。しかしながら、比抵抗に依存して一定の電流値を
とる傾向がこの図だけからも明らかに伺われる。本発明
の発明者はこのモードの破壊は比抵抗だけで決まること
を実験的に確認した。
【００６５】＜２−２．破壊耐量とρＮ- の関係の理論
的説明＞以下に、破壊耐量とコレクタ比抵抗ρＮ- の関
係を理論的に説明する。
的説明＞以下に、破壊耐量とコレクタ比抵抗ρＮ- の関
係を理論的に説明する。
【００６６】高電圧の領域におけるトランジスタの電流
−電圧特性に寄与する最も重要な要因は電子増倍作用で
ある。電圧の増大は電子増倍作用による電子と正孔の発
生の増大をもたらす。電子増倍作用によって発生しベー
ス領域に到達した正孔は、通常のベース電流と同じ働き
をしてトランジスタをＯＮさせようとする要因となる。
これに対して、ベース領域にある電子と正孔の再結合機
能はこのようなトランジスタ動作を妨げる働きをする。
トランジスタが安定な動作を行なっているときには、こ
の二つの相反する作用が平衡している必要がある。
−電圧特性に寄与する最も重要な要因は電子増倍作用で
ある。電圧の増大は電子増倍作用による電子と正孔の発
生の増大をもたらす。電子増倍作用によって発生しベー
ス領域に到達した正孔は、通常のベース電流と同じ働き
をしてトランジスタをＯＮさせようとする要因となる。
これに対して、ベース領域にある電子と正孔の再結合機
能はこのようなトランジスタ動作を妨げる働きをする。
トランジスタが安定な動作を行なっているときには、こ
の二つの相反する作用が平衡している必要がある。
【００６７】図１中にＶCEO (SUS) 波形の代表的な動作
点として三種の状態（ａ），（ｂ），（ｃ）を示してい
る。
点として三種の状態（ａ），（ｂ），（ｃ）を示してい
る。
【００６８】図２は、ＮＰＮ型トランジスタのコレクタ
−エミッタ間に高電圧を印加した場合の内部電界を示し
たものである。縦軸は電界強度を示しており、横軸はエ
ミッタ、ベース、コレクタの各層を示している。実線が
図１の（ｃ）点に対応する状態、点線が（ｂ）点、一点
鎖線が（ａ）点に対応する状態を示している。なお、こ
こでの説明は、便宜上、図４５で示した参照符号を使用
する。
−エミッタ間に高電圧を印加した場合の内部電界を示し
たものである。縦軸は電界強度を示しており、横軸はエ
ミッタ、ベース、コレクタの各層を示している。実線が
図１の（ｃ）点に対応する状態、点線が（ｂ）点、一点
鎖線が（ａ）点に対応する状態を示している。なお、こ
こでの説明は、便宜上、図４５で示した参照符号を使用
する。
【００６９】コレクタ−エミッタ間に電圧が印加される
とＰＮ接合であるベース−コレクタ境界から空乏層がの
び、コレクタ高比抵抗層１１内の電界は、ＰＮ接合部分
で最大強度を持つ。電界の傾きはコレクタ高比抵抗層１
１内のＮ型不純物濃度に比例した傾斜で右下がりの直線
となる。電子増倍作用には電界が強く依存する。電圧を
上げて行くと電子増倍作用によって発生する正孔と電子
の数は急激に増大しようとする状況が早晩起こる。発生
した正孔はそのままベース領域２（２１，２２）に入り
ベース電流として働く。この正孔の数が、ベース領域２
内の電子と正孔の再結合機能によって失われる正孔の数
よりも増えるとコレクタ電流が流れ始める。（ｃ）点の
状態はこの臨界点にある。
とＰＮ接合であるベース−コレクタ境界から空乏層がの
び、コレクタ高比抵抗層１１内の電界は、ＰＮ接合部分
で最大強度を持つ。電界の傾きはコレクタ高比抵抗層１
１内のＮ型不純物濃度に比例した傾斜で右下がりの直線
となる。電子増倍作用には電界が強く依存する。電圧を
上げて行くと電子増倍作用によって発生する正孔と電子
の数は急激に増大しようとする状況が早晩起こる。発生
した正孔はそのままベース領域２（２１，２２）に入り
ベース電流として働く。この正孔の数が、ベース領域２
内の電子と正孔の再結合機能によって失われる正孔の数
よりも増えるとコレクタ電流が流れ始める。（ｃ）点の
状態はこの臨界点にある。
【００７０】次にある程度のコレクタ電流が流れている
（ｂ）点の状況を説明する。コレクタ電流は、電子増倍
作用によって発生した正孔とベース領域２内で消滅する
正孔の平衡が成立する条件で流れている（一見、降伏電
流が流れる状況は特別な状況が出現しているように考え
がちであるため、ベース領域２の中では通常のＯＮ動作
と全く同じことが起こっているに過ぎない）。
（ｂ）点の状況を説明する。コレクタ電流は、電子増倍
作用によって発生した正孔とベース領域２内で消滅する
正孔の平衡が成立する条件で流れている（一見、降伏電
流が流れる状況は特別な状況が出現しているように考え
がちであるため、ベース領域２の中では通常のＯＮ動作
と全く同じことが起こっているに過ぎない）。
【００７１】電子増倍作用は電界の一番大きい箇所（Ｐ
−Ｎ接合部）で主に発生する。ここで発生した電子は空
乏層内に電流値に比例した密度で存在することになる。
この電子は、コレクタ高比抵抗層１１中の不純物原子の
正イオンの一部を電気的に補償する。その結果コレクタ
高比抵抗層１１内の電界の傾きは緩やかになる。つまり
トランジスタには、逆方向コレクタ電流（降伏電流）の
増大に対する不帰還の機構があるといえる。安定に観測
することが出来るというサステイニング現象の特質はこ
の負帰還機構によって説明できる。
−Ｎ接合部）で主に発生する。ここで発生した電子は空
乏層内に電流値に比例した密度で存在することになる。
この電子は、コレクタ高比抵抗層１１中の不純物原子の
正イオンの一部を電気的に補償する。その結果コレクタ
高比抵抗層１１内の電界の傾きは緩やかになる。つまり
トランジスタには、逆方向コレクタ電流（降伏電流）の
増大に対する不帰還の機構があるといえる。安定に観測
することが出来るというサステイニング現象の特質はこ
の負帰還機構によって説明できる。
【００７２】コレクタの高比抵抗層１１内の右下がりの
電界の傾きは、空乏化された高比抵抗層１１内の電荷密
度に比例するから、コレクタ電流の増大と共に緩やかな
傾斜となってゆく。
電界の傾きは、空乏化された高比抵抗層１１内の電荷密
度に比例するから、コレクタ電流の増大と共に緩やかな
傾斜となってゆく。
【００７３】コレクタ電流がさらに増え、コレクタ電流
の成分の電子と、不純物原子の密度が等しくなった状態
ではコレクタの高比抵抗層１１内の電界は図２に一点鎖
線（ａ）で示したように平坦な分布となる。
の成分の電子と、不純物原子の密度が等しくなった状態
ではコレクタの高比抵抗層１１内の電界は図２に一点鎖
線（ａ）で示したように平坦な分布となる。
【００７４】この状態では先に示した負帰還の機構がな
くなり不安定な状況となる。例えば、さらに電流が増え
たとしたならば、平坦であった電界の分布は右上がりの
分布に変わろうとするが、電子増倍作用によって発生し
た正孔は右下がりの電界分布をもたらそうとする。その
結果、コレクタ高比抵抗層１１の両端の電界強度が大き
く中央部が低いという鍋底型の電界分布となる。印加電
圧はコレクタ高比抵抗層１１の積分値である。したがっ
て、同じ印加電圧では鍋底型のコレクタ高比抵抗層１１
の両端における最大電界強度は平坦な電界分布時よりも
大きくなる。コレクタ高比抵抗層１１の両端で起きる電
子増倍作用は、Ｐ−Ｎ- 接合側ではより右下がりの電界
分布を、Ｎ- −Ｎ+ 接合側ではより右上がりの電界分布
を形成する。すなわち、鍋底型の電界分布がいったん形
成されると、より底が深く緑の高い電界分布に移行し続
けるという正帰還現象が始まる。以上はコレクタ高比抵
抗層１１内に限った考察であるが、実際のトランジスタ
では発生した正孔がベース電流として働くことによるコ
レクタ電流の増大も考慮しなければならない。結果とし
て、平坦な電界分布を形成する電流値を境にトランジス
タ動作の安定度は極端に悪化するといえる。特にサステ
ェイン現象が起こるような高電圧下ではこのようなトラ
ンジスタ動作は直ちに破壊に直結するといえる。これ
が、図１（ａ）点で示した破壊点である。
くなり不安定な状況となる。例えば、さらに電流が増え
たとしたならば、平坦であった電界の分布は右上がりの
分布に変わろうとするが、電子増倍作用によって発生し
た正孔は右下がりの電界分布をもたらそうとする。その
結果、コレクタ高比抵抗層１１の両端の電界強度が大き
く中央部が低いという鍋底型の電界分布となる。印加電
圧はコレクタ高比抵抗層１１の積分値である。したがっ
て、同じ印加電圧では鍋底型のコレクタ高比抵抗層１１
の両端における最大電界強度は平坦な電界分布時よりも
大きくなる。コレクタ高比抵抗層１１の両端で起きる電
子増倍作用は、Ｐ−Ｎ- 接合側ではより右下がりの電界
分布を、Ｎ- −Ｎ+ 接合側ではより右上がりの電界分布
を形成する。すなわち、鍋底型の電界分布がいったん形
成されると、より底が深く緑の高い電界分布に移行し続
けるという正帰還現象が始まる。以上はコレクタ高比抵
抗層１１内に限った考察であるが、実際のトランジスタ
では発生した正孔がベース電流として働くことによるコ
レクタ電流の増大も考慮しなければならない。結果とし
て、平坦な電界分布を形成する電流値を境にトランジス
タ動作の安定度は極端に悪化するといえる。特にサステ
ェイン現象が起こるような高電圧下ではこのようなトラ
ンジスタ動作は直ちに破壊に直結するといえる。これ
が、図１（ａ）点で示した破壊点である。
【００７５】ここではベース端子が開放状態である第１
種サステェイン電圧ＶCEO (SUS) の状況をとって説明し
たが、ベース端子からベース電流が引き出される状態の
第２種サステェイン電圧ＶCEX (SUS) の場合も同じ原理
で説明できる。第２種サステェイン電圧ＶCEX (SUS) の
場合は、ベース領域内の正孔の消滅要因として再結合機
能のみでなく逆方向ベース電流を加えることが変わるの
みである。つまり、ベース領域からの正孔の流出（正孔
の再結合＋逆方向ベース電流）と電子増倍作用による正
孔の流入がつりあった状況でコレクタ電流が流れている
わけである。
種サステェイン電圧ＶCEO (SUS) の状況をとって説明し
たが、ベース端子からベース電流が引き出される状態の
第２種サステェイン電圧ＶCEX (SUS) の場合も同じ原理
で説明できる。第２種サステェイン電圧ＶCEX (SUS) の
場合は、ベース領域内の正孔の消滅要因として再結合機
能のみでなく逆方向ベース電流を加えることが変わるの
みである。つまり、ベース領域からの正孔の流出（正孔
の再結合＋逆方向ベース電流）と電子増倍作用による正
孔の流入がつりあった状況でコレクタ電流が流れている
わけである。
【００７６】図１に示した、逆方向ベース電流を増大さ
せると高電圧方向に第２種サステェイン電圧ＶCEX (SU
S) が移動する傾向は、逆方向ベース電流が増えるとそ
れと釣り合う電子増倍作用を得るためにより高い印加電
圧が必要なことから説明できる。 ＜２−３．測定結果
および理論解析から得られる原理＞ ＜２−３−１．比抵抗と破壊耐量＞このようにトランジ
スタが安定な動作を行なうサステェイニング領域と、破
壊領域の間に明白な境界が予想され、その境界はコレク
タ電流を構成する電子の密度とコレクタ高比抵抗層の不
純物密度が等しくなった状態に相当する電流値で特性付
けられる。
せると高電圧方向に第２種サステェイン電圧ＶCEX (SU
S) が移動する傾向は、逆方向ベース電流が増えるとそ
れと釣り合う電子増倍作用を得るためにより高い印加電
圧が必要なことから説明できる。 ＜２−３．測定結果
および理論解析から得られる原理＞ ＜２−３−１．比抵抗と破壊耐量＞このようにトランジ
スタが安定な動作を行なうサステェイニング領域と、破
壊領域の間に明白な境界が予想され、その境界はコレク
タ電流を構成する電子の密度とコレクタ高比抵抗層の不
純物密度が等しくなった状態に相当する電流値で特性付
けられる。
【００７７】したがって、コレクタ高比抵抗層１１の不
純物の密度を大きくする、すなわち比抵抗を下げること
で、この境界を示す電流値は大きくすることが可能であ
り、破壊耐量を大きく改善することができる。
純物の密度を大きくする、すなわち比抵抗を下げること
で、この境界を示す電流値は大きくすることが可能であ
り、破壊耐量を大きく改善することができる。
【００７８】コレクタ高比抵抗層１１の不純物の密度を
大きくすると第１種サステェイン電圧ＶCEO (SUS) の立
ち上がり電圧（ＢＶCEO ）が下がる。従来、第１種サス
テェイン電圧ＶCEO (SUS) と動作限界の対応は経験的に
知られるのみであったが、立上り電圧と破壊点は数百Ｖ
もの差が生じ得ることが分かった。また、立ち上がり電
圧はベース・エミッタ間を逆バイアスすることによって
大幅に高電圧化できることが分かった。
大きくすると第１種サステェイン電圧ＶCEO (SUS) の立
ち上がり電圧（ＢＶCEO ）が下がる。従来、第１種サス
テェイン電圧ＶCEO (SUS) と動作限界の対応は経験的に
知られるのみであったが、立上り電圧と破壊点は数百Ｖ
もの差が生じ得ることが分かった。また、立ち上がり電
圧はベース・エミッタ間を逆バイアスすることによって
大幅に高電圧化できることが分かった。
【００７９】＜２−３−２．負荷短絡に対する破壊耐量
＞しかしながら、コレクタの高比抵抗層の比抵抗ρＮ-
を低く設定することによる悪影響も存在する。それはダ
ーリントン接続の負荷短絡状態の場合である。
＞しかしながら、コレクタの高比抵抗層の比抵抗ρＮ-
を低く設定することによる悪影響も存在する。それはダ
ーリントン接続の負荷短絡状態の場合である。
【００８０】負荷短絡が起こったとき、トランジスタが
通常のＯＮ動作を行なおうとすれば、負荷短絡の前と同
じ電圧が印加されたまま大電流が流れる状態に曝され
る。トランジスタは、この異常状態を検知してベース電
流を遮断するに要する時間（数十μｓｅｃ程度）、この
状態に耐えることが必要とされる。
通常のＯＮ動作を行なおうとすれば、負荷短絡の前と同
じ電圧が印加されたまま大電流が流れる状態に曝され
る。トランジスタは、この異常状態を検知してベース電
流を遮断するに要する時間（数十μｓｅｃ程度）、この
状態に耐えることが必要とされる。
【００８１】図３は、このような短絡破壊の試験回路で
ある。
ある。
【００８２】この回路の電源電圧をある値に設定し、図
４に示すように、一定時間幅（約５０μｓ）のベース電
流を単発でトランジスタに与えてトランジスタをＯＮさ
せる。この時のコレクタ電流（ＩC ）の最大値とその時
のコレクタ−エミッタ間電圧（ＶCE）を読み取る。この
操作を電源電圧を零から徐々に上げ、破壊に到るまで繰
り返したものが図５である。トランジスタの短絡破壊
は、チップの温度上昇が原因となるモードと印加電力が
特定の値になった瞬間に破壊するモードの二種類に分類
できるが、ここに示した測定手順は後者のモードを観測
しようとするものである。×印は破壊点を示している。
４に示すように、一定時間幅（約５０μｓ）のベース電
流を単発でトランジスタに与えてトランジスタをＯＮさ
せる。この時のコレクタ電流（ＩC ）の最大値とその時
のコレクタ−エミッタ間電圧（ＶCE）を読み取る。この
操作を電源電圧を零から徐々に上げ、破壊に到るまで繰
り返したものが図５である。トランジスタの短絡破壊
は、チップの温度上昇が原因となるモードと印加電力が
特定の値になった瞬間に破壊するモードの二種類に分類
できるが、ここに示した測定手順は後者のモードを観測
しようとするものである。×印は破壊点を示している。
【００８３】数十μｓｅｃ程度の時間内であれば、印加
電力を抑えておけばトランジスタの温度上昇による短絡
破壊は起こらないことが分かっている。
電力を抑えておけばトランジスタの温度上昇による短絡
破壊は起こらないことが分かっている。
【００８４】まず、ダーリントン接続されていない単体
のトランジスタの場合を説明する。図５の曲線Ｌ１は、
通常使用条件のベース電流値（ＩB1）を与えた測定結果
を示している。
のトランジスタの場合を説明する。図５の曲線Ｌ１は、
通常使用条件のベース電流値（ＩB1）を与えた測定結果
を示している。
【００８５】図５の曲線Ｌ２，Ｌ３は、極端に小さいベ
ース電流（ＩB1）を与えた場合の結果であり、曲線Ｌ２
はコレクタ比抵抗ρＮ- が小さい場合、曲線Ｌ３はコレ
クタ比抵抗ρＮ- が通常の場合を示している。
ース電流（ＩB1）を与えた場合の結果であり、曲線Ｌ２
はコレクタ比抵抗ρＮ- が小さい場合、曲線Ｌ３はコレ
クタ比抵抗ρＮ- が通常の場合を示している。
【００８６】負荷短絡に対する破壊耐量を改善する手段
は、コレクタ電流を流れ過ぎないようにすることであ
る。そのための一方法として、曲線Ｌ３とＬ３の例は短
絡時にベース電流を小さくする方策を施した場合の極端
な場合の特性と解釈できる。この曲線Ｌ２の波形は、図
１の第１種サステェイン電圧ＶCEO (SUS) と実質的に同
じ波形となる。コレクタ比抵抗ρＮ- を小さくすると第
１種サステェイン電圧ＶCEO (SUS) の立上り電圧は低下
するが、前述したサステェイン現象の破壊と同じ電圧、
電流値までは破壊の心配はいらない。サステェイン現象
の破壊が問題になる電圧は定格電圧程度なのに対して負
荷短絡が問題になる電圧は定格電圧の８割程度である。
したがって、コレクタ電流を制限さえすればトランジス
タは短絡破壊から原理的に免れることが出来る。したが
って、そのような構成とすれば、コレクタ比抵抗ρＮ-
の低減は悪影響を原理的には及ぼすことはない。
は、コレクタ電流を流れ過ぎないようにすることであ
る。そのための一方法として、曲線Ｌ３とＬ３の例は短
絡時にベース電流を小さくする方策を施した場合の極端
な場合の特性と解釈できる。この曲線Ｌ２の波形は、図
１の第１種サステェイン電圧ＶCEO (SUS) と実質的に同
じ波形となる。コレクタ比抵抗ρＮ- を小さくすると第
１種サステェイン電圧ＶCEO (SUS) の立上り電圧は低下
するが、前述したサステェイン現象の破壊と同じ電圧、
電流値までは破壊の心配はいらない。サステェイン現象
の破壊が問題になる電圧は定格電圧程度なのに対して負
荷短絡が問題になる電圧は定格電圧の８割程度である。
したがって、コレクタ電流を制限さえすればトランジス
タは短絡破壊から原理的に免れることが出来る。したが
って、そのような構成とすれば、コレクタ比抵抗ρＮ-
の低減は悪影響を原理的には及ぼすことはない。
【００８７】図６は、図５に相応する測定をダーリント
ン接続されたトランジスタについて行なった例である。
曲線Ｌ４は、通常使用条件のベース電流値（ＩB1）での
ダ−リントントランジスタの短絡例、曲線Ｌ５は極端に
小さいベース電流値（ＩB1）でのダ−リントントランジ
スタ例、曲線Ｌ６は小さいベース電流値（ＩB1）での単
体トランジスタ例である。ダーリントン接続されたトラ
ンジスタは電流増幅率ｈFEが大きいので極端に小さいベ
ース電流値（ＩB1）で測定した場合には、コレクタ電流
の立ち上がりが急激に起こる。
ン接続されたトランジスタについて行なった例である。
曲線Ｌ４は、通常使用条件のベース電流値（ＩB1）での
ダ−リントントランジスタの短絡例、曲線Ｌ５は極端に
小さいベース電流値（ＩB1）でのダ−リントントランジ
スタ例、曲線Ｌ６は小さいベース電流値（ＩB1）での単
体トランジスタ例である。ダーリントン接続されたトラ
ンジスタは電流増幅率ｈFEが大きいので極端に小さいベ
ース電流値（ＩB1）で測定した場合には、コレクタ電流
の立ち上がりが急激に起こる。
【００８８】これは、ダーリントン・トランジスタの後
段に対する前段のコレクタ電流密度が大幅に小さいこと
が原因である。サステェイン現象は電流密度の増大と共
に保持電圧が増える。すなわち、ダーリントン・トラン
ジスタの前段のコレクタ電流密度は後段の電流密度の1/
ｈFEの大きさしかないので、前段のコレクタ電流値が増
えても保持電圧はほとんど増えない為である。
段に対する前段のコレクタ電流密度が大幅に小さいこと
が原因である。サステェイン現象は電流密度の増大と共
に保持電圧が増える。すなわち、ダーリントン・トラン
ジスタの前段のコレクタ電流密度は後段の電流密度の1/
ｈFEの大きさしかないので、前段のコレクタ電流値が増
えても保持電圧はほとんど増えない為である。
【００８９】短絡耐量を改善するためにトランジスタの
外部回路でいかに工夫をしようとも、このベース開放降
伏電圧ＢＶCEO に対応する電圧値以上の短絡耐量を得る
ことは出来ない。
外部回路でいかに工夫をしようとも、このベース開放降
伏電圧ＢＶCEO に対応する電圧値以上の短絡耐量を得る
ことは出来ない。
【００９０】このように、高比抵抗層の比抵抗ρＮ- を
低く設定すると短絡保護回路を使用した場合の上限電圧
がコレクタ比抵抗ρＮ- に対応したベース開放降伏電圧
ＢＶCEO 値に制限されるという難点がある。
低く設定すると短絡保護回路を使用した場合の上限電圧
がコレクタ比抵抗ρＮ- に対応したベース開放降伏電圧
ＢＶCEO 値に制限されるという難点がある。
【００９１】しかしながら、コレクタ比抵抗ρＮ- を低
減したときの短絡耐量の制限を解決することは可能であ
る。
減したときの短絡耐量の制限を解決することは可能であ
る。
【００９２】それは、コレクタの高比抵抗層の比抵抗に
関して、前段部分の比抵抗を最終段トランジスタよりも
高く設定することによって達成される。
関して、前段部分の比抵抗を最終段トランジスタよりも
高く設定することによって達成される。
【００９３】逆バイアス破壊耐量は、最終段のコレクタ
高比抵抗層の比抵抗に大きく依存しており比抵抗が低い
方が大きくなる。前段のコレクタ高比抵抗層の比抵抗を
大きくすることによってＢＶCEO （すなわち、ＶCEO (S
US) の立ち上がり電圧）は大幅に改善することが出来る
が、そのことによる逆バイアス破壊耐量への影響は小さ
い。なぜならば、逆バイアス破壊耐量は、トランジスタ
のＯＦＦ動作時の破壊耐量であるが、トランジスタがＯ
ＦＦ過程に入り、大きな電圧を保持する段階では前段部
にはコレクタ電流は実質的に流れず、後段のみにコレク
タ電流が流れる状況が成立している為である。
高比抵抗層の比抵抗に大きく依存しており比抵抗が低い
方が大きくなる。前段のコレクタ高比抵抗層の比抵抗を
大きくすることによってＢＶCEO （すなわち、ＶCEO (S
US) の立ち上がり電圧）は大幅に改善することが出来る
が、そのことによる逆バイアス破壊耐量への影響は小さ
い。なぜならば、逆バイアス破壊耐量は、トランジスタ
のＯＦＦ動作時の破壊耐量であるが、トランジスタがＯ
ＦＦ過程に入り、大きな電圧を保持する段階では前段部
にはコレクタ電流は実質的に流れず、後段のみにコレク
タ電流が流れる状況が成立している為である。
【００９４】＜２−３−３．電流増幅率ｈFE＞この発明
の＜原理２−２＞は、ダーリントン接続されたトランジ
スタの前段部のコレクタ高比抵抗層の比抵抗を後段部よ
りも高くした上で、前段部のコレクタ高比抵抗層の厚さ
ｔＮ- を後段部よりも薄くすることである。
の＜原理２−２＞は、ダーリントン接続されたトランジ
スタの前段部のコレクタ高比抵抗層の比抵抗を後段部よ
りも高くした上で、前段部のコレクタ高比抵抗層の厚さ
ｔＮ- を後段部よりも薄くすることである。
【００９５】逆バイアス破壊耐量にしろ、短絡破壊耐量
にしろコレクタ膜厚ｔＮ- を大きくすることが非常に効
果があることは経験的にも理論的にも知られている。し
かしながら、コレクタ膜厚ｔＮ- 増大は電流増幅率ｈFE
の低下をもたらす。そして、特に破壊が一層問題になる
高電圧品種ほどこの電流増幅率ｈFEの低下は著しい。
にしろコレクタ膜厚ｔＮ- を大きくすることが非常に効
果があることは経験的にも理論的にも知られている。し
かしながら、コレクタ膜厚ｔＮ- 増大は電流増幅率ｈFE
の低下をもたらす。そして、特に破壊が一層問題になる
高電圧品種ほどこの電流増幅率ｈFEの低下は著しい。
【００９６】しかしながら、ダーリントン・トランジス
タでは電流密度の小さい前段は後達よりも破壊に対して
余裕があるので、前段のコレクタ膜厚ｔＮ- を後段より
も薄くすることでこの状況に対処可能である。 ＜３．原理１の詳細＞ ＜３−１．ρＮ- とｔＮ- との比ｒを変化させた場合の
実験結果＞図７は、単体のＮＰＮトランジスタについて
コレクタ比抵抗ρＮ- とコレクタ膜厚ｔＮ- との比ｒ
を変化させた場合の実験結果を示す。ただし、コレクタ
膜厚ｔＮ- の値をパラメータとして示してある。また、
この破壊は第１種サステェイン電圧ＶCEO (SUS) での破
壊であり、破壊電流値は定格１５０Ａ相当のチップ構成
とした場合のものである。
タでは電流密度の小さい前段は後達よりも破壊に対して
余裕があるので、前段のコレクタ膜厚ｔＮ- を後段より
も薄くすることでこの状況に対処可能である。 ＜３．原理１の詳細＞ ＜３−１．ρＮ- とｔＮ- との比ｒを変化させた場合の
実験結果＞図７は、単体のＮＰＮトランジスタについて
コレクタ比抵抗ρＮ- とコレクタ膜厚ｔＮ- との比ｒ
を変化させた場合の実験結果を示す。ただし、コレクタ
膜厚ｔＮ- の値をパラメータとして示してある。また、
この破壊は第１種サステェイン電圧ＶCEO (SUS) での破
壊であり、破壊電流値は定格１５０Ａ相当のチップ構成
とした場合のものである。
【００９７】なお、図７において、 曲線Ｌ７はコレクタ膜厚ｔＮ- ＝１４０μｍの破壊電流
（○印） 曲線Ｌ８はコレクタ膜厚ｔＮ- ＝１２０μｍの破壊電流
（◇印） 曲線Ｌ９はコレクタ膜厚ｔＮ- ＝１４０μｍの破壊電圧
（●印） 曲線Ｌ１０はコレクタ膜厚ｔＮ- ＝１２０μｍの破壊電
圧（◆印）を示している。
（○印） 曲線Ｌ８はコレクタ膜厚ｔＮ- ＝１２０μｍの破壊電流
（◇印） 曲線Ｌ９はコレクタ膜厚ｔＮ- ＝１４０μｍの破壊電圧
（●印） 曲線Ｌ１０はコレクタ膜厚ｔＮ- ＝１２０μｍの破壊電
圧（◆印）を示している。
【００９８】この図７からわかるように、比ｒが小さく
なるほど破壊電流は増加し、破壊電圧は減少する。
なるほど破壊電流は増加し、破壊電圧は減少する。
【００９９】＜３−２．比ｒの好ましい範囲＞図７から
わかるように、比ｒが０．６よりも小さな範囲では、破
壊電圧をあまり低下させることなく、破壊電流を向上さ
せることができる。比ｒの値の変化に対する破壊電流の
変化率と比較すれば、破壊電圧の変化率は小さい。この
ため、上記のように、比ｒが０．６よりも小さな範囲と
なるようにコレクタ比抵抗ρＮ- とコレクタ膜厚ｔＮ-
とを定めれば、破壊電流および破壊電圧の双方を含めた
トランジスタの高電圧特性の改善が可能である。
わかるように、比ｒが０．６よりも小さな範囲では、破
壊電圧をあまり低下させることなく、破壊電流を向上さ
せることができる。比ｒの値の変化に対する破壊電流の
変化率と比較すれば、破壊電圧の変化率は小さい。この
ため、上記のように、比ｒが０．６よりも小さな範囲と
なるようにコレクタ比抵抗ρＮ- とコレクタ膜厚ｔＮ-
とを定めれば、破壊電流および破壊電圧の双方を含めた
トランジスタの高電圧特性の改善が可能である。
【０１００】比ｒの下限は、要求される破壊電圧の値に
よって定まる正の値である。 ＜４．実施例の具体的内容＞ＡＣ４４０Ｖライン用のイ
ンバータに使用される１０００〜１２００Ｖクラスの現
在の代表的なバイポーラ・トランジスタを例にとって、
この発明の種々の実施例について以下に説明する。な
お、これらの実施例によるダーリントントランジスタ
は、この発明の＜原理２−１＞および＜原理２−２＞の
双方を満足するように形成される。また、これらのダー
リントントランジスタに含まれる複数のトランジスタの
うちの一部のトランジスタが、この発明の＜原理１＞に
従って構成されている。
よって定まる正の値である。 ＜４．実施例の具体的内容＞ＡＣ４４０Ｖライン用のイ
ンバータに使用される１０００〜１２００Ｖクラスの現
在の代表的なバイポーラ・トランジスタを例にとって、
この発明の種々の実施例について以下に説明する。な
お、これらの実施例によるダーリントントランジスタ
は、この発明の＜原理２−１＞および＜原理２−２＞の
双方を満足するように形成される。また、これらのダー
リントントランジスタに含まれる複数のトランジスタの
うちの一部のトランジスタが、この発明の＜原理１＞に
従って構成されている。
【０１０１】ところで、１０００〜１２００Ｖクラスの
従来のダーリントントランジスタは、３個のトランジス
タを同一チップに形成して３段のダーリントン接続に構
成して使われているのが通例であった。
従来のダーリントントランジスタは、３個のトランジス
タを同一チップに形成して３段のダーリントン接続に構
成して使われているのが通例であった。
【０１０２】それに対して、この実施例のダーリントン
トランジスタでは、前段と後段とでコレクタ比抵抗ρＮ
- の値が異なるように構成する関係上、単一のチップの
中に前段トランジスタと後段トランジスタとを作り込む
のは困難である。このため、前段トランジスタと後段ト
ランジスタとは異なるチップに形成し、それらをワイヤ
ー配線によって接続するという構成が採用される。
トランジスタでは、前段と後段とでコレクタ比抵抗ρＮ
- の値が異なるように構成する関係上、単一のチップの
中に前段トランジスタと後段トランジスタとを作り込む
のは困難である。このため、前段トランジスタと後段ト
ランジスタとは異なるチップに形成し、それらをワイヤ
ー配線によって接続するという構成が採用される。
【０１０３】一般に、Ｍを２以上の整数としたとき、ダ
ーリントン接続されたＭ個のトランジスタは、 前段トランジスタ：第１段トランジスタ〜第ｍ段トラン
ジスタ 後段トランジスタ：第（ｍ＋１）段トランジスタ〜第Ｍ
段トランジスタのように分類可能である。ただし、ｍ
は、 １≦ｍ≦Ｍ ....(4) を満足する整数である。
ーリントン接続されたＭ個のトランジスタは、 前段トランジスタ：第１段トランジスタ〜第ｍ段トラン
ジスタ 後段トランジスタ：第（ｍ＋１）段トランジスタ〜第Ｍ
段トランジスタのように分類可能である。ただし、ｍ
は、 １≦ｍ≦Ｍ ....(4) を満足する整数である。
【０１０４】この発明の実施例では、このようにして定
義された前段トランジスタについては第１のチップに形
成するとともに、後段トランジスタは第２のチップに形
成する。そして、前段トランジスタについてのコレクタ
比抵抗ρＮ- (F) と後段トランジスタについてのコレ
クタ比抵抗ρＮ- (R) との間に、 ρＮ- (F)＞ρＮ- (R) ....(5) が成立するようにするとともに、前段トランジスタにつ
いてのコレクタ膜厚ｔＮ- (F) と後段トランジスタに
ついてのコレクタ膜厚ｔＮ- (R) との間に、 ｔＮ- (F)＜ｔＮ- (R) ....(6) が成立するようにする。
義された前段トランジスタについては第１のチップに形
成するとともに、後段トランジスタは第２のチップに形
成する。そして、前段トランジスタについてのコレクタ
比抵抗ρＮ- (F) と後段トランジスタについてのコレ
クタ比抵抗ρＮ- (R) との間に、 ρＮ- (F)＞ρＮ- (R) ....(5) が成立するようにするとともに、前段トランジスタにつ
いてのコレクタ膜厚ｔＮ- (F) と後段トランジスタに
ついてのコレクタ膜厚ｔＮ- (R) との間に、 ｔＮ- (F)＜ｔＮ- (R) ....(6) が成立するようにする。
【０１０５】さらに一般化すると、Ｍ個のトランジスタ
をＫ個のグループに分けて、（ただし、Ｋ≧２）、各グ
ループのトランジスタをそれぞれひとつまたは複数のチ
ップに形成し、 ρＮ- (i)＞ρＮ- (i+1) ....(7) が成立するようにするとともに、前段トランジスタにつ
いてのコレクタ膜厚ｔＮ- (F) と後段トランジスタに
ついてのコレクタ膜厚ｔＮ- (R) との間に、 ｔＮ- (i) ｔＮ- (i+1) ....(8) が成立するようにするように構成することができる。た
だし、ρＮ- (i) ，ｔＮ- (i) はそれぞれ、第ｉグ
ループのトランジスタのコレクタ比抵抗ρＮ- (i) お
よびコレクタ膜厚ｔＮ- (i) である。
をＫ個のグループに分けて、（ただし、Ｋ≧２）、各グ
ループのトランジスタをそれぞれひとつまたは複数のチ
ップに形成し、 ρＮ- (i)＞ρＮ- (i+1) ....(7) が成立するようにするとともに、前段トランジスタにつ
いてのコレクタ膜厚ｔＮ- (F) と後段トランジスタに
ついてのコレクタ膜厚ｔＮ- (R) との間に、 ｔＮ- (i) ｔＮ- (i+1) ....(8) が成立するようにするように構成することができる。た
だし、ρＮ- (i) ，ｔＮ- (i) はそれぞれ、第ｉグ
ループのトランジスタのコレクタ比抵抗ρＮ- (i) お
よびコレクタ膜厚ｔＮ- (i) である。
【０１０６】＜４−１．第１実施例の装置の構成＞第１
実施例のダーリントントランジスタは、 Ｍ＝３， ｍ＝２ の場合に相当する。
実施例のダーリントントランジスタは、 Ｍ＝３， ｍ＝２ の場合に相当する。
【０１０７】図８は第１実施例である３段ダーリントン
トランジスタの構成を示す断面図である。同図に示すよ
うに、前段トランジスタチップＴＦにおいて、コレクタ
低比抵抗層１２上にコレクタ高比抵抗層１１が形成され
る。このコレクタ高比抵抗層１１の上層部の領域Ａ１に
トランジスタＱ１のベース領域２１が、領域Ａ２にトラ
ンジスタＱ２のベース領域２２がそれぞれ形成され、ベ
ース領域２１及び２２それぞれの表面にエミッタ領域３
１及び３２が選択的に形成される。そして、コレクタ低
比抵抗層１２の表面上に前段側コレクタ電極５１が形成
され、トランジスタＱ１のベース領域２１上に前段側ベ
ース電極６１が形成され、トランジスタＱ２のエミッタ
領域３２上に前段側エミッタ電極７１が形成され、トラ
ンジスタＱ１のエミッタ領域３１上からトランジスタＱ
２のベース領域２２上にかけてベース・エミッタ接続電
極８１が形成される。なお、４は酸化膜、１８はガード
リング、１９はチャンネルストップである。
トランジスタの構成を示す断面図である。同図に示すよ
うに、前段トランジスタチップＴＦにおいて、コレクタ
低比抵抗層１２上にコレクタ高比抵抗層１１が形成され
る。このコレクタ高比抵抗層１１の上層部の領域Ａ１に
トランジスタＱ１のベース領域２１が、領域Ａ２にトラ
ンジスタＱ２のベース領域２２がそれぞれ形成され、ベ
ース領域２１及び２２それぞれの表面にエミッタ領域３
１及び３２が選択的に形成される。そして、コレクタ低
比抵抗層１２の表面上に前段側コレクタ電極５１が形成
され、トランジスタＱ１のベース領域２１上に前段側ベ
ース電極６１が形成され、トランジスタＱ２のエミッタ
領域３２上に前段側エミッタ電極７１が形成され、トラ
ンジスタＱ１のエミッタ領域３１上からトランジスタＱ
２のベース領域２２上にかけてベース・エミッタ接続電
極８１が形成される。なお、４は酸化膜、１８はガード
リング、１９はチャンネルストップである。
【０１０８】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ３にトランジスタＱ３のベース領域２３が形成
され、ベース領域２３の表面にエミッタ領域３３が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ３のベース領域２３上に後段側ベース電極６２が形
成され、トランジスタＱ３のエミッタ領域３３上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ３にトランジスタＱ３のベース領域２３が形成
され、ベース領域２３の表面にエミッタ領域３３が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ３のベース領域２３上に後段側ベース電極６２が形
成され、トランジスタＱ３のエミッタ領域３３上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
【０１０９】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイア配線４２により電気的に接続される。したがっ
て、３段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイア配線４２により電気的に接続される。したがっ
て、３段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１１０】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１６０μｍに設定される。したがって、
第２段目のトランジスタＱ２と第３段目のトランジスタ
Ｑ３とは、＜原理２＞（原理２−１及び原理２−２）を
満足するトランジスタとなっている。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１６０μｍに設定される。したがって、
第２段目のトランジスタＱ２と第３段目のトランジスタ
Ｑ３とは、＜原理２＞（原理２−１及び原理２−２）を
満足するトランジスタとなっている。
【０１１１】また、このダーリントントランジスタのう
ち、第３段目のトランジスタＱ３については、比ｒが、 ｒ＝ρＮ- (R) ／ｔＮ- (R) ＝４５（Ωcm）／１６０（μｍ） ＝約０．２８ となっており、＜原理１＞を満足するトランジスタとな
っている。
ち、第３段目のトランジスタＱ３については、比ｒが、 ｒ＝ρＮ- (R) ／ｔＮ- (R) ＝４５（Ωcm）／１６０（μｍ） ＝約０．２８ となっており、＜原理１＞を満足するトランジスタとな
っている。
【０１１２】これら二つのチップＴＦ，ＴＲは通常、同
一パッケージにマウントされ、ワイヤー配線によって３
段ダーリントンとして構成される。図９はその一例を示
す平面図である。同図に示すように、金属製のベース基
板１２０上に絶縁基板１２１がハンダ付けによって形成
され、この絶縁基板上１２０上に外部取り出しコレクタ
電極５５、外部取り出しベース電極６５、外部取り出し
エミッタ電極７５、補助電極１２３がそれぞれ独立して
ハンダ付けによって形成される。
一パッケージにマウントされ、ワイヤー配線によって３
段ダーリントンとして構成される。図９はその一例を示
す平面図である。同図に示すように、金属製のベース基
板１２０上に絶縁基板１２１がハンダ付けによって形成
され、この絶縁基板上１２０上に外部取り出しコレクタ
電極５５、外部取り出しベース電極６５、外部取り出し
エミッタ電極７５、補助電極１２３がそれぞれ独立して
ハンダ付けによって形成される。
【０１１３】外部取り出しコレクタ電極５５上に前段ト
ランジスタチップＴＦ、後段トランジスタチップＴＲが
ハンダ付けによって形成され、補助電極８５が絶縁基板
８５を介してハンダ付けによって形成され、フライホー
ルドダイオード１１６が形成される。このとき、前段ト
ランジスタチップＴＦ及び後段トランジスタチップＴＲ
の裏面にはそれぞれコレクタ電極５１及び５２が形成さ
れているため、外部取り出しコレクタ電極５５とコレク
タ電極５１及び５２との電気的接続がなされる。なお、
フライホールドダイオードチップ１１６は表面がアノー
ド部、裏面がカソード部である。したがって、フライホ
ールドダイオードのカソードが外部取り出しコレクタ電
極５５と電気的に接続される。
ランジスタチップＴＦ、後段トランジスタチップＴＲが
ハンダ付けによって形成され、補助電極８５が絶縁基板
８５を介してハンダ付けによって形成され、フライホー
ルドダイオード１１６が形成される。このとき、前段ト
ランジスタチップＴＦ及び後段トランジスタチップＴＲ
の裏面にはそれぞれコレクタ電極５１及び５２が形成さ
れているため、外部取り出しコレクタ電極５５とコレク
タ電極５１及び５２との電気的接続がなされる。なお、
フライホールドダイオードチップ１１６は表面がアノー
ド部、裏面がカソード部である。したがって、フライホ
ールドダイオードのカソードが外部取り出しコレクタ電
極５５と電気的に接続される。
【０１１４】外部取り出しベース電極６５上にスピード
アップダイオードチップ１１４がハンダ付けによって形
成され、補助電極１２３上にスピードアップダイオード
チップ１１５がハンダ付けによって形成される。なお、
スピードアップダイオードチップ１１４及び１１５はそ
れぞれ、表面がアノード部、裏面がカソード部である。
したがって、スピードアップダイオード１１４のカソー
ドが外部取り出しベース電極６５と電気的に接続され、
スピードアップダイオード１１５のカソードが補助電極
１２３と電気的に接続される。 なお、図９では図８で
示したベース電極６１，６２、エミッタ電極７１，７２
及びベース・エミッタ接続電極８１は実際には形成され
ているが、説明の都合上、図示は省略している。したが
って、以後に行うチップ外部とのワイヤー配線の説明は
ベース領域２１〜２３及びエミッタ領域３１〜３３を接
続対象とする。
アップダイオードチップ１１４がハンダ付けによって形
成され、補助電極１２３上にスピードアップダイオード
チップ１１５がハンダ付けによって形成される。なお、
スピードアップダイオードチップ１１４及び１１５はそ
れぞれ、表面がアノード部、裏面がカソード部である。
したがって、スピードアップダイオード１１４のカソー
ドが外部取り出しベース電極６５と電気的に接続され、
スピードアップダイオード１１５のカソードが補助電極
１２３と電気的に接続される。 なお、図９では図８で
示したベース電極６１，６２、エミッタ電極７１，７２
及びベース・エミッタ接続電極８１は実際には形成され
ているが、説明の都合上、図示は省略している。したが
って、以後に行うチップ外部とのワイヤー配線の説明は
ベース領域２１〜２３及びエミッタ領域３１〜３３を接
続対象とする。
【０１１５】外部取り出しベース電極６５は前段トラン
ジスタチップＴＦのベース領域２１にワイヤー配線４０
を介して接続され、前段トランジスタチップＴＦのエミ
ッタ領域３２はワイヤー配線４０を介して補助電極８５
に接続される。
ジスタチップＴＦのベース領域２１にワイヤー配線４０
を介して接続され、前段トランジスタチップＴＦのエミ
ッタ領域３２はワイヤー配線４０を介して補助電極８５
に接続される。
【０１１６】一方、後段トランジスタチップＴＲのベー
ス領域２３はワイヤー配線４０を介して補助電極８５に
接続され、エミッタ領域３３はワイヤー配線４０を介し
て外部取り出しエミッタ領域７５に接続される。
ス領域２３はワイヤー配線４０を介して補助電極８５に
接続され、エミッタ領域３３はワイヤー配線４０を介し
て外部取り出しエミッタ領域７５に接続される。
【０１１７】上記ワイヤー配線４０による配線により、
前段トランジスタチップＴＦと後段トランジスタチップ
ＴＲとから構成される３段ダーリントントランジスタが
構成される。
前段トランジスタチップＴＦと後段トランジスタチップ
ＴＲとから構成される３段ダーリントントランジスタが
構成される。
【０１１８】また、スピードアップダイオードチップ１
１４の表面をワイヤー配線４０を介して補助電極１２３
に接続し、スピードアップダイオードチップ１１５の表
面をワイヤー配線４０を介して補助電極８５に接続す
る。その結果、１段目トランジスタＱ１及び２段目トラ
ンジスタＱ２のエミッタ−ベース間にそれぞれスピード
アップダイオードが設けられる。
１４の表面をワイヤー配線４０を介して補助電極１２３
に接続し、スピードアップダイオードチップ１１５の表
面をワイヤー配線４０を介して補助電極８５に接続す
る。その結果、１段目トランジスタＱ１及び２段目トラ
ンジスタＱ２のエミッタ−ベース間にそれぞれスピード
アップダイオードが設けられる。
【０１１９】また、フライホイールダイオードチップの
表面をワイヤー配線４０を介して外部取り出しエミッタ
電極７５に接続することにより、３段目トランジスタＱ
３のエミッタ−コレクタ間にフライホイールダイオード
が設けられる。
表面をワイヤー配線４０を介して外部取り出しエミッタ
電極７５に接続することにより、３段目トランジスタＱ
３のエミッタ−コレクタ間にフライホイールダイオード
が設けられる。
【０１２０】前述したように、コレクタの高比抵抗層の
比抵抗は、前段側のトランジスタについては約８０Ωc
m、最終段トランジスタは約４５Ωcmとした。それぞれ
のＢＶCEO は、前段側のトランジスタで約９５０Ｖ、最
終段で約６５０Ｖであった。合計チップ面積は約８００
ｍｍ2 で、この電圧クラスでは定格電流は約１５０Ａに
相当する。
比抵抗は、前段側のトランジスタについては約８０Ωc
m、最終段トランジスタは約４５Ωcmとした。それぞれ
のＢＶCEO は、前段側のトランジスタで約９５０Ｖ、最
終段で約６５０Ｖであった。合計チップ面積は約８００
ｍｍ2 で、この電圧クラスでは定格電流は約１５０Ａに
相当する。
【０１２１】＜４−２．第１実施例の装置の特性＞この
トランジスタについて、図６と同様な短絡耐量を測定し
た例を図１０に示す。なお、図１０において、曲線Ｌ１
４はベース電流ＩB1が通常レベルの場合、曲線Ｌ１５は
ベース電流ＩB1が微小レベルの場合を示している。
トランジスタについて、図６と同様な短絡耐量を測定し
た例を図１０に示す。なお、図１０において、曲線Ｌ１
４はベース電流ＩB1が通常レベルの場合、曲線Ｌ１５は
ベース電流ＩB1が微小レベルの場合を示している。
【０１２２】ベース電流が極端に小さい測定では、曲線
Ｌ１５に示すように、後段のＢＶCEO にあたる６５０Ｖ
付近の電圧を過ぎたあたりから、前段部分のＢＶCEO の
９５０Ｖ付近までコレクタ電流は直線状に増加してい
く。コレクタ電流の急激な増大はその後に起きる。
Ｌ１５に示すように、後段のＢＶCEO にあたる６５０Ｖ
付近の電圧を過ぎたあたりから、前段部分のＢＶCEO の
９５０Ｖ付近までコレクタ電流は直線状に増加してい
く。コレクタ電流の急激な増大はその後に起きる。
【０１２３】コレクタ電流が直線状に増加していく期間
は、前段部分は動作せず後段のみが電流を流しているこ
とが分かる。前段部分のＢＶCEO である約９５０Ｖに電
源電圧が達すると、前段のコレクタ−エミッタ間で降伏
が起こり、発生した電流が後段にベース電流として働き
かけ、急激な電流増加が起こる。
は、前段部分は動作せず後段のみが電流を流しているこ
とが分かる。前段部分のＢＶCEO である約９５０Ｖに電
源電圧が達すると、前段のコレクタ−エミッタ間で降伏
が起こり、発生した電流が後段にベース電流として働き
かけ、急激な電流増加が起こる。
【０１２４】このように本発明によるトランジスタで
は、何等かの方法によってコレクタ電流を低減するとい
う短絡保護機構を、前段部のＢＶCEO の電圧値まで使え
るようにするものである。
は、何等かの方法によってコレクタ電流を低減するとい
う短絡保護機構を、前段部のＢＶCEO の電圧値まで使え
るようにするものである。
【０１２５】図４５で示したトランジスタで、前段、後
段ともｔＮ- ＝約１４０μｍであった場合、コレクタ電
流が１５０Ａにおいて、電流増幅率ｈFE＝約２００であ
ったのに対し、第１実施例のトランジスタで前段のｔＮ
- (F)＝約１２０μｍ、後段ｔＮ- (R)＝約１４０μｍ
とした場合には、コレクタ電流が１５０ＡにおいてｈFE
＝約７００となった。コレクタ膜厚ｔＮ- (F) を薄く
した場合、ベース開放降伏電圧ＢＶCEO の値が低下する
が、コレクタ比抵抗ρＮ- (F) を高くすることで低下
は防げた。
段ともｔＮ- ＝約１４０μｍであった場合、コレクタ電
流が１５０Ａにおいて、電流増幅率ｈFE＝約２００であ
ったのに対し、第１実施例のトランジスタで前段のｔＮ
- (F)＝約１２０μｍ、後段ｔＮ- (R)＝約１４０μｍ
とした場合には、コレクタ電流が１５０ＡにおいてｈFE
＝約７００となった。コレクタ膜厚ｔＮ- (F) を薄く
した場合、ベース開放降伏電圧ＢＶCEO の値が低下する
が、コレクタ比抵抗ρＮ- (F) を高くすることで低下
は防げた。
【０１２６】なお、後段に関しては、コレクタ高比抵抗
層の比抵抗ρＮ- を下げ比ｒ＜０．６とすることで（図
１の場合と同様に）高電圧下における破壊耐圧を大幅に
改善することができた。 ＜４−３．第１実施例の装置の製造方法＞以下、第１の
実施例における３段ダーリントントランジスタの製造方
法について説明する。
層の比抵抗ρＮ- を下げ比ｒ＜０．６とすることで（図
１の場合と同様に）高電圧下における破壊耐圧を大幅に
改善することができた。 ＜４−３．第１実施例の装置の製造方法＞以下、第１の
実施例における３段ダーリントントランジスタの製造方
法について説明する。
【０１２７】まず、コレクタ高比抵抗層の形成方法につ
いて述べる。
いて述べる。
【０１２８】図１１に示すように、Ｓｉ（シリコン）単
結晶ロッド２００に中性子２１０を照射することによっ
て、Ｓｉの一部をＮ型原子に核変換させる。このとき、
中性子２１０の密度と照射時間で決定する中性子照射量
を制御することによって、コレクタ高比抵抗層の比抵抗
を精度よく形成することができる。
結晶ロッド２００に中性子２１０を照射することによっ
て、Ｓｉの一部をＮ型原子に核変換させる。このとき、
中性子２１０の密度と照射時間で決定する中性子照射量
を制御することによって、コレクタ高比抵抗層の比抵抗
を精度よく形成することができる。
【０１２９】Ｎ型不純物の添加が終わったＳｉ単結晶ロ
ッド２００は、図１２に示すように、ウェハ２０１に切
り出される。そして、このウェハ２０１をＮ- 型の半導
体基板として、その表面及び裏面にＮ型の不純物を導入
することによって、図１３に示すように、半導体基板２
０１の表面及び裏面にＮ型の不純物濃度が高いＮ+ 層２
０２及び２０３を形成する。
ッド２００は、図１２に示すように、ウェハ２０１に切
り出される。そして、このウェハ２０１をＮ- 型の半導
体基板として、その表面及び裏面にＮ型の不純物を導入
することによって、図１３に示すように、半導体基板２
０１の表面及び裏面にＮ型の不純物濃度が高いＮ+ 層２
０２及び２０３を形成する。
【０１３０】そして、Ｎ+ 層２０２の表面からＮ型半導
体基板２０１にかけて、精度よく削り取ることにより、
図１４に示すように、コレクタ高比抵抗層となる残存し
た半導体基板２０１の膜厚ｔ′を精度よく決定すること
ができる。また、Ｎ+ 層２０３がコレクタ低比抵抗層と
なる。
体基板２０１にかけて、精度よく削り取ることにより、
図１４に示すように、コレクタ高比抵抗層となる残存し
た半導体基板２０１の膜厚ｔ′を精度よく決定すること
ができる。また、Ｎ+ 層２０３がコレクタ低比抵抗層と
なる。
【０１３１】このようにして、コレクタ高比抵抗層の比
抵抗及び膜厚を精度よく形成することができる。以上が
コレクタ高比抵抗層の第１の形成方法である。
抵抗及び膜厚を精度よく形成することができる。以上が
コレクタ高比抵抗層の第１の形成方法である。
【０１３２】以下、コレクタ高比抵抗層の第２の形成方
法について述べる。まず、図１５にに示すように、コレ
クタ低比抵抗層となるＮ+ 半導体基板（Ｎ+ ウエハ）２
０４を準備し、図１６に示すように、Ｎ+ 半導体基板
（Ｎ+ ウエハ）２０４の表面上にエピタキシャル成長法
によってコレクタ高比抵抗層となるＮ- 層２０５を形成
する。この際、Ｎ- 層２０５の膜厚ｔ′及び比抵抗を精
度よく形成する。
法について述べる。まず、図１５にに示すように、コレ
クタ低比抵抗層となるＮ+ 半導体基板（Ｎ+ ウエハ）２
０４を準備し、図１６に示すように、Ｎ+ 半導体基板
（Ｎ+ ウエハ）２０４の表面上にエピタキシャル成長法
によってコレクタ高比抵抗層となるＮ- 層２０５を形成
する。この際、Ｎ- 層２０５の膜厚ｔ′及び比抵抗を精
度よく形成する。
【０１３３】上記したコレクタ高比抵抗層の第１あるい
は第２の形成方法により、図１７に示すように、第１の
チップ上に、膜厚が比較的厚く（（１６０＋α）μ
ｍ）、比抵抗が比較的低い（４５Ωcm）コレクタ高比抵
抗層１３と、コレクタ低比抵抗層１４とを形成する。以
下、後段トランジスタチップとなる第１のチップ上での
トランジスタの製造方法について述べる。
は第２の形成方法により、図１７に示すように、第１の
チップ上に、膜厚が比較的厚く（（１６０＋α）μ
ｍ）、比抵抗が比較的低い（４５Ωcm）コレクタ高比抵
抗層１３と、コレクタ低比抵抗層１４とを形成する。以
下、後段トランジスタチップとなる第１のチップ上での
トランジスタの製造方法について述べる。
【０１３４】まず、図１９に示すように、コレクタ高比
抵抗層１３及びコレクタ低比抵抗層１４それぞれの表面
上に、熱酸化法により酸化膜１０４を形成する。
抵抗層１３及びコレクタ低比抵抗層１４それぞれの表面
上に、熱酸化法により酸化膜１０４を形成する。
【０１３５】次に、図２１に示すように、写真製版技術
により、コレクタ高比抵抗層１３の表面上に形成された
酸化膜１０４のパターニングを行う。この際、コレクタ
低比抵抗層１４の表面上に形成された酸化膜１０４をす
べて取り除く。
により、コレクタ高比抵抗層１３の表面上に形成された
酸化膜１０４のパターニングを行う。この際、コレクタ
低比抵抗層１４の表面上に形成された酸化膜１０４をす
べて取り除く。
【０１３６】そして、図２３に示すように、Ｐ型不純物
のイオン注入、あるいは不純物を含むガス中での拡散処
理などの手法で、Ｐ型の不純物をコレクタ高比抵抗層１
３の表面に導入し、さらに酸化雰囲気中で深さαまで拡
散させてベース領域２３及びガードリング１８を形成す
る。その結果、コレクタ膜厚ｔＮ- (R) は１６０μｍと
なる。この際、コレクタ高比抵抗層１３及びコレクタ低
比抵抗層１４の表面に酸化膜１０４が形成される。次
に、図２５に示すように、写真製版技術により、コレク
タ高比抵抗層１３の表面上に形成された酸化膜１０４の
パターニングを行う。この際、コレクタ低比抵抗層１４
の表面上に形成された酸化膜１０４をすべて取り除く。
のイオン注入、あるいは不純物を含むガス中での拡散処
理などの手法で、Ｐ型の不純物をコレクタ高比抵抗層１
３の表面に導入し、さらに酸化雰囲気中で深さαまで拡
散させてベース領域２３及びガードリング１８を形成す
る。その結果、コレクタ膜厚ｔＮ- (R) は１６０μｍと
なる。この際、コレクタ高比抵抗層１３及びコレクタ低
比抵抗層１４の表面に酸化膜１０４が形成される。次
に、図２５に示すように、写真製版技術により、コレク
タ高比抵抗層１３の表面上に形成された酸化膜１０４の
パターニングを行う。この際、コレクタ低比抵抗層１４
の表面上に形成された酸化膜１０４をすべて取り除く。
【０１３７】そして、図２７に示すように、Ｎ型の不純
物をコレクタ高比抵抗層１３の表面に導入し、さらに酸
化雰囲気中で所定の深さβ（＜α）まで拡散させてエミ
ッタ領域３３及びチャンネルストップ１９を形成する。
この際、コレクタ高比抵抗層１３及びコレクタ低比抵抗
層１４の表面に酸化膜１０４が形成される。
物をコレクタ高比抵抗層１３の表面に導入し、さらに酸
化雰囲気中で所定の深さβ（＜α）まで拡散させてエミ
ッタ領域３３及びチャンネルストップ１９を形成する。
この際、コレクタ高比抵抗層１３及びコレクタ低比抵抗
層１４の表面に酸化膜１０４が形成される。
【０１３８】次に、図２９に示すように、写真製版技術
により、コレクタ高比抵抗層１３の表面上に形成された
酸化膜１０４のパターニングを行う。このパターニング
された酸化膜１０４が図８の酸化膜４となる。この際、
コレクタ低比抵抗層１４の表面上に形成された酸化膜１
０４をすべて取り除く。
により、コレクタ高比抵抗層１３の表面上に形成された
酸化膜１０４のパターニングを行う。このパターニング
された酸化膜１０４が図８の酸化膜４となる。この際、
コレクタ低比抵抗層１４の表面上に形成された酸化膜１
０４をすべて取り除く。
【０１３９】そして、図３１に示すように、蒸着法・ス
パッタ法等により、コレクタ高比抵抗層１３の全面に金
属層１０６を形成する。
パッタ法等により、コレクタ高比抵抗層１３の全面に金
属層１０６を形成する。
【０１４０】次に、図３３に示すように、写真製版技術
により金属層１０６をパターニングすることにより、後
段側ベース電極６２及び後段側エミッタ電極７２を形成
する。
により金属層１０６をパターニングすることにより、後
段側ベース電極６２及び後段側エミッタ電極７２を形成
する。
【０１４１】その後、図３５に示すように、コレクタ低
比抵抗層１４の全面にコレクタ電極５２となる金属層を
形成し、後段トランジスタが完成する。
比抵抗層１４の全面にコレクタ電極５２となる金属層を
形成し、後段トランジスタが完成する。
【０１４２】一方、上記したコレクタ高比抵抗層の第１
あるいは第２の形成方法により、図１８に示すように、
第１のチップとは異なる第２のチップ上に、膜厚が比較
的薄く（（１２０＋α）μｍ）、比抵抗が比較的高い
（８０Ωｃｍ）コレクタ高比抵抗層１１と、コレクタ低
比抵抗層１２とを形成する。以下、前段トランジスタチ
ップとなる第２のチップ上でのトランジスタの製造方法
について述べる。
あるいは第２の形成方法により、図１８に示すように、
第１のチップとは異なる第２のチップ上に、膜厚が比較
的薄く（（１２０＋α）μｍ）、比抵抗が比較的高い
（８０Ωｃｍ）コレクタ高比抵抗層１１と、コレクタ低
比抵抗層１２とを形成する。以下、前段トランジスタチ
ップとなる第２のチップ上でのトランジスタの製造方法
について述べる。
【０１４３】まず、図２９に示すように、コレクタ高比
抵抗層１１及びコレクタ低比抵抗層１２それぞれの表面
上に、熱酸化法により酸化膜１０４を形成する。
抵抗層１１及びコレクタ低比抵抗層１２それぞれの表面
上に、熱酸化法により酸化膜１０４を形成する。
【０１４４】次に、図２２に示すように、写真製版技術
により、コレクタ高比抵抗層１１の表面上に形成された
酸化膜１０４のパターニングを行う。この際、コレクタ
低比抵抗層１２の表面上に形成された酸化膜１０４をす
べて取り除く。
により、コレクタ高比抵抗層１１の表面上に形成された
酸化膜１０４のパターニングを行う。この際、コレクタ
低比抵抗層１２の表面上に形成された酸化膜１０４をす
べて取り除く。
【０１４５】そして、図２４に示すように、Ｐ型不純物
のイオン注入、あるいは不純物を含むガス中での拡散処
理などの手法で、Ｐ型の不純物をコレクタ高比抵抗層１
１の表面に導入し、さらに酸化雰囲気中で深さαまで拡
散させてベース領域２１、２２及びガードリング１８を
形成する。その結果、コレクタ膜厚ｔＮ- (F) は１２０
μｍとなる。この際、コレクタ高比抵抗層１１及びコレ
クタ低比抵抗層１２の表面に酸化膜１０４が形成され
る。次に、図２６に示すように、写真製版技術により、
コレクタ高比抵抗層１１の表面上に形成された酸化膜１
０４のパターニングを行う。この際、コレクタ低比抵抗
層１２の表面上に形成された酸化膜１０４をすべて取り
除く。
のイオン注入、あるいは不純物を含むガス中での拡散処
理などの手法で、Ｐ型の不純物をコレクタ高比抵抗層１
１の表面に導入し、さらに酸化雰囲気中で深さαまで拡
散させてベース領域２１、２２及びガードリング１８を
形成する。その結果、コレクタ膜厚ｔＮ- (F) は１２０
μｍとなる。この際、コレクタ高比抵抗層１１及びコレ
クタ低比抵抗層１２の表面に酸化膜１０４が形成され
る。次に、図２６に示すように、写真製版技術により、
コレクタ高比抵抗層１１の表面上に形成された酸化膜１
０４のパターニングを行う。この際、コレクタ低比抵抗
層１２の表面上に形成された酸化膜１０４をすべて取り
除く。
【０１４６】そして、図２８に示すように、Ｎ型の不純
物をコレクタ高比抵抗層１１の表面に導入し、さらに酸
化雰囲気中で所定の深さβ（＜α）まで拡散させてエミ
ッタ領域３１、３２及びチャンネルストップ１９を形成
する。この際、コレクタ高比抵抗層１１及びコレクタ低
比抵抗層１２の表面に酸化膜１０４が形成される。
物をコレクタ高比抵抗層１１の表面に導入し、さらに酸
化雰囲気中で所定の深さβ（＜α）まで拡散させてエミ
ッタ領域３１、３２及びチャンネルストップ１９を形成
する。この際、コレクタ高比抵抗層１１及びコレクタ低
比抵抗層１２の表面に酸化膜１０４が形成される。
【０１４７】次に、図３０に示すように、写真製版技術
により、コレクタ高比抵抗層１１の表面上に形成された
酸化膜１０４のパターニングを行う。このパターニング
された酸化膜１０４が図８の酸化膜４となる。この際、
コレクタ低比抵抗層１２の表面上に形成された酸化膜１
０４をすべて取り除く。
により、コレクタ高比抵抗層１１の表面上に形成された
酸化膜１０４のパターニングを行う。このパターニング
された酸化膜１０４が図８の酸化膜４となる。この際、
コレクタ低比抵抗層１２の表面上に形成された酸化膜１
０４をすべて取り除く。
【０１４８】そして、図３２に示すように、蒸着法・ス
パッタ法等により、コレクタ高比抵抗層１１の全面に金
属層１０６を形成する。
パッタ法等により、コレクタ高比抵抗層１１の全面に金
属層１０６を形成する。
【０１４９】次に、図３４に示すように、写真製版技術
により金属層１０６をパターニングすることにより、前
段ベース電極６２、ベース・エミッタ接続電極８１及び
前段エミッタ電極７２を形成する。
により金属層１０６をパターニングすることにより、前
段ベース電極６２、ベース・エミッタ接続電極８１及び
前段エミッタ電極７２を形成する。
【０１５０】その後、図３６に示すように、コレクタ低
比抵抗層１２の全面にコレクタ電極５１となる金属層を
形成し、前段トランジスタが完成する。
比抵抗層１２の全面にコレクタ電極５１となる金属層を
形成し、前段トランジスタが完成する。
【０１５１】このようにして製造された前段トランジス
タと後段トランジスタとにおいて、前段側エミッタ電極
７１と後段側ベース電極６２とをワイヤー配線４１によ
り電気的に接続し、前段側コレクタ電極５１と後段側コ
レクタ電極５２とをワイヤー配線４２により電気的に接
続することにより、図８に示した第１実施例の３段ダー
リントントランジスタが完成する。
タと後段トランジスタとにおいて、前段側エミッタ電極
７１と後段側ベース電極６２とをワイヤー配線４１によ
り電気的に接続し、前段側コレクタ電極５１と後段側コ
レクタ電極５２とをワイヤー配線４２により電気的に接
続することにより、図８に示した第１実施例の３段ダー
リントントランジスタが完成する。
【０１５２】＜４−４．第２実施例の装置の構成＞第２
実施例のダーリントントランジスタは、 Ｍ＝２， ｍ＝１ の場合に相当する。
実施例のダーリントントランジスタは、 Ｍ＝２， ｍ＝１ の場合に相当する。
【０１５３】図３７は第２実施例である２段ダーリント
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ１のエミッタ領域３１上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ１のエミッタ領域３１上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
【０１５４】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ２にトランジスタＱ２のベース領域２２が形成
され、ベース領域２２の表面にエミッタ領域３２が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ２のベース領域２２上に後段側ベース電極６２が形
成され、トランジスタＱ２のエミッタ領域３２上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ２にトランジスタＱ２のベース領域２２が形成
され、ベース領域２２の表面にエミッタ領域３２が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ２のベース領域２２上に後段側ベース電極６２が形
成され、トランジスタＱ２のエミッタ領域３２上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
【０１５５】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、２段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、２段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１５６】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は１１０Ωcm、コレクタ膜厚ｔＮ- は１００μｍに設定
され、後段トランジスタチップＴＲにおけるコレクタ高
比抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレ
クタ膜厚ｔＮ- は１６０μｍに設定される。したがっ
て、第１段目のトランジスタＱ１と第２段目のトランジ
スタＱ２とは、＜原理２＞を満足するトランジスタとな
っている。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は１１０Ωcm、コレクタ膜厚ｔＮ- は１００μｍに設定
され、後段トランジスタチップＴＲにおけるコレクタ高
比抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレ
クタ膜厚ｔＮ- は１６０μｍに設定される。したがっ
て、第１段目のトランジスタＱ１と第２段目のトランジ
スタＱ２とは、＜原理２＞を満足するトランジスタとな
っている。
【０１５７】また、＜原理１＞を満足するトランジスタ
は、第３段トランジスタＱ３（ｒ＝４５／１４０＝約
０．３２）である。
は、第３段トランジスタＱ３（ｒ＝４５／１４０＝約
０．３２）である。
【０１５８】＜４−５．第２実施例の装置の製造方法＞
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
【０１５９】＜４−６．第３実施例の装置の構成＞第３
実施例のダーリントントランジスタは、 Ｍ＝３， ｍ＝１ の場合に相当する。
実施例のダーリントントランジスタは、 Ｍ＝３， ｍ＝１ の場合に相当する。
【０１６０】図３８は第３実施例である３段ダーリント
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ１のエミッタ領域３１上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ１のエミッタ領域３１上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
【０１６１】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４の表面上にコレクタ高比抵
抗層１３が形成される。このコレクタ高比抵抗層１３の
上層部の領域Ａ２及びＡ３にトランジスタＱ２及びＱ３
のベース領域２２及び２３がそれぞれ形成され、ベース
領域２２及び２３の表面にエミッタ領域３２及び３３が
それぞれ選択的に形成される。そして、コレクタ低比抵
抗層１４の表面上に後段側コレクタ電極５２が形成さ
れ、トランジスタＱ２のベース領域２２上に後段側ベー
ス電極６２が形成され、トランジスタＱ３のエミッタ領
域３３上に後段側エミッタ電極７２が形成され、トラン
ジスタＱ２のエミッタ領域３２上からトランジスタＱ３
のベース領域２３上にかけてベース・エミッタ接続電極
８２が形成される。なお、４は酸化膜、１８はガードリ
ング、１９はチャンネルストップである。
て、コレクタ低比抵抗層１４の表面上にコレクタ高比抵
抗層１３が形成される。このコレクタ高比抵抗層１３の
上層部の領域Ａ２及びＡ３にトランジスタＱ２及びＱ３
のベース領域２２及び２３がそれぞれ形成され、ベース
領域２２及び２３の表面にエミッタ領域３２及び３３が
それぞれ選択的に形成される。そして、コレクタ低比抵
抗層１４の表面上に後段側コレクタ電極５２が形成さ
れ、トランジスタＱ２のベース領域２２上に後段側ベー
ス電極６２が形成され、トランジスタＱ３のエミッタ領
域３３上に後段側エミッタ電極７２が形成され、トラン
ジスタＱ２のエミッタ領域３２上からトランジスタＱ３
のベース領域２３上にかけてベース・エミッタ接続電極
８２が形成される。なお、４は酸化膜、１８はガードリ
ング、１９はチャンネルストップである。
【０１６２】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、３段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、３段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１６３】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第１段目のトランジスタＱ１と第２段目のトランジスタ
Ｑ２とは、＜原理２＞を満足するトランジスタとなって
いる。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第１段目のトランジスタＱ１と第２段目のトランジスタ
Ｑ２とは、＜原理２＞を満足するトランジスタとなって
いる。
【０１６４】また、＜原理１＞を満足するトランジスタ
は、第２段および第３段トランジスタＱ２及びＱ３（ｒ
＝４５／１４０＝約０．３２）である。
は、第２段および第３段トランジスタＱ２及びＱ３（ｒ
＝４５／１４０＝約０．３２）である。
【０１６５】＜４−７．第３実施例の装置の製造方法＞
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
【０１６６】＜４−８．第４実施例の装置の構成＞第４
実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝３ の場合に相当する。
実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝３ の場合に相当する。
【０１６７】図３９は第４実施例である４段ダーリント
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
〜Ａ３にトランジスタＱ１〜Ｑ３のベース領域２１〜２
３がそれぞれ形成され、ベース領域２１〜２３それぞれ
の表面にエミッタ領域３１〜３３が選択的に形成され
る。そして、コレクタ低比抵抗層１２の表面上に前段側
コレクタ電極５１が形成され、トランジスタＱ１のベー
ス領域２１上に前段側ベース電極６１が形成され、トラ
ンジスタＱ３のエミッタ領域３３上に前段側エミッタ電
極７１が形成され、トランジスタＱ１のエミッタ領域３
１上からトランジスタＱ２のベース領域２２上にかけて
ベース・エミッタ接続電極８１が形成され、トランジス
タＱ２のエミッタ領域３２上からトランジスタＱ３のベ
ース領域２３上にかけてベース・エミッタ接続電極８３
が形成される。なお、４は酸化膜、１８はガードリン
グ、１９はチャンネルストップである。
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
〜Ａ３にトランジスタＱ１〜Ｑ３のベース領域２１〜２
３がそれぞれ形成され、ベース領域２１〜２３それぞれ
の表面にエミッタ領域３１〜３３が選択的に形成され
る。そして、コレクタ低比抵抗層１２の表面上に前段側
コレクタ電極５１が形成され、トランジスタＱ１のベー
ス領域２１上に前段側ベース電極６１が形成され、トラ
ンジスタＱ３のエミッタ領域３３上に前段側エミッタ電
極７１が形成され、トランジスタＱ１のエミッタ領域３
１上からトランジスタＱ２のベース領域２２上にかけて
ベース・エミッタ接続電極８１が形成され、トランジス
タＱ２のエミッタ領域３２上からトランジスタＱ３のベ
ース領域２３上にかけてベース・エミッタ接続電極８３
が形成される。なお、４は酸化膜、１８はガードリン
グ、１９はチャンネルストップである。
【０１６８】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ４にトランジスタＱ４のベース領域２４が形成
され、ベース領域２４の表面にエミッタ領域３４が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ４のベース領域２４上に後段側ベース電極６２が形
成され、トランジスタＱ４のエミッタ領域３４上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ４にトランジスタＱ４のベース領域２４が形成
され、ベース領域２４の表面にエミッタ領域３４が選択
的に形成される。そして、コレクタ低比抵抗層１４の表
面上に後段側コレクタ電極５２が形成され、トランジス
タＱ４のベース領域２４上に後段側ベース電極６２が形
成され、トランジスタＱ４のエミッタ領域３４上に後段
側エミッタ電極７２が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
【０１６９】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１７０】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第３段目のトランジスタＱ３と第４段目のトランジスタ
Ｑ４とは、＜原理２＞を満足するトランジスタとなって
いる。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第３段目のトランジスタＱ３と第４段目のトランジスタ
Ｑ４とは、＜原理２＞を満足するトランジスタとなって
いる。
【０１７１】また、＜原理１＞を満足するトランジスタ
は、第４段トランジスタＱ４（ｒ＝４５／１４０＝約
０．３２）である。
は、第４段トランジスタＱ４（ｒ＝４５／１４０＝約
０．３２）である。
【０１７２】＜４−９．第４実施例の装置の製造方法＞
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
第１実施例同様、前段側トランジスタチップＴＦと後段
側トランジスタチップＴＲとでそれぞれ独立して製造さ
れる。
【０１７３】＜４−１０．第５実施例の装置の構成＞第
５実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝２ の場合に相当する。
５実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝２ の場合に相当する。
【０１７４】図４０は第５実施例である４段ダーリント
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が、領域Ａ２にト
ランジスタＱ２のベース領域２２がそれぞれ形成され、
ベース領域２１及び２２それぞれの表面にエミッタ領域
３１及び３２が選択的に形成される。そして、コレクタ
低比抵抗層１２の表面上に前段側コレクタ電極５１が形
成され、トランジスタＱ１のベース領域２１上に前段側
ベース電極６１が形成され、トランジスタＱ２のエミッ
タ領域３２上に前段側エミッタ電極７１が形成され、ト
ランジスタＱ１のエミッタ領域３１上からトランジスタ
Ｑ２のベース領域２２にかけてベース・エミッタ接続電
極８１が形成される。なお、４は酸化膜、１８はガード
リング、１９はチャンネルストップである。
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が、領域Ａ２にト
ランジスタＱ２のベース領域２２がそれぞれ形成され、
ベース領域２１及び２２それぞれの表面にエミッタ領域
３１及び３２が選択的に形成される。そして、コレクタ
低比抵抗層１２の表面上に前段側コレクタ電極５１が形
成され、トランジスタＱ１のベース領域２１上に前段側
ベース電極６１が形成され、トランジスタＱ２のエミッ
タ領域３２上に前段側エミッタ電極７１が形成され、ト
ランジスタＱ１のエミッタ領域３１上からトランジスタ
Ｑ２のベース領域２２にかけてベース・エミッタ接続電
極８１が形成される。なお、４は酸化膜、１８はガード
リング、１９はチャンネルストップである。
【０１７５】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ３及びＡ４にトランジスタＱ３及びＱ４のベー
ス領域２３及び２４がそれぞれ形成され、ベース領域２
３及び２４の表面にエミッタ領域３３及び３４がそれぞ
れ選択的に形成される。そして、コレクタ低比抵抗層１
４の表面上に後段側コレクタ電極５２が形成され、トラ
ンジスタＱ３のベース領域２３上に後段側ベース電極６
２が形成され、トランジスタＱ４のエミッタ領域３４上
に後段側エミッタ電極７２が形成され、トランジスタＱ
３のエミッタ領域３３上からトランジスタＱ４のベース
領域２４にかけてベース・エミッタ接続電極８２が形成
される。なお、４は酸化膜、１８はガードリング、１９
はチャンネルストップである。
て、コレクタ低比抵抗層１４上にコレクタ高比抵抗層１
３が形成される。このコレクタ高比抵抗層１３の上層部
の領域Ａ３及びＡ４にトランジスタＱ３及びＱ４のベー
ス領域２３及び２４がそれぞれ形成され、ベース領域２
３及び２４の表面にエミッタ領域３３及び３４がそれぞ
れ選択的に形成される。そして、コレクタ低比抵抗層１
４の表面上に後段側コレクタ電極５２が形成され、トラ
ンジスタＱ３のベース領域２３上に後段側ベース電極６
２が形成され、トランジスタＱ４のエミッタ領域３４上
に後段側エミッタ電極７２が形成され、トランジスタＱ
３のエミッタ領域３３上からトランジスタＱ４のベース
領域２４にかけてベース・エミッタ接続電極８２が形成
される。なお、４は酸化膜、１８はガードリング、１９
はチャンネルストップである。
【０１７６】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイヤー配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１７７】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第２段目のトランジスタＱ２と第３段目のトランジスタ
Ｑ３とは、＜原理２＞を満足するトランジスタとなって
いる。 また、＜原理１＞を満足するトランジスタは、
第３段および第４段トランジスタ（ｒ＝４５／１４０＝
約０．３２）である。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第２段目のトランジスタＱ２と第３段目のトランジスタ
Ｑ３とは、＜原理２＞を満足するトランジスタとなって
いる。 また、＜原理１＞を満足するトランジスタは、
第３段および第４段トランジスタ（ｒ＝４５／１４０＝
約０．３２）である。
【０１７８】＜４−１１．第５実施例の装置の製造方法
＞第１実施例同様、前段側トランジスタチップＴＦと後
段側トランジスタチップＴＲとでそれぞれ独立して製造
される。
＞第１実施例同様、前段側トランジスタチップＴＦと後
段側トランジスタチップＴＲとでそれぞれ独立して製造
される。
【０１７９】＜４−１２．第６実施例の装置の構成＞第
６実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝１ の場合に相当する。
６実施例のダーリントントランジスタは、 Ｍ＝４， ｍ＝１ の場合に相当する。
【０１８０】図４１は第６実施例である４段ダーリント
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ２のエミッタ領域３２上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
ントランジスタの構成を示す断面図である。同図に示す
ように、前段トランジスタチップＴＦにおいて、コレク
タ低比抵抗層１２上にコレクタ高比抵抗層１１が形成さ
れる。このコレクタ高比抵抗層１１の上層部の領域Ａ１
にトランジスタＱ１のベース領域２１が形成され、ベー
ス領域２１の表面にエミッタ領域３１が選択的に形成さ
れる。そして、コレクタ低比抵抗層１２の表面上に前段
側コレクタ電極５１が形成され、トランジスタＱ１のベ
ース領域２１上に前段側ベース電極６１が形成され、ト
ランジスタＱ２のエミッタ領域３２上に前段側エミッタ
電極７１が形成される。なお、４は酸化膜、１８はガー
ドリング、１９はチャンネルストップである。
【０１８１】一方、後段トランジスタチップＴＲにおい
て、コレクタ低比抵抗層１４の表面上にコレクタ高比抵
抗層１３が形成される。このコレクタ高比抵抗層１３の
上層部の領域Ａ２〜Ａ４にトランジスタＱ２〜Ｑ４のベ
ース領域２２〜２４がそれぞれ形成され、ベース領域２
２〜２４の表面にエミッタ領域３２〜３４がそれぞれ選
択的に形成される。そして、コレクタ低比抵抗層１４の
表面上に後段側コレクタ電極５２が形成され、トランジ
スタＱ２のベース領域２２上に後段側ベース電極６２が
形成され、トランジスタＱ４のエミッタ領域３４上に後
段側エミッタ電極７２が形成され、トランジスタＱ２の
エミッタ領域３２上からトランジスタＱ３のベース領域
２３上にかけてベース・エミッタ接続電極８２が形成さ
れ、トランジスタＱ３のエミッタ領域３３上からトラン
ジスタＱ４のベース領域２４上にかけてベース・エミッ
タ接続電極８４が形成される。なお、４は酸化膜、１８
はガードリング、１９はチャンネルストップである。
て、コレクタ低比抵抗層１４の表面上にコレクタ高比抵
抗層１３が形成される。このコレクタ高比抵抗層１３の
上層部の領域Ａ２〜Ａ４にトランジスタＱ２〜Ｑ４のベ
ース領域２２〜２４がそれぞれ形成され、ベース領域２
２〜２４の表面にエミッタ領域３２〜３４がそれぞれ選
択的に形成される。そして、コレクタ低比抵抗層１４の
表面上に後段側コレクタ電極５２が形成され、トランジ
スタＱ２のベース領域２２上に後段側ベース電極６２が
形成され、トランジスタＱ４のエミッタ領域３４上に後
段側エミッタ電極７２が形成され、トランジスタＱ２の
エミッタ領域３２上からトランジスタＱ３のベース領域
２３上にかけてベース・エミッタ接続電極８２が形成さ
れ、トランジスタＱ３のエミッタ領域３３上からトラン
ジスタＱ４のベース領域２４上にかけてベース・エミッ
タ接続電極８４が形成される。なお、４は酸化膜、１８
はガードリング、１９はチャンネルストップである。
【０１８２】前段側エミッタ電極７１と後段側ベース電
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイア配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
極６２とがワイヤー配線４１により電気的に接続され、
前段側コレクタ電極５１と後段側コレクタ電極５２とが
ワイア配線４２により電気的に接続される。したがっ
て、４段ダーリントントランジスタのベース電極が前段
側ベース電極６１、エミッタ電極が後段側エミッタ電極
７２、コレクタ電極が前段側コレクタ電極５１及び後段
側コレクタ電極５２となる。
【０１８３】そして、前段側トランジスタチップＴＦに
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第１段目のトランジスタＱ１と第２段目のトランジスタ
Ｑ２とは、＜原理２＞を満足するトランジスタとなって
いる。
おけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ-
は８０Ωcm、コレクタ膜厚ｔＮ- は１２０μｍに設定さ
れ、後段トランジスタチップＴＲにおけるコレクタ高比
抵抗層１３のコレクタ比抵抗ρＮ- は４５Ωcm、コレク
タ膜厚ｔＮ- は１４０μｍに設定される。したがって、
第１段目のトランジスタＱ１と第２段目のトランジスタ
Ｑ２とは、＜原理２＞を満足するトランジスタとなって
いる。
【０１８４】また、＜原理１＞を満足するトランジスタ
は、第２段、第３段および第４段トランジスタＱ２、Ｑ
３及びＱ４（ｒ＝４５／１４０＝約０．３２）である。
は、第２段、第３段および第４段トランジスタＱ２、Ｑ
３及びＱ４（ｒ＝４５／１４０＝約０．３２）である。
【０１８５】＜４−１３．第６実施例の装置の製造方法
＞第１実施例同様、前段側トランジスタチップＴＦと後
段側トランジスタチップＴＲとでそれぞれ独立して製造
される。
＞第１実施例同様、前段側トランジスタチップＴＦと後
段側トランジスタチップＴＲとでそれぞれ独立して製造
される。
【０１８６】＜４−１４．第７実施例の装置の構成＞第
７実施例のダーリントントランジスタは、 Ｍ＝３， ｉ＝１，２，３ の場合に相当する。
７実施例のダーリントントランジスタは、 Ｍ＝３， ｉ＝１，２，３ の場合に相当する。
【０１８７】図４２は第７実施例である３段ダーリント
ントランジスタの構成を示す断面図である。なお、この
３段ダーリントントランジスタは、第１段、第２段及び
第３段トランジスタチップＴＮ１、ＴＮ２及びＴＮ３
と、３つのトランジスタチップから構成される。同図に
示すように、第１段トランジスタチップＴＮ１におい
て、コレクタ低比抵抗層１２上にコレクタ高比抵抗層１
１が形成される。このコレクタ高比抵抗層１１の上層部
の領域Ａ１にトランジスタＱ１のベース領域２１が形成
され、ベース領域２１の表面にエミッタ領域３１が選択
的に形成される。そして、コレクタ低比抵抗層１２の表
面上に第１段コレクタ電極５１が形成され、トランジス
タＱ１のベース領域２１上に第１段ベース電極６１が形
成され、トランジスタＱ２のエミッタ領域３２上に第１
段エミッタ電極７１が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
ントランジスタの構成を示す断面図である。なお、この
３段ダーリントントランジスタは、第１段、第２段及び
第３段トランジスタチップＴＮ１、ＴＮ２及びＴＮ３
と、３つのトランジスタチップから構成される。同図に
示すように、第１段トランジスタチップＴＮ１におい
て、コレクタ低比抵抗層１２上にコレクタ高比抵抗層１
１が形成される。このコレクタ高比抵抗層１１の上層部
の領域Ａ１にトランジスタＱ１のベース領域２１が形成
され、ベース領域２１の表面にエミッタ領域３１が選択
的に形成される。そして、コレクタ低比抵抗層１２の表
面上に第１段コレクタ電極５１が形成され、トランジス
タＱ１のベース領域２１上に第１段ベース電極６１が形
成され、トランジスタＱ２のエミッタ領域３２上に第１
段エミッタ電極７１が形成される。なお、４は酸化膜、
１８はガードリング、１９はチャンネルストップであ
る。
【０１８８】一方、第２段トランジスタチップＴＮ２に
おいて、コレクタ低比抵抗層１４上にコレクタ高比抵抗
層１３が形成される。このコレクタ高比抵抗層１３の上
層部の領域Ａ２にトランジスタＱ２のベース領域２２が
形成され、ベース領域２２の表面にエミッタ領域３２が
選択的に形成される。そして、コレクタ低比抵抗層１４
の表面上に第２段コレクタ電極５２が形成され、トラン
ジスタＱ２のベース領域２２上に第２段ベース電極６２
が形成され、トランジスタＱ２のエミッタ領域３２上に
後段側エミッタ電極７２が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
おいて、コレクタ低比抵抗層１４上にコレクタ高比抵抗
層１３が形成される。このコレクタ高比抵抗層１３の上
層部の領域Ａ２にトランジスタＱ２のベース領域２２が
形成され、ベース領域２２の表面にエミッタ領域３２が
選択的に形成される。そして、コレクタ低比抵抗層１４
の表面上に第２段コレクタ電極５２が形成され、トラン
ジスタＱ２のベース領域２２上に第２段ベース電極６２
が形成され、トランジスタＱ２のエミッタ領域３２上に
後段側エミッタ電極７２が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
【０１８９】また、第３段トランジスタチップＴＮ３に
おいて、コレクタ低比抵抗層１６上にコレクタ高比抵抗
層１５が形成される。このコレクタ高比抵抗層１５の上
層部の領域Ａ３にトランジスタＱ３のベース領域２３が
形成され、ベース領域２３の表面にエミッタ領域３３が
選択的に形成される。そして、コレクタ低比抵抗層１６
の表面上に第３段コレクタ電極５３が形成され、トラン
ジスタＱ３のベース領域２３上に第３段ベース電極６３
が形成され、トランジスタＱ３のエミッタ領域３３上に
第３段エミッタ電極７３が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
おいて、コレクタ低比抵抗層１６上にコレクタ高比抵抗
層１５が形成される。このコレクタ高比抵抗層１５の上
層部の領域Ａ３にトランジスタＱ３のベース領域２３が
形成され、ベース領域２３の表面にエミッタ領域３３が
選択的に形成される。そして、コレクタ低比抵抗層１６
の表面上に第３段コレクタ電極５３が形成され、トラン
ジスタＱ３のベース領域２３上に第３段ベース電極６３
が形成され、トランジスタＱ３のエミッタ領域３３上に
第３段エミッタ電極７３が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
【０１９０】第１段エミッタ電極７１と第２段ベース電
極６２とがワイヤー配線４１により電気的に接続され、
第２段エミッタ電極７２と第３段ベース電極６３とがワ
イヤー配線４３により電気的に接続され、第１段コレク
タ電極５１、第２段コレクタ電極５２及び第３段コレク
タ電極５３とがワイヤー配線４４により共通に電気的に
接続される。したがって、３段ダーリントントランジス
タのベース電極が第１段ベース電極６１、エミッタ電極
が第３段エミッタ電極７３、コレクタ電極が第１段コレ
クタ電極５１、第２段コレクタ電極５２及び第３段コレ
クタ電極５３となる。 そして、第１段トランジスタチ
ップＴＮ１におけるコレクタ高比抵抗層１１のコレクタ
比抵抗ρＮ- は８０Ωcm、コレクタ膜厚ｔＮ- は１２０
μｍに設定され、第２段トランジスタチップＴＮ２にお
けるコレクタ高比抵抗層１３のコレクタ比抵抗ρＮ- は
６０Ωcm、コレクタ膜厚ｔＮ- は１３０μｍに設定さ
れ、第３段トランジスタチップＴＮ３におけるコレクタ
高比抵抗層１５のコレクタ比抵抗ρＮ- は４５Ωcm、コ
レクタ膜厚ｔＮ- は１４０μｍに設定される。したがっ
て、第１段目のトランジスタＱ１と第２段目のトランジ
スタＱ２とが＜原理２＞を満足するトランジスタである
とともに、第２段目のトランジスタＱ２と第３段目のト
ランジスタＱ３とが＜原理２＞を満足するトランジスタ
となっている。
極６２とがワイヤー配線４１により電気的に接続され、
第２段エミッタ電極７２と第３段ベース電極６３とがワ
イヤー配線４３により電気的に接続され、第１段コレク
タ電極５１、第２段コレクタ電極５２及び第３段コレク
タ電極５３とがワイヤー配線４４により共通に電気的に
接続される。したがって、３段ダーリントントランジス
タのベース電極が第１段ベース電極６１、エミッタ電極
が第３段エミッタ電極７３、コレクタ電極が第１段コレ
クタ電極５１、第２段コレクタ電極５２及び第３段コレ
クタ電極５３となる。 そして、第１段トランジスタチ
ップＴＮ１におけるコレクタ高比抵抗層１１のコレクタ
比抵抗ρＮ- は８０Ωcm、コレクタ膜厚ｔＮ- は１２０
μｍに設定され、第２段トランジスタチップＴＮ２にお
けるコレクタ高比抵抗層１３のコレクタ比抵抗ρＮ- は
６０Ωcm、コレクタ膜厚ｔＮ- は１３０μｍに設定さ
れ、第３段トランジスタチップＴＮ３におけるコレクタ
高比抵抗層１５のコレクタ比抵抗ρＮ- は４５Ωcm、コ
レクタ膜厚ｔＮ- は１４０μｍに設定される。したがっ
て、第１段目のトランジスタＱ１と第２段目のトランジ
スタＱ２とが＜原理２＞を満足するトランジスタである
とともに、第２段目のトランジスタＱ２と第３段目のト
ランジスタＱ３とが＜原理２＞を満足するトランジスタ
となっている。
【０１９１】また、＜原理１＞を満足するトランジスタ
は、第２段トランジスタＱ２（ｒ＝６０／１３０＝約
０．４６）および第３段トランジスタＱ３（ｒ＝４５／
１４０＝約０．３２）である。
は、第２段トランジスタＱ２（ｒ＝６０／１３０＝約
０．４６）および第３段トランジスタＱ３（ｒ＝４５／
１４０＝約０．３２）である。
【０１９２】＜４−１５．第７実施例の装置の製造方法
＞第１実施例同様、第１段トランジスタチップＴＮ１、
第２段トランジスタチップＴＮ２及び第３段トランジス
タチップＴＮ３とでそれぞれ独立して製造される。
＞第１実施例同様、第１段トランジスタチップＴＮ１、
第２段トランジスタチップＴＮ２及び第３段トランジス
タチップＴＮ３とでそれぞれ独立して製造される。
【０１９３】＜４−１６．第８実施例の装置の構成＞第
８実施例のダーリントントランジスタは、 Ｍ＝４， ｉ＝１，２，３，４ の場合に相当する。
８実施例のダーリントントランジスタは、 Ｍ＝４， ｉ＝１，２，３，４ の場合に相当する。
【０１９４】図４３は第８実施例である４段ダーリント
ントランジスタの構成を示す断面図である。なお、この
４段ダーリントントランジスタは、第１段、第２段、第
３段及び第４段トランジスタチップＴＮ１、ＴＮ２、Ｔ
Ｎ３及びＴＮ４と、４つのトランジスタチップから構成
される。同図に示すように、第１段トランジスタチップ
ＴＮ１において、コレクタ低比抵抗層１２上にコレクタ
高比抵抗層１１が形成される。このコレクタ高比抵抗層
１１の上層部の領域Ａ１にトランジスタＱ１のベース領
域２１が形成され、ベース領域２１の表面にエミッタ領
域３１が選択的に形成される。そして、コレクタ低比抵
抗層１２の表面上に第１段コレクタ電極５１が形成さ
れ、トランジスタＱ１のベース領域２１上に第１段ベー
ス電極６１が形成され、トランジスタＱ２のエミッタ領
域３２上に第１段エミッタ電極７１が形成される。な
お、４は酸化膜、１８はガードリング、１９はチャンネ
ルストップである。
ントランジスタの構成を示す断面図である。なお、この
４段ダーリントントランジスタは、第１段、第２段、第
３段及び第４段トランジスタチップＴＮ１、ＴＮ２、Ｔ
Ｎ３及びＴＮ４と、４つのトランジスタチップから構成
される。同図に示すように、第１段トランジスタチップ
ＴＮ１において、コレクタ低比抵抗層１２上にコレクタ
高比抵抗層１１が形成される。このコレクタ高比抵抗層
１１の上層部の領域Ａ１にトランジスタＱ１のベース領
域２１が形成され、ベース領域２１の表面にエミッタ領
域３１が選択的に形成される。そして、コレクタ低比抵
抗層１２の表面上に第１段コレクタ電極５１が形成さ
れ、トランジスタＱ１のベース領域２１上に第１段ベー
ス電極６１が形成され、トランジスタＱ２のエミッタ領
域３２上に第１段エミッタ電極７１が形成される。な
お、４は酸化膜、１８はガードリング、１９はチャンネ
ルストップである。
【０１９５】一方、第２段トランジスタチップＴＮ２に
おいて、コレクタ低比抵抗層１４上にコレクタ高比抵抗
層１３が形成される。このコレクタ高比抵抗層１３の上
層部の領域Ａ２にトランジスタＱ２のベース領域２２が
形成され、ベース領域２２の表面にエミッタ領域３２が
選択的に形成される。そして、コレクタ低比抵抗層１４
の表面上に第２段コレクタ電極５２が形成され、トラン
ジスタＱ２のベース領域２２上に第２段ベース電極６２
が形成され、トランジスタＱ２のエミッタ領域３２上に
後段側エミッタ電極７２が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
おいて、コレクタ低比抵抗層１４上にコレクタ高比抵抗
層１３が形成される。このコレクタ高比抵抗層１３の上
層部の領域Ａ２にトランジスタＱ２のベース領域２２が
形成され、ベース領域２２の表面にエミッタ領域３２が
選択的に形成される。そして、コレクタ低比抵抗層１４
の表面上に第２段コレクタ電極５２が形成され、トラン
ジスタＱ２のベース領域２２上に第２段ベース電極６２
が形成され、トランジスタＱ２のエミッタ領域３２上に
後段側エミッタ電極７２が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
【０１９６】また、第３段トランジスタチップＴＮ３に
おいて、コレクタ低比抵抗層１６上にコレクタ高比抵抗
層１５が形成される。このコレクタ高比抵抗層１５の上
層部の領域Ａ３にトランジスタＱ３のベース領域２３が
形成され、ベース領域２３の表面にエミッタ領域３３が
選択的に形成される。そして、コレクタ低比抵抗層１６
の表面上に第３段コレクタ電極５３が形成され、トラン
ジスタＱ３のベース領域２３上に第３段ベース電極６３
が形成され、トランジスタＱ３のエミッタ領域３３上に
第３段エミッタ電極７３が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
おいて、コレクタ低比抵抗層１６上にコレクタ高比抵抗
層１５が形成される。このコレクタ高比抵抗層１５の上
層部の領域Ａ３にトランジスタＱ３のベース領域２３が
形成され、ベース領域２３の表面にエミッタ領域３３が
選択的に形成される。そして、コレクタ低比抵抗層１６
の表面上に第３段コレクタ電極５３が形成され、トラン
ジスタＱ３のベース領域２３上に第３段ベース電極６３
が形成され、トランジスタＱ３のエミッタ領域３３上に
第３段エミッタ電極７３が形成される。なお、４は酸化
膜、１８はガードリング、１９はチャンネルストップで
ある。
【０１９７】そして、第４段トランジスタチップＴＮ４
において、コレクタ低比抵抗層２８の表面上にコレクタ
高比抵抗層１７が形成される。このコレクタ高比抵抗層
１７の上層部の領域Ａ４にトランジスタＱ４のベース領
域２４が形成され、ベース領域２４の表面にエミッタ領
域３４が選択的に形成される。そして、コレクタ低比抵
抗層２８の表面上に第４段コレクタ電極５４が形成さ
れ、トランジスタＱ４のベース領域２４上に第４段ベー
ス電極６４が形成され、トランジスタＱ４のエミッタ領
域３４上に第４段エミッタ電極７４が形成される。な
お、４は酸化膜、１８はガードリング、１９はチャンネ
ルストップである。
において、コレクタ低比抵抗層２８の表面上にコレクタ
高比抵抗層１７が形成される。このコレクタ高比抵抗層
１７の上層部の領域Ａ４にトランジスタＱ４のベース領
域２４が形成され、ベース領域２４の表面にエミッタ領
域３４が選択的に形成される。そして、コレクタ低比抵
抗層２８の表面上に第４段コレクタ電極５４が形成さ
れ、トランジスタＱ４のベース領域２４上に第４段ベー
ス電極６４が形成され、トランジスタＱ４のエミッタ領
域３４上に第４段エミッタ電極７４が形成される。な
お、４は酸化膜、１８はガードリング、１９はチャンネ
ルストップである。
【０１９８】第１段エミッタ電極７１と第２段ベース電
極６２とがワイヤー配線４１により電気的に接続され、
第２段エミッタ電極７２と第３段ベース電極６３とがワ
イヤー配線４３により電気的に接続され、第３段エミッ
タ電極７３と第４段ベース電極６４とがワイヤー配線４
５により電気的に接続され、第１段コレクタ電極５１、
第２段コレクタ電極５２、第３段コレクタ電極５３及び
第４段コレクタ電極５４とがワイヤー配線４６により共
通に電気的に接続される。したがって、４段ダーリント
ントランジスタのベース電極が第１段ベース電極６１、
エミッタ電極が第４段エミッタ電極７４、コレクタ電極
が第１段コレクタ電極５１、第２段コレクタ電極５２、
第３段コレクタ電極５３及び第４段コレクタ電極５４と
なる。
極６２とがワイヤー配線４１により電気的に接続され、
第２段エミッタ電極７２と第３段ベース電極６３とがワ
イヤー配線４３により電気的に接続され、第３段エミッ
タ電極７３と第４段ベース電極６４とがワイヤー配線４
５により電気的に接続され、第１段コレクタ電極５１、
第２段コレクタ電極５２、第３段コレクタ電極５３及び
第４段コレクタ電極５４とがワイヤー配線４６により共
通に電気的に接続される。したがって、４段ダーリント
ントランジスタのベース電極が第１段ベース電極６１、
エミッタ電極が第４段エミッタ電極７４、コレクタ電極
が第１段コレクタ電極５１、第２段コレクタ電極５２、
第３段コレクタ電極５３及び第４段コレクタ電極５４と
なる。
【０１９９】そして、第１段トランジスタチップＴＮ１
におけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ
- は１００Ωcm、コレクタ膜厚ｔＮ- は１００μｍに設
定され、第２段トランジスタチップＴＮ２におけるコレ
クタ高比抵抗層１３のコレクタ比抵抗ρＮ- は８０Ωc
m、コレクタ膜厚ｔＮ- は１２０μｍに設定され、第３
段トランジスタチップＴＮ３におけるコレクタ高比抵抗
層１５のコレクタ比抵抗ρＮ- は６０Ωcm、コレクタ膜
厚ｔＮ- は１４０μｍに設定され、第４段トランジスタ
チップＴＮ４におけるコレクタ高比抵抗層１７のコレク
タ比抵抗ρＮ- は４５Ωcm、コレクタ膜厚ｔＮ- は１６
０μｍに設定される。したがって、第１段目のトランジ
スタＱ１と第２段目のトランジスタＱ２とが＜原理２＞
を満足するトランジスタであり、第２段目のトランジス
タＱ２と第３段目のトランジスタＱ３とが＜原理２＞を
満足するトランジスタであり、第３段目のトランジスタ
Ｑ３と第４段目のトランジスタＱ４とが＜原理２＞を満
足するトランジスタとなっている。
におけるコレクタ高比抵抗層１１のコレクタ比抵抗ρＮ
- は１００Ωcm、コレクタ膜厚ｔＮ- は１００μｍに設
定され、第２段トランジスタチップＴＮ２におけるコレ
クタ高比抵抗層１３のコレクタ比抵抗ρＮ- は８０Ωc
m、コレクタ膜厚ｔＮ- は１２０μｍに設定され、第３
段トランジスタチップＴＮ３におけるコレクタ高比抵抗
層１５のコレクタ比抵抗ρＮ- は６０Ωcm、コレクタ膜
厚ｔＮ- は１４０μｍに設定され、第４段トランジスタ
チップＴＮ４におけるコレクタ高比抵抗層１７のコレク
タ比抵抗ρＮ- は４５Ωcm、コレクタ膜厚ｔＮ- は１６
０μｍに設定される。したがって、第１段目のトランジ
スタＱ１と第２段目のトランジスタＱ２とが＜原理２＞
を満足するトランジスタであり、第２段目のトランジス
タＱ２と第３段目のトランジスタＱ３とが＜原理２＞を
満足するトランジスタであり、第３段目のトランジスタ
Ｑ３と第４段目のトランジスタＱ４とが＜原理２＞を満
足するトランジスタとなっている。
【０２００】＜原理１＞を満足するトランジスタは、第
３段トランジスタＱ３（ｒ＝６０／１３０＝約０．４
６）および第４段トランジスタＱ４（ｒ＝４５／１６０
＝約０．２８）である。
３段トランジスタＱ３（ｒ＝６０／１３０＝約０．４
６）および第４段トランジスタＱ４（ｒ＝４５／１６０
＝約０．２８）である。
【０２０１】＜４−１７．第８実施例の装置の製造方法
＞第１実施例同様、第１段トランジスタチップＴＮ１、
第２段トランジスタチップＴＮ２、第３段トランジスタ
チップＴＮ３及び第４段トランジスタチップとでそれぞ
れ独立して製造される。 ＜５．原理＜２−１＞の効果の度合い＞第１、第２、第
４、第７及び第８実施例では、最終段のトランジスタチ
ップは１つのトランジスタから構成されており、最終段
のトランジスタと最終段の前段のトランジスタとの間で
＜原理２−１＞を満足する。この場合、図１１の曲線Ｌ
１５に示すように、短絡耐量を悪化させることなく極め
て良好な高電圧領域での破壊耐量を得ることができる。
＞第１実施例同様、第１段トランジスタチップＴＮ１、
第２段トランジスタチップＴＮ２、第３段トランジスタ
チップＴＮ３及び第４段トランジスタチップとでそれぞ
れ独立して製造される。 ＜５．原理＜２−１＞の効果の度合い＞第１、第２、第
４、第７及び第８実施例では、最終段のトランジスタチ
ップは１つのトランジスタから構成されており、最終段
のトランジスタと最終段の前段のトランジスタとの間で
＜原理２−１＞を満足する。この場合、図１１の曲線Ｌ
１５に示すように、短絡耐量を悪化させることなく極め
て良好な高電圧領域での破壊耐量を得ることができる。
【０２０２】一方、第３、第５及び第６実施例では、最
終段のトランジスタチップは２つ以上のトランジスタか
ら構成されており、最終段のトランジスタと最終段の前
段のトランジスタとの間で＜原理２−１＞を満足しな
い。この場合、図１１の曲線Ｌ１５に示すような極めて
良好な高電圧特性を得ることはできない。しかしなが
ら、最終段のトランジスタと最終段の前段のトランジス
タとの間以外の少なくとも１つの前段トランジスタと後
段トランジスタとの間で＜原理２−１＞を満足するた
め、従来構成のダーリントントランジスタに比べて良好
な高電圧特性を得ることができる。 ＜６．変形例＞この発明の＜原理２−１＞と＜原理２−
２＞とは必ずしも同時に適用する必要はなく、＜原理２
−１＞のみを適用することもできる。
終段のトランジスタチップは２つ以上のトランジスタか
ら構成されており、最終段のトランジスタと最終段の前
段のトランジスタとの間で＜原理２−１＞を満足しな
い。この場合、図１１の曲線Ｌ１５に示すような極めて
良好な高電圧特性を得ることはできない。しかしなが
ら、最終段のトランジスタと最終段の前段のトランジス
タとの間以外の少なくとも１つの前段トランジスタと後
段トランジスタとの間で＜原理２−１＞を満足するた
め、従来構成のダーリントントランジスタに比べて良好
な高電圧特性を得ることができる。 ＜６．変形例＞この発明の＜原理２−１＞と＜原理２−
２＞とは必ずしも同時に適用する必要はなく、＜原理２
−１＞のみを適用することもできる。
【０２０３】また、この発明のダーリントントランジス
タは、ＮＰＮトランジスタ、ＰＮＰトランジスタのいず
れについても適用可能である。
タは、ＮＰＮトランジスタ、ＰＮＰトランジスタのいず
れについても適用可能である。
【０２０４】さらに、＜原理１＞の構成のトランジスタ
は、ダーリントン接続されたトランジスタだけでなく、
単体もしくは他の接続がなされたバイポーラトランジス
タにも適用可能である。
は、ダーリントン接続されたトランジスタだけでなく、
単体もしくは他の接続がなされたバイポーラトランジス
タにも適用可能である。
【０２０５】
【発明の効果】以上説明したように、請求項１記載のバ
イポーラトランジスタ及び請求項４記載の製造方法で製
造されたバイポーラトランジスタは、コレクタ高比抵抗
層の比抵抗ρ（Ωcm）とベース領域直下のコレクタ高比
抵抗層の膜厚ｔ（μｍ）との比ρ／ｔを０．６以下にし
たため、高電圧特性を向上させることができる。
イポーラトランジスタ及び請求項４記載の製造方法で製
造されたバイポーラトランジスタは、コレクタ高比抵抗
層の比抵抗ρ（Ωcm）とベース領域直下のコレクタ高比
抵抗層の膜厚ｔ（μｍ）との比ρ／ｔを０．６以下にし
たため、高電圧特性を向上させることができる。
【０２０６】その結果、高電圧電力用バイポーラトラン
ジスタの高電圧特性を改良することができる。
ジスタの高電圧特性を改良することができる。
【０２０７】また、請求項２記載のダーリントントラン
ジスタ及び請求項５記載の製造方法で製造されたのダー
リントントランジスタは、前段のバイポーラトランジス
タの第１のコレクタ高比抵抗層の比抵抗を、後段のバイ
ポーラトランジスタの第２のコレクタ高比抵抗層の比抵
抗より大きくしたため、短絡耐量を悪化させることなく
良好な高電圧領域での破壊耐量を得ることができる。
ジスタ及び請求項５記載の製造方法で製造されたのダー
リントントランジスタは、前段のバイポーラトランジス
タの第１のコレクタ高比抵抗層の比抵抗を、後段のバイ
ポーラトランジスタの第２のコレクタ高比抵抗層の比抵
抗より大きくしたため、短絡耐量を悪化させることなく
良好な高電圧領域での破壊耐量を得ることができる。
【０２０８】加えて、請求項３記載のダーリントントラ
ンジスタ及び請求項６記載の製造方法で製造されたのダ
ーリントントランジスタは、前段のバイポーラトランジ
スタの第１のベース領域直下の第１のコレクタ高比抵抗
層の膜厚を、後段のバイポーラトランジスタの第２のベ
ース領域直下の第２のコレクタ高比抵抗層の膜厚より小
さくしたため、低電圧特性（飽和電圧）を改善すること
ができる。
ンジスタ及び請求項６記載の製造方法で製造されたのダ
ーリントントランジスタは、前段のバイポーラトランジ
スタの第１のベース領域直下の第１のコレクタ高比抵抗
層の膜厚を、後段のバイポーラトランジスタの第２のベ
ース領域直下の第２のコレクタ高比抵抗層の膜厚より小
さくしたため、低電圧特性（飽和電圧）を改善すること
ができる。
【０２０９】その結果、高電圧電力用ダーリントントラ
ンジスタの高電圧特性および低電圧特性を含む総合電気
特性を良好にすることができる。
ンジスタの高電圧特性および低電圧特性を含む総合電気
特性を良好にすることができる。
【図１】逆バイアス破壊耐量を逆方向ベース電流を変え
て測定した結果を示すグラフである。
て測定した結果を示すグラフである。
【図２】ＮＰＮ型トランジスタのコレクタ−エミッタ間
に高電圧を印加した場合の内部電界を示したグラフであ
る。
に高電圧を印加した場合の内部電界を示したグラフであ
る。
【図３】短絡破壊の試験回路の構成を示す回路図であ
る。
る。
【図４】図３で示したトランジスタに付与するベース電
流を示す波形図である。
流を示す波形図である。
【図５】トランジスタの短絡破壊現象を示すグラフであ
る。
る。
【図６】ダーリントントランジスタの短絡破壊現象を示
すグラフである。
すグラフである。
【図７】ＮＰＮトランジスタについての破壊電圧及び破
壊電流変化を示すグラフである。
壊電流変化を示すグラフである。
【図８】この発明の第１実施例である３段ダーリントン
トランジスタの構成を示す断面図である。
トランジスタの構成を示す断面図である。
【図９】第１実施例のダーリントントランジスタが同一
パッケージにマウントされた場合の一例を示す平面図で
ある。
パッケージにマウントされた場合の一例を示す平面図で
ある。
【図１０】ダーリントントランジスタのな短絡耐量を測
定したグラフである。
定したグラフである。
【図１１】第１実施例のダーリントントランジスタの製
造方法を示す模式図である。
造方法を示す模式図である。
【図１２】第１実施例のダーリントントランジスタの製
造方法を示す模式図である。
造方法を示す模式図である。
【図１３】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１４】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１５】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１６】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１７】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１８】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図１９】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２０】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２１】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２２】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２３】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２４】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２５】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２６】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２７】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２８】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図２９】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３０】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３１】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３２】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３３】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３４】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３５】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３６】第１実施例のダーリントントランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図３７】この発明の第２実施例である２段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図３８】この発明の第３実施例である３段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図３９】この発明の第４実施例である４段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図４０】この発明の第５実施例である４段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図４１】この発明の第６実施例である４段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図４２】この発明の第７実施例である３段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図４３】この発明の第８実施例である４段ダーリント
ントランジスタの構成を示す断面図である。
ントランジスタの構成を示す断面図である。
【図４４】２段ダーリントントランジスタの構成を示す
回路図である。
回路図である。
【図４５】従来の２段ダーリントントランジスタの構造
を示す断面図である。
を示す断面図である。
【図４６】サステェイン電圧説明用の回路図である。
【図４７】サステェイン電圧説明用の波形図である。
【図４８】安全動作領域説明用のグラフである。
【図４９】コレクタ高比抵抗層の電界強度分布を示すグ
ラフである。
ラフである。
１１，１３ コレクタ高比抵抗層 １２，１４ コレクタ低比抵抗層 ２１〜２３ ベース領域 ３１〜３３ エミッタ領域 ５１，５２ コレクタ電極 ６１，６２ ベース電極 ７１，７２ エミッタ電極 ８１ ベース・エミッタ接続電極 ＴＦ 前段トランジスタチップ ＴＲ 後段トランジスタチップ
Claims (6)
- 【請求項１】 コレクタ低比抵抗層と、 コレクタ低比抵抗層上に形成された、前記コレクタ低比
抵抗層の比抵抗より比抵抗が高いコレクタ高比抵抗層
と、 前記コレクタ高比抵抗層の表面に形成されたベース領域
と、 前記ベース領域の表面に形成されたエミッタ領域とを備
え、 前記コレクタ高比抵抗層の比抵抗ρ（Ωcm）と前記ベー
ス領域直下のコレクタ高比抵抗層の膜厚ｔ（μｍ）との
比ρ／ｔが０．６以下であることを特徴とするバイポー
ラトランジスタ。 - 【請求項２】 第１の半導体基板上に形成された第１の
バイポーラトランジスタと、 第２の半導体基板上に形成された第２のバイポーラトラ
ンジスタとを備え、 前記第１及び前記第２のバイポーラトランジスタは、前
記第１のバイポーラトランジスタを前段とし、前記第２
のバイポーラトランジスタを後段としてダーリントン接
続され、 前記第１のバイポーラトランジスタは、第１のコレクタ
低比抵抗層と、前記第１のコレクタ低比抵抗層上に形成
されて前記第１のコレクタ低比抵抗層の比抵抗より比抵
抗が高い第１のコレクタ高比抵抗層と、前記第１のコレ
クタ高比抵抗層の表面に形成された第１のベース領域
と、前記第１のベース領域の表面に形成された第１のエ
ミッタ領域とを有し、 前記第２のバイポーラトランジスタは、第２のコレクタ
低比抵抗層と、前記第２のコレクタ低比抵抗層上に形成
されて前記第２のコレクタ低比抵抗層の比抵抗より比抵
抗が高い第２のコレクタ高比抵抗層と、前記第２のコレ
クタ高比抵抗層の表面に形成された第２のベース領域
と、前記第２のベース領域の表面に形成された第２のエ
ミッタ領域とを有し、 前記第１のコレクタ高比抵抗層の比抵抗を前記第２のコ
レクタ高比抵抗層の比抵抗より大きく設定したことを特
徴とするダーリントントランジスタ。 - 【請求項３】 前記第１のベース領域直下の前記第１の
コレクタ高比抵抗層の膜厚を前記第２のベース領域直下
の前記第２のコレクタ高比抵抗層の膜厚より小さく設定
したことを特徴とする請求項２記載のダーリントントラ
ンジスタ。 - 【請求項４】 コレクタ低比抵抗層上に、前記コレクタ
低比抵抗層の比抵抗より比抵抗が高いコレクタ高比抵抗
層を形成するステップと、 前記コレクタ高比抵抗層の表面にベース領域を形成する
ステップと、 前記ベース領域の表面にエミッタ領域を形成するステッ
プとを備え、 前記コレクタ高比抵抗層の比抵抗ρ（Ωcm）と前記ベー
ス領域直下のコレクタ高比抵抗層の膜厚ｔ（μｍ）との
比ρ／ｔを０．６以下としたことを特徴とするバイポー
ラトランジスタの製造方法。 - 【請求項５】 第１の半導体基板上に第１のバイポーラ
トランジスタを形成するステップと、 第２の半導体基板上に第２のバイポーラトランジスタを
形成するステップと、 前記第１のバイポーラトランジスタを前段とし、前記第
２のバイポーラトランジスタを後段としたダーリントン
接続を行うステップとを備え、 前記第１のバイポーラトランジスタを形成するステップ
は、 第１のコレクタ低比抵抗層上に、前記第１のコレクタ低
比抵抗層の比抵抗より比抵抗が高い第１のコレクタ高比
抵抗層を形成するステップと、前記第１のコレクタ高比
抵抗層の表面に第１のベース領域を形成するステップ
と、前記第１のベース領域の表面に第１のエミッタ領域
を形成するステップとを備え、 前記第２のバイポーラトランジスタを形成するステップ
は、 第２のコレクタ低比抵抗層上に、前記第２のコレクタ低
比抵抗層の比抵抗より比抵抗が高い第２のコレクタ高比
抵抗層を形成するステップと、前記第２のコレクタ高比
抵抗層の表面に第２のベース領域を形成するステップ
と、前記第２のベース領域の表面に第２のエミッタ領域
を形成するステップとを備え、 前記第１のコレクタ高比抵抗層の比抵抗を前記第２のコ
レクタ高比抵抗層の比抵抗より大きくしたことを特徴と
するダーリントントランジスタの製造方法。 - 【請求項６】 前記第１のベース領域直下の前記第１の
コレクタ高比抵抗層の膜厚を前記第２のベース領域直下
の前記第２のコレクタ高比抵抗層の膜厚より小さくした
ことを特徴とする請求項５記載のダーリントントランジ
スタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045458A JPH05243259A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタ及びその製造方法並びにダーリントントランジスタ及びその製造方法 |
| KR1019930002441A KR970003900B1 (ko) | 1992-03-03 | 1993-02-22 | 바이폴라 트랜지스터 및 그 제조방법과 달링턴 트랜지스터 및 그 제조방법 |
| DE4306464A DE4306464A1 (en) | 1992-03-03 | 1993-03-02 | High voltage bipolar transistor - comprises high resistance collector layer formed on low resistance collector layer |
| US08/212,880 US5397913A (en) | 1992-03-03 | 1994-03-15 | Biopolar/Darlington transistor having enhanced comprehensive electricity characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045458A JPH05243259A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタ及びその製造方法並びにダーリントントランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243259A true JPH05243259A (ja) | 1993-09-21 |
Family
ID=12719917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045458A Pending JPH05243259A (ja) | 1992-03-03 | 1992-03-03 | バイポーラトランジスタ及びその製造方法並びにダーリントントランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5397913A (ja) |
| JP (1) | JPH05243259A (ja) |
| KR (1) | KR970003900B1 (ja) |
| DE (1) | DE4306464A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135199A (ja) * | 2004-11-09 | 2006-05-25 | Renesas Technology Corp | 高周波電力増幅用電子部品およびそれを用いた移動体通信システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657425B2 (en) * | 2001-06-26 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Power measurement circuit including harmonic filter |
| JP5845804B2 (ja) * | 2011-10-26 | 2016-01-20 | ソニー株式会社 | 半導体デバイス |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56112751A (en) * | 1980-02-13 | 1981-09-05 | Toshiba Corp | Switching element |
| JPS59104165A (ja) * | 1982-12-06 | 1984-06-15 | Mitsubishi Electric Corp | 電力用トランジスタ |
-
1992
- 1992-03-03 JP JP4045458A patent/JPH05243259A/ja active Pending
-
1993
- 1993-02-22 KR KR1019930002441A patent/KR970003900B1/ko not_active IP Right Cessation
- 1993-03-02 DE DE4306464A patent/DE4306464A1/de not_active Ceased
-
1994
- 1994-03-15 US US08/212,880 patent/US5397913A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135199A (ja) * | 2004-11-09 | 2006-05-25 | Renesas Technology Corp | 高周波電力増幅用電子部品およびそれを用いた移動体通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930020714A (ko) | 1993-10-20 |
| US5397913A (en) | 1995-03-14 |
| DE4306464A1 (en) | 1993-09-09 |
| KR970003900B1 (ko) | 1997-03-22 |
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